CN1536660A - 半导体器件及其制造方法 - Google Patents

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斋藤达之
田丸刚
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Abstract

本发明提供一种半导体器件，目的是提高包含以铜作为主要成分的主导体膜的埋入布线的可靠性。在包含作为下层布线的布线(20)的上表面的绝缘膜(16)上，形成由铜的阻挡性优良的碳氮化硅膜组成的绝缘膜(21)，在绝缘膜(21)上形成由与低介电常数材料膜的粘合性优良的碳化硅膜组成的绝缘膜(22)，在绝缘膜(22)上，形成由低介电常数材料组成的绝缘膜(23)作为层间绝缘膜，之后，形成作为上层布线的布线(34)。使用绝缘膜(21)和绝缘膜(22)的层叠膜作为铜布线的阻挡绝缘膜，并将下层一侧的绝缘膜(21)做成高阻挡性的膜，将上层一侧的绝缘膜(22)做成高粘合性的膜。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造技术，尤其涉及适用于具有包含以铜作为主要成分的主导体膜的布线的半导体器件的有效技术。
背景技术
在半导体器件的元件之间构成用诸如多层布线构造连接的电路。伴随着微细化的发展开发出了埋入布线构造来作为布线构造。例如在绝缘膜上形成的布线槽和孔等布线开口部分内，用镶嵌(Damascene)技术(单镶嵌(Single Damascene)技术和双镶嵌(dual Damascene)技术)，通过埋入布线材料形成埋入布线构造。
在日本专利申请公开特开2002-43419号公报中记载了在作为下层布线的Cu层上形成膜厚50nm的P-SiC膜作为Cu原子的扩散防止膜，并在P-SiC膜上形成低介电常数层作为层间绝缘膜的技术(参照专利文献1)
在日本专利申请公开特开2002-270691号公报中记载了在形成铜布线后，在用CMP法形成的平面上形成由碳化硅(SiC)、氮化硅(SiN)和它们的混合物(SiCN)等组成的、膜厚5～50nm的绝缘性阻挡膜的技术(参照专利文献2)。
另外，在非专利文献1中，记载了使用下层一侧的α-SiC膜和上层一侧的α-SiCN膜的2层电介质作为阻挡电介质的技术(参照非专利文献1)。
[专利文献1]
日本专利申请公开特开2002-43419号公报
[专利文献2]
日本专利申请公开特开2002-270691号公报
[非专利文献1]
C.C.Chiang、M.C.Chen、Z.C.Wu、L.J.Li、S.M.Jang、C.H.Yu和M.S.Liang发表了题为“通过使用双层结构的PECVD SiC介电阻挡来改进铜镶嵌中的TDDB可靠性(TDDB ReliabilityImprovement in Cu Damascene by using a Bilaye r-Structured PECVDSiC Dielectric Barrier)一文，(2002 IITC国际互连技术会议International Interconnect Technology Conference)，(美国)IEEE，2002年，p.200-202。
发明内容
依据本发明者的研究可知：在具有埋入铜布线的半导体器件中，由于高温放置等，埋入铜布线的电阻因应力迁移而增大。这将降低埋入铜布线的可靠性。
另外，在具有埋入铜布线的半导体器件中，也要求提高埋入铜布线的TDDB(Time Dependence on Dielectric Breakdown)寿命。依据本发明者的研究可知，在TDDB寿命试验中，在同层的埋入铜布线的相邻布线之间，布线中的铜离子因布线间的电场而漂移，从而引起绝缘破坏。
因此，在埋入铜布线中，要求改善应力迁移特性和提高TDDB寿命等，从而进一步提高可靠性。
本发明的目的在于提供能够提高包含以铜为主要成分的主导电膜的布线的可靠性的半导体器件及其制造方法。
本发明的所述内容以及它的其它目的和新特征根据本说明书的记述和附图将会明确。
以下简要地说明在本申请中所公布的发明之中的典型发明的概要。
本发明的半导体器件是使用在埋入了铜布线的绝缘膜上形成作为埋入铜布线的阻挡绝缘膜的、对铜的阻挡性优良的第1阻挡绝缘膜和在第1阻挡绝缘膜上形成的、与低介电常数材料膜的粘合性优良的第2阻挡绝缘膜的层叠膜的装置。
另外，本发明的半导体器件是使用在埋入了铜布线的绝缘膜上形成作为埋入铜布线的阻挡绝缘膜的、由包含硅和碳而且包含氮或氧的至少一者的材料组成的第1阻挡绝缘膜和在第1阻挡绝缘膜上形成的、由碳化硅组成的第2阻挡绝缘膜的层叠膜的装置。
另外，本发明的半导体器件是在埋入铜布线的阻挡绝缘膜中，在铜布线和阻挡绝缘膜的界面附近的阻挡绝缘膜的氮浓度，比在阻挡绝缘膜上层的低介电常数材料膜和阻挡绝缘膜的界面附近的阻挡绝缘膜的氮浓度高的装置。
另外，本发明的半导体器件是在埋入铜布线的绝缘膜上形成具有抑制或防止铜扩散功能的绝缘膜，并在其上形成具有控制应力功能的绝缘膜，并且具有抑制或防止铜扩散功能的绝缘膜和具有控制应力功能的绝缘膜的层叠膜的应力在-180MPa以上的装置。
本发明半导体器件的制造方法是在埋入铜布线的绝缘膜上形成对铜的阻挡性优良的第1阻挡绝缘膜，在第1阻挡绝缘膜上形成与低介电常数材料膜的粘合性优良的第2阻挡绝缘膜，并在第2阻挡绝缘膜上形成低介电常数材料膜的方法。
另外，本发明半导体器件的制造方法是在埋入了铜布线的绝缘膜上形成由包含硅和碳而且包含氮或氧的至少一者的材料组成的第1阻挡绝缘膜，在第1阻挡绝缘膜上形成由碳化硅组成的第2阻挡绝缘膜，并在第2阻挡绝缘膜上形成低介电常数材料膜的方法。
另外，本发明半导体器件的制造方法是在埋入铜布线的绝缘膜上形成阻挡绝缘膜，在阻挡绝缘膜上形成低介电常数材料膜，而且在铜布线和阻挡绝缘膜的界面附近的阻挡绝缘膜的氮浓度，比在阻挡绝缘膜上层的低介电常数材料膜和阻挡绝缘膜的界面附近的阻挡绝缘膜的氮浓度高的方法。
附图说明
图1是作为本发明一个实施方式的半导体器件的制造工序中的主要部分的剖面图。
图2是接着图1的半导体器件的制造工序中的主要部分的剖面图。
图3是接着图2的半导体器件的制造工序中的主要部分的剖面图。
图4是接着图3的半导体器件的制造工序中的主要部分的剖面图。
图5是接着图4的半导体器件的制造工序中的主要部分的剖面图。
图6是接着图5的半导体器件的制造工序中的主要部分的剖面图。
图7是接着图6的半导体器件的制造工序中的主要部分的剖面图。
图8是接着图7的半导体器件的制造工序中的主要部分的剖面图。
图9是接着图8的半导体器件的制造工序中的主要部分的剖面图。
图10是接着图9的半导体器件的制造工序中的主要分的剖面图。
图11是接着图10的半导体器件的制造工序中的要部分的剖面图。
图12是接着图11的半导体器件的制造工序中的主要部分的剖面图。
图13是接着图12的半导体器件的制造工序中的主要部分的剖面图。
图14是其它形态的半导体器件的制造工序中的主要部分的剖面图。
图15是接着图13的半导体器件的制造工序中的主要部分的剖剖面图。
图16是接着图1 5的半导体器件的制造工序中的主要部分的剖面图。
图17是表示埋入铜布线的TDDB寿命试验的结果的曲线图。
图18是表示埋入铜布线的高温放置试验后的电阻上升率的曲线图。
图19是表示埋入铜布线的高温放置试验后的电阻上升率的曲线图。
图20是表示埋入铜布线的高温放置试验后的电阻上升率的曲线图。
图21是作为本发明其它实施方式的半导体器件的制造工序中的主要部分的剖面图。
图22是接着图21的半导体器件的制造工序中的主要部分的剖面图。
图23是表示在绝缘膜厚度方向上的氮(N)浓度分布的曲线图。
图24是接着图22半导体器件的制造工序中的主要部分的剖面图。
图25是接着图24半导体器件的制造工序中的主要部分的剖面图。
图26是作为本发明其它实施方式的半导体器件的制造工序中的主要部分的剖面图。
图27是接着图25半导体器件的制造工序中的主要部分的剖面图。
图28是接着图27半导体器件的制造工序中的主要部分的剖面图。
图29是接着图28半导体器件的制造工序中的主要部分的剖面图。
图30是接着图29半导体器件的制造工序中的主要部分的剖面图。
图31是接着图30半导体器件的制造工序中的主要部分的剖面图。
图32是接着图31半导体器件的制造工序中的主要部分的剖面图。
图33是作为本发明其它实施方式的半导体器件的制造工序中的主要部分的剖面图。
图34是接着图33半导体器件的制造工序中的主要部分的剖面图。
图35是接着图34半导体器件的制造工序中的主要部分的剖面图。
图36是接着图35半导体器件的制造工序中的主要部分的剖面图。
图37是接着图36半导体器件的制造工序中的主要部分的剖面图。
图38是接着图37半导体器件的制造工序中的主要部分的剖面图。
图39是接着图38半导体器件的制造工序中的主要部分的剖面图。
图40是接着图39半导体器件的制造工序中的主要部分的剖面图。
图41是接着图40半导体器件的制造工序中的主要部分的剖面图。
图42是接着图41半导体器件的制造工序中的主要部分的剖面图。
图43是作为本发明其它实施方式的半导体器件的制造工序中的主要部分的剖面图。
图44是接着图43半导体器件的制造工序中的主要部分的剖面图。
图45是接着图44半导体器件的制造工序中的主要部分的剖面图。
图46是接着图45半导体器件的制造工序中的主要部分的剖面图。
图47是作为本发明的其它实施方式的半导体器件的主要部分的剖面图。
图48是表示层叠膜应力的曲线图。
图49是作为本发明其它实施方式的半导体器件的制造工序中的主要部分的剖面图。
图50是接着图49半导体器件的制造工序中的主要部分的剖面图。
图51是接着图50半导体器件的制造工序中的主要部分的剖面图。
图52是作为本发明其它实施方式的半导体器件的制造工序中的主要部分的剖面图。
图53是接着图52半导体器件的制造工序中的主要部分的剖面图。
图54是接着图53半导体器件的制造工序中的主要部分的剖面图。
图55是接着图54半导体器件的制造工序中的主要部分的剖面图。
具体实施方式
以下，根据附图详细地说明本发明的实施方式。此外，在用于说明实施方式的全图中，在具有同一功能的构件中给以同一符号，并省略其重复说明。另外，在以下的实施方式中，除特别必要时外，原则上不重复同一或同样的部分的说明。
(实施方式1)
下面，参照附图说明本实施方式的半导体器件及其制造工序。图1是作为本发明一个实施方式的半导体器件、例如MISFET(Metal Insulator Semiconductor Field Effect Transistor)的制造工序中的主要部分的剖面图。如图1所示，例如在由具有1～10Ωcm左右电阻率的p型单晶硅等组成的半导体衬底(半导体晶片)1的主平面上形成元件分离区域2。元件分离区域2由氧化硅等组成，例如通过STI(Shallow Trench Isolation)法或LOCOS(Local Oxidizationof Silicon)法等形成。
接着，在形成半导体衬底1的n沟道MISFET的区域上形成p阱3。p阱3通过诸如离子注入硼(B)等杂质等而形成。
接着，在p阱3的表面形成栅极绝缘膜4。栅极绝缘膜4，由诸如薄的氧化硅膜等组成，并能够通过诸如热氧化法形成。
接着，在p阱3的栅极绝缘膜4上形成栅极电极5。例如，在半导体衬底1上形成多晶硅膜，将磷(P)等离子注入到该多晶硅膜中做成低电阻的n型半导体膜，用干法刻蚀对该多晶硅膜制作布线图案，通过以上过程能够形成由多晶硅膜组成的栅极电极5。
接着，通过在p阱3的栅极电极5的两侧区域离子注入磷等杂质形成n-型半导体区域6。
接着，在栅极电极5的侧壁上形成例如由氧化硅等组成的侧壁间隔或侧墙7。侧墙7，例如，能够通过在半导体衬底1上堆积氧化硅膜，并对该氧化硅膜进行各向异性刻蚀而形成。
侧墙7形成后，n-型半导体8(源极、漏极)，例如通过在p阱3的栅极电极5和侧墙7两侧的区域离子注入磷等杂质而形成。N+型半导体区域8的杂质浓度比n-型半导体区域6的高。
接着，使栅极电极5和n+型半导体区域8的表面露出来，然后通过诸如堆积钴(Co)膜并进行热处理，在栅极电极5和n+型半导体区域8的表面分别形成硅化物膜5a和硅化物膜8a。这样，能够使n+型半导体区域8的扩散电阻和接触电阻低电阻化。之后，除掉未反应的钴膜。
这样，在p阱3中形成n沟道MISFET(Metal InsulatorSemiconductor Field Effect Transistor)9。
接着，在半导体衬底1上依次堆积由氮化硅等组成的绝缘膜10和由氧化硅等组成的绝缘膜11。然后，通过依次干法刻蚀绝缘膜11和绝缘膜1O，在n+型半导体区域(源极，漏极)8的上部等处形成接触孔12。在接触孔12的底部露出半导体衬底1主平面的一部分，例如n+型半导体区域8的一部分和栅极电极5的一部分等。
接着，在接触孔12内形成由钨(W)等组成的插塞13。插塞13可以通过以下过程形成：例如，在包含接触孔12内部的绝缘膜11上形成诸如氮化钛膜13a作为阻挡膜后，通过CVD(ChemicalVapor Deposition)法等形成钨膜以便在氮化钛膜13a上填埋接触孔12，然后通过CMP(Chemical Mechanical Polishing)法或刻蚀法等除去绝缘膜11上的不要的钨膜和氮化钛膜13a。
图2～图13表示接着图1半导体器件的制造工序中的主要部分的剖面图。此外，为了使理解变得简单，在图2～图13中，与自图1的绝缘膜11以下的构造相对应的部分省略了图示。
如图2所示，在埋入了插塞13的绝缘膜11上形成绝缘膜(刻蚀止挡膜)14。绝缘膜14，例如由碳化硅(SiC)膜组成。作为绝缘膜14的其它材料也可以使用氮化硅(SixNy)膜等。绝缘膜14也可以用碳化硅(SiC)膜和氮化硅(SixNy)膜的层叠膜构成。形成绝缘膜14是为了在用刻蚀法在其上层的绝缘膜(间层绝缘膜)15上形成用于形成布线的槽和孔时，避免因其过分挖掘而使下层受到损伤或降低加工尺寸精度。即，绝缘膜14在对绝缘膜(层间绝缘膜)15进行刻蚀时能够起到刻蚀止挡层的作用。
接着，在绝缘膜14上形成绝缘膜(层间绝缘膜)15。绝缘膜15最好由诸如有机聚合物或有机二氧化硅玻璃等低介电常数材料(所谓Low-K绝缘膜、Low-K材料)组成。此外，所谓低介电常数绝缘膜(Low-K绝缘膜)能例举出具有比包含在钝化膜中的氧化硅膜(例如TEOS(Tetraethoxysilane)氧化膜)的介电常数低的介电常数的绝缘膜。通常将约在TEOS氧化膜的相对介电常数ε＝4.1～4.2以下的叫做低介电常数绝缘膜。
在作为上述低介电常数材料的有机聚合物中，有诸如SiLK(美国The Dow Chemical Co.制造、相对介电常数＝2.7、耐热温度＝490℃以上、绝缘破坏耐压＝4.0～5.0MV/Vm)或聚芳醚(PAE)系列材料的FLARE(美国Honeywell Electronic Materials公司制造、相对介电常数＝2.8、耐热温度＝400℃以上)。该PAE系列材料具有基本性能好、机械强度、热稳定性和低成本性优良的特征。在作为上述低介电常数材料的有机二氧化硅玻璃(SiOC系列材料)中，有例如HSG R7(日立化成工业制造、相对介电常数＝2.8、耐热温度＝650℃)、Black Diamond(美国Applied Materials，Inc.制造、相对介电常数＝3.0～2.4、耐热温度＝450℃)或P MTES(日立开发制造、相对介电常数＝3.2)。在该其它的SiOC系列材料中，有例如CORAL(美国Novellus Systems，Inc.制造、相对介电常数＝2.7～2.4、耐热温度＝500℃)、Aurora2.7(日本ASM公司制造、相对介电常数＝2.7、耐热温度＝450℃)。
另外，作为上述低介电常数材料，例如也可以使用FSG(SiOF系列材料)、HSQ(hydrogen silsesquioxane)系列材料、MSQ(methyl silsesquioxane)系列材料、多孔HSQ系列材料、多孔MSQ材料或多孔有机系列材料。在上述HSQ系列材料中，有诸如OCD T-12(东京应化工业制造、相对介电常数＝3.4～2.9、耐热温度＝450℃)、FOx(美国Dow Corning Corp.制造、相对介电常数＝2.9)或OCL T-32(东京应化工业制造、相对介电常数＝2.5、耐热温度＝450℃)等。在上述MSQ系列材料中，有诸如OCD T-9(东京应化工业制造、相对介电常数＝2.7、耐热温度＝600℃)、LKD  T200(JSR制造、相对介电常数＝2.7～2.5、耐热温度＝450℃)、HOSP(美国Honeywell Electronic Materials制造、相对介电常数＝2.5、耐热温度＝550℃)、HSG-RZ25(日立化成工业制造、相对介电常数＝2.5、耐热温度＝650℃)、OCL T-31(东京应化工业制造、相对介电常数＝2.3、耐热温度＝500℃)、或LKD-T400(JSR制造、相对介电常数＝2.2～2、耐热温度＝450℃)等。在上述多孔HSQ系列材料中，有诸如XLK(美国Dow Corning Corp.制造、相对介电常数＝2.5～2)、OCL T-72(东京应化工业制造、相对介电常数＝2.2～1.9、耐热温度＝450℃)、Nanoglass(美国Honeywell ElectronicMaterials制造、相对介电常数＝2.2～1.8、耐热温度＝500℃以上)或MesoELK(美国Air Productsand Chemicals，Inc.制造、相对介电常数＝2以下)。在上述多孔MSQ系列材料中，有诸如HSG-6211X(日立化成工业制造、相对介电常数＝2.4、耐热温度＝650℃)、ALCAP-S(旭化成工业制造、相对介电常数＝2.3～1.8、耐热温度＝450℃)、OCL T-77(东京应化工业制造、相对介电常数＝2.2～1.9、耐热温度＝600℃)、HSG-6210X(日立化成工业制造、相对介电常数＝2.1、耐热温度＝650℃)或silica aerogel(神户制钢所制造、相对介电常数＝1.4～1.1)等。在上述多孔有机系列材料中，有诸如PolyELK(美国Air Productsand Chemicals，Inc.制造、相对介电常数＝2以下、耐热温度＝490℃)等。上述SiOC系列材料、SiOF系列材料，例如通过CVD法形成。例如上述Black Diamond通过使用了三甲基硅烷和氧气的混合气体的CVD法等形成。另外，上述p-MTES，例如通过使用了甲基三乙氧基硅烷和N2O的混合气体的CVD法等形成。除此以外的上述低介电常数的绝缘材料，例如用涂敷法形成。
在由这样的Low-K材料组成的绝缘膜15上，例如使用CVD法等形成绝缘膜16。绝缘膜16，例如由以二氧化硅(SiO2)为代表的氧化硅(SiOx)组成。作为绝缘膜16的其它材料也可以使用氮氧化硅(SiON)膜。另外，绝缘膜16可以具有确保在诸如CMP处理时的绝缘膜15的机械强度并确保表面保护和耐湿性等功能。另外，绝缘膜15，例如在由包含氟(F)的氧化硅(SiOF)膜组成时，绝缘膜16也能够起到防止绝缘膜15中氟扩散的作用。另外，绝缘膜15，例如在具有CMP工序中的耐受性时，也能够省略绝缘膜16的形成。
接着，如图3所示，使用光刻法和干法刻蚀有选择地除去绝缘膜16、绝缘膜15和绝缘膜14并形成开口部分(布线开口部分、布线槽)17。这时，在开口部分17的底部，露出插塞13的上表面。之后，通过灰化等除去作为刻蚀掩膜使用的、未图示的光致抗蚀剂图案(和反射防止膜)。绝缘膜15，例如在由诸如有机聚合物系列材料(例如上述SiLK)和多孔有机系列材料(例如上述PolyELK)等用氧等离子能受到损伤的材料组成时，能够通过NH3等离子处理或N2/H2等离子处理等还原性等离子处理进行刻蚀绝缘膜15，同时使光致抗蚀剂图案灰化而被除去(和反射防止膜)。
接着，如图4所示，在半导体衬底1主平面上的整个表面(即包含开口部分17的底部和侧壁的绝缘膜16上)上形成诸如由氮化钛(TiN)等组成的、厚度50nm左右的、较薄的导电阻挡膜18。在导电阻挡膜18的成膜过程中可以使用溅射法和CVD法等。导电阻挡膜18具有诸如抑制或防止后述的用于形成主导体膜的铜的扩散的功能和在主导体膜回流时提高铜的润湿性的功能等。作为这样的导电阻挡膜18的材料，也可以使用几乎不与铜反应的氮化钨(WN)或氮化钽(TaN)等高熔点金属氮化物来替代氮化钛。另外，作为导电阻挡膜18的材料，也可以使用在高熔点金属氮化物中添加了硅(Si)的材料，以及难以与铜反应的钽(Ta)、钛(Ti)、钨(W)、钨化钛(TiW)合金等高熔点金属。另外，作为导电阻挡膜18不仅可以使用上述材料膜的单质膜，也可以使用层叠膜。
接着，在导电阻挡膜18上，形成由诸如厚度800  1600nm左右的相对较厚的铜组成的主导体膜19。主导体膜19，可以使用诸如CVD法、溅射法或电镀法等形成。另外，主导体膜19可以用以铜为主要成分的导体膜，例如铜或铜合金(以铜作为主要成分，例如包含Mg、Ag、Pd、Ti、Ta、Al、Nb、Zr或Zn等)形成。另外，在导电阻挡膜18上，也可以通过溅射法等形成由相对较薄的铜(或铜合金)等组成的籽晶膜，之后，在籽晶膜上通过电镀法等形成由相对较厚的铜(或铜合金)等组成的主导体膜19。之后，在诸如475℃左右的非氧化性气氛(例如氢气氛)中，通过对半导体衬底1实施热处理，使主导体膜19回流，在开口部分17的内部无间隙地埋入铜。
接着，如图5所示，通过诸如CMP法研磨主导体膜19和导电阻挡膜18直到露出绝缘膜16的上表面。通过除去绝缘膜16上不要的导电阻挡膜18和主导体膜19，并在作为布线开口部分的开口部分17内留下导电阻挡膜18和主导体膜19，在开口部分17内形成由相对较薄的导电阻挡膜18和相对较厚的主导体膜19组成的布线(第1层布线)20，如图5所示。形成的布线20经由插塞13与n+型半导体区域(源极、漏极)8和栅极电极5电连接。或者，通过刻蚀(电解刻蚀等)也能够除去不要的导电阻挡膜18和主导体膜19。
接着，通过在等离子CVD装置的处理室内配置半导体衬底1，引入氨气并施加等离子电源，对半导体衬底1(尤其是露出布线20的CMP面)施行氨(NH3)等离子处理。或者，通入N2气和H2气施行N2/H2等离子处理。通过这样的还原性等离子处理，将在CMP中被氧化的铜布线表面的氧化铜(CuO、Cu2O、CuO2)还原成铜(Cu)，再在布线20的表面(极薄的区域)形成氮化铜(CuN)层。
然后，在根据需要进行洗净后，如图6所示，通过诸如等离子CVD法等在半导体衬底1的主平面的整个面上依次形成绝缘膜21和绝缘膜22。即，在包含布线20上表面的绝缘膜16上依次形成绝缘膜21和绝缘膜22。
绝缘膜21起到铜布线的阻挡绝缘膜的作用。因此，绝缘膜21抑制或防止布线20的主导体膜19中的铜在以后形成的绝缘膜(层间绝缘膜)23中扩散。绝缘膜21最好使用对铜的阻挡性优良的(抑制或防止铜扩散的功能强的)材料膜，例如最好使用碳氮化硅(SiCN)膜。作为绝缘膜21的碳氮化硅(SiCN)膜，例如能够通过使用三甲基硅烷和氨气的等离子CVD法形成。由于碳氮化硅(SiCN)膜，对铜的阻挡性优良，漏电流小，耐压性也强，因此能可靠准确地防止布线20的主导体膜19中的铜扩散。
在本实施方式中，在绝缘膜21上形成绝缘膜22。绝缘膜22最好如图7所示那样使用与在绝缘膜22上形成的绝缘膜(低介电常数材料膜)23的粘合性优良的材料膜，例如最好使用碳化硅(SiC)膜。即，绝缘膜22起到接合层的作用。作为绝缘膜22的碳化硅(SiC)膜可以通过使用诸如三甲基硅烷气体的等离子CVD法形成。为此，通过使用相同的等离子CVD成膜装置更换成膜气体能形成绝缘膜21和绝缘膜22，从而能抑制制造工序数量。绝缘膜(SiC)22也具有对铜(Cu)的阻挡性，但与绝缘膜(SiCN)21的阻挡性相比，其效果小。即，在本实施方式中，绝缘膜21对铜的阻挡性比绝缘膜22对铜的阻挡性大。另外，绝缘膜22和绝缘膜(低介电常数材料膜)23的粘合性(接合性)比在绝缘膜21上(不形成绝缘膜22)形成绝缘膜23时的绝缘膜21和绝缘膜23之间的粘合性(接合性)大。
以下，在本实施方式中，为方便起见也有时候将这些绝缘膜21和绝缘膜22分别称作第1阻挡绝缘膜和第2阻挡绝缘膜。
如果用不含有氮和氧的碳化硅(SiC)膜形成绝缘膜22，那么可以提高绝缘膜22和后述的绝缘膜23之间的粘合性(接合性)。另外，绝缘膜22也具有对铜的阻挡性(抑制或防止铜扩散的功能)，因此通过在绝缘膜21上形成绝缘膜22，能够更准确地防止布线20的主导体膜19中的铜的扩散。另外，用铜的阻挡性更优良的材料膜(例如碳氮化硅(SiCN)膜)形成绝缘膜21和绝缘膜2中与布线20连接的绝缘膜21，即使铜的阻挡性比绝缘膜21少许低一些，如果用比作为层间绝缘膜的绝缘膜23的粘合性(接合性)优良的材料膜(例如碳化硅(SiC)膜)在绝缘膜21和绝缘膜23之间形成绝缘膜22，那么也能够更准确地防止布线20的主导体膜19中的铜的扩散，而且更准确地提高膜(绝缘膜)间的粘合性。因此，通过层叠地形成绝缘膜21(第1阻挡绝缘膜)和绝缘膜22(第2阻挡绝缘膜)，并在布线20一侧形成绝缘膜21，在绝缘膜23一侧形成绝缘膜22，更能够提高布线的可靠性。
另外，作为下层阻挡绝缘膜(第1阻挡绝缘膜)的绝缘膜21的膜厚还最好比作为上层阻挡绝缘膜(第2阻挡绝缘膜)的绝缘膜22的膜厚厚。通过将对铜的阻挡性相对大的(或者耐压相对高的)绝缘膜21的厚度做成比绝缘膜22的膜厚厚，能够提高防止布线20的主导体膜19中的铜扩散功能，还能够提高由绝缘膜21和绝缘膜22组成的整个层叠膜的耐压。另外，如果绝缘膜21的膜厚是在40nm以下更好，例如若是25～30nm左右，则更好。由此，能确保对铜的高阻挡性，同时，也可以减小布线间电容。另外，绝缘膜22的膜厚若是在10nm以下则更好，例如若是在5～10nm左右，则更好。因此，在能确保绝缘膜22和绝缘膜23之间粘合性的同时，也可以减小布线间电容。
另外，作为绝缘膜21，象上述那样，通过使用铜的阻挡性优良、耐压高的碳氮化硅(SiCN)膜，能够更准确地防止布线20的主导体膜19中的铜扩散，并提高布线的可靠性。
另外，作为其它的形态，在绝缘膜21的材料方面，也能使用在碳氮化硅(SiCN)中添加了氧的膜(SiCON膜)、或在碳化硅(SiC)中添加了氧(O)的膜(SiOC膜)等。由此，能够减小绝缘膜21的介电常数，因此能够减小布线间电容。另外，能够进一步减小布线间的漏电流。因此作为绝缘膜21的材料，可以使用包含硅和碳、而且包含氮或氧的至少一者的材料。在使用碳氮化硅(SiCN)膜作为绝缘膜21时，能够进一步提高铜的扩散防止功能，也能够进一步提高布线的耐压性；当使用在碳氮化硅(SiCN)中添加了氧的膜(SiCON膜)、或在碳化硅(SiC)中添加了氧(O)的膜(SiOC膜)作为绝缘膜21时，能够进一步减小布线间电容，还能够进一步减小漏电流。
接着，如图7所示，在绝缘膜22上，依次形成绝缘膜(层间绝缘膜)23、绝缘膜(刻蚀止挡膜)24、绝缘膜(层间绝缘膜)25、绝缘膜(CMP保护膜)26和绝缘膜(硬掩膜层)27。绝缘膜(层间绝缘膜)23能够用与上述绝缘膜15相同的材料(低介电常数材料)形成，并能够用涂敷法或CVD法等形成。绝缘膜(刻蚀止挡膜)24能够用与上述绝缘膜16相同的材料(例如氧化硅膜)形成。绝缘膜(层间绝缘膜)25能够用与上述绝缘膜15相同的材料(低介电常数材料)形成，并能够用涂敷法或CVD法等形成。绝缘膜(CMP保护膜)26能够用与上述绝缘膜16相同的材料(例如氧化硅膜)形成。绝缘膜26能够具有在诸如CMP处理时确保绝缘膜25的机械强度、确保表面保护和耐湿性等功能，但绝缘膜25，在具有诸如CMP工序的耐受性时，也能够省略绝缘膜26的形成。绝缘膜(硬掩膜层)27，能够用诸如氮化硅(SiN)膜、碳化硅(SiC)膜、碳氮化硅(SiCN)膜、或氧化铝(AlO)膜形成。
绝缘膜23由上述那样的低介电常数材料组成，但在象诸如碳化硅(SiC)中添加了氮(N)或氧(O)的材料膜(例如SiCN膜、SiOC膜或SiCON膜)那样包含氮(N)或氧(O)的材料膜(与绝缘膜21对应)上形成上述那样的低介电常数材料膜时，有降低基底膜(包含氮(N)或氧(O)的材料膜)和低介电常数材料膜的粘合性(接合性)之虞。这将有引起膜间的剥离等之虞，尤其当在连接上层布线和下层布线的通孔的底部附近产生剥离时，有降低布线的可靠性之虞。这样的现象能在整个上述低介电常数材料中产生，但在使用包含硅(Si)、氧(O)和碳(C)的材料作为低介电常数材料时表现明显，例如，在使用碳氧化硅(有机二氧化硅玻璃、SiOC系列材料、例如上述Black Diamond等)、MSQ(甲基倍半硅氧烷；methyl silsesquioxane)系列材料或HSQ(氢基倍半硅氧烷；hydrogen silsesquioxane)系列材料(也包含它们的多孔材料)作为低介电常数材料时变得更显著。
在本实施方式中，在由不包含氮(N)或氧(O)的碳化硅(SiC)膜组成的绝缘膜22上，形成由低介电常数材料组成的绝缘膜23，因此能够提高基底的绝缘膜22和由低介电常数材料组成的绝缘膜23之间的粘合性(接合性)。为此，作为绝缘膜23的材料，即使使用低介电常数材料，尤其是包含硅(Si)、氧(O)和碳(C)的低介电常数材料，也能够防止绝缘膜23从基底层(绝缘膜22)上剥离。为此，能提高布线的可靠性。
接着，如图8所示，使用光刻法在绝缘膜27上形成光致抗蚀剂图案28。然后，如图9所示，使用光致抗蚀剂图案28作为刻蚀掩膜对绝缘膜27进行干法刻蚀。由此，在绝缘膜27上形成开口部分29。开口部分29在布线槽的预定形成区域形成。之后，除去光致抗蚀剂图案28。
接着，如图10所示，在绝缘膜27上形成光致抗蚀剂膜以掩埋开口部分29，并通过使该光致抗蚀剂膜曝光、显像并图案化，形成光致抗蚀剂图案30。然后，使用光致抗蚀剂图案30作为刻蚀掩膜，并对绝缘膜26、绝缘膜25、绝缘膜24和绝缘膜23进行干法刻蚀。由此，在绝缘膜23～26上形成开口部分31。开口部分31形成在通孔(孔)的预定形成区域。因此，开口部分31的平面区域包含在开口部分29的平面区域中。另外，在进行该干法刻蚀时，通过使绝缘膜22(和绝缘膜21)起到刻蚀止挡膜的作用，能够在开口部分31的底部保留绝缘膜22和绝缘膜21，并做到不使布线20的上表面露出。由此，能防止布线20上表面自然氧化膜的形成。另外，通过干法刻蚀能够防止布线20的主导体膜19的铜飞散。之后，除去光致抗蚀剂图案30。
接着，如图11所示，使用绝缘膜27作为刻蚀掩膜(硬掩膜)并对绝缘膜26和绝缘膜25进行干法刻蚀。由此，在绝缘膜24～27上形成开口部分29。在进行该干法刻蚀时，在开口部分31的底部存在(残留)绝缘膜21、22，因此能够防止布线20被刻蚀。
接着，如图12所示，在开口部分29的底部用干法刻蚀除去绝缘膜24，在开口部分31的底部用干法刻蚀除去绝缘膜22和绝缘膜21。由此，在开口部分31的底部露出布线20的上表面。然后，用干法刻蚀除去绝缘膜27。用与在开口部分31的底部除去绝缘膜22和绝缘膜21的工序相同的干法刻蚀工序，或与它不同的干法刻蚀工序能够除去绝缘膜27。除去了绝缘膜27以后残留的绝缘膜26能够起到CMP工序的保护膜等的作用。
接着，进行除去在开口部分31的底部露出的布线20(下层铜布线)的表面所形成的氧化铜并使布线20露出的上表面清净化(清洗)的处理。它能够通过用诸如氢(H2)等离子处理那样的还原性等离子处理将铜布线表面的氧化铜(CuO、Cu2O、CuO2)还原成铜(Cu)进行。
接着，如图13所示，在包含开口部分29和开口部分31的底部和侧面的绝缘膜26上用同样的方法形成由与导电阻挡膜18相同的材料组成的导电阻挡膜32，然后，在导电阻挡膜32上，用同样的方法形成由与主导体膜19相同的材料组成的主导体膜33，以掩埋开口部分29和开口部分31内部，然后通过诸如CMP法研磨主导体膜33和导电阻挡膜32直到露出绝缘膜26的上表面。通过除去绝缘膜26上不要的导电阻挡膜32和主导体膜33，并在作为布线开口部分的开口部分29、31内部保留导电阻挡膜32和主导体膜33，如图13所示，在开口部分29和开口部分31内部形成由相对较薄的导电阻挡膜32和相对较厚的主导体膜33组成的布线(第2层布线)34。由埋入在开口部分(布线槽)29内的导电阻挡膜32和主导体膜33组成的布线部分，通过由埋入在开口部分(通孔)31中的导电阻挡膜32和主导体膜33组成的通孔部分，与作为下层布线的布线20电连接。
在本实施方式中，在由低介电常数材料组成的绝缘膜15、23、25上形成由氧化硅(或氮氧化硅)等组成的绝缘膜16、24、26。作为其它形态，例如在绝缘膜15、23、25由通过氧等离子能受到损坏的低介电常数材料组成时，在绝缘膜15、23、25上也能够形成不使用氧(O2)等离子等氧化性等离子而形成的薄的绝缘膜，例如碳化硅(SiC)膜，在其上还可以形成绝缘膜16、24、26。图14是其它形态半导体器件的制造工序中的主要部分的剖面图，并与图13对应。在图14中，在由低介电常数材料组成的绝缘膜15、23、25上形成了不使用氧(O2)等离子等氧化性等离子而形成的薄的绝缘膜，例如由碳化硅(SiC)组成的绝缘膜16a、24a、26a，并在绝缘膜16a、24a、26a上形成了由氧化硅(或氮氧化硅)等组成的绝缘膜16、24、26。因此，能够防止绝缘膜15、23、25的损坏(变质)，并能够提高绝缘膜15、23、25和绝缘膜16、24、26的粘合性。
图15和图16表示接着图13半导体器件的制造工序中的主要部分的剖面图。此外，在图15和图16中，与自图1的绝缘膜11以下的构造对应的部分也省略了图示。
在得到了图13的构造后，在等离子CVD装置的处理室内配置半导体衬底1，通过输入氨气并施加等离子电源，对半导体衬底1(尤其是露出布线34的CMP面)施行氨(NH3)等离子处理。或者输入N2和H2实施N2/H2等离子处理。通过这样的还原性等离子处理，将在CMP中氧化的铜布线表面的氧化铜(CuO、Cu2O、CuO2)还原成铜(Cu)，再在布线20的表面(极薄的区域)形成氮化铜(CuN)。
其次，在按照需要进行了洗净后，如图15所示，在半导体衬底1的主平面的整个面上用同样的方法依次形成由与上述绝缘膜21和绝缘膜22相同的材料组成的、具有同样功能的绝缘膜(第1阻挡绝缘膜)35和绝缘膜(第2阻挡绝缘膜)36。即，在包含布线34的上表面的绝缘膜26上依次形成绝缘膜35和绝缘膜36。由此，能准确地防止布线34的主导体膜33中的铜的扩散，同时，能够提高与在绝缘膜36上形成的绝缘膜37(层间绝缘膜、低介电常数材料膜)的粘合性。
其次，如图16所示，在绝缘膜36上，与绝缘膜23、24、25、26同样地形成绝缘膜(低介电常数材料膜)37、绝缘膜(氧化硅膜)38、绝缘膜(低介电常数材料膜)39和绝缘膜(氧化硅膜)40，并与开口部分29和开口部分31同样地形成绝缘膜38、39、40中的开口部分(布线槽)41和绝缘膜35、36、37中的开口部分(通孔)42，与布线34同样地形成掩埋开口部分41和开口部分42的、由导电阻挡膜43和主导体膜(铜膜)44组成的布线(第3层布线)45。之后，在包含布线45上表面的绝缘膜40上，与上述绝缘膜21和绝缘膜22同样地形成阻挡绝缘膜，并在阻挡绝缘膜上形成层间绝缘膜(低介电常数材料膜)等，还可以形成上层布线，但此处省略其说明。
根据本发明者的研究已经知道：在具有埋入铜布线的半导体器件中，由于高温放置等，因应力迁移而使埋入铜布线的电阻上升。这时，在下层埋入铜布线的上表面和上层埋入铜布线的通孔部分之间形成空隙或空洞。这时，将减小下层埋入铜布线和上层埋入铜布线之间的连接面积，并使电阻上升。另外，由于形成空洞，在下层埋入铜布线和上层埋入铜布线之间也有产生断线之虞。它们将降低布线的可靠性，降低半导体器件的制造成品率，并增加制造成本。
另外，在具有埋入铜布线的半导体器件中，还要求提高埋入铜布线的TDDB(Time Dependence on Dielectric Breakdown)寿命。此外，所谓TDDB(Time Dependence on Dielectric Breakdown)寿命是在客观上测量绝缘破坏的时间依存性的尺度，并叫做在规定的温度(例如140℃)的测定条件下，在电极间加上比较高的电压而做出标绘了从施加电压到绝缘破坏的时间对施加电场的曲线图，根据该曲线图外推到实际使用的电场强度(例如0.2MV/cm)而求出的时间(寿命)。根据本发明者的研究已经知道：在TDDB寿命试验中，在同层的埋入铜布线的相邻布线间，布线中的铜离子因布线间的电场而漂移，从而引起绝缘破坏。
因此，要求防止埋入铜布线的应力迁移引起的恶化和提高TDDB寿命的并存。
在本实施方式中，在上层铜布线(例如布线34)的通孔部分(例如被埋入在开口部分31中的导电阻挡膜32和主导体膜33)的底部附近，使用第1阻挡绝缘膜(例如绝缘膜21)和第2阻挡绝缘膜(例如绝缘膜22)作为覆盖下层铜布线(例如布线20)的上表面的阻挡绝缘膜。使用对铜的阻挡性优良的材料膜(例如碳氮化硅(SiCN)膜作为下层一侧的第1阻挡绝缘膜(例如绝缘膜21)；使用与层间绝缘膜(低介电常数材料膜，例如绝缘膜23)的粘合性优良的材料膜(例如碳化硅(SiC)膜)作为上层一侧的第2阻挡绝缘膜(例如绝缘膜22)。由此，在能防止铜布线(例如布线20)的铜扩散的同时，能够提高阻挡绝缘膜(例如绝缘膜21、22)和层间绝缘膜(低介电常数材料膜，例如绝缘膜23)的粘合性。
图17是表示埋入铜布线的TDDB寿命试验结果的曲线图。图17的横轴与施加在布线间的电场强度对应，纵轴与从施加电压到绝缘破坏的时间对应。可以将根据该曲线图外推到实际使用的电场强度(例如0.2MV/cm)而求出的时间(寿命)规定为TDDB寿命。
在图17中，不仅记载着如本实施方式那样使用膜厚25nm的碳氮化硅(SiCN)膜作为第1阻挡绝缘膜(下层)和使用膜厚25nm的碳化硅(SiC)膜作为第2阻挡绝缘膜(上层)的情形(与图17的曲线图中的白圆形相对应)，而且，还记载着，作为第1比较例，使用膜厚50nm的单层碳氮化硅(SiCN)膜作为阻挡膜的情形(相当于与图17的曲线图中的白四边形相对应，与本实施方式比较省略了形成第2阻挡绝缘膜的情况)；作为第2比较例，使用膜厚50nm的单层碳氮化硅(SiC)膜作为绝缘膜的情形(相当于与图17的曲线图中的黑四边形相对应，与本实施方式比较省略了形成第1阻挡绝缘膜的情况)；以及作为第3比较例，使用膜厚25nm的碳氮化硅(SiC)膜作为第1阻挡绝缘膜(下层)和使用膜厚25nm的碳氮化硅(SiCN)膜作为第2阻挡绝缘膜(上层)的情形(相当于与图1 7的曲线图中的黑圆形相对应，与本实施方式比较使第1阻挡绝缘膜和第2阻挡绝缘膜反过来的情形)。
根据图17的曲线图可知，在本实施方式中，将阻挡绝缘膜做成层叠构造，并在与埋入铜布线连接的第1阻挡绝缘膜上使用了铜的阻挡性优良的碳氮化硅(SiCN)膜，因此能准确地抑制或防止布线中的铜扩散，并能够延长布线的TDDB寿命(良好)。另一方面，当埋入铜布线的阻挡绝缘膜使用铜的阻挡性相对较差的碳化硅(SiC)膜时(与上述第2比较例和第3比较例相对应)，布线中的铜变得容易扩散，从而使布线的TDDB寿命恶化。这样，与在“非专利文献1”中所示的、使用碳化硅(SiC)膜做连接埋入铜布线的阻挡绝缘膜的情形相比，使用铜的阻挡性相对优良的碳氮化硅(SiCN)膜，更能提高布线的TDDB寿命。
图18～图20是表示埋入铜布线的高温放置试验(例如在150℃放置100小时)后的电阻上升率的曲线图。图18～图20曲线图的横轴与高温放置试验后的埋入铜布线的电阻变化率或上升率(将高温放置试验前的电阻作为基准的电阻增加率)相对应，图18～图20曲线图的纵轴与累积分布或累积概率(Cumulative Probability)相对应。图18与使用由碳氮化硅(SiCN)膜(此处膜厚25nm)组成的第1阻挡绝缘膜(下层)和由其上的碳化硅(SiC)膜(此处膜厚25nm)组成的第2阻挡绝缘膜(上层)的层叠膜作为埋入铜布线的阻挡绝缘膜的情形相对应，如本实施方式。另外，图19与使用膜厚50nm的单层碳氮化硅(SiCN)膜作为埋入铜布线的阻挡绝缘膜的上述第1比较例的情形相对应。另外，图20与使用膜厚50nm的单层碳化硅(SiC)膜作为埋入铜布线的阻挡绝缘膜的上述第2比较例的情形相对应。图18～图20对将布线宽度变更为各种值的情形分别进行实验，并图示结果。
根据图18～图20可知，通过高温放置埋入铜布线的电阻升高。另外，在图18～图20中，通过增大布线宽度，分别有埋入铜布线的电阻上升率变大的倾向。
使用与低介电常数材料膜的粘合性相对较低的碳氮化硅(SiCN)膜作为阻挡绝缘膜，并在碳氮化硅(SiCN)膜上形成低介电常数材料膜作为层间绝缘膜的上述第1比较例的情形，因高温放置而导致的埋入铜布线的电阻上升率大，如图19所示。人们认为这是因为：若在作为阻挡绝缘膜的碳氮化硅(SiCN)膜上形成作为层间绝缘膜的低介电常数材料膜，则在上层铜布线通孔部分的底部附近，阻挡绝缘膜和低介电常数材料膜之间的粘合性(接合性)低，从而容易产生因应力迁移而引起的故障。
与此相对，在本实施方式中，如图18所示，能够因抑制高温放置而引起的埋入铜布线电阻的上升，并能够抑制或防止因应力迁移而引起的故障。
在本实施方式中，通过将阻挡绝缘膜做成层叠构造，并使用与低介电常数材料膜的粘合性优良的膜(碳化硅(SiC)膜)做与低介电常数材料膜连接的一侧的第2阻挡绝缘膜，能提高阻挡绝缘膜(例如绝缘膜21、22)和层间绝缘膜(低介电常数材料膜，例如绝缘膜23)的粘合性，因此能提高在上层铜布线(例如布线34)的通孔部分(例如埋入在开口部分31中的导电阻挡膜32和主导体膜33)的底部附近的阻挡绝缘膜(例如绝缘膜21、22)和层间绝缘膜(例如绝缘膜23)之间的粘合性(接合强度)，并能够抑制或防止上述那样的因应力迁移而引起的故障，例如在上层铜布线(例如布线34)的通孔部分和下层铜布线(例如布线20)的上表面之间产生空隙或空洞和在上层铜布线(例如布线34)和下层铜布线(例如布线20)之间的电阻升高等。
此外，下述任一情形都能得到上述那样的效果，采用布线20作为下层铜布线、采用布线34作为上层铜布线的情形，采用布线34作为下层铜布线、采用布线45作为上层铜布线的情形，以及采用布线45作为下层铜布线、采用布线45的更上一层的布线作为上层铜布线(未图示)的情形。
在本实施方式中，可以同时提高铜布线和阻挡绝缘膜之间的铜的阻挡性(防止铜的扩散)以及阻挡绝缘膜和层间绝缘膜(低介电常数材料膜)的粘合性，并能实现布线的TDDB寿命的提高和应力迁移特性的提高。由此，能够提高布线的可靠性。另外，能提高半导体器件的制造成品率，还能降低制造成本。
(实施方式2)
图21和图22是作为本发明其它实施方式的半导体器件的制造工序中的主要部分的剖面图。图5以前的制造工序与上述实施方式1相同，因此此处省略其说明，而对接着图5的制造工序加以说明。此外，在图21和图22中，与自图1的绝缘膜11以下的构造对应的部分也省略了图示。
在得到图5所示的构造后，与上述实施方式1同样地实施还原等离子处理，再根据需要进行洗净，然后如图21所示，在半导体衬底1的主平面的整个面上通过诸如等离子CVD法等形成绝缘膜(阻挡绝缘膜)51。即，在包含布线20的上表面的绝缘膜16上形成绝缘膜51。
绝缘膜51用碳氮化硅(SiCN)膜形成，但在绝缘膜51中，厚度方向的氮(N)浓度分布象后述那样不均匀。
接下来，如图22所示，在绝缘膜51上，与上述实施方式1同样地形成绝缘膜23、24、25、26、27。
图23是表示在绝缘膜51的厚度方向(与半导体衬底1垂直的方向)的氮(N)浓度分布的示意曲线图。图23曲线图的横轴与从作为绝缘膜51下层的布线20(或绝缘膜16)的上部区域到作为绝缘膜51上层的绝缘膜23的下部区域的厚度(膜厚)方向的位置(arbitrary unit：任意单位)相对应，图23曲线图的纵轴与膜中的氮(N)浓度(arbitrary unit：任意单位)相对应。
如图23的曲线图所示，在本实施方式中，在布线20和绝缘膜51的界面附近区域的绝缘膜51的氮(N)浓度，比在绝缘膜51和其上层的绝缘膜23的界面附近区域的绝缘膜51的氮(N)浓度大。例如，在绝缘膜51中，具有下部(布线20或绝缘膜16一侧)的高氮(N)浓度区域51a和其上部(绝缘膜23一侧)的低氮(N)浓度区域51b。
绝缘膜51，能够通过诸如使用了氮气的CVD法连续地形成。例如可以在绝缘膜51的成膜初期阶段，相对地加大向成膜装置输入的氮气的流量来形成高氮浓度区域51a的绝缘膜51，在绝缘膜51的成膜后期阶段，相对地减小向成膜装置输入的氮气的流量来形成低氮浓度区域51b的绝缘膜51。另外，也可以在绝缘膜51的成膜后期阶段，停止向成膜装置输入氮气(使流量变为零)，从而使绝缘膜51的低氮浓度区域51b的氮浓度变得非常小(或零)。
碳氮化硅(SiCN)膜，通过增高氮浓度，能提高铜的阻挡性(抑制或防止铜扩散的功能)，又能够提高耐压。另一方面，碳氮化硅(SiCN)膜，通过减低氮浓度，能够提高与低介电常数材料膜的粘合性(接合性)。若在氮浓度高的碳氮化硅(SiCN)膜上形成低介电常数材料膜，则基底膜(氮浓度高的膜)和低介电常数材料膜的粘合性(接合性)有降低之虞。这将有引起膜间剥离等之虞，并降低布线的可靠性。这样的现象在上述整个低介电常数材料中都能产生，但作为低介电常数材料，在使用包含硅(Si)、氧(O)和碳(C)的材料时是显著的，例如在使用碳氧化硅(有机二氧化硅玻璃、(SiOC系列材料、例如上述Black Diamond等)、MSQ(甲基倍半硅氧烷；methyl silsesquioxane)系列材料或HSQ(氢基倍半硅氧烷；hydrogen silsesquioxane)系列材料(也包含它们的多孔材料)时变得更为显著。
在本实施方式中，通过将与由碳氮化硅(SiCN)组成的绝缘膜51的布线20连接的区域做成高氮(N)浓度区域51a，在绝缘膜51中能准确地防止布线20的铜的扩散，通过将与绝缘膜51的绝缘膜(低介电常数材料膜)23连接的区域做成低氮(N)浓度区域51b，能够提高绝缘膜51和绝缘膜(低介电常数材料膜)23的粘合性。这样，通过使在布线20和绝缘膜51的界面附近区域的绝缘膜51的氮(N)浓度比绝缘膜51和其上层的绝缘膜23的界面附近区域的绝缘膜51的氮(N)浓度大，可以谋求绝缘膜51中的铜的阻挡性和上层低介电常数材料膜的粘合性并存。另外，不是用不包含氮的碳化硅，而是用碳氮化硅(SiCN)来构成与绝缘膜51的绝缘膜(低介电常数材料膜)23连接的区域，因此可以进一步提高整个阻挡绝缘膜51的防止铜扩散的功能和耐压性。
图24和图25表示接着图22半导体器件的制造工序中的主要部分的剖面图。此外，在图24和图25中，与自图1的绝缘膜11以下的构造相对应的部分也省略了图示。
得到了图22的构造后，进行与上述实施方式1中的图8～图13相对应的工序相同的工序，形成开口部分29、开口部分31和埋在那里的布线34，得到图24的构造。然后，如图25所示，在包含布线34的上表面的绝缘膜26上，形成由与绝缘膜51相同的材料组成的、具有同样的氮(N)浓度分布的绝缘膜52作为绝缘膜。而且，在作为阻挡绝缘膜的绝缘膜52上，与上述实施方式1同样地形成绝缘膜37、38、29、40，并形成开口部分41、42，然后形成由埋入开口部分41、42的导电阻挡膜43和铜的主导体膜44组成的布线45。之后，在包含布线45的上表面的绝缘膜40上与形成绝缘膜51同样地形成阻挡绝缘膜，并在阻挡绝缘膜上形成层间绝缘膜(低介电常数材料膜)等，并还能形成上层布线，但此处省略其说明。
在本实施方式中，在上层铜布线(布线34)的通孔部分(埋入开口部分31的导电阻挡膜32和主导体膜33)的底部附近，使用绝缘膜51作为覆盖下层铜布线(布线20)上表面的阻挡绝缘膜。绝缘膜51由碳氮化硅(SiCN)膜组成，但膜厚方向的氮(N)浓度分布不均匀。在本实施方式中，在布线20和绝缘膜51的界面附近区域的绝缘膜51的氮(N)浓度比在绝缘膜51和其上层的绝缘膜23的界面附近区域的绝缘膜5 1的氮(N)浓度高。由此，可以同时提高铜布线(布线20)和阻挡绝缘膜(绝缘膜51)之间的铜的阻挡性(防止铜的扩散)，以及阻挡绝缘膜(绝缘膜51)和层间绝缘膜(低介电常数材料膜、绝缘膜23)的粘合性。这样的结果，对于作为布线20的阻挡绝缘膜的绝缘膜51、作为布线34的阻挡绝缘膜的绝缘膜52和布线45的阻挡绝缘膜(未图示)的任何一个都能够得到。因此，能实现布线的TDDB寿命的提高和应力迁移特性的提高。由此，能够提高布线的可靠性。另外，能提高半导体器件的制造成品率，还能降低制造成本。
另外，也可以将上述实施方式1和本实施方式组合起来。即，可以将如上述实施方式1那样使用由绝缘膜21和绝缘膜22(或绝缘膜35和绝缘膜36)的层叠膜组成的阻挡绝缘膜的布线(布线层)，以及如本实施方式那样使用由绝缘膜51(或绝缘膜52)组成的阻挡绝缘膜的布线(布线层)混合在一起。
(实施方式3)
图26～图32是作为本发明其它实施方式半导体器件的制造工序中的主要部分的剖面图。图9以前的制造工序与上述实施方式1相同，因此此处省略其说明，而对接着图9的制造工序加以说明。此外，在图26～图32中，与自图1的绝缘膜11以下的构造相对应的部分也省略了图示。
得到图9所示的构造后，如图26所示，在绝缘膜27上形成绝缘膜61作为第2硬掩膜，以便填埋开口部分29。绝缘膜61，可以由诸如氧化硅(SiO)膜、氮氧化硅(SiON)膜或碳氧化硅(SiOC)等刻蚀选择比与绝缘膜24和绝缘膜27不同的、而且与绝缘膜25的刻蚀选择比也不同的材料形成。
接着，如图27所示，在绝缘膜61上形成光致抗蚀剂，通过将该光致抗蚀剂膜曝光、显像并图案化，形成光致抗蚀剂图案62。然后，用光致抗蚀剂图案62作为刻蚀掩膜对绝缘膜61进行干法刻蚀，在绝缘膜61上形成开口部分31。此外，开口部分31形成在通孔的预定形成区域，开口部分(通孔)31的平面区域包含在开口部分(布线槽)29的平面区域内。之后，通过灰化(ashing)等除去光致抗蚀剂图案62。
其次，如图28所示那样，使用绝缘膜61作为刻蚀掩膜(硬掩膜)，在开口部分31的底部对绝缘膜26和绝缘膜25进行干法刻蚀。之后，用干法刻蚀等除去绝缘膜61。
接着，如图29所示，使用绝缘膜27作为刻蚀掩膜(硬掩膜)，在开口部分29的底部对绝缘膜26和绝缘膜25进行干法刻蚀，并在开口部分31的底部对绝缘膜24和绝缘膜23进行干法刻蚀。在进行该干法刻蚀时，绝缘膜22(和绝缘膜21)起到刻蚀止挡膜的作用，由于在开口部分31的底部存在(残留)绝缘膜21、22，因此能够防止布线20被刻蚀。
接着，如图30所示，在开口部分29的底部用干法刻蚀除去绝缘膜24，在开口部分31的底部用干法刻蚀除去绝缘膜22和绝缘膜21。由此，在开口部分31的底部露出布线20的上表面。然后，用干法刻蚀除去绝缘膜27。通过与在开口部分31的底部除去绝缘膜22和绝缘膜21的工序相同的干法刻蚀工序、或与它不同的干法刻蚀工序可以除去绝缘膜27。除去了绝缘膜27以后残留的绝缘膜26，可以起到CMP工序的保护膜等的作用。
接着，如图31所示，与上述实施方式1同样地在开口部分29、31内，形成由导电阻挡膜32和铜的主导体膜33组成的布线34。之后，如图32所示，在包含布线34上表面的绝缘膜26上，与上述实施方式1同样地形成绝缘膜3 5、36、37、38、39、40，使用与本实施方式的开口部分29、31的形成工序相同的方法，在绝缘膜35～40上形成开口部分41、42，并与上述实施方式1同样地在开口部分41、42内，形成由导电阻挡膜43和铜的主导体膜44组成的布线45。之后，在包含布线45上表面的绝缘膜40上，与上述绝缘膜21和绝缘膜22同样地形成阻挡绝缘膜，在阻挡绝缘膜上形成层间绝缘膜(低介电常数材料膜)等，并还可形成上层布线，但此处省略其说明。
在本实施方式中，能够得到与上述实施方式1相同的效果。而且，在本实施方式中，为形成开口部分29、31，在对由低介电常数材料组成的绝缘膜23、25进行干法刻蚀时，不使用光致抗蚀剂图案作为刻蚀掩膜，而使用作为硬掩膜的绝缘膜61和绝缘膜27。因此，不是在由低介电常数材料组成的绝缘膜23、25露出的状态下除去光致抗蚀剂图案(灰化)。因此，能够防止因光致抗蚀剂图案的灰化等而导致低介电常数材料膜(绝缘膜23、25)发生变质(或受到破坏)。由此，能进一步提高半导体器件的可靠性。
另外，也可以将上述实施方式2和本实施方式组合起来。
(实施方式4)
图33～图42是作为本发明其它实施方式的半导体器件的制造工序中的主要部分的剖面图。图6以前的制造工序与上述实施方式1相同，因此，此处省略其说明，而对接着图6的制造工序加以说明。此外，在图33～图42中，与自图1的绝缘膜11以下的构造相对应的部分也省略了图示。
在上述实施方式1～3中，使用所谓双镶嵌(DualDamascene)技术形成了布线34(布线45)。在本实施方式中，使用所谓单镶嵌(Single Damascene)技术形成布线34(布线45)。
得到了图6的构造后，如图33所示那样，在绝缘膜22上，与上述实施方式1同样地形成绝缘膜23和绝缘膜24。然后，在本实施方式中，在绝缘膜24上，形成由诸如氮化硅(SiN)膜、碳化硅(SiC)膜、碳氮化硅(SiCN)膜或氧化铝(AlO)膜等组成的绝缘膜(硬掩膜)71。然后，在绝缘膜71上用光刻法形成光致抗蚀剂图案72。
接着，如图34所示，使用光致抗蚀剂图案72作为刻蚀掩膜并对绝缘膜71进行干法刻蚀，在绝缘膜71上形成开口部分31a。此外，在通孔的预定形成区域中形成开口部分31a，并与上述实施方式1的开口部分31相对应。之后，通过灰化等除去光致抗蚀剂图案72。
接着，如图35所示，使用绝缘膜71作为刻蚀掩膜(硬掩膜)，并对绝缘膜24和绝缘膜23进行干法刻蚀。由于在对由低介电常数材料膜组成的绝缘膜23进行干法刻蚀时未使用光致抗蚀剂图案，因此能防止除去(灰化)光致抗蚀剂图案引起的绝缘膜(低介电常数材料膜)23的变质(破坏)。另外，在该干法刻蚀时，通过使绝缘膜22(和绝缘膜21)起到刻蚀止挡膜的作用，能够在开口部分31a的底部残留绝缘膜22和绝缘膜21，防止布线20被刻蚀。
接着，如图36所示，在开口部分31a的底部用干法刻蚀除去绝缘膜22和绝缘膜21。由此，在开口部分31a的底部，露出布线20的上表面。然后，用干法刻蚀除去绝缘膜71。通过与在开口部分31a的底部除去绝缘膜22和绝缘膜21的工序相同的干法刻蚀工序、或与它不同的干法刻蚀工序能够除去绝缘膜71。除去了绝缘膜71后残留的绝缘膜24，与实施方式1中的绝缘膜16、26相同，能够起到CMP工序的保护膜等作用，并能够用诸如氧化硅(SiO)膜形成。
接着，如图37所示，与布线20形成工序同样地在开口部分31a内形成由导电阻挡膜73和铜的主导体膜74组成的插塞75。例如，在半导体衬底1的主平面上的整个面上(包含开口部分31a的底部和侧壁的绝缘膜24上)形成由诸如氮化钛(TiN)等组成的导电阻挡膜73，在导电阻挡膜73上形成由铜(或铜合金)组成的主导体膜74，以填满(填埋)开口部分31a的内部，并通过诸如CMP法研磨主导体膜74和导电阻挡膜73直到露出绝缘膜24的上表面。这样，通过除去绝缘膜24上不要的导电阻挡膜73和主导体膜74，并在开口部分31a内保留导电阻挡膜73和主导体膜74，形成由相对较薄的导电阻挡膜73和相对较厚的主导体膜74组成的插塞75。形成的插塞75与布线20电连接。
其次，在进行了还原性等离子处理和根据需要进行了洗净后，如图38所示，在半导体衬底1的主平面的整个面上(包含插塞75上表面的绝缘膜24上)形成由诸如氮化硅膜等组成的绝缘膜76。在绝缘膜76上，与上述实施方式1同样地形成绝缘膜25、26、27。若不需要，也可以省略绝缘膜76的形成。然后，在绝缘膜27上，使用光刻法形成光致抗蚀剂图案77。
其次，如图39所示，使用光致抗蚀剂图案77作为刻蚀掩膜，并对绝缘膜27进行干法刻蚀，在绝缘膜27上，形成开口部分29a。此外，在布线槽的预定形成区域形成开口部分29a，并与上述实施方式1的开口部分29相对应。因此，开口部分29a的平面区域包含开口部分31a的平面区域。之后，通过灰化等除去光致抗蚀剂图案77。
接着，如图40所示，使用绝缘膜27作为刻蚀掩膜(硬掩膜)，并对绝缘膜26和绝缘膜25进行干法刻蚀。由于在对由低介电常数材料膜组成的绝缘膜25进行干法刻蚀时未使用光致抗蚀剂图案，因此能防止除去(灰化)光致抗蚀剂图案引起的绝缘膜(低介电常数材料膜)25的变质(破坏)。然后，在开口部分29a的底部用干法刻蚀除去绝缘膜76。由此，在开口部分29a的底部露出布线20的上表面。此外，在省略了绝缘膜76的形成时，通过上述绝缘膜26和绝缘膜25的干法刻蚀，在开口部分29a的底部露出布线20的上表面。然后，通过干法刻蚀除去绝缘膜27。通过与在开口部分29a的底部除去绝缘膜76的工序相同的干法刻蚀工序、或与它不同的干法刻蚀工序能够除去绝缘膜27。在除去了绝缘膜27后保留的绝缘膜26，能够起到CMP工序的保护膜等的作用。
接着，如图41所示，与布线20的形成工序相同，在开口部分29a内形成由导电阻挡膜78和铜的主导体膜79组成的布线(第2层布线)80。例如，在半导体衬底1的主平面上的整个面上(包含开口部分29a的底部和侧壁的绝缘膜26上)形成由诸如氮化钛(TiN)等组成的导电阻挡膜78，并在导电阻挡膜78上形成由铜(或铜合金)组成的主导体膜79，以填埋(填满)开口部分29a的内部，然后通过诸如CMP法研磨主导体膜79和导电阻挡膜78，直到露出绝缘膜26的上表面。这样，通过除去绝缘膜26上不要的导电阻挡膜78和主导体膜79，在开口部分29a内保留导电阻挡膜78和主导体膜79，形成由相对较薄的导电阻挡膜78和相对较厚的主导体膜79组成的布线80。形成的布线80经由插塞75与布线20电连接。
然后，如图42所示，在布线80上，与上述实施方式1同样地形成绝缘膜35和绝缘膜36作为阻挡绝缘膜。之后，能与本实施方式的插塞75和布线80的形成工序同样地再形成与布线80电连接的上层的插塞和布线，此处省略其说明。
在本实施方式中，能够得到与上述实施方式1相同的效果。此外，在本实施方式中，为了形成开口部分31a、29a而对由低介电常数材料组成的绝缘膜23、25进行干法刻蚀时，未使用光致抗蚀剂图案作为刻蚀掩膜，而使用作为硬掩膜的绝缘膜71和绝缘膜27。因此，不是在由低介电常数材料组成的绝缘膜23、25露出的状态下除去(灰化)光致抗蚀剂图案。因此，能够防止因光致抗蚀剂图案的灰化等而导致低介电常数材料膜(绝缘膜23、25)发生变质(或受到破坏)。因此，能够进一步提高半导体器件的可靠性。
另外，也可以将上述实施方式2和本实施方式组合起来。
(实施方式5)
图43～图46是作为本发明其它实施方式半导体器件的制造工序中的主要部分的剖面图。图5以前的制造工序与上述实施方式1相同，因此，此处省略其说明，而对接着图5的制造工序加以说明。此外，在图43～图46中，与自图1的绝缘膜11以下的构造相对应的部分也省略了图示。
得到图5的构造后，如图43所示，在布线20的主导体膜19的表面附近(例如20nm以下程度)形成膜91。膜91由扩散系数比铜(Cu)小的铜(Cu)化合物或铜(Cu)以外的金属组成。
膜91能如以下那样形成。得到图5的构造后，在布线20的表面露出的状态下，通过对半导体衬底1实施氨(NH3)等离子处理等，能够在布线20的表面形成氮化铜(CuN)层，并形成由氮化铜(CuN)组成的膜91。这时，如果在进行洗净布线20表面(和绝缘膜16的表面)的处理，并清净布线20的表面后，再在清净的布线20的表面形成由氮化铜(CuN)组成的膜91则更好。
或者，膜91也可以如以下那样形成。在布线20的表面露出的状态下，对半导体衬底1实施氨(NH3)等离子处理等后，通过喷吹甲硅烷气体，能够在布线20的表面形成包含(添加了)微量(例如约1～2％原子)硅(Si)的铜层(CuSix层)，并形成由添加了硅的铜组成的膜91。另外，用添加了少量的铝(Al)的铜层(CuAlx层)也能够形成膜91。
或者，使用选择钨CVD法等也能够形成膜91。例如，得到图5的构造后，通过由使用了六氟化钨(WF6)和氢(H2)气的CVD法，在从绝缘膜16露出的布线20的上表面上有选择地堆积钨膜，能够形成由钨组成的膜91。
或者，使用选择电镀法等也能够形成膜91。例如，得到了图5的构造后，通过在从绝缘膜16露出的布线20的上表面上有选择地形成Co膜或WB膜等电镀层，能够形成由电镀层(例如Co膜或WB膜)组成的膜91。
在膜91形成后，实施与和上述实施方式1中的图6～图13相对应的工序相同的工序，得到图44的构造。然后，如图45所示，在布线34的主导体膜33的表面附近(例如约20nm以下)，使用同样的方法形成由与膜91相同的材料组成的膜92。在膜92形成后，实施与和上述实施方式1中的图15和图16相对应的工序相同的工序，可以得到图46的构造，但在本实施方式中，对于布线45，也使用同样的方法在布线45的主导体膜44的表面附近形成由与膜91相同的材料组成的膜93。
在本实施方式中，在布线20的表面形成膜91，并在膜91上形成绝缘膜21作为阻挡绝缘膜。用因膜91不存在时的铜膜(主导体膜19)和阻挡绝缘膜(绝缘膜21)的界面的结合状态而形成的、具有比铜(Cu)的扩散系数小的扩散系数的铜化合物(或铜以外的金属)形成膜91，并使这样的膜91介于铜膜(主导体膜19)和阻挡绝缘膜(绝缘膜21)之间。对于布线34、45也是同样的。由此，能进一步抑制布线和阻挡绝缘膜之间界面的铜的扩散，能进一步提高布线的应力迁移特性等。
另外，也是可以将上述实施方式1～4和本实施方式组合起来。
(实施方式6)
图47是作为本发明其它实施方式的半导体器件的主要部分的剖面图。图47与上述实施方式1的图16相对应。此外，在图47中，与自图1的绝缘膜11以下的构造相对应的部分也省略了图示。
图47所示的半导体器件具有与图16的半导体器件相同的构造。在本实施方式中，用第1阻挡绝缘膜(例如绝缘膜21)和第2阻挡绝缘膜(例如绝缘膜22)的层叠膜形成埋入铜布线(例如布线20)的阻挡绝缘膜，并将其层叠膜的应力S1定在-180MPa以上(S1≥-180MPa)。此外，在本实施方式中，在言及某个膜的应力(应力值)时，是指在由硅衬底组成的半导体衬底1上直接形成该膜时产生的应力(膜应力)。因此，在说第1阻挡绝缘膜和第2阻挡绝缘膜的层叠膜的应力在-180MPa以上时，是对应于在半导体衬底1上直接形成第1阻挡绝缘膜和第2阻挡绝缘膜时，在该层叠膜中产生的应力。另外，在说层叠膜的应力S1在-180MPa以上时，是对应于将-180MPa≤S1≤0和0≤S1组合后的应力。
图48是表示在用碳氮化硅(SiCN)膜形成绝缘膜21，用碳化硅(SiC)膜形成绝缘膜22，并将绝缘膜21和绝缘膜22的层叠膜的整体膜厚定在50nm(固定)，然后使绝缘膜21和绝缘膜22的膜厚比率变化时的绝缘膜21和绝缘膜22的层叠膜的应力(应力值)S1的曲线图。图48曲线图的横轴对应于将氮碳化硅膜(绝缘膜21)和碳化硅膜(绝缘膜22)的层叠膜的整体膜厚定在50nm(固定)时的氮碳化硅膜(绝缘膜21)的膜厚，图48曲线图的纵轴对应于该层叠膜的应力(应力值)S1。
根据图48可知，碳氮化硅(SiCN)膜的单独膜(对应于图48横轴的碳氮化硅(SiCN)膜的膜厚是50nm的情形)，其应力为负，产生压缩应力。另外，碳化硅(SiC)膜的单独膜(对应于图48横轴的碳氮化硅(SiCN)膜的膜厚是0nm的情形)，其应力为正，产生拉伸应力。在碳氮化硅(SiCN)膜的单独膜中产生相当大的负应力，但如图48所示，通过减小碳氮化硅(SiCN)膜的膜厚、增加碳化硅(SiC)膜的膜厚比例，使整个层叠膜的应力移向正的方向。
根据本发明者的实验可知，如果绝缘膜21的膜厚变成40nm以下，而绝缘膜21和绝缘膜22的层叠膜的应力变为-180MPa以上，则能得到良好的应力迁移特性。例如，如果将应力变为-180MPa以上的层叠膜用作下层铜布线和层间绝缘膜(低介电常数材料膜)之间的阻挡绝缘膜，则能够在150℃ 100小时的放置试验中将埋入铜布线的电阻变化率(上升率)抑制在2％以内。另一方面，在将应力比-180MPa小的(S1＜-180MPa)的层叠膜用作下层铜布线和层间绝缘膜(低介电常数材料膜)之间的阻挡绝缘膜时，在150℃100小时的放置试验中产生了埋入铜布线的电阻变化率(上升率)超过2％的现象。在下层铜布线和层间绝缘膜(低介电常数材料膜)之间的阻挡绝缘膜中使用层叠膜时，如果该层叠膜的应力在-180MPa以上，则难以产生因高温放置而引起的应力缓和，从而可以防止起因于应力迁移的故障的发生。
在本实施方式中，对铜的阻挡性(与绝缘膜22相比)优良的绝缘膜21能够起到布线20的阻挡绝缘膜(防止铜扩散膜)的作用，绝缘膜22能够起到控制应力的膜的作用。例如，绝缘膜22能够起到缓和绝缘膜21所产生的应力的作用。在铜的阻挡性优良的绝缘膜21的单独膜中，即使应力已不在所希望的范围内(应力在-180MPa以上)，通过在绝缘膜21上形成绝缘膜22，并控制整个层叠膜的应力，例如通过绝缘膜22能产生的正应力(拉伸应力)缓和绝缘膜21产生的负应力(压缩应力)，也能够将整个层叠膜(阻挡绝缘膜)的应力控制在-180MPa以上，并能够提高层叠膜(阻挡绝缘膜)和层间绝缘膜(低介电常数材料膜)之间的粘合性(接合性)。由此，能够抑制起因于应力迁移的故障(例如，高温放置引起的下层埋入铜布线的上表面和上层埋入铜布线的通孔部分之间的空洞的产生和埋入铜布线的电阻的上升等)，并能够提高布线的可靠性。因此，能提高半导体器件的可靠性。另外，能提高半导体器件的制造成品率，降低制造成本。
另外，也可以将上述实施方式1～5和本实施方式组合起来。
(实施方式7)
图49～图51是使用了与实施方式1不同的制造工序时的半导体器件的制造工序中的主要部分的剖面图。因为图6以前的制造工序与上述实施方式1相同，所以此处省略其说明，而对接着图6的制造工序加以说明。此外，在图49～图51中，与自图1的绝缘膜11以下的构造对应的部分也省略了图示。
如图49所示，在绝缘膜22上依次形成绝缘膜(层间绝缘膜)23、绝缘膜(刻蚀止挡膜)24、绝缘膜(层间绝缘膜)25和绝缘膜(CMP保护膜)26。这些绝缘膜23～26能够使用与实施方式1中所示的绝缘膜相同的材料形成。
接着，在绝缘膜26上形成光致抗蚀剂膜，通过使该光致抗蚀剂膜曝光、显像并图案化，形成光致抗蚀剂图案101。然后，使用光致抗蚀剂图案101作为刻蚀掩膜，并对绝缘膜26和绝缘膜25进行干法刻蚀。由此，在绝缘膜25和绝缘膜26上形成开口部分31。在通孔的预定形成区域形成开口部分31。因此，开口部分31的平面区域包含在以后所示的开口部分29的平面区域内。另外，在进行该干法刻蚀时，绝缘膜24起到刻蚀止挡膜的作用。
接着在除去光致抗蚀剂图案101后，如图50所示，在绝缘膜26上形成光致抗蚀剂膜，通过使该光致抗蚀剂膜曝光、显像并图案化，形成光致抗蚀剂膜102。然后，使用光致抗蚀剂膜102作为刻蚀掩膜，首先对绝缘膜24和绝缘膜26进行干法刻蚀。之后，通过对绝缘膜25和开口部分31内的绝缘膜23进行干法刻蚀，能够在绝缘膜23上形成开口部分31，并能够在绝缘膜25上形成开口部分29。在进行该干法刻蚀时，在开口部分29上，绝缘膜24起到蚀刻止挡膜的作用，在开口部分31上，绝缘膜22、21起到刻蚀止挡膜的作用。
接着，如图51所示，在开口部分29的底部用干法刻蚀除去绝缘膜24，在开口部分31的底部用干法刻蚀除去绝缘膜22和绝缘膜21。之后，除去光致抗蚀剂图案102。由此，在开口部分31的底部露出布线20的上表面。此外，残留的绝缘膜26能够起到后面进行的CMP工序的保护膜等的作用。
接着，除去在开口部分31的底部露出的布线20(下层铜布线)的表面上所形成的氧化铜，并对露出的布线20的上表面进行清净化(清洗)的处理。该处理，能够通过用诸如氢(H2)等离子处理那样的还原性等离子处理将铜布线表面的氧化铜(CuO、Cu2O、CuO2)还原成铜(Cu)来进行。
以后的制造工序，与实施方式1的图13以后的工序相同，在开口部分29和开口部分31内，通过埋入由与导电阻挡膜18相同的材料组成的导电阻挡膜32和由与主导体膜19相同的材料组成的主导体膜33，能形成布线34。
这样，用在本实施方式中所示的制造工序形成时，也与实施方式1相同，能够同时提高铜布线和阻挡绝缘膜之间的铜的阻挡性(防止铜扩散)以及阻挡绝缘膜和层间绝缘膜(低介电常数材料膜)的粘合性，并能实现布线的TDDB寿命的提高和应力迁移特性的提高。由此，能够提高布线的可靠性。另外，能提高半导体器件的制造成品率，还能降低制造成本。
另外，也可以将上述实施方式2、5或6和本实施方式组合起来。
(实施方式8)
图52～图55是使用在实施方式7中使用了的掩膜(光致抗蚀剂图案)并使用了别的制造工序时的半导体器件的制造工序中的主要部分的剖面图。因为与实施方式7相同，图6以前的制造工序与上述实施方式1相同，所以此处省略其说明，而对接着图6的制造工序加以说明。此外，在图52～图55中，与自图1的绝缘膜11以下的构造相对应的部分也省略了图示。
如图52所示，在绝缘膜22上，依次形成绝缘膜(层间绝缘膜)23和绝缘膜(CMP保护膜)26。这些绝缘膜23和绝缘膜26可以使用与在实施方式1中所示的材料相同的材料来形成。另外，本实施方式中的绝缘膜23的厚度，与上述实施形态1中的绝缘膜23的厚度相比相对要厚，例如大致与上述实施方式1中的绝缘膜23、25(或绝缘膜23～25)的合计厚度相对应。在本实施方式中，省略了绝缘膜24的形成。这是为了如后面所示那样减小布线间的电容。即，绝缘膜23是在实施方式1中所示的低介电常数材料膜，但绝缘膜24由氧化硅膜等形成，因此具有比绝缘膜23高的介电常数。从而通过省略形成该绝缘膜24能够谋求减小布线间的电容。
接着，在绝缘膜26上形成光致抗蚀剂膜，通过将该光致抗蚀剂膜曝光、显像并图案化，形成光致抗蚀剂图案101。然后，使用光致抗蚀剂图案101作为刻蚀掩膜，并对绝缘膜26和绝缘膜23进行干法刻蚀。由此，在绝缘膜23和绝缘膜26上形成贯穿(达到)到绝缘膜22的开口部分31。这时，由于使用刻蚀气体的选择比与绝缘膜22和绝缘膜23不同的刻蚀气体，绝缘膜22能够起到刻蚀止挡膜的作用，并能够防止向布线20的过量刻蚀。
接着在除去光致抗蚀剂图案101后，如图53所示，在绝缘膜26上形成光致抗蚀剂膜，通过将该光致抗蚀剂膜曝光、显像并图案化，形成光致抗蚀剂图案102。然后，使用光致抗蚀剂图案102作为刻蚀掩膜，并对绝缘膜26和绝缘膜23进行干法刻蚀。通过将这时的刻蚀时间控制得比上述开口部分31的形成时间短，能够形成开口部分29。另外，这时绝缘膜22也起到刻蚀止挡膜的作用。
接着，如图54所示，在开口部分31的底部刻蚀除去绝缘膜22和绝缘膜21。之后除去光致抗蚀剂图案102。由此，在开口部分31的底部露出布线20的上表面。此外，残留的绝缘膜26能够起到后面进行的CMP工序的保护膜等的作用。
接着，除去在开口部分31的底部露出的布线20(下层铜布线)的表面所形成的氧化铜，并对露出的布线20的上表面进行清净化(清洗)处理。该处理能够通过用诸如氢(H2)等离子处理那样的还原性等离子处理将铜布线表面的氧化铜(CuO、Cu2O、CuO2)还原成铜(Cu)进行。
以后的制造工序与实施方式1的图13以后的工序相同，通过在开口部分29和开口部分31内埋入由与导电阻挡膜18相同的材料组成的导电阻挡膜32和由与主导体膜19相同的材料组成的主导体膜33，能够形成图55所示的布线34。
这样，在本实施方式中，未形成介电常数比绝缘膜23高的绝缘膜24，而通过刻蚀气体的时间控制进行开口部分29的形成，因此能够减小布线间的电容。另外，因为可以省略绝缘膜24的形成，所以能够谋求制造工序的简单化。
另外，即使使用在本实施方式中所示的制造工序来形成时，也可以与实施方式1同样地同时提高铜布线和阻挡绝缘膜之间的铜的阻挡性(防止铜扩散)以及阻挡绝缘膜和层间绝缘膜(低介电常数材料膜)的粘合性，并能实现布线的TDDB寿命的提高和应力迁移特性的提高。由此，能够提高布线的可靠性。另外，能提高半导体器件的制造成品率，还能降低制造成本。
另外，在形成本实施方式的开口部分29和31时，也能够使用在实施方式3中所示的绝缘膜27和61作为掩膜来形成。这时，由于不在由低介电常数材料组成的绝缘膜23露出的状态下，除去(灰化)光致抗蚀剂图案，因此能够防止因光致抗蚀剂图案的灰化等而导致低介电常数材料膜(绝缘膜23)变质(受到破坏)。
此外，也可以将上述实施方式2、5或6和本实施方式组合起来。
以上，根据该实施方式具体地说明了由本发明者所完成的发明，但不言而喻，本发明并不限于上述实施方式，在不脱离其要旨的范围内可以作各种变更。
在所述实施方式中，对具有MISFET的半导体器件进行了说明，但本发明并不限于此，可以适用于具有包含以铜作为主要成分的主导体膜的布线的各种半导体器件。
以下简单地说明在本申请中所公开的发明实施方式中，根据典型的实施方式能得到的效果。
在埋入了铜布线的绝缘膜上形成埋入铜布线的阻挡绝缘膜，通过使用对铜的阻挡性优良的第1阻挡绝缘膜，以及在第1阻挡绝缘膜上形成的、与低介电常数材料膜的粘合性优越的第2阻挡绝缘膜的层叠膜，能够提高铜布线的可靠性。而且，通过在铜布线表面上形成这样的第1、第2阻挡绝缘膜，能够提高TDDB寿命。
另外，通过使在铜布线和阻挡绝缘膜的界面附近的阻挡绝缘膜的氮浓度比在阻挡绝缘膜上层的低介电常数材料膜和阻挡绝缘膜的界面附近的阻挡绝缘膜的氮浓度高，能够提高铜布线的可靠性。而且，通过在铜布线表面上形成这样的阻挡绝缘膜，能够提高TDDB寿命。
另外，用具有比铜的扩散系数低的扩散系数的铜化合物(或铜以外的金属)形成膜，并使这样的膜介于铜膜和阻挡绝缘膜之间。由此，还能够抑制布线和阻挡绝缘膜之间界面的铜扩散，可以进一步提高布线的应力迁移特性等。
另外，通过将在布线表面形成的整个层叠膜(阻挡绝缘膜)的应力控制在-180MPa以上，能够抑制起因于应力迁移的故障。
以下简单地说明在本申请中公开的发明中，根据典型的发明所得到的效果。
能够提高包含以铜作为主要成分的主导体膜的布线的可靠性。
另外，能够提高半导体器件的可靠性。

Claims (39)

1.一种半导体器件，其特征在于，具有：
半导体衬底；
在所述半导体衬底上形成的第1绝缘膜；
在所述第1绝缘膜上形成的布线开口部分；
具有以铜作为主要成分的第1导体膜的、埋入在所述布线开口部分的布线；
在所述布线和所述第1绝缘膜上形成的第1阻挡绝缘膜；
在所述第1阻挡绝缘膜上形成的第2阻挡绝缘膜；以及
在所述第2阻挡绝缘膜上形成的、具有比氧化硅膜低的介电常数的第2绝缘膜，
所述第1阻挡绝缘膜对铜的阻挡性，比所述第2阻挡绝缘膜对铜的阻挡性大，
所述第2阻挡绝缘膜和所述第2绝缘膜的粘合性，比在所述第1阻挡绝缘膜上形成所述第2绝缘膜时的所述第1阻挡绝缘膜和所述第2绝缘膜的粘合性大。
2.如权利要求1所述的半导体器件，其特征在于：所述第1阻挡绝缘膜的膜厚比所述第2阻挡绝缘膜的膜厚厚。
3.如权利要求1所述的半导体器件，其特征在于：所述第1阻挡绝缘膜的膜厚小于或等于40nm。
4.如权利要求1所述的半导体器件，其特征在于：所述第2绝缘膜是用涂敷法或CVD法形成的膜。
5.如权利要求1所述的半导体器件，其特征在于：所述布线具有在所述布线开口部分的底面和侧面上形成的阻挡导体膜，以及在所述阻挡导体膜上形成的所述第1导体膜。
6.如权利要求1所述的半导体器件，其特征在于：所述第1阻挡绝缘膜由包含硅和碳、而且包含氮或氧的至少一者的材料组成。
7.如权利要求1所述的半导体器件，其特征在于：所述第2阻挡绝缘膜由碳化硅组成。
8.如权利要求1所述的半导体器件，其特征在于：所述第2绝缘膜由包含硅、氧和碳的材料组成。
9.如权利要求1所述的半导体器件，其特征在于：在所述布线的表面形成有扩散系数比铜小的铜化合物膜或铜以外的金属膜。
10.如权利要求1所述的半导体器件，其特征在于：所述的布线的表面被氮化。
11.如权利要求1所述的半导体器件，其特征在于：在所述第1绝缘膜和所述第1阻挡绝缘膜之间形成有第3绝缘膜。
12.如权利要求11所述的半导体器件，其特征在于：在所述第1绝缘膜和所述第3绝缘膜之间形成有第4绝缘膜。
13.一种半导体器件，其特征在于，具有：
半导体衬底；
在所述半导体衬底上形成的第1绝缘膜；
在所述第1绝缘膜上形成的布线开口部分；
具有以铜作为主要成分的第1导体膜的、埋入在所述布线开口部分的布线；
在所述布线和所述第1绝缘膜上形成的、由包含硅和碳而且包含氮或氧的至少一者的材料构成的第2绝缘膜；
在所述第2阻挡绝缘膜上形成的由碳化硅构成的第3绝缘膜；以及
在所述第3绝缘膜上形成的、具有比氧化硅膜低的介电常数的第4绝缘膜。
14.如权利要求13所述的半导体器件，其特征在于：所述第4绝缘膜由包含硅、氧和碳的材料组成。
15.一种半导体器件，其特征在于，具有：
半导体衬底；
在所述半导体衬底上形成的第1绝缘膜；
在所述第1绝缘膜上形成的布线开口部分；
具有以铜作为主要成分的第1导体膜的、埋入在所述布线开口部分的布线；
在所述布线和所述第1绝缘膜上形成的阻挡绝缘膜；以及
在所述阻挡绝缘膜上形成的、具有比氧化硅膜低的介电常数的第2绝缘膜，
在所述布线和所述阻挡绝缘膜的界面附近的所述阻挡绝缘膜的氮浓度，比在所述第2绝缘膜和所述阻挡绝缘膜的界面附近的所述阻挡绝缘膜的氮浓度高。
16.如权利要求15所述的半导体器件，其特征在于：所述阻挡绝缘膜由包含硅、碳和氮的材料组成。
17.一种半导体器件，其特征在于，具有：
半导体衬底；
在所述半导体衬底上形成的第1绝缘膜；
在所述第1绝缘膜上形成的布线开口部分；
具有以铜作为主要成分的第1导体膜的、埋入在所述布线开口部分的布线；
在所述布线和所述第1绝缘膜上形成的、具有抑制或防止铜扩散功能的第2绝缘膜；以及
在所述第2阻挡绝缘膜上形成的、具有控制应力的功能的第3绝缘膜，
所述第2绝缘膜和第3绝缘膜的层叠膜的应力大于或等于-180MPa。
18.如权利要求17所述的半导体器件，其特征在于：所述第3绝缘膜起到缓和所述第2绝缘膜产生的应力的作用。
19.如权利要求17所述的半导体器件，其特征在于：所述第2绝缘膜是产生压缩应力的膜，所述第3绝缘膜是产生拉伸应力的膜。
20.如权利要求17所述的半导体器件，其特征在于：所述第2绝缘膜由包含硅、碳和氮的材料组成。
21.如权利要求17所述的半导体器件，其特征在于：所述第3绝缘膜由碳化硅组成。
22.一种半导体器件的制造方法，其特征在于，具有：
(a)准备半导体衬底的工序；
(b)在所述半导体衬底上形成第1绝缘膜的工序；
(c)在所述第1绝缘膜上形成第1布线开口部分的工序；
(d)在所述第1布线开口部分内形成具有以铜作为主要成分的第1导体膜的布线的工序；
(e)在埋入了所述布线的所述第1绝缘膜上形成第1阻挡绝缘膜的工序；
(f)在所述第1阻挡绝缘膜上形成第2阻挡绝缘膜的工序；以及
(g)在所述第2阻挡绝缘膜上形成具有比氧化硅膜低的介电常数的第2绝缘膜的工序，
所述第1阻挡绝缘膜对铜的阻挡性，比所述第2阻挡绝缘膜对铜的阻挡性大，
所述第2阻挡绝缘膜和所述第2绝缘膜的粘合性，比在所述第1阻挡绝缘膜上形成所述第2绝缘膜时的所述第1阻挡绝缘膜和所述第2绝缘膜的粘合性大。
23.如权利要求22所述的半导体器件的制造方法，其特征在于，在所述(g)工序之后，还具有：(h)在所述第1阻挡绝缘膜、所述第2阻挡绝缘膜和所述第2绝缘膜上用干法刻蚀形成第2开口部分的工序；(i)在所述第2开口部分埋入以铜作为主要成分的导体膜的工序，
所述第2阻挡绝缘膜，起到在形成所述第2开口部分时的刻蚀止挡膜的作用。
24.如权利要求22所述的半导体器件的制造方法，其特征在于：所述第2绝缘膜用涂敷法或CVD法形成。
25.如权利要求22所述的半导体器件的制造方法，其特征在于：所述第1阻挡绝缘膜的膜厚比所述第2阻挡绝缘膜的膜厚厚。
26.如权利要求22所述的半导体器件的制造方法，其特征在于：所述第1阻挡绝缘膜的膜厚小于或等于40nm。
27.如权利要求22所述的半导体器件的制造方法，其特征在于：所述第1阻挡绝缘膜由包含硅和碳而且包含氮或氧的至少一者的材料组成。
28.如权利要求22所述的半导体器件的制造方法，其特征在于：所述第2阻挡绝缘膜由碳化硅组成。
29.如权利要求22所述的半导体器件的制造方法，其特征在于：在所述(d)工序后和所述(e)工序前，还具有在所述布线的表面形成扩散系数比铜小的铜化合物膜或铜以外的金属膜的工序。
30.如权利要求22所述的半导体器件的制造方法，其特征在于：在所述(d)工序后和所述(e)工序前，还具有使所述布线的表面氮化的工序。
31.如权利要求22所述的半导体器件的制造方法，其特征在于：在所述(b)工序后，还具有在所述第1绝缘膜上形成第3绝缘膜的工序；
而且，所述(d)工序具有：在所述第1布线开口部分内和所述第3绝缘膜上堆积所述第1导体膜的工序；以及除去埋入在所述第1布线开口部分内的所述第1导体膜以外的所述第1导体膜的工序；
在除去所述第1导体膜的工序中，所述第3绝缘膜起到所述第1绝缘膜的保护膜的作用。
32.如权利要求22所述的半导体器件的制造方法，其特征在于，还具有：(h)在所述第2绝缘膜上形成由第3绝缘膜组成的掩膜的工序；(i)通过用所述掩膜刻蚀所述第2绝缘膜而形成连接所述布线的孔的工序。
33.如权利要求22所述的半导体器件的制造方法，其特征在于，还具有：(h)在所述第2绝缘膜上形成由第3绝缘膜组成的第1掩膜和由第4绝缘膜组成的第2掩膜的工序；(i)通过用所述第1掩膜刻蚀所述第2绝缘膜而形成连接所述布线的孔，以及通过用所述第2掩膜刻蚀所述第2绝缘膜而形成口径比所述孔大的布线槽的工序。
34.一种半导体器件的制造方法，其特征在于，具有以下的工序：
(a)准备半导体衬底的工序；
(b)在所述半导体衬底上形成第1绝缘膜的工序；
(c)在所述第1绝缘膜上形成第1布线开口部分的工序；
(d)在所述第1布线开口部分内形成具有以铜作为主要成分的第1导体膜的布线的工序；
(e)在埋入了所述布线的所述第1绝缘膜上，形成由包含硅和碳而且包含氮或氧的至少一者的材料组成的第2绝缘膜的工序；
(f)在所述第2绝缘膜上形成由碳化硅组成的第3绝缘膜的工序；以及
(g)在所述第3绝缘膜上形成具有比氧化硅膜低的介电常数的第4绝缘膜的工序。
35.如权利要求34所述的半导体器件的制造方法，其特征在于：所述第4绝缘膜由包含硅、氧和碳的材料组成。
36.一种半导体器件的制造方法，其特征在于，具有以下的工序：
(a)准备半导体衬底的工序；
(b)在所述半导体衬底上形成第1绝缘膜的工序；
(c)在所述第1绝缘膜上形成第1布线开口部分的工序；
(d)在所述第1布线开口部分内形成具有以铜作为主要成分的第1导体膜的布线的工序；
(e)在埋入了所述布线的所述第1绝缘膜上形成阻挡绝缘膜的工序；以及
(f)在所述阻挡绝缘膜上形成具有比氧化硅膜低的介电常数的第2绝缘膜的工序，
在所述布线和所述阻挡绝缘膜的界面附近的所述阻挡绝缘膜的氮浓度，比在所述第2绝缘膜和所述阻挡绝缘膜的界面附近的所述阻挡绝缘膜的氮浓度高。
37.如权利要求36所述的半导体器件的制造方法，其特征在于：所述阻挡绝缘膜由包含硅、碳和氮的材料组成。
38.如权利要求36所述的半导体器件的制造方法，其特征在于：在所述(e)工序中，所述阻挡绝缘膜，通过使用了氮气的CVD法形成，在所述阻挡绝缘膜的成膜初期阶段向成膜装置输入的氮气的流量，比在所述阻挡绝缘膜的成膜后期阶段向成膜装置输入的氮气体的流量多。
39.如权利要求36所述的半导体器件的制造方法，其特征在于：在所述(e)工序中，所述阻挡绝缘膜，通过使用了氮气的CVD法形成，在所述阻挡绝缘膜的成膜后期阶段停止向成膜装置输入氮气。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101765904A (zh) * 2007-07-25 2010-06-30 东京毅力科创株式会社 一种半导体的成膜技术
CN101271892B (zh) * 2007-03-22 2011-05-18 瑞萨电子株式会社 半导体装置及其制造方法
CN1832130B (zh) * 2005-02-24 2011-08-03 瑞萨电子株式会社 半导体器件及其制造方法
CN102881640A (zh) * 2012-09-17 2013-01-16 上海华力微电子有限公司 一种双大马士革铜互连结构的制造方法
CN104716106A (zh) * 2013-12-17 2015-06-17 三星电子株式会社 半导体封装件及其制造方法
CN106340471A (zh) * 2015-07-06 2017-01-18 株式会社日立国际电气 半导体器件的制造方法、衬底处理系统及衬底处理装置
CN106716606A (zh) * 2014-09-26 2017-05-24 英特尔公司 用于氧化等离子体后处理以减少光刻中毒的技术及相关结构
CN107887254A (zh) * 2016-09-30 2018-04-06 台湾积体电路制造股份有限公司 用于半导体制造的改进的介电膜

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100352036C (zh) * 2002-10-17 2007-11-28 株式会社瑞萨科技 半导体器件及其制造方法
JP4454242B2 (ja) 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US20050269709A1 (en) * 2004-06-03 2005-12-08 Agere Systems Inc. Interconnect structure including tungsten nitride and a method of manufacture therefor
JP4683865B2 (ja) * 2004-06-15 2011-05-18 富士通セミコンダクター株式会社 半導体基板の製造方法
JP2006005190A (ja) * 2004-06-18 2006-01-05 Renesas Technology Corp 半導体装置
US7166543B2 (en) * 2004-08-30 2007-01-23 Micron Technology, Inc. Methods for forming an enriched metal oxide surface for use in a semiconductor device
JP2006140404A (ja) * 2004-11-15 2006-06-01 Renesas Technology Corp 半導体装置
JP2006202852A (ja) * 2005-01-18 2006-08-03 Toshiba Corp 半導体装置
KR100641364B1 (ko) * 2005-01-25 2006-10-31 삼성전자주식회사 스크라이브 라인들 및 그 형성방법들
JP2006286878A (ja) * 2005-03-31 2006-10-19 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置製造方法
JP4655725B2 (ja) * 2005-04-01 2011-03-23 パナソニック株式会社 半導体装置の製造方法
KR100632620B1 (ko) * 2005-04-22 2006-10-11 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US7638859B2 (en) * 2005-06-06 2009-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnects with harmonized stress and methods for fabricating the same
JP4738178B2 (ja) * 2005-06-17 2011-08-03 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5096669B2 (ja) 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR100790237B1 (ko) * 2005-12-29 2008-01-02 매그나칩 반도체 유한회사 이미지 센서의 금속배선 형성방법
KR100771370B1 (ko) 2005-12-29 2007-10-30 동부일렉트로닉스 주식회사 반도체 장치의 금속 배선 및 그 형성 방법
JP2007220967A (ja) * 2006-02-17 2007-08-30 Sumitomo Bakelite Co Ltd 配線構造とその製造方法及び半導体装置
JP4666308B2 (ja) * 2006-02-24 2011-04-06 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5305599B2 (ja) * 2007-02-19 2013-10-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100907890B1 (ko) * 2007-12-03 2009-07-15 주식회사 동부하이텍 반도체 소자의 제조 방법
KR100922559B1 (ko) * 2007-12-31 2009-10-21 주식회사 동부하이텍 반도체 소자와 그의 제조방법
KR100953016B1 (ko) 2008-01-22 2010-04-14 주식회사 하이닉스반도체 반도체 소자의 제조 방법
TWI392056B (zh) * 2008-03-12 2013-04-01 Tokyo Electron Ltd 半導體裝置及其製造方法
JP4891296B2 (ja) * 2008-07-03 2012-03-07 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2010056156A (ja) * 2008-08-26 2010-03-11 Renesas Technology Corp 半導体装置およびその製造方法
US8994179B2 (en) * 2008-08-29 2015-03-31 Infineon Technologies Ag Semiconductor device and method for making same
DE102008054069B4 (de) * 2008-10-31 2016-11-10 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Reduzierte Scheibendurchbiegung in Halbleitern durch Verspannungstechniken im Metallisierungssystem
JP2010153543A (ja) * 2008-12-25 2010-07-08 Fujitsu Ltd 半導体装置およびその製造方法
US7776757B2 (en) * 2009-01-15 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating high-k metal gate devices
JP5559775B2 (ja) * 2009-04-30 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100953742B1 (ko) * 2009-06-17 2010-04-19 주식회사 아토 반도체 소자 및 그 제조 방법
KR101150605B1 (ko) * 2010-04-07 2012-06-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP5671253B2 (ja) * 2010-05-07 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5419167B2 (ja) * 2010-08-10 2014-02-19 国立大学法人東北大学 半導体装置の製造方法および半導体装置
JP2012156356A (ja) * 2011-01-27 2012-08-16 Elpida Memory Inc 半導体装置の製造方法
CN102324427B (zh) * 2011-10-20 2016-03-16 上海集成电路研发中心有限公司 一种金属薄膜电阻结构及其制造方法
US9190323B2 (en) * 2012-01-19 2015-11-17 GlobalFoundries, Inc. Semiconductor devices with copper interconnects and methods for fabricating same
JP6128787B2 (ja) * 2012-09-28 2017-05-17 キヤノン株式会社 半導体装置
JP6061610B2 (ja) * 2012-10-18 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9082828B2 (en) * 2012-10-24 2015-07-14 Applied Materials, Inc. Al bond pad clean method
US20140167265A1 (en) * 2012-12-14 2014-06-19 Globalfoundries Inc. Methods of forming a bi-layer cap layer on copper-based conductive structures and devices with such a cap layer
US8889491B2 (en) 2013-01-28 2014-11-18 International Business Machines Corporation Method of forming electronic fuse line with modified cap
US8999767B2 (en) 2013-01-31 2015-04-07 International Business Machines Corporation Electronic fuse having an insulation layer
US9972524B2 (en) 2013-03-11 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a semiconductor device
US9349636B2 (en) 2013-09-26 2016-05-24 Intel Corporation Interconnect wires including relatively low resistivity cores
US9723716B2 (en) * 2013-09-27 2017-08-01 Infineon Technologies Ag Contact pad structure, an electronic component, and a method for manufacturing a contact pad structure
KR102332952B1 (ko) * 2013-11-08 2021-12-01 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
US20170148739A1 (en) * 2014-06-16 2017-05-25 Jeanette M. Roberts Selective diffusion barrier between metals of an integrated circuit device
US9437484B2 (en) 2014-10-17 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer in integrated circuits
KR102399345B1 (ko) 2014-11-12 2022-05-19 삼성전자주식회사 반도체 장치의 제조 방법
US10727122B2 (en) 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
US9449915B2 (en) * 2014-12-24 2016-09-20 Macronix International Co., Ltd. Semiconductor device and method of manufacturing the same
US20160276156A1 (en) * 2015-03-16 2016-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing process thereof
US9576894B2 (en) * 2015-06-03 2017-02-21 GlobalFoundries, Inc. Integrated circuits including organic interlayer dielectric layers and methods for fabricating the same
US20170040257A1 (en) 2015-08-04 2017-02-09 International Business Machines Corporation Hybrid subtractive etch/metal fill process for fabricating interconnects
CN108028224B (zh) * 2015-10-16 2022-08-16 索尼公司 半导体装置以及半导体装置的制造方法
US9984967B2 (en) * 2015-12-21 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US10923532B2 (en) * 2016-03-10 2021-02-16 Toshiba Memory Corporation Magnetic memory device
US9536780B1 (en) * 2016-04-15 2017-01-03 International Business Machines Corporation Method and apparatus for single chamber treatment
US9691733B1 (en) * 2016-07-28 2017-06-27 United Microelectronics Corp. Bonded semiconductor structure and method for forming the same
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법
CN106898578B (zh) * 2017-03-30 2019-08-06 合肥鑫晟光电科技有限公司 一种显示基板的制备方法、阵列基板及显示装置
US10304772B2 (en) 2017-05-19 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with resistive element
US10679936B2 (en) 2017-09-28 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. MIM structure
KR20190044196A (ko) 2017-10-20 2019-04-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10985011B2 (en) 2017-11-09 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with resistive elements
US10858544B2 (en) * 2018-05-24 2020-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Chemical mechanical polishing slurry and chemical mechanical polishing process using the same
KR20200093100A (ko) 2019-01-25 2020-08-05 삼성디스플레이 주식회사 표시 장치용 도전선, 이를 포함하는 표시 장치, 및 이를 포함하는 표시 장치의 제조 방법
JP7297516B2 (ja) 2019-04-25 2023-06-26 キヤノン株式会社 半導体装置および機器
US11164780B2 (en) * 2019-06-07 2021-11-02 Applied Materials, Inc. Process integration approach for selective metal via fill
US11411160B2 (en) * 2020-01-21 2022-08-09 International Business Machines Corporation Silicon-based Josephson junction for qubit devices
TWI752464B (zh) * 2020-04-14 2022-01-11 華邦電子股份有限公司 半導體結構及其形成方法
KR20220111792A (ko) * 2021-02-02 2022-08-10 삼성전자주식회사 반도체 장치

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US100984A (en) * 1870-03-22 Improvement in dirt-gages for plows
US87513A (en) * 1869-03-02 Improvement in water-meter
US30146A (en) * 1860-09-25 livingston
US127843A (en) * 1872-06-11 Improvement in detachable horseshoe-calks
US30367A (en) * 1860-10-09 Improvement in compositions for tanning
US183940A (en) * 1876-10-31 Improvement in sheet-metal doors
US42193A (en) * 1864-04-05 Improved mode of connecting trucks to locomotives
US45651A (en) * 1864-12-27 Improvement in the manufacture of shot
US5565707A (en) * 1994-10-31 1996-10-15 International Business Machines Corporation Interconnect structure using a Al2 Cu for an integrated circuit chip
US6340435B1 (en) 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6303523B2 (en) * 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6974766B1 (en) * 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6255217B1 (en) * 1999-01-04 2001-07-03 International Business Machines Corporation Plasma treatment to enhance inorganic dielectric adhesion to copper
JP4207285B2 (ja) * 1999-02-10 2009-01-14 ソニー株式会社 半導体装置の製造方法
JP4094174B2 (ja) 1999-06-04 2008-06-04 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4554011B2 (ja) 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
DE10006964C2 (de) * 2000-02-16 2002-01-31 Infineon Technologies Ag Elektronisches Bauelement mit einer leitenden Verbindung zwischen zwei leitenden Schichten und Verfahren zum Herstellen eines elektronischen Bauelements
US6440878B1 (en) * 2000-04-03 2002-08-27 Sharp Laboratories Of America, Inc. Method to enhance the adhesion of silicon nitride to low-k fluorinated amorphous carbon using a silicon carbide adhesion promoter layer
JP2001291720A (ja) 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
JP2001319928A (ja) 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3600507B2 (ja) 2000-05-18 2004-12-15 キヤノン販売株式会社 半導体装置及びその製造方法
JP4425432B2 (ja) * 2000-06-20 2010-03-03 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2002009152A (ja) * 2000-06-21 2002-01-11 Nec Corp 半導体装置及びその製造方法
JP4377040B2 (ja) 2000-07-24 2009-12-02 Ｎｅｃエレクトロニクス株式会社 半導体の製造方法
US6660631B1 (en) * 2000-08-31 2003-12-09 Micron Technology, Inc. Devices containing platinum-iridium films and methods of preparing such films and devices
JP2002110679A (ja) 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP4698813B2 (ja) 2000-10-19 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2002164428A (ja) 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP2002170882A (ja) 2000-12-01 2002-06-14 Nec Corp 配線構造の製造方法
JP3643533B2 (ja) * 2000-12-27 2005-04-27 株式会社東芝 半導体装置およびその製造方法
JP2002203899A (ja) 2000-12-28 2002-07-19 Matsushita Electric Ind Co Ltd 銅相互接続構造の形成方法
KR100399597B1 (ko) * 2001-03-08 2003-09-26 삼성전자주식회사 오버레이 키 및 그의 제조방법과 이를 이용한 오버레이측정방법
US20020172766A1 (en) 2001-03-17 2002-11-21 Laxman Ravi K. Low dielectric constant thin films and chemical vapor deposition method of making same
JP2002319551A (ja) * 2001-04-23 2002-10-31 Nec Corp 半導体装置およびその製造方法
JP2002324837A (ja) 2001-04-25 2002-11-08 Hitachi Ltd 半導体装置の製造方法
US7084507B2 (en) * 2001-05-02 2006-08-01 Fujitsu Limited Integrated circuit device and method of producing the same
KR100416596B1 (ko) * 2001-05-10 2004-02-05 삼성전자주식회사 반도체 소자의 연결 배선 형성 방법
JP2002353307A (ja) * 2001-05-25 2002-12-06 Toshiba Corp 半導体装置
JP2002373936A (ja) * 2001-06-14 2002-12-26 Nec Corp デュアルダマシン法による配線形成方法
US20020197852A1 (en) * 2001-06-21 2002-12-26 Ming-Shi Yeh Method of fabricating a barrier layer with high tensile strength
US6879046B2 (en) * 2001-06-28 2005-04-12 Agere Systems Inc. Split barrier layer including nitrogen-containing portion and oxygen-containing portion
US20030008493A1 (en) * 2001-07-03 2003-01-09 Shyh-Dar Lee Interconnect structure manufacturing
JP2003017564A (ja) * 2001-07-04 2003-01-17 Fujitsu Ltd 半導体装置およびその製造方法
KR100442863B1 (ko) 2001-08-01 2004-08-02 삼성전자주식회사 금속-절연체-금속 커패시터 및 다마신 배선 구조를 갖는반도체 소자의 제조 방법
JP4257051B2 (ja) 2001-08-10 2009-04-22 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3745257B2 (ja) 2001-08-17 2006-02-15 キヤノン販売株式会社 半導体装置及びその製造方法
JP2003142579A (ja) 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP4152619B2 (ja) 2001-11-14 2008-09-17 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2002270691A (ja) 2002-02-07 2002-09-20 Nec Corp 配線構造
US20030155657A1 (en) * 2002-02-14 2003-08-21 Nec Electronics Corporation Manufacturing method of semiconductor device
JP2003258085A (ja) * 2002-02-27 2003-09-12 Fujitsu Ltd 配線構造及びその形成方法
JP4063619B2 (ja) * 2002-03-13 2008-03-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2003282535A (ja) * 2002-03-20 2003-10-03 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4340040B2 (ja) * 2002-03-28 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7042095B2 (en) 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
JP4068868B2 (ja) 2002-03-29 2008-03-26 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4040363B2 (ja) * 2002-05-20 2008-01-30 富士通株式会社 半導体装置
US20040048468A1 (en) * 2002-09-10 2004-03-11 Chartered Semiconductor Manufacturing Ltd. Barrier metal cap structure on copper lines and vias
JP2004128050A (ja) 2002-09-30 2004-04-22 Toshiba Corp 半導体装置およびその製造方法
US6756321B2 (en) * 2002-10-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a capping layer over a low-k dielectric with improved adhesion and reduced dielectric constant
CN100352036C (zh) * 2002-10-17 2007-11-28 株式会社瑞萨科技 半导体器件及其制造方法
US7238393B2 (en) * 2003-02-13 2007-07-03 Asm Japan K.K. Method of forming silicon carbide films
US20040175926A1 (en) * 2003-03-07 2004-09-09 Advanced Micro Devices, Inc. Method for manufacturing a semiconductor component having a barrier-lined opening
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7135773B2 (en) * 2004-02-26 2006-11-14 International Business Machines Corporation Integrated circuit chip utilizing carbon nanotube composite interconnection vias

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832130B (zh) * 2005-02-24 2011-08-03 瑞萨电子株式会社 半导体器件及其制造方法
CN101271892B (zh) * 2007-03-22 2011-05-18 瑞萨电子株式会社 半导体装置及其制造方法
US8203210B2 (en) 2007-03-22 2012-06-19 Renesas Electronics Corporation Semiconductor device having metal contacts formed in an interlayer dielectric film comprising four silicon-containing layers
CN101765904A (zh) * 2007-07-25 2010-06-30 东京毅力科创株式会社 一种半导体的成膜技术
CN102881640A (zh) * 2012-09-17 2013-01-16 上海华力微电子有限公司 一种双大马士革铜互连结构的制造方法
CN104716106A (zh) * 2013-12-17 2015-06-17 三星电子株式会社 半导体封装件及其制造方法
CN106716606A (zh) * 2014-09-26 2017-05-24 英特尔公司 用于氧化等离子体后处理以减少光刻中毒的技术及相关结构
CN106340471A (zh) * 2015-07-06 2017-01-18 株式会社日立国际电气 半导体器件的制造方法、衬底处理系统及衬底处理装置
CN106340471B (zh) * 2015-07-06 2019-04-05 株式会社国际电气 半导体器件的制造方法、衬底处理系统及衬底处理装置
CN107887254A (zh) * 2016-09-30 2018-04-06 台湾积体电路制造股份有限公司 用于半导体制造的改进的介电膜
CN107887254B (zh) * 2016-09-30 2021-08-03 台湾积体电路制造股份有限公司 用于半导体制造的改进的介电膜

Also Published As

Publication number Publication date
US8617981B2 (en) 2013-12-31
US10121693B2 (en) 2018-11-06
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US20140091468A1 (en) 2014-04-03
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US9064870B2 (en) 2015-06-23
KR20040084668A (ko) 2004-10-06
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KR101055451B1 (ko) 2011-08-08
CN100373609C (zh) 2008-03-05
US20180047620A1 (en) 2018-02-15
US7777343B2 (en) 2010-08-17
US9659867B2 (en) 2017-05-23
US20190035678A1 (en) 2019-01-31
TWI239592B (en) 2005-09-11
JP2004296515A (ja) 2004-10-21
US20170011994A1 (en) 2017-01-12
US20170200637A1 (en) 2017-07-13
US20130224947A1 (en) 2013-08-29
US8053893B2 (en) 2011-11-08
US20090256261A1 (en) 2009-10-15

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