JP2004128050A - 半導体装置およびその製造方法 - Google Patents

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Keiji Fujita
藤田 敬次
Hideshi Miyajima
宮島 秀史
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Abstract

【課題】Cu配線の形状劣化を防止できる多層Cu配線を実現すること。
【解決手段】Cu配線4上に、SiCNH膜(拡散防止用絶縁膜)5、SiCH膜(エッチングストッパ膜)6を介して、SiCOH膜(層間絶縁膜)7を設け、これらの絶縁膜5〜7内にCuデュアルダマシン配線15を形成する。
【選択図】  図1

Description

【0001】
【発明の属する技術分野】
本発明は、金属配線上の絶縁膜の改良を図った半導体装置およびその製造方法に係わり関する。
【0002】
【従来の技術】
図6は、従来の多層Cu配線を示す断面図である。図中、81は第1の層間絶縁膜、82はバリアメタル膜、83は第1のCu配線、84はCuの拡散を防止するための拡散防止用絶縁膜(例えばSiCNH膜)、85は第2の層間絶縁膜(例えばTEOS膜)、86はバリアメタル膜、87は第2のCu配線を示している。
【0003】
この種の多層Cu配線のプロセスは、図7に示すように、レジストパターン88をマスクにして第2の層間絶縁膜85をRIE(Reactive Ion Etching)プロセスによりエッチングし、拡散防止用絶縁膜84に達する貫通口89を第2の層間絶縁膜85に形成する工程を含む。
【0004】
このとき、従来の技術では、拡散防止用絶縁膜84と第2の層間絶縁膜85との間のエッチング選択比を十分に確保できないことと、貫通口89のアスペクト比が高くて貫通口89内のエッチング速度を均一に制御することが困難であることから、図8に示すように、拡散防止用絶縁膜84の一部分がエッチングされ、拡散防止用絶縁膜84の膜厚は一部分で薄くなる。すなわち、貫通口89の底面において、拡散防止用絶縁膜84の膜厚にばらつきが生じる。
【0005】
このため、貫通口89の底面下の拡散防止用絶縁膜84をエッチングにより除去し、第1のCu配線83の表面を露出させる工程において、拡散防止用絶縁膜84の膜厚が薄い箇所下の第1のCu配線83は、過剰にエッチングされる。その結果、第1のCu配線82の形状劣化という問題が生じる。さらに、エッチングガスによりCu配線にコロージョンが生じ、配線信頼性の低下という問題も生じる。
【0006】
【発明が解決しようとする課題】
上述の如く、従来の多層Cu配線のプロセスにおいては、拡散防止用絶縁膜とその上の層間絶縁膜との間のエッチング選択比を十分に確保できないために、拡散防止用絶縁膜下のCu配線の形状が劣化するという問題がある。
【0007】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、金属配線の形状劣化を防止できる多層金属配線を含む半導体装置およびその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板上に設けられた金属配線層と、前記金属配線層上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に設けられた第2の絶縁膜と、前記第2の絶縁膜上に設けられ、前記第1の絶縁膜に対するエッチング選択比よりも前記第2の絶縁膜に対するエッチング選択比を高くできる第3の絶縁膜とを具備してなることを特徴とする。
【0010】
また、本発明に係る半導体装置の製造方法は、半導体基板上に金属配線層を形成する工程と、前記金属配線層上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に、前記第1の絶縁膜に対するエッチング選択比よりも前記第2の絶縁膜に対するエッチング選択比を高くできる第3の絶縁膜を形成する工程と、前記第2の絶縁膜をエッチングストッパ膜に用いて、前記第3の絶縁膜をエッチングし、該第3の絶縁膜中に貫通口を形成する工程と、前記貫通口下の前記第1および第2の絶縁膜をエッチングし、前記第1、第2および第3の絶縁膜中に、前記金属配線層に達する接続孔を形成する工程と、前記接続孔内に導電膜を形成する工程とを有することを特徴とする。
【0011】
さらに本発明においては、より具体的には、以下のように構成することができる。
【0012】
(1)金属配線層中の金属はCuである。
【0013】
(2)第1の絶縁膜中のSi、C、NおよびHの成分比は、Si:C:N:H=2:2:1:5であり、第2の絶縁膜中のSi、CおよびHの成分比は、Si:C:H=5:6:9である。
【0014】
(3)第3の絶縁膜は、誘電率が3.5以下の低誘電率絶縁膜である。
【0015】
(4)第3の絶縁膜中のSi、C、OおよびHの成分比は、Si:C:O:H=3:3:6:8である。
【0016】
(5)導電膜はCu膜を含む。
【0017】
(6)第3および第4の絶縁膜は、互いに組成が異なる誘電率が5.5以下の低誘電率絶縁膜である。
【0018】
従来は、層間絶縁膜下のCu配線層上の絶縁膜は単層であったため、該単層の絶縁膜に拡散防止膜としての役割とエッチングストッパ膜としての役割を同時に担わせることは困難であった。
【0019】
これに対して本発明によれば、層間絶縁膜(第3の絶縁膜)下の金属配線層上の絶縁膜を、多層の絶縁膜(第1、第2の絶縁膜)とすることにより、拡散防止膜としての絶縁膜とエッチングストッパ膜としての絶縁膜をそれぞれ別の層の絶縁膜に担わせることができる。すなわち、第1の絶縁膜を拡散防止膜として使用し、第2の絶縁膜をエッチングストッパ膜として使用する。
【0020】
これにより、第3の絶縁膜をエッチングして該第3の絶縁膜に貫通口を形成する工程において、前記貫通口の底面に露出する第2の絶縁膜の表面の一部がエッチングされることを防止できる。すなわち、下層の金属配線層の形状劣化、信頼性低下の原因となる、層間絶縁膜(第3の絶縁膜)下の絶縁膜の膜厚ばらつきを防止できるようになる。
【0021】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【0022】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【0023】
図1および図2は、本発明の一実施形態に係る多層Cu配線の形成工程を示す断面図である。
【0024】
図1(a)は、素子が集積形成されたシリコン基板1上に層間絶縁膜2が堆積され、さらに層間絶縁膜2内にTa膜(バリアメタル膜)3、Cu配線4がダマシンプロセスにより形成された段階、すなわち第1のCu配線層までが形成された工程の断面図を示している。ここまでは、周知の多層Cu配線のプロセスと同じである。
【0025】
なお、図1および図2では、Cu配線4は、いわゆるシングルダマシン配線になっているが、デュアルダマシン配線でも構わない。また、Cu配線4は、シリコン基板1上の第1層目のCu配線であるが、2層目以降のCu配線であっても構わない。
【0026】
次に、図1(b)に示すように、第1のCu配線層上に、平行平板型プラズマCVD装置を用いてCuの拡散防止用絶縁膜(第1の絶縁膜)としてのSiCNH膜5を30nm堆積する。SiCNH膜5は、Si、C、N、Hを主成分とし、それらの成分比は、Si:C:N:H=2:2:1:5である。また、SiCNH膜5の誘電率は5である。
【0027】
SiCNH膜5の代表的な成膜条件は、例えば、成膜温度:350℃、ガス:トリメチルシランSiH(CH3 3 /NH3 /He=100/200/300sccm、圧力:4Torr、RFパワー:300Wである。
【0028】
次に、同図(b)に示すように、SiCNH膜5上に、平行平板型プラズマCVD装置を用いてエッチングストッパ膜としてのSiCH膜6(第2の絶縁膜)を20nm堆積する。SiCH膜6は、Si、C、Hを主成分とし,それらの成分比は、Si:C:H=5:6:9である。また、SiCH膜6の誘電率は4.5である。
【0029】
このSiCH膜6の代表的な成膜条件は、例えば、成膜温度:350℃、ガス:トリメチルシランSiH(CH3 3 /He=200/400sccm、圧力4:Torr、RFパワー:300Wである。
【0030】
なお、SiCH膜6は、エッチングストッパ膜としての役割の他に、以下のような役割も備えている。すなわち、SiCH膜6を形成した後の熱処理、例えばレジスト形成時の熱処理によって、下地のSiCNH膜5中の窒素がSiCNH膜5の外に蒸発することを防止する役割も持っている。これにより、窒素の蒸発に起因する問題、例えばレジストポイズニングを防止できるようになる。
【0031】
次に、同図(b)に示すように、SiCH膜6上に、平行平板型プラズマCVD装置を用いて層間絶縁膜(第3の絶縁膜)としてのSiCOH膜7を500nm堆積する。SiCOH膜7は、Si、C、O、Hを主成分とし、それらの成分比は、Si:C:O:H=3:3:6:8である。また、SiCOH膜7の誘電率は、3.0である。
【0032】
このSiCOH膜7の代表的な成膜条件は、例えば、成膜温度:350℃、トリメチルシランSiH(CH3 3 /He/酸素=600/100/200sccm、圧力:4Torr、RFパワー:400Wである。
【0033】
次に、図1(c)に示すように、SiCOH膜7上に、ビアホールパターンを含むレジストパターン8をフォトリソグラフィ技術により形成し、その後、レジストパターン8をマスクにしてSiCOH膜7をRIEプロセスによりエッチングし、SiCOH膜7にビアホールパターンに対応した貫通口9を形成する。
【0034】
このSiCOH膜7の代表的なエッチング条件は、ガス流量比:C5 8 /Ar/N2 =10/500/100sccm、圧力:100mT、RFパワー:500Wである。
【0035】
このとき、SiCOH膜7に対するSiCH膜6のエッチング選択比(SiCH/SiCOH)は、SiCOH膜7に対するSiCNH膜5のエッチング選択比(SiCNH/SiCOH)よりも大きい。具体的には、エッチング選択比(SiCNH/SiCOH)が10であるに対し、エッチング選択比(SiCH/SiCOH)は15である。
【0036】
その結果、SiCOH膜7のエッチングはSiCH膜6で停止するとともに、貫通口9の底面に露出するSiCH膜6の表面の一部がエッチングされること、すなわちCu配線4の形状劣化、信頼性劣化の原因となる、SiCH膜6の膜厚ばらつきは抑制される。すなわち、本実施形態によれば、SiCH膜6の膜厚ばらつきを招くことなく、高アスペクト比で良好な形状な貫通口9をSiCOH膜7に形成することができるようになる。
【0037】
その後、レジストパターン8と、SiCOH膜7のエッチング時に生じた残渣とをドライエッチング(アッシング)とウェットエッチングとで剥離する。このとき、SiCOH膜7下のCu配線4は、SiCNH膜5およびSiCH膜6で覆われているので、Cu配線4の清浄度は確保される。
【0038】
次に、図1(d)に示すように、貫通口9内をレジスト10で充填し、さらにSiCOH膜7上に配線溝パターンを含むレジストパターン11をフォトリソグラフィ技術により形成する。
【0039】
次に、図2(e)に示すように、レジスト10,レジストパターン11をマスクにしてSiCOH膜7をRIEプロセスによりエッチングし、SiCOH膜7の表面に配線溝12を形成する。
【0040】
このときのSiCOH膜7の代表的なエッチング条件は、ガス:C5 8 /Ar/N2 =5/1000/100sccm、圧力:100mT、RFパワー:1500Wである。
【0041】
次に、レジスト10,レジストパターン11をアッシングにより剥離し、その後、図2(f)に示すように、SiCH膜6のエッチングに対して最適なエッチング条件に変更し、貫通口9下のSiCH膜6、SiCNH膜5を除去し、Cu配線4に達するビアホール13を形成する。
【0042】
上記最適なエッチング条件は、例えば、ガス:CH2 2 /CF4 /Ar/O2 =10/10/200/20sccm、圧力:100mT、RFパワー:1500Wである。
【0043】
次に、図2(g)に示すように、スパッタリング法を用いて、配線溝12およびビアホール13の内壁を覆うようにバリアメタル膜としてのTa膜14を10nmを全面に堆積し、続いて、スパッタリング法を用いて、Ta膜14上にCuメッキのシード層としてCu膜(不図示)を40nm堆積し、その後、メッキ法を用いて、ビアホール13内を埋め込むように、Cuデュアルダマシン配線(Cu配線およびCuビアプラグ)となるCu膜15を全面に形成する。
【0044】
次に、Cu膜15(シード層としてのCu膜を含む。)に対して300℃程度の熱処理を行う。この熱処理により、Cu膜15の体積が収縮して緻密化され、Cu膜15の配線としての信頼性が高まる。
【0045】
次に、図2(h)に示すように、CMP(Chemical Mechanical Polishing)プロセスにより、配線溝12の外部の不要なCu膜15およびTa膜14を除去するとともに、表面を平坦化することにより、Cuデュアルダマシン配線15、Ta膜14を含む第2のCu配線層が完成する
なお、SiCH膜(エッチングストッパ膜)6は、SiCNH膜(拡散防止用絶縁膜)5に比べて、一般に、絶縁特性が劣るが、以下に説明するように、実用上問題はない。
【0046】
図3の平面図に示すように、ビアホール13の径は0.1μm程度と小さいので、隣り合う二つのビアホール13内に埋め込まれたCuビアプラグの対向面積は小さい。SiCH膜6は、このような対向面積が小さいCuビアプラグ間に設けられている。SiCH膜6の絶縁性が劣っていても、隣り合う二つのCuビアプラグの絶縁性は確保される。したがって、リーク電流等の影響は十分小さくなり、実用上問題はない。
【0047】
しかも、本実施形態では、SiCH膜6の下にはそれよりも誘電率が高いSiCNH膜5が存在し、さらに、誘電率が高いSiCH膜5の膜厚を厚くする一方で、誘電率が低いSiCNH膜5の膜厚を薄くしているので、SiCH膜の絶縁特性に起因する問題を十分に解決することが可能となる。
【0048】
なお、本発明は、上記実施形態に限定されるものではない。例えば、図2(h)のCMPプロセス時のSiCOH膜7のダメージを防止するために、SiCOH膜7上にそれよりも研磨レートが遅い研磨防止用絶縁膜(第4の絶縁膜)、例えばTEOS膜等のSiO2 系絶縁膜16を図4(a)に示すようにSiCOH膜7上に形成し、次に、図4(b)に示すようにレジストパターン11をマスクにしてSiO2 系絶縁膜16、SiCOH膜7をRIEプロセスによりエッチングし、SiO2 系絶縁膜16、SiCOH膜7にビアホールパターンに対応した貫通口9を形成し、その後、図1(d)以降の工程を行っても構わない。
【0049】
また、上記実施形態では、SiCNH膜(拡散防止用絶縁膜)5、SiCH膜(エッチングストッパ膜)6、SiCOH膜(層間絶縁膜)7をプラズマCVD法により形成したが、他の成膜方法、例えば塗布法により形成することもでき、同様な効果を得ることができる。
【0050】
また、上記実施形態では、ビアホール先作りのデュアルダマシンプロセスの場合について説明したが、本発明は配線溝先作りのデュアルダマシンプロセスにも同様に適用できる。この場合の多層Cu配線の形成工程を示す断面程図を図5に示す。なお、図1および図2と対応する部分には図1および図2と同一符号を付してある。
【0051】
また、上記実施形態では、SiCOH膜(層間絶縁膜)7の下を、SiCH膜6とSiCN膜5との2層の積層絶縁膜としたが、3層以上の積層絶縁膜にしても構わない。すなわち、一つの絶縁膜に、拡散防止、エッチングストッパおよびその他の役割を持たせるのではなく、役割毎に異なる絶縁膜を積層したものを用いる。
【0052】
3層の積層絶縁膜の例としては、SiCH膜6上に、SiCOH膜(層間絶縁膜)7との密着性の向上を目的とする絶縁膜を形成することがあげられる。この絶縁膜は、SiCOH膜(層間絶縁膜)7をCVD法以外の成膜法で形成する場合、例えば塗布法で形成する場合において有効である。
【0053】
何故なら、塗布法で形成したSiCOH膜7とSiCH膜6との密着性は、一般に、低いからである。SiCOH膜7以外の絶縁膜を層間絶縁膜として用いた場合もである。このような密着性を改善するための絶縁膜としては、例えば塗布有機膜や塗布有機Si膜があげられる。
【0054】
また、金属配線、拡散防止用絶縁膜、エッチングストッパ膜、層間絶縁膜は、上記実施形態で例示したものに限定されるものではない。
【0055】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0056】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【0057】
【発明の効果】
以上詳説したように本発明によれば、金属配線の形状劣化を防止できる多層金属配線を含む半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る多層Cu配線の形成工程を示す断面図
【図2】図1に続く同る多層Cu配線の形成工程を示す断面図
【図3】SiCH膜の絶縁特性が低くても実用上問題が無い理由を説明するための平面図
【図4】図1の多層Cu配線の形成工程の変形例を示す断面図
【図5】図1の多層Cu配線の形成工程の他の変形例を示す断面図
【図6】従来の多層Cu配線を示す断面図
【図7】従来の多層Cu配線の形成方法を説明するための断面図
【図8】従来の多層Cu配線の形成方法の問題点を説明するための断面図
【符号の説明】
1…シリコン基板
2…層間絶縁膜
3…Ta膜(バリアメタル膜)
4…Cu配線
5…SiCNH膜(第1の絶縁膜)
6…SiCH膜(第2の絶縁膜)
7…SiCOH膜(第3の絶縁膜)
8…レジストパターン
9…貫通口
10…レジスト
11…レジストパターン
12…配線溝
13…ビアホール
14…Ta膜(バリアメタル膜)
15…Cu膜(Cuデュアルダマシン配線)
16…SiO2 系絶縁膜(第4の絶縁膜)

Claims (16)

  1. 半導体基板上に設けられた金属配線層と、
    前記金属配線層上に設けられた第1の絶縁膜と、
    前記第1の絶縁膜上に設けられた第2の絶縁膜と、
    前記第2の絶縁膜上に設けられ、前記第1の絶縁膜に対するエッチング選択比よりも前記第2の絶縁膜に対するエッチング選択比を高くできる第3の絶縁膜と
    を具備してなることを特徴とする半導体装置。
  2. 前記第1の絶縁膜は、前記金属配線層中の金属の拡散を防止するための絶縁膜であることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1の絶縁膜はSi、C、NおよびHを含み、前記第2の絶縁膜はSi、CおよびHを含むことを特徴とする請求項1または2に記載の半導体装置。
  4. 前記第2の絶縁膜はNを含まないことを特徴とする請求項3に記載の半導体装置。
  5. 前記第2の絶縁膜は前記第1の絶縁膜よりも薄いことを特徴とする請求項1ないし4のいずれか1項に記載の半導体装置。
  6. 前記第3の絶縁膜は、Si、C、OおよびHを含むことを特徴とする請求項1ないし4のいずれか1項に記載の半導体装置。
  7. 前記第3の絶縁膜は配線溝を有し、前記第1、第2および第3の絶縁膜は前記配線溝と前記金属配線層とを接続するための接続孔を有し、該接続孔および前記配線溝内には前記金属配線層とは別の金属配線層を構成する導電膜が設けられていることを特徴とする請求項1ないし6のいずれか1項に記載の半導体装置。
  8. 前記第3の絶縁膜上に設けられた第4の絶縁膜をさらに具備してなることを特徴とする請求項1ないし7のいずれか1項に記載の半導体装置。
  9. 前記第4の絶縁膜は、前記第3の絶縁膜よりも低い研磨レートで研磨できる絶縁膜であることを特徴とする請求項8に記載の半導体装置。
  10. 半導体基板上に金属配線層を形成する工程と、
    前記金属配線層上に第1の絶縁膜を形成する工程と、
    前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
    前記第2の絶縁膜上に、前記第1の絶縁膜に対するエッチング選択比よりも前記第2の絶縁膜に対するエッチング選択比を高くできる第3の絶縁膜を形成する工程と、
    前記第2の絶縁膜をエッチングストッパ膜に用いて、前記第3の絶縁膜をエッチングし、該第3の絶縁膜中に貫通口を形成する工程と、
    前記貫通口下の前記第1および第2の絶縁膜をエッチングし、前記第1、第2および第3の絶縁膜中に、前記金属配線層に達する接続孔を形成する工程と、
    前記接続孔内に導電膜を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  11. 前記第1の絶縁膜は、前記金属配線層中の金属の拡散を防止するための絶縁膜であることを特徴とする請求項10に記載の半導体装置の製造方法。
  12. 前記第1の絶縁膜はSi、C、NおよびHを含み、前記第2の絶縁膜はSi、CおよびHを含むことを特徴とする請求項10または11に記載の半導体装置の製造方法。
  13. 前記第2の絶縁膜はNを含まず、かつ該第2の絶縁膜を形成した後に熱処理を行う工程をさらに有することを特徴とする請求項12に記載の半導体装置の製造方法。
  14. 前記第3の絶縁膜は、Si、C、OおよびHを含むことを特徴とする請求項10ないし13のいずれか1項に記載の半導体装置。
  15. 前記貫通口を形成する工程において、前記第3の絶縁膜のエッチングを、C5 8 を含むガスを用いたドライエッチングにより行い、
    前記接続孔を形成する工程において、前記第1および第2の絶縁膜のエッチングを、CH2 2 とCF4 とO2 を含むガスを用いたドライエッチングにより行うことを特徴とする請求項12ないし14のいずれか1項に記載の半導体装置の製造方法。
  16. 前記第3の絶縁膜の表面に前記接続孔に繋がる配線溝を形成する工程をさらに有し、前記接続孔内に前記導電膜を形成する工程において、前記配線溝内にも前記導電膜を形成することを特徴とする請求項10ないし15のいずれか1項に記載の半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158832A (ja) * 2002-10-17 2004-06-03 Renesas Technology Corp 半導体装置およびその製造方法
US7154179B2 (en) 2004-05-18 2006-12-26 Sony Corporation Semiconductor device
KR100670667B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체소자의 구리배선 및 그의 제조 방법
JP2009088269A (ja) * 2007-09-28 2009-04-23 Toshiba Corp 半導体装置、およびその製造方法
JP2010153668A (ja) * 2008-12-25 2010-07-08 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置の製造方法
US8012871B2 (en) 2002-10-17 2011-09-06 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8053893B2 (en) 2003-03-25 2011-11-08 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP2013529838A (ja) * 2010-06-11 2013-07-22 東京エレクトロン株式会社 金属インターコネクトのために絶縁積層体を選択的にエッチングする方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4606713B2 (ja) * 2002-10-17 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2004158832A (ja) * 2002-10-17 2004-06-03 Renesas Technology Corp 半導体装置およびその製造方法
US8012871B2 (en) 2002-10-17 2011-09-06 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US9490213B2 (en) 2003-03-25 2016-11-08 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US10304726B2 (en) 2003-03-25 2019-05-28 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8053893B2 (en) 2003-03-25 2011-11-08 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US10121693B2 (en) 2003-03-25 2018-11-06 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8431480B2 (en) 2003-03-25 2013-04-30 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US9818639B2 (en) 2003-03-25 2017-11-14 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8617981B2 (en) 2003-03-25 2013-12-31 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8810034B2 (en) 2003-03-25 2014-08-19 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US9064870B2 (en) 2003-03-25 2015-06-23 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US9659867B2 (en) 2003-03-25 2017-05-23 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US7154179B2 (en) 2004-05-18 2006-12-26 Sony Corporation Semiconductor device
KR100670667B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체소자의 구리배선 및 그의 제조 방법
US8058730B2 (en) 2007-09-28 2011-11-15 Kabushiki Kaisha Toshiba Semiconductor device having a multilayered interconnection structure
US9269665B2 (en) 2007-09-28 2016-02-23 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2009088269A (ja) * 2007-09-28 2009-04-23 Toshiba Corp 半導体装置、およびその製造方法
JP2010153668A (ja) * 2008-12-25 2010-07-08 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置の製造方法
JP2017005268A (ja) * 2010-06-11 2017-01-05 東京エレクトロン株式会社 金属インターコネクトのために絶縁積層体を選択的にエッチングする方法
KR101769651B1 (ko) * 2010-06-11 2017-08-18 도쿄엘렉트론가부시키가이샤 금속 인터커넥트용의 절연 스택을 선택적으로 에칭하는 방법
JP2013529838A (ja) * 2010-06-11 2013-07-22 東京エレクトロン株式会社 金属インターコネクトのために絶縁積層体を選択的にエッチングする方法

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