JP2010153668A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2010153668A
JP2010153668A JP2008331592A JP2008331592A JP2010153668A JP 2010153668 A JP2010153668 A JP 2010153668A JP 2008331592 A JP2008331592 A JP 2008331592A JP 2008331592 A JP2008331592 A JP 2008331592A JP 2010153668 A JP2010153668 A JP 2010153668A
Authority
JP
Japan
Prior art keywords
gas
insulating layer
layer
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008331592A
Other languages
English (en)
Inventor
Kazuhiro Koga
和博 古賀
Hiroshi Tonokawa
浩 殿川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CONSORTIUM ADVANCED SEMICONDUCTOR MATERIALS & RELATED TECHNOLOGIES
CONSORTIUM FOR ADVANCED SEMICONDUCTOR MATERIALS &RELATED TECHNOLOGIES
Consortium for Advanced Semiconductor Materials and Related Technologies
Original Assignee
CONSORTIUM ADVANCED SEMICONDUCTOR MATERIALS & RELATED TECHNOLOGIES
CONSORTIUM FOR ADVANCED SEMICONDUCTOR MATERIALS &RELATED TECHNOLOGIES
Consortium for Advanced Semiconductor Materials and Related Technologies
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CONSORTIUM ADVANCED SEMICONDUCTOR MATERIALS & RELATED TECHNOLOGIES, CONSORTIUM FOR ADVANCED SEMICONDUCTOR MATERIALS &RELATED TECHNOLOGIES, Consortium for Advanced Semiconductor Materials and Related Technologies filed Critical CONSORTIUM ADVANCED SEMICONDUCTOR MATERIALS & RELATED TECHNOLOGIES
Priority to JP2008331592A priority Critical patent/JP2010153668A/ja
Publication of JP2010153668A publication Critical patent/JP2010153668A/ja
Pending legal-status Critical Current

Links

Images

Abstract

【課題】レジストポイズニングによる微細パターンの解像不良を低減して高品質な半導体装置を歩留まり良く提供することである。
【解決手段】 下層絶縁層を設ける工程と、前記下層絶縁層上に上層絶縁層を設ける工程と、前記上層絶縁層上にレジスト層を設ける工程と、前記レジスト層を所定パターンに形成し、該所定パターンのレジスト層を用いて絶縁層を所定パターンに形成する工程とを有する半導体装置の製造方法において、
前記下層絶縁層と前記上層絶縁層との境界領域に、N−H結合を有する物質とC−H結合を有する物質とを共に有することは無い中間層が形成される工程を有する。
【選択図】図4

Description

本発明は半導体装置の製造方法に関する。特に、レジストポイズニングによる微細パターンの解像不良を低減して高品質な半導体装置を歩留まり良く提供できる製造方法に関する。
大規模集積回路は、益々、集積度が高くなり、又、集積回路を構成するトランジスタ等の半導体デバイスは、益々、小型化されている。この小型化により、半導体素子の動作速度は向上する。しかしながら、集積度の向上に伴って配線量が増大する為、配線の遅延時間が大規模集積回路の動作速度を律するようになっている。配線の遅延時間は、配線抵抗と配線容量とに依存しており、配線抵抗と配線容量との低減が求められている。配線抵抗の低抵抗化は、配線の主材料をAlから更に低抵抗率のCuに変更することが行われている。尚、配線材料によるこれ以上の低抵抗化は今日では困難である。
ところで、更なる微細化の進行により、集積度を上げ、半導体1チップに搭載する半導体素子の数を増加させると、これら多数の半導体素子を結線し、動作させる為の信号を伝達する信号配線ばかりか、電源を供給する為の電源配線も増加し、配線総数が急速に増加して行く。こうした配線の高密度化により、配線容量は、益々、増加せざるを得ない状況にある。
従って、配線の遅延時間を短縮し、所期の性能を確保する為には、配線容量を低減することが要求されており、層間絶縁膜や配線間絶縁膜として比誘電率がより低い材料を用いることが求められている。そして、低誘電率絶縁膜材料(所謂、Low−k材料)の研究開発、及びデバイスへの適用が鋭意推し進められている。さて、今日、配線容量の低減を目的として、誘電率が小さな絶縁膜(層間絶縁膜や配線間絶縁膜)の使用が推奨されている。誘電率を小さくする為の手法として、絶縁膜中に空孔(ホール)を形成することが提案されている。すなわち、多孔質性材料で絶縁膜を構成することが提案されている。つまり、ポーラス性の材料、所謂、Low−k材料の使用が提案されている。ところで、この種のLow−k材料の膜、即ち、Low−k膜は密着性や機械的強度に劣る。このようなことから、プラズマ処理を施すことが提案されたりしている。しかしながら、このような処理を施すと、Low−k膜にダメージ(誘電率の上昇)が生ずる。
又、半導体デバイスにおける配線形成プロセスでは、溝型に加工した配線膜上にメッキにより銅を埋め込んだ後、配線以外の余分な銅をCMP(Chemical Mechanical Polishing)により除去するダマシン法の採用が一般的である。例えば、トレンチファースト法、ビアファースト法、或いはデュアルハードマスク法が提案されている。これらの中でも、特に、上・下配線間を接続する孔(ビア)と上層配線溝を同時に加工するデュアルダマシン法は、プロセスの簡略化、ビアの低抵抗化を実現できる為に広く用いられている。又、デュアルダマシン法の中でも、上層配線と下層配線とを結ぶビアを下層配線の上に加工した後に上層配線を加工するビアファーストデュアルダマシン法は、リソグラフィプロセスの重ね合せ誤差のビア抵抗変動に与える影響が小さいことから、普及している。
ところで、上記ダマシン法では、特に、ビアファーストデュアルダマシン法では、上層配線加工時のリソグラフィ工程でレジストポイズニングが発生し、配線精度の低下が懸念されている。尚、レジストポイズニングとは、フォトリソグラフィ工程において、例えば化学増幅型ポジレジストを用いてレジストマスクを形成する為、前記レジスト材にArFエキシマレーザを照射した後に現像を行うと、トレンチ(溝)開口領域のレジストが十分解像されずに生ずる現像不良を意味する。そして、このような解像不良(現像不良)が生じた状態でエッチングを行うと、エッチングストッパ膜まで達しないトレンチが形成されたり、ビアホール外周に沿ったクラウン状のフェンスが形成され易くなる。すなわち、これらの微細配線構造形成における不具合はレジストポイズニングに起因している。従って、微細な高精度配線構造を形成するためには、レジストマスク形成に生ずるポイズニング現象を抑制する必要がある。
ところで、これまで、レジストポイズニングを抑制する為には、通常、ビアを形成した後、加熱処理、薬液におる洗浄処理、UV処理、或いはプラズマ処理等の工程を追加し、フォトレジスト解像を阻害する不純物を除去したり、中和する手法が提案されている。又、フォトレジスト解像を阻害する不純物が発生しないようなプロセスガスを使用したエッチングや絶縁膜形成手法が提案されている。
US2002/0090822A1 US2002/0127876A1 US2002/0111017A1 特開2003−229481 特開2004−221439 特開2006−128542
さて、上記提案の特許文献の技術は、レジストポイズニングの抑制がそれなりに図られている。
しかしながら、これ等の提案の技術では、脆弱な低誘電率絶縁膜(Low−k膜)の表面が、直接、薬液、紫外線、プラズマに曝される為、絶縁膜の誘電率が上昇したり、絶縁性が劣化する等の弊害が有る。又、ポイズニング発生因子である塩基性物質を除去するには、相当の処理時間、例えば、加熱処理では250℃以上で30〜60分程度の時間が必要で有る。従って、生産性が悪くなる。
又、これ等の提案のものでは、一旦、発生した塩基性物質(ポイズニング発生因子)を完全に除去することが困難である。又、レジストポイズニングの要因となる塩基性物質が出来ないようなプロセスガスの選択においても、レジストポイズニングを抑制することが可能では有るものの、エッチングや絶縁膜プロセス条件が大きく限定され、微細配線や絶縁膜の低誘電率化に対応することが困難となっている。
従って、本発明が解決しようとする課題は、上記問題点を解決することである。すなわち、レジストポイズニングによる微細パターンの解像不良を低減して高品質な半導体装置を歩留まり良く提供することである。
前記課題を解決する為の検討が、鋭意、推し進められて行った。
図1は、直径φ90nmの微細ビアホールチェーンにおけるレジストポイズング発生率と上層膜種依存性をパターン寸法値で示したものである。すなわち、上層膜として、(1) N−H結合を持つNHガスとC−H結合を持つアルキルシラン[TMS:(CHSi]ガスとを用いてSiCN膜を堆積させた場合、(2) 下地膜と同じアルキルシランガスと酸素(O)ガスとを用いてSiOC膜を堆積させた場合、(3) シラン(SiH:Si2n+2)ガスとNOガスとを用いてSiO膜を堆積させた場合について、ポイズニング現象の発生率がパターンエッジからセンターに向けて如何に変化するかを調べた。尚、下地膜は、C−H結合を持つアルキルシラン[TMS:(CHSi]ガスと酸素(O)ガスとを用いてCVD(Chemical Vaper Deposition)により成膜されたSiOC膜である。
これによれば、ポイズニングは、ビアチェーンパターンのエッジで発生し易く、パターン中心に向けて低減する傾向が有る。又、上層膜がSiCN膜やSiO膜の場合に、ポイズニング現象が発生し、SiOC膜の場合には発生していない。更に、SiCN膜の場合の方がSiO膜より発生し易い。
このようなことから、−CH基と−NH基との反応によるメチルアミンの発生がポイズニング現象の大きな要因であろうことが推測できる。すなわち、SiO膜の場合には、SiHガスからのHとNOガスからのNとの反応により−NH基が発生し、この−NHと−CHとが反応して塩基性物質が出来、この塩基性物質がレジストポイズニングを引き起こしているであろうことが考えられた。このことは、−NHを有するNHガスを用いて成膜したSiCN膜と、SiHガスとNOガスを用いて成膜したSiO膜とを比べた場合、前者の方が、NH量が多い為に、レジストポイズニングの発生率が高いことからも裏付けられる。
このような知見を基にして更なる検討が、鋭意、推し進められて行った。その結果、レジストポイズンング現象を引き起こす要因である塩基性物質を、一旦、熱処理、薬液処理、プラズマ処理などにて中和(排除)する方法では、完全な除去が不可能であり、かつ、脆弱なLow−k膜(低誘電率膜)にダメージを与える可能性が高く、従来の手法では、やはり、満足できないことが判った。そして、レジストポイズンング現象を避ける為には、基本的に、塩基性物質を発生させないようにするべきと考えるに至った。
そして、このことを基にして更なる検討が推し進められて行った結果、SiOC膜やSiO膜などが持つ−CH基と−NH基とが反応し、モノメチルアミン、ジメチルアミン、トリメチルアミン等の塩基性物質が発生してレジストポイズニングが引き起こされることから、この−CH基と−NH基とが反応することが無いよう、即ち、両者が共に同時に存在することは無い状態を形成してやれば良いであろうと考えるに至った。
例えば、下層絶縁膜がSiOC膜で上層絶縁膜がSiCN膜(又はSiO膜)の場合、(1) 下層絶縁膜の表面層(上層:成膜終了近傍の時点で成膜された層)に−CH基が存在しない(存在しても、僅か)状態にしておくこと、又は(2) 上層絶縁膜の下層(成膜開始近傍の時点で成膜された層)に−NH基が存在しない(存在しても、僅か)状態にしておくことが考えられた。又、下層絶縁膜がSiCN膜(又はSiO膜)で上層絶縁膜がSiOC膜の場合、(3) 下層絶縁膜の表面層(上層:成膜終了近傍の時点で成膜された層)に−NH基が存在しない(存在しても、僅か)状態にしておくこと、又は(4) 上層絶縁膜の下層(成膜開始近傍の時点で成膜された層)に−CH基が存在しない(存在しても、僅か)状態にしておくことが考えられた。
このような知見を基にして本発明がなされたものである。
すなわち、前記の課題は、
下層絶縁層を設ける工程と、前記下層絶縁層上に上層絶縁層を設ける工程と、前記上層絶縁層上にレジスト層を設ける工程と、前記レジスト層を所定パターンに形成し、該所定パターンのレジスト層を用いて絶縁層を所定パターンに形成する工程とを有する半導体装置の製造方法において、
前記下層絶縁層と前記上層絶縁層との境界領域に、N−H結合を有する物質とC−H結合を有する物質とを共に有することは無い中間層が形成される工程を有する
ことを特徴とする半導体装置の製造方法によって解決される。
例えば、上記中間層が形成される工程は、Si,C,Hを有するアルキルシラン系ガスと酸素ガスとが供給されてSiOC系の下層絶縁層が形成された後に、前記アルキルシラン系ガスの供給が抑制されてSiO系層が形成される工程であることを特徴とする半導体装置の製造方法によって解決される。或いは、Si,C,Hを有するアルキルシラン系ガスとN,Hを有するガスとが供給されてSiCN系の下層絶縁層が形成された後に、前記N,Hを有するガスの供給が抑制されてSiC系層が形成される工程であることを特徴とする半導体装置の製造方法によって解決される。又は、Si,Hを有するシラン系ガスとN,Oを有するガスとが供給されてSiO系の下層絶縁層が形成された後に、前記N,Oを有するガスの供給が抑制されてSiO系層が形成される工程であることを特徴とする半導体装置の製造方法によって解決される。
又、上記中間層が形成される工程は、Si,C,Hを有するアルキルシラン系ガスと酸素ガスとが供給されてSiOC系の上層絶縁層が形成される際、先ず、前記アルキルシラン系ガスの供給に先んじて前記酸素ガスが供給される工程であることを特徴とする半導体装置の製造方法によって解決される。若しくは、Si,C,Hを有するアルキルシラン系ガスとN,Hを有するガスとが供給されてSiCN系の上層絶縁層が形成される際、先ず、前記N,Hを有するガスの供給に先んじて前記アルキルシラン系ガスが供給される工程であることを特徴とする半導体装置の製造方法によって解決される。又は、Si,Hを有するシラン系ガスとN,Oを有するガスとが供給されてSiO系の上層絶縁層が形成される際、先ず、N,Oを有するガスの供給に先んじて前記シラン系ガスが供給される工程であることを特徴とする半導体装置の製造方法によって解決される。
本発明によれば、−NH基と−CH基との反応によるメチルアミンと言った塩基性物質の発生が防止される。その結果、レジストの解像不良が低減され、高精度パターンの形成が可能となる。すなわち、高品質な半導体装置が歩留まり良く得られる。
本発明は半導体装置の製造方法である。特に、下層絶縁層を設ける工程と、前記下層絶縁層上に上層絶縁層を設ける工程と、前記上層絶縁層上にレジスト層を設ける工程と、前記レジスト層を所定パターンに形成し、該所定パターンのレジスト層を用いて絶縁層を所定パターンに形成する工程とを有する半導体装置の製造方法である。絶縁層(下層絶縁層や上層絶縁層)としては、Cu等のメタル配線用絶縁膜、ビア層用絶縁膜、CMP保護膜、メタル配線用バリア絶縁膜、エッチングストッパ膜などが挙げられる。従って、メタル配線用絶縁膜やビア層用絶縁膜が下層絶縁層の場合には、CMP保護膜が上層絶縁層となる。又、メタル配線用バリア絶縁膜やエッチングストッパ膜が下層絶縁層の場合、メタル配線用絶縁膜やビア層用絶縁膜が上層絶縁層となる。又、CMP保護膜が下層絶縁層の場合、バリア絶縁膜やエッチングストッパ膜が上層絶縁層となる。そして、下層絶縁層上に上層絶縁層を設ける場合、下層絶縁層と上層絶縁層との境界領域に、N−H結合を有する物質とC−H結合を有する物質とを共に有することは無い中間層が形成されるようにする。尚、本明細書において、中間層とは、下層絶縁層−中間層(中間絶縁層)−上層絶縁層と言った三層が明確に設けられた場合における中間層のみを意味するだけでは無く、下層絶縁層の上層領域における組成が下層絶縁層の下から中間領域における組成と異なる場合、この下層絶縁層の上層領域は中間層であると見做しており、又、同様に、上層絶縁層の下層領域における組成が上層絶縁層の中間から上層領域における組成と異なる場合、この上層絶縁層の下層領域は中間層であると見做している。すなわち、下層絶縁層や上層絶縁層の一部が中間層であると見做される場合が有る。尚、上記中間層が形成される工程を具体的に述べると、次のような場合が挙げられる。Si,C,Hを有するアルキルシラン(Si2n+2:nは1以上の整数。Rは炭化水素基または水素原子。但し、全てのRがHであることは無い。尚、全てのRは同一でも異なっていても良い。)系ガスと酸素ガスとが供給されてSiOC系の下層絶縁層が形成される場合、下層絶縁層の形成終了近傍時に前記アルキルシラン系ガスの供給を抑制(供給停止)し、表面にSiO系層が形成される工程である。Si,C,Hを有するアルキルシラン系ガスとN,Hを有するガス(例えば、アンモニアガス)とが供給されてSiCN系の下層絶縁層が形成される場合、下層絶縁層の形成終了近傍時に前記N,Hを有するガス(例えば、アンモニアガス)の供給を抑制(供給停止)し、表面にSiC系層が形成される工程である。Si,Hを有するシラン(Si2n+2:nは1以上の整数。但し、一部のHが他の元素で置換されていても良い。)系ガスとN,Oを有するガス(例えば、NOガス)とが供給されてSiO系の下層絶縁層が形成される場合、下層絶縁層の形成終了近傍時に前記N,Oを有するガス(例えば、NOガス)の供給を抑制(供給停止)し、表面にSiO系層が形成される工程である。或いは、Si,C,Hを有するアルキルシラン系ガスと酸素ガスとが供給されてSiOC系の上層絶縁層が形成される場合、上層絶縁層の形成開始時に、先ず、アルキルシラン系ガスの供給に先んじて酸素ガスが供給される工程である。Si,C,Hを有するアルキルシラン系ガスとN,Hを有するガス(例えば、アンモニアガス)とが供給されてSiCN系の上層絶縁層が形成される場合、上層絶縁層の形成開始時に、先ず、N,Hを有するガス(例えば、アンモニアガス)の供給に先んじてアルキルシラン系ガスが供給される工程である。Si,Hを有するシラン系ガスとN,Oを有するガス(例えば、NOガス)とが供給されてSiO系の上層絶縁層が形成される際、上層絶縁層の形成開始時に、先ず、N,Oを有するガス(例えば、NOガス)の供給に先んじてシラン系ガスが供給される工程である。すなわち、下層絶縁層の形成終了時期に、成膜用ガスの一部のガスの供給を制御し、−CH基または−NH基を含まない絶縁層を形成するようにする。又は、上層絶縁層の形成開始時期に、成膜用ガスの一部のガスの供給を制御し、−CH基または−NH基を含まない絶縁層を形成するようにする。すなわち、下層絶縁層と上層絶縁層との境界領域に、N−H結合を有する物質とC−H結合を有する物質とを共に有することは無い中間層が形成されるように成膜用ガスの一部のガス(CH基を持つガスやNH基を持つガス)の供給を制御(停止)する。尚、上記絶縁層は、例えばCVD等の気相成長方法で成膜される。
以下、更に具体的に説明する。
図2はデュアルダマシン法にてCu配線が設けられた半導体装置の断面図、図3はレジストポイズニングが起きる恐れが有る領域を点線で囲んで示した断面図である。尚、これ等の図中、1はSi基板、2はSiO膜、3はエッチングストッパ膜、4a,4b,4c,4dは配線層間絶縁膜、5a,5b,5c,5dはSiO膜と言ったCMP保護膜、6a,6b,6c,6dはSiCN膜と言ったバリア膜、7a,7b,7c,7dはCu配線膜、8a,8b,8c,8dはTaN/Taと言ったメタルバリア膜である。そして、図3中、点線で囲まれる領域9a,9b,9c,9dは、SiCN膜とSiOC膜との境界領域にレジストポイズニング要因である塩基性物質が発生する恐れが有る領域を示す。点線で囲まれる領域10a,10b,10c,10dは、SiOC膜とSiO膜との境界領域にレジストポイズニング要因である塩基性物質が発生する恐れが有る領域を示す。点線で囲まれる領域11a,11b,11c,11dは、SiO膜とSiCN膜との境界領域にレジストポイズニング要因である塩基性物質が発生する恐れが有る領域を示す。
本発明は、上述した通り、成膜プロセスにおいて、供給ガスの制御によって行なわれる。すなわち、−CH基を有するSiOC膜(下層絶縁層)上に−NH基を有するSiCN膜(上層絶縁層)を成膜する場合、図4(a)に示される通り、下層絶縁層の形成終了近傍の時点で、先ず、TMSの供給を停止し、暫く、Oガス及びHeガスのみを供給する。これによって、−CH基を有するSiOC膜に酸素プラズマガスが照射され、−CH基が除去される。すなわち、SiO状膜が形成される。この後で、図4(b)に示される通り、上層絶縁層(SiCN膜)の成膜に際して、その開始時にあっては、先ず、TMSガスのみを供給し、SiC状膜(−NHを持たない膜)を成膜し、そして暫くしてからアンモニアガスも供給し、SiCN膜を成膜する。このようにして絶縁層を構成すれば、下層絶縁層と上層絶縁層との境界領域には、−CH基を持つ物質や−NH基を持つ物質の双方が共に存在することは起きなくなる。勿論、片方のみが存在しないのみでも良いが、本件の場合には双方が共に存在しない。従って、レジストポイズニングの原因となる塩基性物質が生ずる恐れが無い。
又、−NH基を有するSiCN膜(下層絶縁層)上に−CH基を有するSiOC膜(上層絶縁層)を成膜する場合、図5(a)に示される通り、下層絶縁層の形成終了近傍の時点で、先ず、アンモニアガスの供給を停止し、暫く、TMSガス及びHeガスのみを供給する。これによって、表層に、−NH基を持たないSiC状膜が形成される。この後、図5(b)に示される通り、上層絶縁層(SiOC膜)の成膜に際して、その開始時にあっては、先ず、酸素ガス及びHeガスのみを供給し、SiO状膜を形成した後、暫くしてからTMSガスも供給し、SiOC膜を成膜する。このようにして絶縁層を構成すれば、下層絶縁層と上層絶縁層との境界領域には、−CH基を持つ物質や−NH基を持つ物質の双方が共に存在することは起きなくなる。勿論、片方のみが存在しないのみでも良いが、本件の場合には双方が共に存在しない。従って、レジストポイズニングの原因となる塩基性物質が生ずる恐れが無い。
又、−CH基を有するSiOC膜(下層絶縁層)上に−NH基を有するSiO膜(上層絶縁層)を成膜する場合、図6(a)に示される通り、下層絶縁層の形成終了近傍の時点で、先ず、TMSの供給を停止し、暫く、酸素ガス及びHeガスのみを供給する。これによって、表層に、−CH基を持たないSiO状膜が形成される。この後、図6(b)に示される通り、上層絶縁層(SiO膜)の成膜に際して、その開始時にあっては、先ず、シランガス及びHeガスのみを供給し、Si状膜を形成した後、暫くしてからNOガスも供給し、SiO膜を成膜する。或いは、図6(c)に示される通り、上層絶縁層(SiO膜)の成膜に際して、その開始時にあっては、先ず、NOガスを供給しないで、シランガス及びHeガスのみを供給し、暫くしてから、今度は、逆に、シランガスの供給を停止すると共にNOガスを供給し、その後、暫くしてから、SiHガス、NOガス及びHeガスを供給する。このようにして絶縁層を構成すれば、下層絶縁層と上層絶縁層との境界領域には、−CH基を持つ物質や−NH基を持つ物質の双方が共に存在することは起きなくなる。勿論、片方のみが存在しないのみでも良いが、本件の場合には双方が共に存在しない。従って、レジストポイズニングの原因となる塩基性物質が生ずる恐れが無い。
以下、更に具体的に説明する。
[実施例1]
デュアルダマシン2層配線におけるミドルエッチングストッパ膜としてSiCNを用いた場合において、下層絶縁層が−CH基を持つSiOC膜で、上層絶縁層がSiCN膜の場合を説明する。
図7は、本発明の実施に際して用いられたCVD装置の概略である。本装置は、プロセスガスをシャワ状に噴出させることが可能な上部電極14とSiウエハ12を載せるステージである下部電極13とを有する。そして、上部電極14は周波数13.56MHzのRF(高周波)電圧を印加でき、下部電極13は接地電位としている。処理室にはプロセスガスを導入するガス供給系を有しており、MFC(マスフローコントローラ)17a,17b,17cにてガス流量を制御する機構となっている。そして、処理室内の下部電極13上にSiウエハ12を載せた後、一旦、1〜2E−5Paの圧力以下まで真空引きする。この後、堆積する膜種に対応したプロセスガスを導入し、制御バルブにて所定圧力にする。そして、上部電極14にRF電圧を印加し、所望の膜をウエハ12上に堆積させる。尚、プロセスガスとしては、TMS等のアルキルシランガス、アンモニアガス、及びHeガスを用いる。従来では、プロセスガスは同時に処理室に導入され、RF電圧が印加されて成膜が行なわれるが、本発明では、プロセスガスの導入タイミングが従来の場合と異なる。即ち、プロセスガスの一つであるNHガスをTMSやHeガスより後で導入する。この結果、膜の堆積初期にはNHガスが無い状態であり、TMSとHeガスとによるプラズマにて成膜が行なわれる。そして、成膜開始の数秒後にNHガスを導入し、通常のプロセスガスを使用した膜の堆積に移行する(図4(b)参照)。
このように、NHガスを他ガスに対して後出しすることにより、成膜初期の段階で-NH基が無い中間層を3〜10nm厚程度に亘って成膜でき、下層絶縁層が、仮に、−CH基を持つ場合でも、レジストポイズニングの要因である塩基性物質の生成を防止できる。
図8は前記方法にてレジストポイズニングの発生について確認したものである。すなわち、従来の同時ガス出しの場合とNHガスが後出しの場合とについて、φ90nmのビアチェーンの完成寸法について示したものである。従来の同時ガス出しの場合は、図1にも示された通り、ビアチェーンパターンのエッジ近傍で寸法小があり、ポイズニング現象が発生している。これに対して、NHガスの後出しの場合は、寸法小の発生が見られず、ポイズニング現象の発生していないことが判る。
[実施例2]
図9は、実施例1と同様に、下層絶縁膜が−CH基を持つSiOC膜で、このSiOC膜上に−NH基を持つSiO膜を成膜した場合のレジストポイズニングの発生について確認したものである。すなわち、プロセスガスとしてSiHガスとNOガスを使用してSiO膜を堆積する場合である。従来では、プロセスガスは同時にガス出しを行ない、そしてRF電圧印加によるプラズマにて成膜する。しかしながら、本発明では、NOガスを後出し、成膜初期の段階で−NH基が無い中間層を3〜10nm厚程度に亘って成膜したものである。
従来の同時ガス出しの場合は、ビアチェーンパターンのエッジ近傍で寸法小があり、ポイズニング現象が発生している。これに対して、NOガスの後出しの場合は、寸法小の発生が見られず、ポイズニング現象の発生していないことが判る。
レジストポイズング発生率と上層膜種との関係を示すグラフ デュアルダマシン法にて形成した銅配線構造図 レジストポイズニングが起きる可能性が有る箇所を示す説明図 SiOC膜上にSiCN膜を成膜する場合の本発明の説明図 SiCN膜上にSiOC膜を成膜する場合の本発明の説明図 SiOC膜上にSiO膜を成膜する場合の本発明の説明図 本発明の実施に用いられるCVD装置の概略図 本発明の効果(レジストポイズング発生せず)を示す説明図 本発明の効果(レジストポイズング発生せず)を示す説明図 特許出願人 次世代半導体材料技術研究組合 代 理 人 宇 高 克 己

Claims (7)

  1. 下層絶縁層を設ける工程と、前記下層絶縁層上に上層絶縁層を設ける工程と、前記上層絶縁層上にレジスト層を設ける工程と、前記レジスト層を所定パターンに形成し、該所定パターンのレジスト層を用いて絶縁層を所定パターンに形成する工程とを有する半導体装置の製造方法において、
    前記下層絶縁層と前記上層絶縁層との境界領域に、N−H結合を有する物質とC−H結合を有する物質とを共に有することは無い中間層が形成される工程を有する
    ことを特徴とする半導体装置の製造方法。
  2. 中間層が形成される工程は、Si,C,Hを有するアルキルシラン系ガスと酸素ガスとが供給されてSiOC系の下層絶縁層が形成された後に、前記アルキルシラン系ガスの供給が抑制されてSiO系層が形成される工程である
    ことを特徴とする請求項1の半導体装置の製造方法。
  3. 中間層を形成する工程は、Si,C,Hを有するアルキルシラン系ガスとN,Hを有するガスとが供給されてSiCN系の下層絶縁層が形成された後に、前記N,Hを有するガスの供給が抑制されてSiC系層が形成される工程である
    ことを特徴とする請求項1の半導体装置の製造方法。
  4. 中間層が形成される工程は、Si,Hを有するシラン系ガスとN,Oを有するガスとが供給されてSiO系の下層絶縁層が形成された後に、前記N,Oを有するガスの供給が抑制されてSiO系層が形成される工程である
    ことを特徴とする請求項1の半導体装置の製造方法。
  5. 中間層が形成される工程は、Si,C,Hを有するアルキルシラン系ガスと酸素ガスとが供給されてSiOC系の上層絶縁層が形成される際、先ず、前記アルキルシラン系ガスの供給に先んじて前記酸素ガスが供給される工程である
    ことを特徴とする請求項1〜請求項4いずれかの半導体装置の製造方法。
  6. 中間層を形成する工程は、Si,C,Hを有するアルキルシラン系ガスとN,Hを有するガスとが供給されてSiCN系の上層絶縁層が形成される際、先ず、前記N,Hを有するガスの供給に先んじて前記アルキルシラン系ガスが供給される工程である
    ことを特徴とする請求項1〜請求項4いずれかの半導体装置の製造方法。
  7. 中間層が形成される工程は、Si,Hを有するシラン系ガスとN,Oを有するガスとが供給されてSiO系の上層絶縁層が形成される際、先ず、N,Oを有するガスの供給に先んじて前記シラン系ガスが供給される工程である
    ことを特徴とする請求項1〜請求項4いずれかの半導体装置の製造方法。
JP2008331592A 2008-12-25 2008-12-25 半導体装置の製造方法 Pending JP2010153668A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008331592A JP2010153668A (ja) 2008-12-25 2008-12-25 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008331592A JP2010153668A (ja) 2008-12-25 2008-12-25 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2010153668A true JP2010153668A (ja) 2010-07-08

Family

ID=42572433

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008331592A Pending JP2010153668A (ja) 2008-12-25 2008-12-25 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2010153668A (ja)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223269A (ja) * 2000-02-10 2001-08-17 Nec Corp 半導体装置およびその製造方法
JP2004006627A (ja) * 2002-01-02 2004-01-08 Agere Systems Inc 多孔質低k誘電体膜を分離する構造および方法
JP2004128050A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置およびその製造方法
WO2004090974A1 (ja) * 2003-04-08 2004-10-21 Matsushita Electric Industrial Co., Ltd. 電子デバイス及びその製造方法
JP2006278723A (ja) * 2005-03-29 2006-10-12 Consortium For Advanced Semiconductor Materials & Related Technologies 素子、及び素子製造方法
JP2007511073A (ja) * 2003-11-06 2007-04-26 東京エレクトロン株式会社 基板上に材料を堆積させる方法。
JP2007158000A (ja) * 2005-12-05 2007-06-21 Tokyo Electron Ltd 成膜方法、多層配線構造、半導体装置、コンピュータ可読記録媒体
JP2007165395A (ja) * 2005-12-09 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008244338A (ja) * 2007-03-28 2008-10-09 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体素子および半導体素子の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223269A (ja) * 2000-02-10 2001-08-17 Nec Corp 半導体装置およびその製造方法
JP2004006627A (ja) * 2002-01-02 2004-01-08 Agere Systems Inc 多孔質低k誘電体膜を分離する構造および方法
JP2004128050A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置およびその製造方法
WO2004090974A1 (ja) * 2003-04-08 2004-10-21 Matsushita Electric Industrial Co., Ltd. 電子デバイス及びその製造方法
JP2007511073A (ja) * 2003-11-06 2007-04-26 東京エレクトロン株式会社 基板上に材料を堆積させる方法。
JP2006278723A (ja) * 2005-03-29 2006-10-12 Consortium For Advanced Semiconductor Materials & Related Technologies 素子、及び素子製造方法
JP2007158000A (ja) * 2005-12-05 2007-06-21 Tokyo Electron Ltd 成膜方法、多層配線構造、半導体装置、コンピュータ可読記録媒体
JP2007165395A (ja) * 2005-12-09 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008244338A (ja) * 2007-03-28 2008-10-09 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体素子および半導体素子の製造方法

Similar Documents

Publication Publication Date Title
US7871923B2 (en) Self-aligned air-gap in interconnect structures
JP5554951B2 (ja) 半導体装置の製造方法
JP2008117903A (ja) 半導体装置の製造方法
TWI528454B (zh) 半導體裝置及半導體裝置之製造方法
KR101126850B1 (ko) 이중 라이너 캡핑층 상호접속 구조물
JP2008529296A (ja) 半導体デバイスの製造方法
JP2008235480A (ja) 半導体装置の製造方法
US6806191B2 (en) Semiconductor device with a copper line having an increased resistance against electromigration and a method of forming the same
CN113314458A (zh) 半导体器件的扩散阻挡部及方法
JP4684866B2 (ja) 半導体装置の製造方法
US20120276301A1 (en) Adhesion improvement of dielectric barrier to copper by the addition of thin interface layer
JP5217272B2 (ja) 配線の形成方法及び半導体装置の製造方法
JP2006024641A (ja) 半導体装置およびその製造方法
US20090269923A1 (en) Adhesion and electromigration improvement between dielectric and conductive layers
JP2007116167A (ja) 特徴画成部を形成する方法
JP2010153668A (ja) 半導体装置の製造方法
JP2011124472A (ja) 半導体装置の製造方法
KR101185855B1 (ko) 반도체 소자의 제조방법
JP5387627B2 (ja) 半導体装置の製造方法
JP2007115834A (ja) 半導体製造方法及び半導体製造装置
US9524865B2 (en) Semiconductor device and fabrication method thereof
JP2006049655A (ja) 半導体装置の製造方法
JP2006059848A (ja) レジスト除去方法及び半導体装置の製造方法
JP2007242957A (ja) SiX系膜の形成方法
JP2006100715A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120530

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130501