JP2006049655A

JP2006049655A - 半導体装置の製造方法

Info

Publication number: JP2006049655A
Application number: JP2004230083A
Authority: JP
Inventors: Tadashi Ohashi; 直史大橋
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-08-06
Filing date: 2004-08-06
Publication date: 2006-02-16

Abstract

【目的】層間絶縁膜が剥離または破壊される事態が起こりにくい半導体装置の製造方法を提供することを目的とする。
【構成】基体上に絶縁膜を形成する絶縁膜形成工程（Ｓ１０２〜Ｓ１０８）と、前記絶縁膜上に導電性材料を堆積させる堆積工程（Ｓ１１４〜Ｓ１１８）と、堆積した前記導電性材料を所定の深さまでウェットエッチングするウェットエッチング工程（Ｓ１２０）と、ウェットエッチングされた前記導電性材料を研磨する研磨工程（Ｓ１２２）と、を備えたことを特徴とする。
【選択図】図１

Description

本発明は、半導体装置の製造方法に係り、特に、半導体集積回路における金属配線層の形成技術に関する。

半導体集積回路の高集積化・高動作化に伴い、半導体素子間の配線を伝播する信号の遅延が集積回路の動作速度を律則するようになってきた。この問題に対して、配線間の容量を低減するため、配線層間絶縁膜に低誘電率絶縁膜が適用されるようになってきた。また、配線抵抗を低減するために、配線材料には、アルミニウム（Ａｌ）から、より比抵抗値の低い銅（Ｃｕ）が用いられることとなった。しかし、Ｃｕは、Ａｌと異なり、ドライエッチング法による微細加工が困難である。そこで、孔または溝パターン加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜を化学機械研磨（ＣＭＰ）により除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。

さらに、最近は層間絶縁膜として比誘電率の低い低誘電率（ｌｏｗ−ｋ）膜を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ_２膜）から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。このようなｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法は次のようなものである。

図５は、従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
図５では、デバイス部分等の形成方法は省略している。
図５（ａ）において、シリコン基板による基体２００上にＣＶＤ（化学気層成長）等の方法により第１の絶縁膜２２１を成膜する。
図５（ｂ）において、フォトリソグラフィ工程及びエッチング工程により、Ｃｕ金属配線或いはＣｕコンタクトプラグを形成するための溝構造（開口部Ｈ）を第１の絶縁膜２２１に形成する。
図５（ｃ）において、第１の絶縁膜２２１上にバリアメタル膜２４０、Ｃｕシード膜及びＣｕ膜２６０をかかる順序で形成して、１５０℃から４００℃の温度で約３０分間アニール処理する。
図５（ｄ）において、Ｃｕ膜２６０とバリアメタル膜２４０をＣＭＰにより除去し、平坦化を行なうことにより、溝である開口部ＨにＣｕ配線を形成する。
図５（ｅ）において、前記Ｃｕ膜２６０表面に還元性プラズマ処理を施した後に第２の絶縁膜２８１を成膜する。
さらに、多層Ｃｕ配線を形成する場合は、これらの工程を繰り返して積層していくのが一般的である。ここで、第１の絶縁膜２２１と第２の絶縁膜２８１の大半がｌｏｗ−ｋ膜となる。

その他、めっき法によりＣｕを堆積させた後に、基板の外周部（ベベル部）に位置するＣｕをウェットエッチングにより除去し、Ｃｕの基板内への拡散を防止するとする技術が開示されている（例えば、特許文献１参照）。
特開２００１−３５８１４２号公報

ここで、層間絶縁膜の低誘電率化に伴い、層間絶縁膜の機械的強度が低下する。そのため、層間絶縁膜の溝または孔パターン以外の部分に成膜した余分な金属膜を除去するＣＭＰプロセスの機械的ストレスによって、層間絶縁膜が剥離または破壊される事態が、特に、モジュラス強度が５ＧＰａ以下または比誘電率が２以下の低誘電率層間膜の場合に発生するといった問題があった。ここで、ＣＭＰプロセスの研磨荷重を下げることも考えられるが、研磨荷重を下げることによって、研磨速度が低下し、所望する金属膜除去に必要な研磨時間が増加する。研磨時間が増加すると、長い時間ＣＭＰプロセスの機械的ストレスに晒されている間に層間絶縁膜が剥離または破壊され、結果として、層間絶縁膜の剥離または破壊の解決には至らない。

本発明は、上記問題点を克服し、層間絶縁膜が剥離または破壊される事態が起こりにくい半導体装置の製造方法を提供することを目的とする。

本発明の半導体装置の製造方法は、
基体上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に導電性材料を堆積させる堆積工程と、
堆積した前記導電性材料を所定の深さまでウェットエッチングするウェットエッチング工程と、
ウェットエッチングされた前記導電性材料を研磨する研磨工程と、
を備えたことを特徴とする。

前記研磨工程の前に、堆積した前記導電性材料を所定の深さまでウェットエッチングすることにより、研磨工程における機械的ストレスに晒される時間を短縮することができる。

特に、前記ウェットエッチング工程において、前記所定の深さを、前記絶縁膜上に堆積した導電性材料の膜厚寸法の５０％以下とすることを特徴とする。

エッチング量を５０％以下とすることにより、削りすぎを防止することができる。

また、前記ウェットエッチング工程において、ウェットエッチング液として、リン酸と硫酸との内少なくとも１つを用いると特に有効である。

そして、前記絶縁膜は、モジュラス強度が５ＧＰａ以下、或いは比誘電率が２以下の材料を用いた場合に特に有効である。

本発明によれば、研磨工程における機械的ストレスに晒される時間を短縮することができるため、絶縁膜の剥離または破壊に至る前に研磨工程を終了させることができる。

実施の形態１．
実施の形態１では、ダマシン法による金属配線形成において、ＣＭＰプロセスの前に、対象金属の一部に対して、機械的作用を与えず、化学的にウェットエッチングのみを行い、その後、機械的作用を与える半導体装置の製造方法を説明する。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、本実施の形態では、基体上に配線或いはヴィアを形成する場合の層間絶縁膜形成工程として、ＳｉＣ膜を形成するＳｉＣ膜形成工程（Ｓ１０２）、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜を形成するｌｏｗ−ｋ膜形成工程（Ｓ１０４）、ｌｏｗ−ｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１０６）、ＳｉＯ_２膜を形成するＳｉＯ_２膜形成工程（Ｓ１０８）と、開口部を形成する開口部形成工程（Ｓ１１２）と、導電性材料堆積工程として、バリアメタル膜を形成するバリアメタル膜形成工程（Ｓ１１４）、シード膜形成工程（Ｓ１１６）、めっき工程及びアニール工程（Ｓ１１８）と、ウェットエッチング工程（Ｓ１２０）と、研磨工程（Ｓ１２２）という一連の工程を実施する。

図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２（ａ）において、モジュラス強度５ＧＰａ以下、或いは、比誘電率ｋが２以下の低誘電率（ｌｏｗ−ｋ）膜を含む積層絶縁膜構造を形成する。
まず、ＳｉＣ膜形成工程として、基体２００上にＣＶＤ法によって、炭化シリコン（ＳｉＣ）を用いた膜厚５０ｎｍの下地ＳｉＣ膜を堆積し、ＳｉＣ膜２１２を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。ＳｉＣ膜２１２は、エッチングストッパとしての機能も有する。ＳｉＣ膜を生成するのは難しいためＳｉＣ膜の代わりに炭酸化シリコン（ＳｉＯＣ）膜を用いても構わない。或いは、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜を用いることができる。基体２００として、例えば、直径３００ミリのシリコンウェハ等の基板を用いる。基体２００には、金属配線またはコンタクトプラグ等、デバイス部分が形成されていても構わない。或いは、その他の層が形成されていても構わない。

そして、ｌｏｗ−ｋ膜形成工程として、基体２００の上に形成された前記ＳｉＣ絶縁膜形成工程により形成されたＳｉＣ膜２１２の上に多孔質の絶縁性材料を用いた、モジュラス強度５ＧＰａ以下、或いは、比誘電率ｋが２以下のｌｏｗ−ｋ膜２２０を２５０ｎｍの厚さで形成する。ｌｏｗ−ｋ膜２２０の材料としては、例えば、多孔質のメチルシルセスキオキサン（ｍｅｔｈｙｌｓｉｌｓｅｑｕｉｏｘａｎｅ：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎｏｎｄｉｅｌｅｃｔｉｃｃｏａｔｉｎｇ号と氏名又は名称、代理人の氏名、）法を用いることができる。ここでは、スピナーの回転数は９００ｍｉｎ^−１（９００ｒｐｍ）で成膜した。このウェハをホットプレート上で窒素雰囲気中２５０℃の温度でベークを行い、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行なう。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、密度が０．７ｇ／ｃｍ^３で比誘電率ｋが１．８となる。ｌｏｗ−ｋ膜のＳｉとＯとＣの組成比は、Ｓｉが２５から３５％の範囲、Ｏが４５から５７％の範囲、Ｃが１３から２４％の範囲にある物性値を有するｌｏｗ−ｋ膜２２０が得られる。

そして、Ｈｅプラズマ処理工程として、このｌｏｗ−ｋ膜２２０表面をＣＶＤ装置内でヘリウム（Ｈｅ）プラズマ照射によって表面改質する。Ｈｅプラズマ照射によって表面が改質されることで、ｌｏｗ−ｋ膜２２０とｌｏｗ−ｋ膜２２０上に形成する後述するキャップ膜としてのＣＶＤ−ＳｉＯ_２膜２２２との接着性を改善することができる。ガス流量は１．７Ｐａ・ｍ^３／ｓ（１０００ｓｃｃｍ）、ガス圧力は１０００Ｐａ、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃とした。キャップＣＶＤ膜をｌｏｗ−ｋ膜上に成膜する際は、ｌｏｗ−ｋ膜表面にプラズマ処理を施すことがキャップＣＶＤ膜との接着性を改善する上で有効である。プラズマガスの種類としてはアンモニア（ＮＨ_３）、亜酸化窒素（Ｎ_２Ｏ）、水素（Ｈ_２）、Ｈｅ、酸素（Ｏ_２）、シラン（ＳｉＨ_４）、アルゴン（Ａｒ）、窒素（Ｎ_２）などがあり、これらの中でもＨｅプラズマはｌｏｗ−ｋ膜へのダメージが少ないために特に有効である。また、プラズマガスはこれらのガスを混合したものでも良い。例えば、Ｈｅガスは他のガスと混合して用いると効果的である。

続いて、ＳｉＯ_２膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｌｏｗ−ｋ膜２２０上にＳｉＯ_２を膜厚５０ｎｍ堆積することで、ＳｉＯ_２膜２２２を形成する。ＳｉＯ_２膜２２２を形成することで、直接リソグラフィを行うことができないｌｏｗ−ｋ膜２２０を保護し、ｌｏｗ−ｋ膜２２０にパターンを形成することができる。かかるキャップＣＶＤ膜は、ＳｉＯ_２膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜などがあるが、ダメージ低減の観点からはＳｉＯ_２膜が優れ、低誘電率化の観点からはＳｉＯＣ膜が、耐圧向上の観点からはＳｉＣ膜やＳｉＣＮ膜が優れている。さらに、ＳｉＯ_２膜とＳｉＣ膜の積層膜、もしくはＳｉＯ_２膜とＳｉＣＯ膜の積層膜、もしくはＳｉＯ_２膜とＳｉＣＮ膜の積層膜を用いることができる。さらにキャップＣＶＤ膜の一部、もしくは全てが後述する平坦化工程においてＣＭＰにより除去されても良い。キャップ膜を除去することで誘電率をさらに低減することができる。キャップ膜の厚さとしては１０ｎｍから１５０ｎｍが良く、１０ｎｍから５０ｎｍが実効的な比誘電率を低減する上で効果的である。

図２（ｂ）において、開口部形成工程として、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝または孔パターン構造である開口部Ｈを絶縁膜となるＳｉＯ_２膜２２２とｌｏｗ−ｋ膜２２０と下地ＳｉＣ膜２１２内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯ_２膜２２２の上にレジスト膜が形成された基体２００に対し、露出したＳｉＯ_２膜２２２とその下層に位置するｌｏｗ−ｋ膜２２０を、下地ＳｉＣ膜２１２をエッチングストッパとして異方性エッチング法により除去し、その後、下地ＳｉＣ膜２１２をエッチングして開口部Ｈを形成すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部Ｈを形成することができる。例えば、一例として、反応性イオンエッチング法により開口部Ｈを形成すればよい。

図２（ｃ）において、導電性材料を堆積させる。まず、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部Ｈ及びＳｉＯ_２膜２２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で窒化タンタル（ＴａＮ）を膜厚１ｎｍ、タンタル（Ｔａ）膜を膜厚２ｎｍ堆積し、バリアメタル膜２４０を形成する。ＴａＮ膜とＴａ膜とを積層することで、ＴａＮ膜によりＣｕのｌｏｗ−ｋ膜２２０への拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。バリアメタル材料の堆積方法としては、例えば、原子層気相成長（ａｔｏｍｉｃｌａｙｅｒｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃｌａｙｅｒｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。

次に、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜としてバリアメタル膜２４０が形成された開口部Ｈ内壁及び基体２００表面に堆積（形成）させる。例えば、シード膜を膜厚７５ｎｍ堆積させる。

そして、めっき工程として、シード膜をカソード極として、電解めっき等の電気化学成長により金属膜であるＣｕ膜２６０を開口部Ｈ及び基体２００表面に堆積させる。ここでは、図２（ａ）において形成した積層絶縁膜の合計膜厚の２倍以上となる膜厚のＣｕ膜２６０を基体２００表面に堆積させ、堆積させた後にアニール処理を、例えば、２５０℃の温度で３０分間行なう。２倍以上となる膜厚とすることで、開口部ＨへのＣｕの充填漏れを防止することができる。

図２（ｄ）において、ウェットエッチング工程として、基体２００全表面に堆積したＣｕ膜２６０の膜厚ｂの５０％以下の膜厚ａをウェットエッチングにより除去する。ウェットエッチングは、等方的に進行するエッチングプロセスであるため、ウェットエッチングによって除去する金属膜量は、始めに成膜した金属膜厚の５０％以下とすることが望ましい。ウェットエッチング量を５０％以下とすることにより、ウェットエッチングによる開口部Ｈ内のＣｕ除去を防止することができる。エッチング液として、酸化剤となるリン酸または硫酸と、酸素のエッチャントとなる過酸化水素水との混合液が有効である。

図３は、ウェットエッチング装置の一例を示す図である。
図３において、回転テーブル７２０上に配置された４つの保持具７１０にてエッチング面を上に向けて基板３００を保持する。そして、回転軸７６０の回転により回転テーブル７２０が回転することで、基板３００を回転させながら供給口７３０から混合液であるエッチング液７４０を供給する。例えば、供給量を０．０２Ｌ／ｍｉｎ（２０ｃｃ／分）、供給時間を３〜５分とする。

図４は、別のウェットエッチング装置の一例を示す図である。
図３では、一方向から混合液であるエッチング液を供給するが、図４に示すように、一方の供給口７３０から酸化剤となる液をエッチング液７４０として、他方の供給口７３１からエッチャントとなる液をエッチング液７４１として交互に供給するようにしてもよい。

図２（ｅ）において、研磨工程として、ＣＭＰ法によってＳｉＯ_２膜２２２の表面に堆積された導電部としての配線層となるＣｕ膜２６０、シード膜、及びバリアメタル膜２４０を研磨除去することにより、図２（ｅ）に表したような平坦化された配線パターンとなる埋め込み構造を形成する。
ＣＭＰプロセスを行なう前に、研磨対象金属であるＣｕの膜厚を低減するため、ＣＭＰプロセスに晒される時間が短縮され、脆弱な低誘電率絶縁膜の剥離や破壊を防ぐことが可能となる。また、ＣＭＰプロセスを行なう前に、金属膜表面の自然酸化膜層を除去するため、ＣＭＰプロセスの初期段階の研磨対象物への機械的ストレス増加を防ぐことができる。その結果、層間膜の破壊を防止することができる。

以上の説明において、バリアメタルとして、Ｔａ、ＴａＮに限らず、ＴａＣＮ（炭化窒化タンタル）、ＷＮ（窒化タングステン）、ＷＣＮ（炭化窒化タングステン）、ＴｉＮ（窒化チタン）等の高融点金属の窒化膜或いは窒化炭素膜であっても構わない。或いはチタン（Ｔｉ）、ＷＳｉＮ等であっても構わない。

ここで、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いて同様の効果が得られる。

なお、多層配線構造などを形成する場合には、各図において基体２００は、下層の配線層と絶縁膜とが形成されたものである。

上記各実施の形態においては、多孔質絶縁膜の材料としては、多孔質誘電体薄膜材料としてのＭＳＱに限らず、他の多孔質無機絶縁体膜材料、多孔質有機絶縁体膜材料を用いても同様の効果を得ることができる。
特に、多孔質の低誘電率材料に上記各実施の形態を適用した場合には、上述の如く顕著な効果が得られる。上記各実施の形態において多孔質絶縁膜の材料として用いることができるものとしては、例えば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（ｆｌｕｏｒｏｃａｒｂｏｎ）、パリレン（ｐａｒｙｌｅｎｅ）、ベンゾシクロブテンをはじめとする各種の絶縁性材料を挙げることができる。

以上、具体例を参照しつつ各実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。

例えば、各実施の形態で層間絶縁膜が形成された基体２００は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、半導体基板ではなく、層間絶縁膜と配線層とを有する配線構造の上に、さらに層間絶縁膜を形成してもよい。開口部も半導体基板が露出するように形成してもよいし、配線構造の上に形成してもよい。

さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。

また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。

実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。図１のフローチャートに対応して実施される工程を表す工程断面図である。ウェットエッチング装置の一例を示す図である。別のウェットエッチング装置の一例を示す図である。従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。

符号の説明

２００基体
２１２ＳｉＣ膜
２２０ｌｏｗ−ｋ膜
２２１，２８１絶縁膜
２２２ＳｉＯ_２膜
２４０バリアメタル膜
２６０Ｃｕ膜
３００基板
７１０保持具
７２０回転テーブル
７３０，７３１供給口
７４０，７４１エッチング液
７６０回転軸

Claims

基体上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に導電性材料を堆積させる堆積工程と、
堆積した前記導電性材料を所定の深さまでウェットエッチングするウェットエッチング工程と、
ウェットエッチングされた前記導電性材料を研磨する研磨工程と、
を備えたことを特徴とする半導体装置の製造方法。
前記ウェットエッチング工程において、前記所定の深さを、前記絶縁膜上に堆積した導電性材料の膜厚寸法の５０％以下とすることを特徴とする請求項１記載の半導体装置の製造方法。
前記ウェットエッチング工程において、ウェットエッチング液として、リン酸と硫酸との内少なくとも１つを用いたことを特徴とする請求項１記載の半導体装置の製造方法。
前記絶縁膜は、モジュラス強度が５ＧＰａ以下、或いは比誘電率が２以下の材料を用いたことを特徴とする請求項１記載の半導体装置の製造方法。