JP2007281114A - 半導体装置の製造方法および半導体装置 - Google Patents

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Abstract

【課題】本発明は、４００℃以上の高温処理をせずに、ドライエッチングによるダメージを補修し、層間絶縁膜からの脱ガスを防止する半導体装置の製造方法および半導体装置を提供する。
【解決手段】基板１１上に設けられた下層配線１５上および層間絶縁膜１２上に、層間絶縁膜１７を形成し、層間絶縁膜１７に配線溝１９と、配線溝１９の底部に連通し、下層配線１５に達する接続孔１８を形成する。次に、層間絶縁膜１７に炭素とシリコンを含有するガスを用いたプラズマ処理を行うことで、配線溝１９および接続孔１８の側壁に露出された層間絶縁膜１７の表面側に緻密層３１とＳｉxＣy膜からなるシール層３２を形成する。次いで、プラズマ処理後の配線溝１９および接続孔１８の内壁を覆う状態で形成されるバリア膜２０を介して、接続孔１８にヴィア２１を形成するとともに配線溝１９に上層配線２２を形成することを特徴とする半導体装置の製造方法および半導体装置である。
【選択図】図２

Description

本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、層間絶縁膜として低誘電率膜を用いて多層配線構造を形成するのに好適な半導体装置の製造方法および半導体装置に関する。
近年、半導体装置の高集積化、微細化に伴い、特に、ＲＣ遅延の低減が必要となっている。このため、配線材料としては、従来のアルミニウム（Ａｌ）に変えて、比抵抗率の低い銅（Ｃｕ）を用いると共に、絶縁膜材料としては、従来から用いられている酸化シリコン（ＳｉＯ2）よりも比誘電率の低い低誘電率（ｌｏｗ−ｋ）膜を用いることが考えられている。低誘電率（Ｌｏｗ−ｋ）膜としては、比誘電率ｋ＜３．０の絶縁膜の研究が進められており、このような低誘電率膜には、例えば、ハイドロゲンシルセスシロキサン（hydrogen silsesquioxane（ＨＳＱ）、メチルシルセスキオキサン（methyl silsesquioxane（ＭＳＱ）、芳香族含有有機絶縁膜などがある。
なかでも、近年、デュアルダマシン加工が容易であることから、芳香族含有有機絶縁膜とポリメチルシロキサン（poly methyl siloxane）またはＭＳＱからなる無機絶縁膜とを組合わせたハイブリッド構造が広く用いられている。４５ｎｍあるいは３２ｎｍ世代を考えた場合、ヴィア層間絶縁膜としては比誘電率２．５以下の膜が考えられている。
ここで、層間絶縁膜にＭＳＱの多孔質膜（ポーラスＭＳＱ膜）を用いた場合のデュアルダマシン法による多層配線構造の製造方法の一例について、図７〜図８を用いて説明する。図７（ａ）に示すように、シリコン基板からなる半導体基板１１上のＳｉＯ2からなる層間絶縁膜１２に設けられた配線溝１３に、タンタル（Ｔａ）からなるバリア膜１４を介してＣｕからなる下層配線１５が設けられている。この下層配線１５上および層間絶縁膜１２上を覆う状態で、炭窒化シリコン（ＳｉＣＮ）からなるエッチングストッパー膜１６を形成した後、エッチングストッパー膜１６上に、層間絶縁膜１７として、比誘電率が２．５以下のポーラスＭＳＱ膜からなる低誘電率膜を形成する。
次に、図７（ｂ）に示すように、通常のリソグラフィ技術により、層間絶縁膜１７上に接続孔パターンの設けられたレジストパターンＲを形成する。続いて、図７（ｃ）に示すように、レジストパターンＲ（前記図７（ｂ）参照）をマスクに用いたプラズマエッチングにより、層間絶縁膜１７にエッチングストッパー膜１６に達する接続孔１８を形成する。その後、レジストパターンＲを除去する。
次いで、図７（ｄ）に示すように、通常のリソグラフィ技術により、接続孔１８を埋め込む状態で、層間絶縁膜１７上に、配線溝パターンの設けられたレジストパターンＲ’を形成する。続いて、図８（ｅ）に示すように、レジストパターンＲ’（前記図７（ｄ）参照）をマスクに用いたエッチングにより、層間絶縁膜１７に接続孔１８に連通する状態の配線溝１９を形成する。その後、レジストパターンＲ’を除去する。
次に、図８（ｆ）に示すように、接続孔１８の底部に露出されたエッチングストッパー膜１６を除去することで、下層配線１５の表面を露出する。その後、有機系洗浄液にて、露出した下層配線１５の表面を洗浄する。
次いで、図８（ｇ）に示すように、上記配線溝１９および接続孔１８の内壁を覆う状態で、層間絶縁膜１７上にＴａからなるバリア膜２０を形成する。続いて、図８（ｈ）に示すように、バリア膜２０の形成された接続孔１８および配線溝１９を埋め込む状態で、バリア膜２０上にＣｕからなる導電膜（図示省略）を形成する。その後、熱処理を行うことで、導電膜中のＣｕの結晶成長を行う。次いで、層間絶縁膜１７の表面が露出するまで、化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、上記導電膜およびバリア膜２０を除去することで、接続孔１８にヴィア２１を形成するとともに、配線溝１９に上層配線２２を形成する。
ここで、上述したように、層間絶縁膜１７がポーラスＭＳＱ等、比誘電率２．５以下の低誘電率膜で形成されている場合には、層間絶縁膜１７の膜密度が粗であることから、エッチング加工時に層間絶縁膜１７がプラズマダメージを受け易い。
そこで、上記低誘電率膜のエッチングによるダメージ対策として、層間絶縁膜にエッチング加工を行った後に、テトラメチルシクロテトラシロキサン（Tetra-methylcyclotetrasiloxane(ＴＭＣＴＳ))を処理雰囲気に供給し、アニール処理を行うことで、エッチング加工により露出した側壁を補修するダメージ回復技術の研究が報告されている（例えば、非特許文献１参照）。
Y.Oku,et al., Novel Self-Assembled Ultra-Low-k Porous Silica Films with High Mechanical Strength for 45nm BEOL Technology,「International ELECTRON DEVICE Meeting」（米）IEEE，2003年
しかし、上述したような方法により、十分な補修効果を得るためには、４００℃程度の高温処理が必要であり、特に、層間絶縁膜に耐熱性の低い有機材料膜を含む場合には、デバイス信頼性を考えると許容し難い条件である。例えば、層間絶縁膜中からの脱ガス促進によるバリア膜の剥がれや密着性劣化、デュアルダマシン構造のヴィア部分の吸い上がりによるボイド形成により、初期特性が劣化してしまう可能性が考えられる。
また、十分な補修効果が得られない場合には、層間絶縁膜が吸湿してしまう。特に、比誘電率低減のために、ポアが設けられている多孔質膜は、ポアの存在が吸湿を加速し、エッチング加工後の洗浄処理により、ポアがあることで薬液の染みこみパスが形成されてしまう。
このため、図９に示すように、層間絶縁膜１７からの脱ガスにより、バリア膜２０が酸化し易い、という問題がある。また、特にアスペクト比の高い接続孔１８の内壁には、成膜ガスが届きにくいため、バリア膜２０が薄く形成されることから、バリア膜２０の酸化が顕著に生じ易い。このため、バリア膜２０の酸化によるバリア性劣化によりヴィア２１から層間絶縁膜１７中への導電材料（メタル）の染み出しＭが生じる。また、層間絶縁膜１７とバリア膜２０との密着性も劣化するため、ヴィア２１中にボイドＶが発生し易く、ストレスマイグレーション（Stress Migration（ＳＭ））、エレクトロマイグレーション（Electro- Migration（ＥＭ））等の信頼性不良が誘発される。さらには、バリア膜２０の酸化によりヴィア２１が酸化されることで、高抵抗化を引き起こしてしまう。
以上のことから、本発明は、４００℃以上の高温処理をせずに、ドライエッチングによるダメージを修復し、層間絶縁膜からの脱ガスを防止する半導体装置の製造方法および半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、表面側に第１導電層が設けられた基板上に絶縁膜を形成し、ドライエッチングにより絶縁膜に凹部を形成する工程を行う。次に、第２工程では、絶縁膜に、炭素またはシリコンを含有するガスを用いたプラズマ処理を行う。次いで、第３工程では、プラズマ処理後の凹部に第２導電層を埋め込み形成する工程を行う。
このような半導体装置の製造方法によれば、ドライエッチングにより凹部を形成した後の絶縁膜に、炭素またはシリコンを含有するガスを用いたプラズマ処理を行うことから、凹部の内壁に付着した脱ガスの要因となるＯＨ基が脱離し、凹部の内壁に露出された絶縁膜の表面側が緻密化されて緻密層が形成される。これにより、４００℃以上の熱処理を行わなくても、ドライエッチングによる凹部の内壁に露出した絶縁膜へのダメージが修復され、絶縁膜からの脱ガスが抑制される。特に、炭素を含有するガスを用いたプラズマ処理を行う場合には、凹部の側壁に露出したダングリングボンドが炭素含有基で終端されて、上記緻密層の表面に炭素を含有するシール層が形成されることで、絶縁膜からの脱ガスが顕著に抑制される。このため、凹部の内壁を覆う状態で、第２導電層から絶縁膜への導電材料の拡散を防止するバリア膜を形成する場合には、バリア膜の酸化が抑制される。これにより、バリア膜の酸化によるバリア性劣化が抑制され、絶縁膜への導電材料の染み出しが防止されることから、第２導電層のショートを防止することができる。また、バリア膜の酸化に起因するバリア膜と絶縁膜との密着性低下が抑制されるため、第２導電層中のボイドの発生が防止され、ＳＭ、ＥＭの信頼性不良が防止される。さらには、バリア膜の酸化による第２導電層の酸化が防止されるため、第２導電層の高抵抗化が防止される。
また、本発明の第１の半導体装置は、表面側に第１導電層が形成された基板と、基板上に設けられた絶縁膜と、絶縁膜に第１導電層に達する状態で設けられた凹部に埋め込み形成された第２導電層とを備えた半導体装置において、絶縁膜の第２導電層との界面側には、絶縁膜が緻密化された緻密層が設けられており、緻密層と第２導電層との間には、炭素を含有するシール層が設けられていることを特徴としている。
このような第１の半導体装置によれば、絶縁膜の第２導電層との界面側には、緻密層が設けられるとともに、緻密層と第２導電層との間に炭素を含有するシール層が設けられていることで、絶縁膜からの脱ガスが顕著に抑制される。これにより、凹部の内壁を覆う状態で、第２導電層から絶縁膜への導電材料の拡散を防止するバリア膜が設けられている場合には、バリア膜の酸化が抑制される。これにより、バリア膜の酸化によるバリア性劣化が抑制され、絶縁膜への導電材料の染み出しが防止されることから、第２導電層のショートを防止することができる。また、バリア膜の酸化に起因するバリア膜と絶縁膜との密着性低下が抑制されるため、第２導電層中のボイドの発生が防止され、ＳＭ、ＥＭの信頼性不良が防止される。さらには、バリア膜の酸化による第２導電層の酸化が防止されるため、第２導電層の高抵抗化が防止される。
また、本発明の第２の半導体装置は、表面側に第１導電層が形成された基板と、基板上に設けられた絶縁膜と、絶縁膜に第１導電層に達する状態で設けられた凹部に埋め込み形成された第２導電層とを備えた半導体装置において、絶縁膜の第２導電層との界面側には、絶縁膜が緻密化された緻密層が設けられており、第１導電層の第２導電層との界面側には、シリサイド層が設けられていることを特徴としている。
このような第２の半導体装置によれば、絶縁膜の第２導電層との界面側には、緻密層が設けられていることで、絶縁膜からの脱ガスが抑制される。これにより、凹部の内壁を覆う状態で、第２導電層から絶縁膜への導電材料の拡散を防止するバリア膜が設けられている場合には、バリア膜の酸化が抑制される。これにより、バリア膜の酸化によるバリア性劣化が抑制され、絶縁膜への導電材料の染み出しが防止されることから、第２導電層のショートを防止することができる。また、バリア膜の酸化に起因するバリア膜と絶縁膜との密着性低下が抑制されるため、第２導電層中のボイドの発生が防止され、ＳＭ、ＥＭの信頼性不良が防止される。さらには、バリア膜の酸化による第２導電層の酸化が防止されるため、第２導電層の高抵抗化が防止される。また、第２導電層の第１導電層との界面側にシリサイド層が設けられることで、ＳＭ耐性、ＥＭ耐性を向上させることができる。
以上、説明したように、本発明の半導体装置の製造方法およびこれによって得られる半導体装置によれば、第２導電層のショートを防止できるとともに、ＳＭ耐性、ＥＭ耐性を向上させることができ、第２導電層の高抵抗化を防止することができる。したがって、配線構造の信頼性を向上させることができることから、高性能なＣＭＯＳデバイスが実現可能であり、コンピュータ、ゲーム機、モバイル商品等の性能を著しく向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（第１実施形態）
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図１〜図３の製造工程断面図によって説明する。本実施形態では、デュアルダマシン法を用いたＣｕと低誘電率膜とからなる多層配線構造の形成方法について説明する。なお、背景技術で説明した半導体装置の製造方法と同様の構成には同一の番号を付して説明する。
図１（ａ）に示すように、トランジスタ等の半導体素子が形成された半導体基板１１上に、例えばＳｉＯ2からなる層間絶縁膜１２が設けられている。この層間絶縁膜１２に設けられた配線溝１３には、例えばＴａからなるバリア膜１４を介して例えばＣｕからなる下層配線１５（第１導電層）が６０ｎｍの厚さで形成されている。ここまでの構成が請求項の基板に相当する。
次に、下層配線１５上を含む層間絶縁膜１２上に、プラズマ化学的気相成長（Plasma Enhanced Chemical Vapor Deposition（ＰＥ−ＣＶＤ））法により、例えばＳｉＣＮからなるエッチングストッパー膜１６を３０ｎｍの膜厚で形成する。
次に、エッチングストッパー膜１６上に、層間絶縁膜１７を形成する。この場合には、例えば塗布法またはＣＶＤ法により、ＭＳＱポーラス膜からなる層間絶縁膜１７を２５０ｎｍの膜厚で形成する。このＭＳＱポーラス膜の比誘電率は２．５以下である。ここで、層間絶縁膜１７としては、酸化シリコンよりも比誘電率の低い低誘電率膜で形成されることが好ましく、例えば、ポリメチルシラン、ＨＳＱ、ＭＳＱ等の無機絶縁膜、または、ポリアリールエーテル（ＰＡＥ）等の芳香族含有有機絶縁膜がある。特に、層間絶縁膜１７がこれらの低誘電率膜の多孔質膜を含む場合には、非多孔質膜と比較して、膜密度が粗になることから、層間絶縁膜１７の比誘電率が低減され、配線間容量を低減することができるため、好ましい。
続いて、図１（ｂ）に示すように、層間絶縁膜１７上に、例えば化学増幅型ＡｒＦレジストを塗布した後、通常のリソグラフィ技術により、このレジストに例えば直径６０ｎｍの接続孔パターンを形成することで、レジストパターンＲを形成する。
次に、図１（ｃ）に示すように、レジストパターンＲ（前記図１（ｂ）参照）をマスクとし、フロロカーボン（ＣＦ）系ガスを用いたプラズマエッチングにより、層間絶縁膜１７にエッチングストッパー膜１６に達する状態の接続孔１８を形成する。ここで、層間絶縁膜１７は、ＭＳＱポーラス膜で形成されることから、メチル基を多く含んだ膜構造となっており、接続孔１８の加工時のプラズマにより、接続孔１８の側壁に露出したメチル基が破壊される。このため、このダメージを受けた部分は、ダングリングボンドが露出され、吸湿し易くなっている。その後、Ｏ2系ガスを用いたアッシング処理により、残存したレジストパターンＲを除去する。このアッシング処理は、層間絶縁膜１７へのダメージを最小限に抑えるため、６．７Ｐａ以下の低圧力条件下で行うことが好ましく、ここでは、例えば２．７Ｐａで行うこととする。
次に、図１（ｄ）に示すように、接続孔１８を埋め込む状態で、層間絶縁膜１７上に、再び化学増幅型ＡｒＦレジストを塗布し、通常のリソグラフィ技術により、配線溝パターンを有するレジストパターンＲ’を形成する。
続いて、図２（ｅ）に示すように、レジストパターンＲ’（前記図１（ｄ）参照）をマスクとし、ＣＦ系ガスを用いたドライエッチングにより、層間絶縁膜１７に、接続孔１８に連通する深さ１４０ｎｍの配線溝１９を形成する。このドライエッチングによっても、プラズマにより、配線溝１９の側壁に露出したメチル基が破壊される。このため、層間絶縁膜１７におけるこのダメージを受けた部分は、ダングリングボンドが露出され、吸湿し易くなる。その後、Ｏ2系ガスを用いた低圧力条件下でのアッシングにより、このレジストパターンＲ’を除去する。
次に、図２（ｆ）に示すように、ＣＦ系ガスを用いたドライエッチングにより、接続孔１８の底部に露出されたエッチングストッパー膜１６をエッチング除去し、下層配線１５を露出する。ここで、配線溝１９と配線溝１９の底部に連通する接続孔１８とが請求項の凹部に相当する。続いて、有機系洗浄液にて露出した下層配線１５の表面を洗浄する。これにより、配線溝１９および接続孔１８の側壁に露出された絶縁膜が吸湿し、この側壁に露出されたダングリングボンドに脱ガスに起因するＯＨ基が付着する。
次いで、図２（ｇ）に示すように、層間絶縁膜１７に、炭素（Ｃ）とシリコン（Ｓｉ）の両方を含むガスを用いたプラズマ処理を行う。ここでは、上記ガスとして、ジメチルフェニルシラン（Di Methyl Phenyl Silane（ＤＭＰＳ））を用いることとする。これにより、配線溝１９または接続孔１８の側壁に付着した脱ガスの要因となるＯＨ基が脱離し、領域Ａの要部拡大図に示すように、層間絶縁膜１７の表面側に層間絶縁膜１７が緻密化された緻密層３１が形成される。また、上記ガスがＣを含むことで、配線溝１９または接続孔１８の側壁に露出したダングリングボンドが炭素含有基で終端され、緻密層３１が設けられた配線溝１９および接続孔１８の内壁を覆う状態で、層間絶縁膜１７上に、炭素を含むＳｉxＣy膜からなるシール層３２が形成される。これにより、ドライエッチングによる配線溝１９または接続孔１８の側壁に露出した層間絶縁膜１７へのダメージが修復され、層間絶縁膜１７の吸湿が抑制されるとともに、層間絶縁膜１７に残存した水分の脱ガスが防止される。また、接続孔１８の底部の下層配線１５上を覆うシール層３２は、このプラズマ処理の熱により下層配線１５の表面側に拡散されて、シリサイド層Ｓが形成される。これにより、ＳＭ耐性およびＥＭ耐性が向上する。
ここで、上記プラズマ処理の処理条件を制御することで、上記シール層３２の膜厚を０．５ｎｍ以下の極薄膜にすることが好ましく、極薄膜とすることで、層間絶縁膜１７の比誘電率を上昇させることがなく、下層配線１５の表面側にシリサイド層Ｓが設けられることによるヴィアの抵抗値の上昇を許容範囲内に抑えることができる。
このプラズマ処理の処理条件の一例としては、ＤＭＰＳからなるプリカーサ種と、ヘリウム（Ｈｅ）からなるキャリアガスをガス流量比（ＤＭＰＳ／Ｈｅ＝５００／１０００（ｍｌ／ｍｉｎ））となるように供給し、基盤ＲＦバイアスパワーを１５０Ｗ、圧力を６７０Ｐａ、温度を３５０℃、処理時間を１５secに設定する。
なお、ここでは、ＣとＳｉの両方を含むガスとして、ＤＭＰＳを用いることとしたが、本発明はこれに限定されることなく、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）やオクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、トリメチルシラン（３ＭＳ）、テトラメチルシラン（４ＭＳ）等を用いてもよい。ただし、ＤＭＰＳのように分子内にベンゼン環等の環状構造を有する化合物を供給することで、環状構造が立体障害となり、成膜レートを低減することが容易であることから、シール層３２を０．５ｎｍ以下の膜厚で再現性よく成膜することが可能であるため、好ましい。
なお、ここでは、ＣとＳｉの両方を含有するガスを用いたプラズマ処理を行うこととしたが、本発明はこれに限定されず、ＣまたはＳｉを含むガスを用いたプラズマ処理であればよく、他の構成元素として、水素（Ｈ）、酸素（Ｏ）、窒素（Ｎ）等を含んでいてもよい。ここで、Ｃを含みＳｉを含まないＣ含有ガスとしては、例えばメタン（ＣＨ4）ガスおよびエチレン（Ｃ2Ｈ4）ガスが挙げられ、Ｓｉを含みＣを含まないＳｉ含有ガスとしては、例えばシラン（ＳｉＨ4）ガスが挙げられる。
ここで、上記Ｃ含有ガスを用いたプラズマ処理を行う場合には、配線溝１９および接続孔１８の側壁に付着したＯＨ基が脱離し、層間絶縁膜１７の表面側に緻密層３１が形成される。また、配線溝１９および接続孔１８の側壁に露出したダングリングボンドが炭素含有基で終端されるとともに、緻密層３１が設けられた配線溝１９および接続孔１８の内壁を覆う状態で、層間絶縁膜１７上にＣを含有するシール層３２が形成される。この場合には、接続孔１８の底部に露出された下層配線１５上のシール層３２はシリサイド化されずに残存するが、０．５ｎｍ以下の極薄膜であることから、除去しなくても後述するヴィアの抵抗値は許容範囲内に抑えられ、配線信頼性は維持される。
また、上記Ｓｉ含有ガスを用いたプラズマ処理を行う場合には、配線溝１９および接続孔１８の側壁に付着したＯＨ基が脱離し、層間絶縁膜１７の表面側に緻密層３１が形成される。この場合には、接続孔１８の底部に露出された下層配線１５上のシール層３２は、プラズマ処理の際の熱処理により、下層配線１５の表面側に拡散し、シリサイド層Ｓとなる。これにより、ＳＭ耐性およびＥＭ耐性が向上する。
以上のようにしてシール層３２を形成した後、図３（ｈ）に示すように、例えばスパッタリング法またはＣＶＤ法により、配線溝１９および接続孔１８の内壁を覆う状態で、シール層３２上に、例えばＴａからなるバリア膜２０を７ｎｍの膜厚で形成する。
その後、図３（ｉ）に示すように、例えばスパッタリング法またはＣＶＤ法により、バリア膜２０上に例えばＣｕからなるシード層（図示省略）を４５ｎｍの膜厚で形成した後、電界メッキ（ＥＣＰ）法またはＣＶＤ法により、配線溝１９および接続孔１８を埋め込む状態で、バリア膜２０上に例えばＣｕからなる導電膜（図示省略）を成膜し、Ｃｕを結晶成長させるためのアニール処理を２５０℃で９０秒間行う。
続いて、例えばＣＭＰ法により、層間絶縁膜１７の表面が露出するまで、導電膜およびバリア膜２０ならびにシール層３２を除去することで、接続孔１８にヴィア２１（第２導電層）を形成するとともに、配線溝１９に上層配線２２（第２導電層）を形成する。これにより、下層配線１５のヴィア２１との界面側にシリサイド層Ｓが設けられた状態となる。その後、上層配線２２上を含む層間絶縁膜１７上に例えばＳｉＣＮからなるエッチングストッパー膜２３を形成する。
なお、本実施形態においては、上記ＣＭＰ法によりシール層３２を除去することとしたが、シール層３２は除去しなくてもよい。また、ここでは、下層配線１５、ヴィア２１、上層配線２２をＣｕで形成する例について説明したが、本発明はこれに限定されず、Ｃｕの他に、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）またはこれらの合金であってもよい。
この後の工程は、図１（ａ）を用いて説明した層間絶縁膜１７の形成工程から、図３（ｉ）を用いて説明したエッチングストッパー膜２３の形成工程までを、繰り返して行うことで多層配線構造を製造する。
このような半導体装置の製造方法および半導体装置によれば、ドライエッチングにより配線溝１９および接続孔１８を形成した後の層間絶縁膜１７に、ＤＭＰＳからなるガスを用いたプラズマ処理を行うことから、領域Ａの要部拡大図に示すように、配線溝１９および接続孔１８の側壁に付着したＯＨ基が脱離し、層間絶縁膜１７の表面側が緻密化されて緻密層３１が形成される。また、配線溝１９および接続孔１８の側壁に露出したダングリングボンドが炭素含有基で終端され、緻密層３１の表面にＳｉxＣy膜からなるシール層３２が形成される。これにより、４００℃以上の熱処理を行わなくても、ドライエッチングによる層間絶縁膜１７へのダメージが改善され、層間絶縁膜１７からの脱ガスが抑制される。よって、バリア膜２０の酸化が抑制される。
これにより、バリア膜２０の酸化によるバリア性劣化が抑制され、層間絶縁膜１７への導電材料の染み出しが防止されることから、ヴィア２１のショートを防止することができる。また、バリア膜２０と層間絶縁膜１７との密着性低下が抑制されるため、ヴィア２１中のボイドの発生が防止され、ＳＭ耐性、ＥＭ耐性の劣化が防止される。さらには、バリア膜２０の酸化によるヴィア２１の酸化が防止されるため、ヴィア２１の高抵抗化が防止される。したがって、配線構造の信頼性を向上させることができることから、高性能なＣＭＯＳデバイスが実現可能であり、コンピュータ、ゲーム機、モバイル商品等の性能を著しく向上させることができる。
さらに、本実施形態によれば、下層配線１５のヴィア２１との界面側にシリサイド層Ｓが形成されることで、ＳＭ耐性およびＥＭ耐性を向上させることができる。
なお、上記実施形態においては、図２（ｇ）を用いて説明したように、接続孔１８底部のエッチングストッパー膜１６を除去し、下層配線１５を露出させた工程の後、バリア膜２０を形成する工程の前に、ＤＭＰＳを用いたプラズマ処理を行う例について説明したが、本発明は、配線溝１９または接続孔１８を形成する工程の後、バリア膜２０を形成する工程の前であれば、どの工程でプラズマ処理を行ってもよい。
例えば、図１（ｃ）を用いて説明した層間絶縁膜１７にエッチングストッパー膜１６に達する状態の接続孔１８を形成する工程の後で、図１（ｄ）を用いて説明したレジストパターンＲ’を形成する工程の前に上記プラズマ処理を行ってもよく、図２（ｅ）を用いて説明した層間絶縁膜１７に配線溝１９を形成する工程の後で、図２（ｆ）を用いて説明した接続孔１８底部のエッチングストッパー膜１６を除去する工程の前に行ってもよい。また、上述した各工程の間の２工程以上で上記プラズマ処理を行い、複数回の処理を行ってもよい。ただし、アスペクト比の高い接続孔１８の側壁には、バリア膜２０が形成され難いため、接続孔１８の側壁を覆うバリア膜２０の酸化は生じ易いことから、層間絶縁膜１７に接続孔１８が設けられた状態で、上記プラズマ処理を行うことが好ましい。さらに、接続孔１８の底部に下層配線１５が露出された状態で、上記プラズマ処理を行うことで、下層配線１５の表面側にはシリサイド層Ｓが形成されるため、好ましい。
（第２実施形態）
次に、本発明の半導体装置の製造方法にかかる第２の実施形態として、層間絶縁膜が無機絶縁膜と有機絶縁膜とを順次積層してなるハイブリット構造で構成された例について、図４〜図６の製造工程断面図を用いて説明する。なお、第１実施形態と同様の構成には同一の番号を付して説明し、詳細な説明は省略する。また、図１（ａ）を用いて説明した下層配線１５上を含む層間絶縁膜１２上にエッチングストッパー膜１６を形成する工程までは、第１実施形態と同様であることとする。
まず、図４（ａ）に示すように、エッチングストッパー膜１６上に層間絶縁膜１７’として、無機絶縁膜である例えばポーラスＭＳＱからなる第１絶縁層１７ａ’を１００ｎｍの膜厚で形成した後、第１絶縁層１７ａ’上に有機絶縁膜である例えばＰＡＥからなる第２絶縁層１７ｂ’を８０ｎｍの膜厚で形成する。これにより、無機絶縁膜と有機絶縁膜とを積層してなるハイブリッド構造からなる層間絶縁膜１７’が形成される。
続いて、例えばＰＥ−ＣＶＤ法により、第２絶縁層１７ｂ’上に、例えばＳｉＯ2からなる第１マスク形成層４１を１００ｎｍの膜厚で形成する。次いで、例えばＰＥ−ＣＶＤ法により、第１マスク形成層４１上にＳｉＮからなる第２マスク形成層４２を５０ｎｍの膜厚で形成し、第２マスク形成層４２上に、ＳｉＯ2からなる第３マスク形成層４３を５０ｎｍの膜厚で形成する。ここで、後述するように、第１マスク形成層４１は、配線間絶縁膜として第２絶縁層１７ｂ’上に残存する。このため、ここでは、第１マスク形成層４１がＳｉＯ2の非多孔質膜で形成される例について説明するが、比誘電率を低減するために、第１マスク形成層４１をＳｉＯ2の多孔質膜で形成してもよい。
続いて、図４（ｂ）に示すように、第３マスク形成層４３上に、例えば化学増幅型ＡｒＦレジストを塗布した後、通常のリソグラフィー技術により、このレジストに配線溝パターンを形成することで、レジストパターンＲ’を形成する。
次いで、図４（ｃ）に示すように、レジストパターンＲ’（前記図４（ｂ）参照）をマスクとして用いたドライエッチングにより、第３マスク形成層４３（前記図４（ｂ）参照）をエッチングして、配線溝パターンを有する第３マスク４３’を形成する。その後、例えばＯ2系ガスを用いたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストレジストパターンＲ’及びエッチング処理の際に生じた残留付着物を完全に除去する。
続いて、上記第３マスク４３’上を含む第２マスク形成層４２上に、例えば有機系材料からなる反射防止膜（ＢＡＲＣ）４４を形成し、第３マスク４３’による段差を埋め込んだ後、反射防止膜４４上に接続孔パターンを有するレジストパターンＲを形成する。この際、レジストパターンＲに設けられた接続孔パターンの少なくとも一部が、第３マスク４３’の配線溝パターンの開口部内に重なるようにレジストパターンＲを形成する。
次に、図５（ｄ）に示すように、レジストパターンＲ（前記図４（ｃ）参照）をマスクに用いたドライエッチングにより、反射防止膜４４（前記図４（ｃ）参照）、第３マスク４３’、第２マスク形成層４２（前記図４（ｃ）参照）、および第１マスク形成層４１（前記図４（ｃ）参照）をエッチングし、さらに第２絶縁層１７ｂ’をエッチングして、第１絶縁層１７ａ’に達する状態の接続孔１８を形成する。
この際、レジストパターンＲは、第２絶縁層１７ｂ’のエッチングにおいて同時に除去される。そして、このエッチングによって残存する第３マスク４３’は、配線溝パターンのマスクとなる。また、第２マスク形成層４２のエッチングによってパターン形成された第２マスク４２’は、接続孔パターンのマスクとなる。その後、Ｎ2／Ｏ2系ガスを用いたエッチングにより、残存したレジストパターンＲと反射防止膜４４を除去する。
次に、図５（ｅ）に示すように、第３マスク（ＳｉＯ2）４３’をエッチングマスクとしたドライエッチング法により、第２マスク（ＳｉＣＮ）４２’をエッチングする。これにより、第２マスク４２’が配線溝パターンのマスクとなる。また、第１マスク形成層４１（前記図５（ｄ）参照）は、接続孔パターンが形成された第１マスク４１’になる。このドライエッチングにおいては、接続孔１８の底部に露出する第１絶縁層１７ａ’が途中までエッチングされて接続孔１８が掘り下げられる。
次に、図５（ｆ）に示すように、第１マスク（ＳｉＯ2）４１’をエッチングマスクにして、第１絶縁層１７ａ’の下部層をエッチングして、接続孔１８をさらに掘り下げてエッチングストッパー膜１６を露出させる。この際、第３マスク（ＳｉＯ2）４３’（前記図５（ｅ）参照）と第２マスク（ＳｉＣＮ）４２’をエッチングマスクとして、第１マスク（ＳｉＯ2）４１’がエッチングされ、第１マスク４１’に配線溝１９が形成される。
続いて、図６（ｇ）に示すように、第２マスク（ＳｉＣＮ）４２’（前記図５（ｆ）参照）をエッチングマスクにして、配線溝１９の底部に残存する第２絶縁層１７ｂ’をエッチングする。これにより、第１マスク４１’に形成された配線溝１９をさらに掘り下げ、第１マスク４１’と第２絶縁層１７ｂ’とに、配線溝１９を形成する。
次いで、接続孔１８底部に残存しているエッチングストッパー膜１６をエッチングすることにより、配線溝１９の底部に開口させた接続孔１８を下層配線１５に連通させる。
次に、図６（ｈ）に示すように、第１実施形態と同一の処理条件で、層間絶縁膜１７に、ＤＭＰＳを用いたプラズマ処理を行う。これにより、上記ドライエッチングによりダメージを受けた配線溝１９または接続孔１８の側壁に付着したＯＨ基が脱離し、層間絶縁膜１７’および第１マスク４１’の表面側にこれらが緻密化された緻密層（図示省略）が形成される。また、上記ガスがＣを含むことで、配線溝１９または接続孔１８の側壁に露出したダングリングボンドが炭素含有基で終端され、緻密層が設けられた配線溝１９および接続孔１８の内壁を覆う状態で、第１マスク４１’上に、炭素含有膜（ＳｉxＣy膜）からなるシール層３２が０．５ｎｍ以下の膜厚で形成される。これにより、配線溝１９または接続孔１８の側壁に露出した層間絶縁膜１７の吸湿が抑制され、層間絶縁膜１７に残存した水分の脱ガスが防止される。また、接続孔１８の底部の下層配線１５上を覆う状態で形成されるシール層３２は、このプラズマ処理の熱により下層配線１５の表面側に拡散されてシリサイド層Ｓが形成される。これにより、ＳＭ耐性およびＥＭ耐性が向上する。
なお、ここでは、第１マスク４１’がＳｉＯ2の非多孔質膜で形成されることとするが、第１マスク４１’がＳｉＯ2の多孔質膜で形成される場合には、配線溝１９の側壁に露出された第１マスク４１’もドライエッチングによりダメージを受け吸湿し易くなる。よって、緻密層とシール層３２が設けられることで、第１マスク４１’の吸湿が防止され、第１マスク４１’からの脱ガスが防止される。
この後の工程は、通常のデュアルダマシン法と同様に行う。すなわち、図６（ｉ）に示すように、例えばスパッタリング法により、配線溝１９および接続孔１８の内壁を覆う状態で、第１マスク４１’上に例えばＴａからなるバリア膜２０を成膜し、例えば電解めっき法またはスパッタリング法により、配線溝１９と接続孔１８とを埋め込む状態で、バリア膜２０上に例えばＣｕからなる導電膜（図示省略）を形成する。
その後、ＣＭＰ法により、導電膜（図示省略）およびバリア膜２０のうち、配線パターンとして不要な部分とともに、シール層３２と第１マスク４１’の途中までを除去することで、接続孔１８にヴィア２１を形成するとともに配線溝１９に上層配線２２を形成する。これにより、下層配線１５のヴィア２１との界面側にシリサイド層Ｓが設けられた状態となる。そして、上層配線２２上を含む第１マスク４１’上に、例えばＳｉＣＮからなるエッチングストッパー膜２３を形成する。
この後の工程は、図４（ａ）〜図６（ｉ）を用いて説明した工程を繰り返すことで、デュアルダマシン構造を有する多層配線構造を形成することができる。
以上説明した半導体装置の製造方法およびこれにより得られる半導体装置によれば、ドライエッチングにより配線溝１９および接続孔１８を形成した後の層間絶縁膜１７’および第１マスク４１’に、ＤＭＰＳガスを用いたプラズマ処理を行うことから、配線溝１９および接続孔１８の側壁に付着したＯＨ基が脱離し、層間絶縁膜１７およの第１マスク４１’の表面側が緻密化されて緻密層３１が形成される。また、配線溝１９および接続孔１８の側壁に露出したダングリングボンドが炭素含有基で終端されて、緻密層３１の表面にＳｉxＣy膜からなるシール層３２が形成される。したがって、第１実施形態と同様の効果を奏することができる。
なお、上記実施形態においては、図６（ｈ）を用いて説明したように、接続孔１８底部のエッチングストッパー膜１６を除去し、第２絶縁層１７ｂ’に配線溝１９を形成する工程の後、バリア膜２０を形成する工程の前に、上記プラズマ処理を行う例について説明したが、本発明は、接続孔１８または配線溝１９を形成する工程の後、バリア膜２０を形成する工程の前であれば、どの工程でプラズマ処理を行ってもよい。
例えば、図５（ｄ）を用いて説明した第１絶縁層１７ａ’に達する状態の接続孔１８を形成する工程の後、図５（ｅ）を用いて説明した第１絶縁層１７ａ’の途中まで接続孔１８を掘り下げる工程の前に行ってもよく、図５（ｅ）を用いて説明した第１絶縁層１７ａ’の途中まで接続孔１８を掘り下げる工程の後、図５（ｆ）を用いて説明した接続孔１８をエッチングストッパー膜１６に達するまで掘り下げる工程の前に行ってもよい。さらに、図５（ｆ）を用いて説明した接続孔１８をエッチングストッパー膜１６に達するまで掘り下げ、第１マスク４１’に配線溝１９を形成する工程の後、図６（ｇ）を用いて説明した接続孔１８底部のエッチングストッパー膜１６を除去し、第２絶縁層１７ｂ’に配線溝１９を形成する工程の前で行ってもよい。また、上述した各工程の間の２工程以上で上記プラズマ処理を行い、複数回の処理を行ってもよい。
なお、上述した第１実施形態および第２実施形態では、層間絶縁膜１７に接続孔１８を先に形成した後、配線溝１９を形成する例について説明したが、配線溝１９を接続孔１８よりも先に形成する場合であっても、本発明は適用可能である。さらに、上述した実施形態では、デュアルダマシン法による半導体装置の製造方法を例にとって説明したが、本発明はこれに限定されず、シングルダマシン法であっても、適用可能である。
本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。 本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図である（その１）。 本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図である（その２）。 本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図である（その３）。 従来の半導体装置の製造方法を説明するための製造工程断面図である（その１）。 従来の半導体装置の製造方法を説明するための製造工程断面図である（その２）。 従来の半導体装置の製造方法の課題を説明するための断面図である。
符号の説明
１１…基板、１５…下層配線、１７…層間絶縁膜、１８…接続孔、１９…配線溝、２０…バリア膜、３１…緻密層、３２…シール層

Claims (10)

  1. 表面側に第１導電層が設けられた基板上に絶縁膜を形成し、ドライエッチングにより当該絶縁膜に凹部を形成する第１工程と、
    前記絶縁膜に、炭素またはシリコンを含有するガスを用いたプラズマ処理を行う第２工程と
    プラズマ処理後の前記凹部に第２導電層を埋め込み形成する第３工程とを有する
    ことを特徴とする半導体装置の製造方法。
  2. 前記ガスは、炭素とシリコンの両方を含有している
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記絶縁膜は、酸化シリコンよりも誘電率の低い低誘電率膜を有しており、当該低誘電率膜が前記凹部の側壁に露出されている
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記絶縁膜は、有機絶縁膜と無機絶縁膜との積層膜で構成されている
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記第１工程では、前記第１導電層に達する状態で前記凹部を形成する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  6. 前記第２工程と前記第３工程の間に、前記凹部を前記第１導電層に達する状態まで掘り下げる
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  7. 前記第２工程と前記第３工程の間に、
    前記凹部の内壁を覆う状態で、前記第２導電層から前記絶縁膜への導電材料の拡散を防止するバリア膜を形成する工程を行う
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  8. 表面側に第１導電層が形成された基板と、当該基板上に設けられた絶縁膜と、当該絶縁膜に前記第１導電層に達する状態で設けられた凹部に埋め込み形成された第２導電層とを備えた半導体装置において、
    前記絶縁膜の前記第２導電層との界面側には、当該絶縁膜が緻密化された緻密層が設けられており、当該緻密層と前記第２導電層との間には、炭素を含有するシール層が設けられている
    ことを特徴とする半導体装置。
  9. 前記第１導電層の前記第２導電層との界面側には、シリサイド層が設けられている
    ことを特徴とする請求項８記載の半導体装置。
  10. 表面側に第１導電層が形成された基板と、当該基板上に設けられた絶縁膜と、当該絶縁膜に前記第１導電層に達する状態で設けられた凹部に埋め込み形成された第２導電層とを備えた半導体装置において、
    前記絶縁膜の前記第２導電層との界面側には、当該絶縁膜が緻密化された緻密層が設けられており、前記第１導電層の前記第２導電層との界面側には、シリサイド層が設けられている
    ことを特徴とする半導体装置。
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