JP6663400B2 - 半導体装置の製造方法、基板処理装置およびプログラム - Google Patents

半導体装置の製造方法、基板処理装置およびプログラム Download PDF

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Description

本発明は、半導体装置の製造方法、基板処理装置およびプログラムに関する。
近年、半導体装置は高集積化の傾向にあり、それに伴って電極間や配線間が微細化される。微細化に伴って、動作速度等の半導体装置の特性は各構成の品質の影響がより顕著となっている。したがって、各構成の品質が高ければ半導体装置の品質も良く、各構成の品質が低ければ半導体装置の品質も低い。
特開2010−186916 特開2010−147267
パッケージ技術においては、特許文献1や特許文献2に記載のように、例えば電極パッドのような導電膜と配線とを接続する技術がある。この技術では、配線と導電膜の周囲に形成される絶縁物等で高い品質を求められる。
そこで本発明は、高品質な半導体装置を提供可能な技術を提供することを目的とする。
導電膜と、前記導電膜を露出するように前記導電膜の外周に形成された絶縁膜とを有する基板を処理室に搬入し、前記絶縁膜からの脱ガスと反応する成分を有する処理ガスを前記処理室に供給し、前記絶縁膜上に保護膜を形成する技術を提供する。
本発明に係る技術によれば、高品質な半導体装置を提供可能な技術を提供することができる。
デバイス構造を説明する説明図である。 デバイス構造を説明する説明図である。 デバイス構造を説明する説明図である。 バイス構造を説明する説明図である。 基板処理装置を説明する説明図である。 基板処理装置の供給系を説明する説明図である。 基板処理装置のコントローラを説明する説明図である。 基板の処理フローを説明する説明図である。 基板の処理フローを説明する説明図である。 基板処理装置の動作を説明する説明図である。 デバイス構造を説明する説明図である。 デバイス構造を説明する説明図である。 基板処理装置を説明する説明図である。 比較例のデバイス構造を説明する説明図である。 比較例のデバイス構造を説明する説明図である。
(第一の実施形態)
以下に本発明の第一の実施形態について説明する。
最初に図1を用いて本実施形態で処理する基板100について説明する。基板100上には、アルミニウムや銅等で構成される配線を有する下層配線層101が形成される。下層配線層101上には、層間絶縁層102が形成される。層間絶縁層102は例えばシリコン酸化膜(以下SiO膜)で構成されている。
層間絶縁層102上には、導電膜であるパッド103が形成され、その周囲には保護膜104が形成されている。パッド103は例えばアルミニウム系パッドである。保護膜104はパッシベーション膜とも呼び、例えばシリコン窒化膜(以下SiN膜)で構成されている。保護膜104上には絶縁膜として構成されるポリイミド膜105が形成されている。図示されているように、パッド103の表面及び絶縁膜105の表面は露出されている。導電膜であるパッド103は、後述する脱ガス106が発生しない性質を有する。
従来、このような基板100に対しては、スパッタリング処理によってパッド103やポリイミド膜105上に、シード膜を形成する。さらに、シード膜上には金属配線が形成される。
このような構成に対して発明者は、シード層を形成する際、スパッタリング処理でターゲットから放出された原子がポリイミド膜105にダメージを与えてしまう、という技術的課題を見出した。ダメージを受けたポリイミド膜105では表面が荒れてしまう。
ここで、ポリイミド膜105が荒れた場合の問題点について、比較例である図14、図15を用いて説明する。図14はデバイス構造を説明した図であり、図15は図14の一部を拡大した図である。ここに開示されたデバイス構造は、前述のようにスパッタリング処理によってポリイミド膜105がダメージを受けた状態である。ダメージを受けたとは、例えばターゲットから放出された原子によって、エッチングされることをいう。
図14に開示されたデバイス構造はポリイミド膜105上にシード膜120、配線121、配線間の溝122が形成された構成である。溝122は隣り合う配線121を絶縁する役割を有し、後に絶縁物が充填されたり、あるいは空間を維持してエアギャップとして構成されたりする。
図15は図14の点線枠123を拡大した図である。ここではポリイミド膜105がスパッタリング処理時にダメージを受けている。具体的には、スパッタリング処理時に放出された原子によってポリイミド膜105の一部がエッチングされ、予期せぬ溝124が形成される。溝124の内側には、シード膜120や配線121を形成する際に、シード膜120や配線121の成分が埋め込まれ、溝124中には固形物となった金属含有物125が形成されている。
前述したように、近年高集積化の傾向があり、更にはスパッタリング処理では溝124が任意に形成されてしまうことから、配線121が形成される場所の下方に溝124が形成される恐れがある。すなわち、金属含有物125はシード膜120と接触することが考えられる。従ってシード膜120と金属含有物125は電気的に接続される。なお、シード膜120も金属を含有することから、配線121と金属含有物125は電気的に接続される。
仮にスパッタリング処理でポリイミド膜105がダメージを受けなかった場合、図15における溝124が存在しないこととなる。したがって、金属含有物125が形成されることがない。この場合、隣り合う配線は矢印126に記載された電気的な距離αを維持することができる。距離αを維持することで、絶縁性を確保することができる。
一方、図15のようにスパッタリング処理でポリイミド膜105がダメージを受けた場合、金属含有物125が存在する。金属含有物125とシード層120は電気的に接続されているので、隣接する配線間の電気的な距離は、例えば図15における金属含有物125と配線121間の矢印127の距離βとなる。
配線121と金属含有物125の間でも絶縁性を確保する距離が必要である。しかしながら、溝124は任意に形成されてしまい、更には近年の高密度化に伴い配線間をより短くしているので、隣接する配線間の電気的な距離(例えば図15における金属含有物125と配線121との距離であり、矢印127の距離β)は距離αよりも短くなる。
矢印127の距離βを、絶縁性を確保できる距離として設計することが考えられるが、そもそも溝124が任意に形成されるため、それをあらかじめ考慮して設計することは困難である。仮に距離βを、絶縁性を確保できる程度の距離にできたとしても、配線121間の距離が大きくなるため、歩留まりが低下する。
そこで本実施形態においては、スパッタリング処理によるポリイミド膜105の表面荒れを抑制するべく、ポリイミド膜105上に保護膜を形成する。本実施形態における保護膜は、図3、図4に記載の保護膜107である。以下に、半導体製造方法の一工程である保護膜を形成する方法の詳細を説明する。
図2を用いてポリイミド膜105の性質を説明する。一般的に知られているように、ポリイミド膜105は所定温度に到達すると脱ガス106が発生する。所定温度とは、例えば80℃である。脱ガス106の成分は、例えばCOやOHである。
次に図3に記載のように、ポリイミド膜105上に保護膜107を形成する。保護膜107を形成したら、図4に記載のように、保護膜107およびパッド103上にシード膜108を形成する。シード膜108はスパッタ法により形成される。
保護膜107は、スパッタ装置にてシード膜108を形成する際、ターゲットから叩き出された表面原子(あるいは表面分子)からポリイミド膜105を保護する。図4に記載のように、基板100はポリイミド膜105が表面原子から保護されつつ、シード膜108が形成される。
続いて、保護膜107を形成する基板処理装置200及びその形成方法について説明する。図5から図7は基板処理装置を説明する図である。図8は、保護膜107を形成する際の基板処理装置の動作を説明した図である。
<基板処理装置>
基板処理装置200を構成するチャンバ202は、横断面が円形であり扁平な密閉容器として構成されている。また、チャンバ202は、例えばアルミニウム(Al)やステンレス(SUS)などの金属材料により構成されている。チャンバ202内には、基板としてのシリコンウエハ等の基板100を処理する処理空間201と、基板100を処理空間201に搬送する際に基板100が通過する搬送空間203とが形成されている。チャンバ202は、上部容器202aと下部容器202bで構成される。上部容器202aと下部容器202bの間には仕切り板204が設けられる。
処理空間201を構成する構造を処理室と呼ぶ。図5においては、例えば基板載置台210と分散板234、上部容器202aとで構成される。ただし、基板100を処理する処理空間201を構成できればよく、上記構造に限定するものではない。
下部容器202bの側面には、ゲートバルブ205に隣接した基板搬入出口206が設けられており、基板100は基板搬入出口206を介して図示しない搬送室との間を移動する。下部容器202bの底部には、リフトピン207が貫通する貫通孔が複数設けられている。
処理空間201内には、基板100を支持する基板支持部210が設けられている。基板支持部210は、基板100を載置する載置面211と、載置面211を表面に持つ載置台212、基板載置台212に内包された加熱源としてのヒータ213を主に有する。基板載置台212には、リフトピン207が貫通する貫通孔214が、リフトピン207と対応する位置にそれぞれ設けられている。ヒータ213には、通電具合を制御するヒータ制御部220が接続される。基板載置台212はサセプタとも呼ぶ。
リフトピン207は、リフトピン昇降部219によって支持される。リフトピン207は、処理容器202の底部を貫通しており、さらに処理容器202の外部でリフトピン昇降部219に接続されている。
リフトピン昇降部219はリフトピン207を支持する支持板219aと、支持板219aを支持する支持軸219bと、支持軸219bを昇降させたり回転させたりする作動部219cを主に有する。支持板219aは、複数のリフトピン207が支持される。作動部219cは、例えば昇降を実現するためのモータを含む昇降機構219dを有する。
リフトピン昇降部219には、リフトピン昇降部219の一部として、作動部219cに昇降指示するための指示部219fを設けても良い。指示部219fはコントローラ280に電気的に接続される。指示部219fはコントローラ280の指示に基づいて、作動部219cを制御する。作動部219cは、後述する図10に記載のように、基板100が第一の基板処理ポジションP1や、第二の基板処理ポジションP2の位置に移動するよう、リフトピン207を制御する。
基板載置台212はシャフト217によって支持される。シャフト217の支持部はチャンバ202の底壁を貫通しており、更には支持板216を介してチャンバ202の外部でサセプタ昇降部218に接続されている。
基板載置台212は、シャフト217によって支持される。シャフト217は、処理容器202の底部を貫通しており、さらに処理容器202の外部でサセプタ昇降部218に接続されている。
サセプタ昇降部218はシャフト217を支持する支持軸218aと、支持軸218aを昇降させたり回転させたりする作動部218bを主に有する。作動部218bは、例えば昇降を実現するためのモータを含むサセプタ昇降部218cと、支持軸218aを回転させるための歯車等の回転機構218dを有する。これらには、動作を円滑にするようにグリス等が塗布されている。
サセプタ昇降部218には、サセプタ昇降部218の一部として、作動部218bに昇降・回転指示するための指示部218eを設けても良い。指示部218eはコントローラ280に電気的に接続される。指示部218eはコントローラ280の指示に基づいて、作動部218bを制御する。作動部218は、後述するように、基板載置台212が、ウエハ搬送ポジションや第一のウエハ処理ポジション、第二のウエハ処理ポジションの位置に移動するよう、制御する。
サセプタ昇降部218を作動させてシャフト217および支持台212を昇降させることにより、基板載置台212は、載置面211上に載置されるウエハ200を昇降させることが可能である。
本実施形態においては、リフトピン昇降部217とサセプタ昇降部218をそれぞれ別に設けたが、相対的に高さを変更可能であればよく、リフトピン昇降部217とサセプタ昇降部218を一つの構成としてもよい。なお、リフトピン昇降部217とサセプタ昇降部218をまとめて昇降部と呼ぶ。
処理空間201の上部(上流側)には、ガス分散機構としてのシャワーヘッド230が設けられている。シャワーヘッド230の蓋231には孔231aが設けられている。孔231aを介してシャワーヘッド230内のバッファ空間232と連通するよう、蓋231に共通ガス供給管242が接続される。後述するガス供給系から供給されるガスは、共通ガス供給管242を介してシャワーヘッド230に供給される。
シャワーヘッド230は、ガスを分散させるための分散機構としての分散板234を備えている。この分散板234の上流側がバッファ空間232であり、下流側が処理空間201である。分散板234は、基板載置面211と対向するように配置されている。
上部容器202aはフランジを有し、フランジ上に支持ブロック233が載置され、固定される。支持ブロック233はフランジを有し、フランジ上には分散板234が載置され、固定される。
(供給系)
図6を用いて供給系を説明する。共通ガス供給管242にはガス供給管243aが接続されている。ガス供給管243aには、上流方向から順に、第一ガス供給源243b、流量制御器(流量制御部)であるマスフローコントローラ(MFC)243c、及び開閉弁であるバルブ243dが設けられている。
第一ガス供給管243aから、第一元素を含有するガス(以下「第一元素含有ガス」)が、マスフローコントローラ243c、バルブ243d、共通ガス供給管242を介してシャワーヘッド230に供給される。
第一元素含有ガスは処理ガスであり、脱ガス106と反応するガスである。例えば加水分解反応が進行する特徴を有する。加水分解反応が進行する一例として、ハロゲン化合物がある。保護膜を形成する第一の成分と、ガスを形成する第二の成分を有する。この第一の成分である第一元素の一例としては、例えばシリコン(Si)である。すなわち、第一元素含有ガスは、例えばSi含有ガスである。具体的には、Si含有ガスとしては、例えばジクロロシラン(SiHCl)、ヘキサクロロジシラン(略称HCD、HexaChloroDisilane)、トリクロロシラン(SiHCl)が用いられる。第二の成分の一例としては、例えばハロゲンである。具体的には、F、Clが用いられる。
ガス供給管243aのバルブ243dよりも下流側には、不活性ガス供給管246aの下流端が接続されている。不活性ガス供給管246aには、上流方向から順に、不活性ガス供給源246b、マスフローコントローラ(MFC)246c、及びバルブ246dが設けられている。不活性ガスはキャリアガス或いは希釈ガスとして作用する。
ここで、不活性ガスは、例えば、窒素(N)ガスである。なお、不活性ガスとして、Nガスのほか、例えばヘリウム(He)ガス、ネオン(Ne)ガス、アルゴン(Ar)ガス等の希ガスを用いることができる。
主に、ガス供給管243a、マスフローコントローラ243c、バルブ243dにより、ガス供給系243が構成される。ガス供給系243はガス供給部とも呼ぶ。
また、主に、不活性ガス供給管246a、マスフローコントローラ246c及びバルブ246dにより不活性ガス供給系が構成される。なお、不活性ガス供給源246b、第一ガス供給管243aを、不活性ガス供給系に含めて考えてもよい。
更には、ガス供給源243b、不活性ガス供給系を、ガス供給系243に含めて考えてもよい。
(排気部)
チャンバ202の雰囲気を排気する排気系は、チャンバ202に接続された複数の排気管を有する。具体的には、搬送空間203と連通する排気管261と、処理空間201と連通される排気管262とを有する。また、各排気管の下流側には、排気管264が接続される。
排気管261は、搬送空間203の側方に設けられる。排気管261には、TMP(Turbo Morecular Pump)265とバルブ266が設けられる。TMP265とバルブ266の協働により、搬送空間203の雰囲気が制御される。
排気管262は、処理空間201の側方に設けられる。排気管262には、処理空間201内を所定の圧力に制御する圧力制御器であるAPC(AutoPressure Controller)276が設けられる。APC276は後述するコントローラ280からの指示に応じて排気管262のコンダクタンスを調整する。また、排気管262においてAPC276の上流側にはバルブ275が設けられる。排気管262とバルブ275、APC276をまとめて処理空間排気部と呼ぶ。
排気管264には、DP(Dry Pump。ドライポンプ)267が設けられる。図示のように、排気管264には、その上流側から排気管262、排気管261が接続され、さらにそれらの下流にDP278が設けられる。DP278は、排気管262、排気管261のそれぞれを介して処理空間201および搬送空間203のそれぞれの雰囲気を排気する。
(コントローラ)
次に、図7を用いてコントローラ280の詳細を説明する。基板処理装置200は、基板処理装置200の各部の動作を制御するコントローラ280を有している。
コントローラ280の概略を図7に示す。制御部(制御手段)であるコントローラ280は、CPU(Central Processing Unit)280a、RAM(Random Access Memory)280b、記憶部としての記憶装置280c、I/Oポート280dを備えたコンピュータとして構成されている。RAM280b、記憶装置280c、I/Oポート280dは、内部バス280fを介して、CPU280aとデータ交換可能なように構成されている。基板処理装置200内のデータの送受信は、CPU280aの一つの機能でもある送受信指示部280eの指示により行われる。
コントローラ280には、例えばタッチパネル等で構成された入出力装置281や、外部記憶装置282が接続可能に構成されている。更に、上位装置270にネットワークを介して接続される送受信部283が設けられる。
記憶装置280cは、例えばフラッシュメモリ、HDD(Hard Disk Drive)等で構成されている。記憶装置280c内には、基板処理装置の動作を制御する制御プログラムや、後述する基板処理の手順や条件などが記載されたプロセスレシピ、後述するテーブル等が読み出し可能に格納されている。なお、プロセスレシピは、後述する基板処理工程における各手順をコントローラ280に実行させ、所定の結果を得ることが出来るように組み合わされたものであり、プログラムとして機能する。以下、このプロセスレシピや制御プログラム等を総称して、単にプログラムともいう。なお、本明細書においてプログラムという言葉を用いた場合は、プロセスレシピ単体のみを含む場合、制御プログラム単体のみを含む場合、または、その両方を含む場合がある。また、RAM280bは、CPU280aによって読み出されたプログラムやデータ等が一時的に保持されるメモリ領域(ワークエリア)として構成されている。
I/Oポート280dは、サセプタ昇降部218、リフトピン昇降部219、ヒータ213等、基板処理装置200の各構成に接続されている。
CPU280aは、記憶装置280cからの制御プログラムを読み出して実行すると共に、入出力装置281からの操作コマンドの入力等に応じて記憶装置280cからプロセスレシピを読み出すように構成されている。そして、CPU280aは、読み出されたプロセスレシピの内容に沿うように、ゲートバルブ205の開閉動作、サセプタ昇降部218、リフトピン昇降部219の昇降動作、各ポンプのオンオフ制御、マスフローコントローラの流量調整動作、バルブ等を制御可能に構成されている。プロセスレシピとしては、各基板に対応したレシピが記録される。これらのレシピは、送受信部283を介して上位装置270等からそれぞれの基板を処理する指示を受信すると、読み出すよう構成される。
なお、コントローラ280は、上述のプログラムを格納した外部記憶装置(例えば、ハードディスク等の磁気ディスク、DVD等の光ディスク、MOなどの光磁気ディスク、USBメモリ等の半導体メモリ)282を用いてコンピュータにプログラムをインストールすること等により、本実施形態に係るコントローラ280を構成することができる。なお、コンピュータにプログラムを供給するための手段は、外部記憶装置282を介して供給する場合に限らない。例えば、インターネットや専用回線等の通信手段を用い、外部記憶装置282を介さずにプログラムを供給するようにしても良い。なお、記憶装置280cや外部記憶装置282は、コンピュータ読み取り可能な記録媒体として構成される。以下、これらを総称して、単に記録媒体ともいう。なお、本明細書において、記録媒体という言葉を用いた場合は、記憶装置280c単体のみを含む場合、外部記憶装置282単体のみを含む場合、または、その両方を含む場合がある。
<基板処理方法>
続いて図8を用いて、基板処理装置に搬入された基板100に保護膜107を形成する工程について説明する。なお、基板載置面211上に載置された基板100は図1の状態である。
以下、第一の処理ガスとしてシリコン含有ガスであるHCDガスを用いて、保護膜107を形成する例について説明する。
(基板搬入・載置工程S102)
基板搬入・載置工程S102を説明する。基板処理装置200では基板載置台212を基板100の搬送位置(搬送ポジション)まで下降させる。続いて、ゲートバルブ205を開いて搬送空間203を移載室(図示せず)と連通させる。そして、この移載室からウエハ移載機(図示せず)を用いて基板100を搬送空間203に搬入し、リフトピン207上に基板100を載置する。
(基板移動工程S104)
基板移動工程S104を説明する。チャンバ202内に基板100を搬入したら、ウエハ移載機をチャンバ202の外へ退避させ、ゲートバルブ205を閉じてチャンバ202内を密閉する。その後、基板載置台212を基板処理ポジションまで移動する。リフトピン107上に載置された基板100は、基板載置台212の上昇と共に、基板載置面211に載置される。
このとき、ヒータ213によって、基板100の表面が所定の温度となるよう加熱される。基板100を載置した際の温度は、脱ガス106が発生する温度であり、例えば80℃以上である。この際、ヒータ213の温度は、温度センサにより検出された温度情報に基づいてコントローラ280が制御値を抽出し、温度制御部220によってヒータ213への通電具合を制御することによって調整される。
基板100が処理空間201に搬入されたらバルブ266を閉とする。これにより、搬送空間203とTMP265の間が遮断され、TMP265による搬送空間203の排気が終了する。一方、バルブ275を開き、処理空間201とAPC276の間を連通させる。APC276は、排気管262のコンダクタンスを調整することで、DP267による処理空間201の排気流量を制御し、処理空間201を所定の圧力(例えば10−5〜10−1Paの高真空)に維持する。
(保護膜形成工程S106)
続いて保護膜形成工程S106を説明する。ここでは、図3に記載の保護膜107を形成する。基板100が基板載置面211に載置され、所定の温度に加熱されたら、ガス供給系から処理空間201に、処理ガスとしてのHCDガスを供給する。なお、ここでいう所定の温度とは、少なくともポリイミド膜105から脱ガス106が発生する温度である。例えば80℃である。
供給されたHCDガスはポリイミド膜105から発生した脱ガス106と反応し、ポリイミド膜105上に保護膜107を形成する。
なお、供給されたガスと反応する脱ガスはパッド103から発生しないので、パッド103上に保護膜107は形成されない。また、パッド103上に供給されたHCDガスはこの後の真空引き処理等で除去される。したがって、パッド103と後に形成されるシード膜108との間の電通を阻害することがない。
このようにして、パッド103上に保護膜を形成することなく、ポリイミド膜105上に選択的に保護膜107を形成することができる。
(基板搬出工程S108)
保護膜形成工程S106が終了したら、基板搬出工程S108を実施する。基板搬出工程S108では、基板搬入・載置工程S102と逆の手順を行い、基板100を搬出する。
以上のように保護膜107を形成することで、シード膜108を形成する工程においてもポリイミド膜105を劣化させることが無い。
(第2の実施形態)
続いて図9から図12を用いて第2の実施形態を説明する。
図9は第2の実施形態における処理フローを示す。第2の実施形態での処理フローでは、第1の実施例における基板移動工程S104、保護膜形成工程S106が異なる。本実施形態においては、基板移動工程をS204とし、保護膜形成工程をS206として説明する。他の工程、装置構成は第1の実施形態と同様であるので説明を省略する。
(基板移動工程S204)
基板移動工程S204を説明する。図10(a)のようにチャンバ202内に基板100を搬入したら、ウエハ移載機をチャンバ202の外へ退避させ、ゲートバルブ205を閉じてチャンバ202内を密閉する。その後、サセプタ昇降部218が基板載置台212を図10(b)に記載の基板処理ポジションまで移動する。それと並行して、図10(b)に記載のように、基板100が、基板100と基板載置面211が所定距離離れたポジションP1に位置するよう、リフトピン昇降部219がリフトピン207を上昇させる。ポジションP1では、基板100と基板載置面211との間の距離を第一の距離で離間させる。このとき、後述するように、基板100の温度は脱ガスが発生しない程度の第一の温度に加熱される。
(保護膜形成工程S206)
続いて保護膜形成工程S206を説明する。ここでは第一温度処理工程S2062、第二温度処理工程S2064を行う。まずその理由について説明する。
例えば第一の実施形態のように、基板100が、脱ガス106が発生する温度まで加熱した状態で処理ガスを供給した場合、処理空間201にて脱ガス106と処理ガスとが反応する。この場合、処理空間201にて膜となる固形物が発生し、それが基板100上に降り注ぐ。降り注いだ固形物はパッド103上にも堆積される。パッド103からは脱ガス106が発生しないので、保護膜はパッド103上に形成されず、ポリイミド膜105上に選択的に形成される。
しかしながら、固形物の多くはポリイミド膜105上で形成されるものの、空間201中の雰囲気は拡散するため、ポリイミド膜105上で形成された固形物がパッド103上に付着される恐れがある。
パッド103上に付着した固形物は、後に形成するシード膜108との電通を阻害することが考えられる。そこで本実施形態においては、パッド103上に保護膜を形成しないようにする。
(第一温度処理工程S2062)
第一温度処理工程S2062を説明する。基板100のポジションP1に維持するとともに、処理ガスを処理空間201に供給する。このとき、基板100の温度は脱ガスが発生しない程度の第一の温度に維持される。例えば、25℃(室温)に維持される。基板100の温度は、基板載置面211と基板100との距離および加熱時間で調整する。
脱ガスが発生しない温度であるので、第1の実施形態とは異なり処理空間201に脱ガスが存在しない。したがって、基板100の上方で処理ガスが反応することがない。処理ガスは膜となる固形物にならずに、直接基板100に付着し、図11に記載のように前駆体111が形成される。なお、前駆体111は基板100に固着しない程度の流動的な膜であり、真空引き処理等により除去が容易である。
処理ガスを供給して所定時間が経過したら、処理ガスの供給を停止する。この所定時間とは、例えば基板100が、脱ガスが発生する温度に到達する前の時間である。
(第二温度処理工程S2064)
第一温度処理工程S2062の後、リフトピン207を下降させ、基板載置面211と基板100との距離を第一の距離より短い第二の距離である第二のポジションP2とする。例えば、図10(c)のように基板100を基板載置面211に載置する。あるいは、基板載置面211から所定距離、離間させた状態とする。基板100はヒータ213に近づくため、第一温度処理工程S2062よりも高い第二の温度となる。第二の温度として、基板100はポリイミド膜105から脱ガス106が発生する程度の温度である80℃に調整される。
前駆体111が付着した状態の基板100はヒータ213によって加熱されるが、このとき脱ガス106が発生する。発生した脱ガスは、前駆体111と反応し、図12に記載のようにポリイミド膜105上の前駆体111を保護膜112に変質させる。
バッド103上の前駆体111は、この後の真空引き処理等で除去されるため、パッド103と後に形成されるシード膜108との間の電通を阻害することがない。
このようにすることで、より確実にパッド103上に保護膜107を形成することなく、ポリイミド膜105上に選択的に保護膜107を形成することができる。
なお、本工程においては不活性ガス供給量を増加させて第一温度処理工程よりも高い圧力としても良い。高圧とすることで反応を促進させると共に、前駆体111への脱ガス成分の浸透を助けることで、緻密な膜を均一に形成することができる。したがって、スパッタリング処理の影響をより少なくすることができる。
(第3の実施形態)
続いて図13を用いて第3の実施形態を説明する。
図13は図5に記載の構成に対して、更にマイクロ波供給部240を追加した図である。なお、図5と同様の番号については同様の構成であるため、説明を省略する。
(マイクロ波供給部)
マイクロ波供給部240を説明する。マイクロ波供給部240はマイクロ波供給源241と導波管242で構成される。導波管242は、上流側でマイクロ波供給源242に接続され、下流側で上部容器202aに接続される。マイクロ波供給源241から発せられたマイクロ波は基板100に照射されるよう構成される。
(保護膜形成工程S206)
続いて、マイクロ波供給部240を用いた保護膜形成工程S206について説明する。ここでは、図3に記載の保護膜107を形成する。基板100が基板載置面に載置されたら、マイクロ波供給部240から基板100にマイクロ波を照射する。
マイクロ波は基板100内の分子を振動させ、脱ガスが発生する程度に基板100を加熱させる。所定の温度に加熱されたら、ガス供給系からチャンバ202に、処理ガスとしてのHCDガスを供給する。なお、ここでいう所定の温度とは、少なくともポリイミド膜105から脱ガス106が発生する温度である。例えば80℃程度である。
供給されたHCDガスはポリイミド膜105から発生した脱ガス106と反応し、ポリイミド膜105上に保護膜107を形成する。
(その他の実施形態)
上記実施形態においては塩素含有ガスとしてHCDガスを用いて説明したが、それに限るものではなく、アセチレン(C)ガスやエチレン(C)ガス等を用いてもよい。
また、処理ガスとしてシリコン含有ガスを用いた例を説明したが、耐スパッタ性の性質を有する膜を形成可能なガスであればよく、例えばTMA(トリメチルアルミニウム)を用いて、保護膜としてのAlO膜を形成してもよい。
また、導電膜として電極パッドを例に説明したが、それに限るものではない。例えば、ポリシリコンや金属で構成される電極であってもよい。
また、パッド103上に保護膜を形成しないとしたが、それに限るものではなく、例えばシード膜108との電通を阻害しない程度の厚みであれば、パッド103上に保護膜を形成してもよい。
100・・・基板
103・・・パッド
107、112・・・保護膜
200・・・基板処理装置
201・・・処理空間
207・・・リフトピン
212・・・基板載置台
213・・・ヒータ





Claims (7)

  1. 導電膜と、前記導電膜を露出するように前記導電膜の外周に形成された絶縁膜とを有する基板を処理室に搬入する搬入工程と、
    前記絶縁膜からの脱ガスと反応する成分を有する処理ガスを前記処理室に供給し、前記脱ガスと前記処理ガスとを反応させて、前記絶縁膜上に選択的に保護膜を形成する保護膜形成工程と
    を有する半導体装置の製造方法。
  2. 前記保護膜形成工程では、
    前記基板を第一の温度に維持した状態で前記処理室に前記処理ガスを供給して前記基板上に前記成分を含む前駆体を堆積させ、その後前記基板を前記第一の温度よりも高い第二の温度に維持して前記前駆体と前記絶縁膜から発生する脱ガスとを反応させ、前記保護膜を形成する
    請求項1記載の半導体装置の製造方法。
  3. 前記処理室には、前記基板を載置する載置面を有する基板載置台と、前記基板と前記載置面との距離を設定可能な昇降部とが設けられ、
    前記昇降部は、前記第一の温度に維持する際には前記基板と前記載置面が第一の距離となるよう第一のポジションに設定し、前記第二の温度に維持する際には前記基板と前記載置面が、前記第一の距離よりも短い第二の距離となるよう第二のポジションに設定する請求項2に記載の半導体装置の製造方法。
  4. 処理室には、マイクロ波供給部が設けられ、
    前記保護膜形成工程では、前記処理室にマイクロ波を供給して前記保護膜を形成する請求項1に記載の半導体装置の製造方法。
  5. 前記成分はハロゲン成分である請求項1から4のうち、いずれか一項に記載の半導体装置の製造方法。
  6. 導電膜と、前記導電膜を露出するように前記導電膜の外周に形成された絶縁膜とを有する基板を載置する基板載置台を有する処理室と、
    前記絶縁膜から脱ガスが発生する温度に加熱可能な加熱部と、
    前記脱ガスと反応する成分を有する処理ガスを前記処理室に供給し前記脱ガスと前記処理ガスとを反応させて、前記絶縁膜上に選択的に保護膜を形成させるガス供給部と、
    を有する基板処理装置。
  7. 導電膜と、前記導電膜を露出するように前記導電膜の外周に形成された絶縁膜とを有する基板を処理室に搬入する手順と、
    前記絶縁膜からの脱ガスと反応する成分を有する処理ガスを前記処理室に供給し、前記脱ガスと前記処理ガスとを反応させて、前記絶縁膜上に選択的に保護膜を形成する手順とを
    コンピュータによって基板処理装置に実行させるプログラム。

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6960953B2 (ja) * 2019-03-20 2021-11-05 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム
US10957664B2 (en) * 2019-05-29 2021-03-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
JP2021009980A (ja) * 2019-07-03 2021-01-28 株式会社Kokusai Electric 基板処理装置、半導体装置の製造方法およびプログラム
JP7273086B2 (ja) * 2021-03-24 2023-05-12 株式会社Kokusai Electric 半導体装置の製造方法、プログラム及び基板処理装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2697315B2 (ja) * 1991-01-23 1998-01-14 日本電気株式会社 フッ素含有シリコン酸化膜の形成方法
JPH0750323A (ja) 1993-06-01 1995-02-21 Yotaro Hatamura プローブ顕微鏡装置のカンチレバーの製造方法
JPH08116071A (ja) 1994-10-14 1996-05-07 Nippondenso Co Ltd 半導体力学センサの製造方法
JPH1064908A (ja) * 1996-08-13 1998-03-06 Sony Corp 半導体装置の配線形成方法及びスパッタ装置
JPH10223624A (ja) * 1997-02-06 1998-08-21 Nec Yamagata Ltd 半導体装置の製造方法
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
JP4592989B2 (ja) * 2001-03-26 2010-12-08 株式会社半導体エネルギー研究所 発光装置の作製方法
KR100715254B1 (ko) * 2001-07-27 2007-05-07 삼성전자주식회사 애싱 방법
US20030224619A1 (en) * 2002-06-04 2003-12-04 Yoshi Ono Method for low temperature oxidation of silicon
JP4473824B2 (ja) * 2005-01-21 2010-06-02 株式会社東芝 半導体装置の製造方法
JP2007281114A (ja) * 2006-04-05 2007-10-25 Sony Corp 半導体装置の製造方法および半導体装置
JP2010147267A (ja) * 2008-12-19 2010-07-01 Renesas Technology Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP2010186916A (ja) * 2009-02-13 2010-08-26 Renesas Electronics Corp 半導体装置の製造方法
US8587119B2 (en) * 2010-04-16 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive feature for semiconductor substrate and method of manufacture
JP2012216452A (ja) * 2011-04-01 2012-11-08 Hitachi High-Technologies Corp 光半導体装置およびその製造方法
US8603910B2 (en) * 2012-01-13 2013-12-10 Infineon Technologies Ag Method of processing a contact pad
JP6125279B2 (ja) * 2013-03-05 2017-05-10 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
KR102106885B1 (ko) * 2013-03-15 2020-05-06 삼성전자 주식회사 실리콘 산화막 증착용 전구체 조성물 및 상기 전구체 조성물을 이용한 반도체 소자 제조 방법
JP2016021524A (ja) * 2014-07-15 2016-02-04 東京エレクトロン株式会社 プラズマ処理装置
US20160049293A1 (en) * 2014-08-14 2016-02-18 Air Products And Chemicals, Inc. Method and composition for providing pore sealing layer on porous low dielectric constant films

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