JPH08116071A - 半導体力学センサの製造方法 - Google Patents
半導体力学センサの製造方法Info
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- JPH08116071A JPH08116071A JP24948594A JP24948594A JPH08116071A JP H08116071 A JPH08116071 A JP H08116071A JP 24948594 A JP24948594 A JP 24948594A JP 24948594 A JP24948594 A JP 24948594A JP H08116071 A JPH08116071 A JP H08116071A
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- plasma ashing
- mask material
- silicon
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Abstract
(57)【要約】
【目的】 ドライエッチングを用いた半導体力学センサ
の製造において、センサ特性の変化を起こさないように
する。 【構成】 図３（ａ）に示すドライエッチング工程にお
いてマスク材として用いたＰＩＱ膜１６を、図３（ｃ）
に示す工程において、酸素プラズマアッシングにより除
去する。この酸素プラズマアッシング時にチャンバ内の
温度を、低温アニールのための温度（例えば３５０°
Ｃ）に設定し、センサ特性の変動を起こさないようにす
る。
の製造において、センサ特性の変化を起こさないように
する。 【構成】 図３（ａ）に示すドライエッチング工程にお
いてマスク材として用いたＰＩＱ膜１６を、図３（ｃ）
に示す工程において、酸素プラズマアッシングにより除
去する。この酸素プラズマアッシング時にチャンバ内の
温度を、低温アニールのための温度（例えば３５０°
Ｃ）に設定し、センサ特性の変動を起こさないようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体加速度センサ又
は半導体圧力センサ等の半導体力学センサの製造方法に
関する。
は半導体圧力センサ等の半導体力学センサの製造方法に
関する。
【０００２】
【従来の技術】従来、この種の半導体力学センサの製造
方法として、特開平６ー９７４６５号公報に示されるも
のがある。このものにおいては、シリコン半導体基板の
一方の表面にピエゾ抵抗領域（歪検出領域）を形成する
とともに、その表面にシリコン酸化膜を形成し、このシ
リコン酸化膜を選択開口してピエゾ抵抗領域と電気的に
接続するアルミ配線を形成し、この後、シリコン半導体
基板を下部および上部からエッチングして歪み変位部を
形成する。この歪み変位部を形成するための上部エッチ
ングにおいては、シリコン半導体基板の一方の表面に、
ドライエッチング時のシリコンのマスク材としてＰＩＱ
膜を形成するとともにこのＰＩＱ膜を選択開口して、ド
ライエッチングするようにしている。このようなドライ
エッチングを用いるのは、歪み変位部を高精度に形成
し、かつ歪み変位部の薄肉部の破壊を防止するためであ
る。
方法として、特開平６ー９７４６５号公報に示されるも
のがある。このものにおいては、シリコン半導体基板の
一方の表面にピエゾ抵抗領域（歪検出領域）を形成する
とともに、その表面にシリコン酸化膜を形成し、このシ
リコン酸化膜を選択開口してピエゾ抵抗領域と電気的に
接続するアルミ配線を形成し、この後、シリコン半導体
基板を下部および上部からエッチングして歪み変位部を
形成する。この歪み変位部を形成するための上部エッチ
ングにおいては、シリコン半導体基板の一方の表面に、
ドライエッチング時のシリコンのマスク材としてＰＩＱ
膜を形成するとともにこのＰＩＱ膜を選択開口して、ド
ライエッチングするようにしている。このようなドライ
エッチングを用いるのは、歪み変位部を高精度に形成
し、かつ歪み変位部の薄肉部の破壊を防止するためであ
る。
【０００３】さらに、このドライエッチング後に、室温
下でＰＩＱ膜を酸素プラズマアッシングにより除去する
ようにして、半導体力学センサを製造するようにしてい
る。
下でＰＩＱ膜を酸素プラズマアッシングにより除去する
ようにして、半導体力学センサを製造するようにしてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の製造方法により製造した半導体力学センサに
おいて、ピエゾ抵抗領域の抵抗値変化、すなわちセンサ
特性変化が生じるという問題があることが判明した。本
発明は上記問題に鑑みてなされたもので、ドライエッチ
ングを用いて半導体力学センサを製造する場合に、上記
センサ特性の変化を起こさないようにすることを目的と
する。
うな従来の製造方法により製造した半導体力学センサに
おいて、ピエゾ抵抗領域の抵抗値変化、すなわちセンサ
特性変化が生じるという問題があることが判明した。本
発明は上記問題に鑑みてなされたもので、ドライエッチ
ングを用いて半導体力学センサを製造する場合に、上記
センサ特性の変化を起こさないようにすることを目的と
する。
【０００５】
【課題を解決するための手段】本願発明者等は、上記セ
ンサ特性の変動を起こす原因について種々検討したとこ
ろ、ＰＩＱ膜を酸素プラズマアッシングにより除去した
時に、シリコン半導体基板とシリコン酸化膜界面（表面
準位）に電荷がトラップされ、これによりセンサ特性が
変動することを見いだした。
ンサ特性の変動を起こす原因について種々検討したとこ
ろ、ＰＩＱ膜を酸素プラズマアッシングにより除去した
時に、シリコン半導体基板とシリコン酸化膜界面（表面
準位）に電荷がトラップされ、これによりセンサ特性が
変動することを見いだした。
【０００６】本発明はこのような考察を基になされたも
ので、その特徴とするところは、請求項１に記載したよ
うに、シリコン半導体基板（１０）の一方の表面に歪検
出領域（１３ａ〜１３ｈ）を形成するとともに、その表
面にシリコン酸化膜（１７）を形成する工程と、この
後、前記シリコン半導体基板（１０）をエッチングして
歪み変位部（９、３ｂ）を形成する工程であって、この
工程は前記シリコン半導体基板の一方の表面にマスク材
（１６）を形成するとともにこのマスク材（１６）を選
択開口して、前記一方の表面側からドライエッチングす
る工程を含むものであり、さらに、このドライエッチン
グ後に、前記マスク材を酸素プラズマアッシングにより
除去する工程を有して、半導体力学センサを製造する方
法において、前記酸素プラズマアッシングを行う工程
は、酸素プラズマアッシングにより前記歪検出領域（１
３ａ〜１３ｈ）に与えるプラズマダメージを同時に回復
する温度下で行われることを特徴としている。
ので、その特徴とするところは、請求項１に記載したよ
うに、シリコン半導体基板（１０）の一方の表面に歪検
出領域（１３ａ〜１３ｈ）を形成するとともに、その表
面にシリコン酸化膜（１７）を形成する工程と、この
後、前記シリコン半導体基板（１０）をエッチングして
歪み変位部（９、３ｂ）を形成する工程であって、この
工程は前記シリコン半導体基板の一方の表面にマスク材
（１６）を形成するとともにこのマスク材（１６）を選
択開口して、前記一方の表面側からドライエッチングす
る工程を含むものであり、さらに、このドライエッチン
グ後に、前記マスク材を酸素プラズマアッシングにより
除去する工程を有して、半導体力学センサを製造する方
法において、前記酸素プラズマアッシングを行う工程
は、酸素プラズマアッシングにより前記歪検出領域（１
３ａ〜１３ｈ）に与えるプラズマダメージを同時に回復
する温度下で行われることを特徴としている。
【０００７】請求項２に記載の発明においては、シリコ
ン半導体基板（１０）の一方の表面に歪検出領域（１３
ａ〜１３ｈ）を形成するとともに、その表面にシリコン
酸化膜（１７）を形成し、このシリコン酸化膜（１７）
を選択開口して前記歪検出領域（１３ａ〜１３ｈ）と電
気的に接続するアルミ配線を形成する工程と、この後、
前記シリコン半導体基板（１０）をエッチングして歪み
変位部（９、３ｂ）を形成する工程であって、この工程
は前記シリコン半導体基板（１０）の一方の表面にマス
ク材（１６）を形成するとともにこのマスク材（１６）
を選択開口して、前記一方の表面側からドライエッチン
グする工程を含むものであり、さらに、このドライエッ
チング後に、前記マスク材（１６）を酸素プラズマアッ
シングにより除去する工程を有して、半導体力学センサ
を製造する方法において、前記酸素プラズマアッシング
を行う工程は、シリコンとアルミの共融温度より低い温
度下で行われ、前記酸素プラズマアッシングにより前記
歪検出領域（１３ａ〜１３ｈ）に与えるプラズマダメー
ジを同時に回復するものであることを特徴としている。
ン半導体基板（１０）の一方の表面に歪検出領域（１３
ａ〜１３ｈ）を形成するとともに、その表面にシリコン
酸化膜（１７）を形成し、このシリコン酸化膜（１７）
を選択開口して前記歪検出領域（１３ａ〜１３ｈ）と電
気的に接続するアルミ配線を形成する工程と、この後、
前記シリコン半導体基板（１０）をエッチングして歪み
変位部（９、３ｂ）を形成する工程であって、この工程
は前記シリコン半導体基板（１０）の一方の表面にマス
ク材（１６）を形成するとともにこのマスク材（１６）
を選択開口して、前記一方の表面側からドライエッチン
グする工程を含むものであり、さらに、このドライエッ
チング後に、前記マスク材（１６）を酸素プラズマアッ
シングにより除去する工程を有して、半導体力学センサ
を製造する方法において、前記酸素プラズマアッシング
を行う工程は、シリコンとアルミの共融温度より低い温
度下で行われ、前記酸素プラズマアッシングにより前記
歪検出領域（１３ａ〜１３ｈ）に与えるプラズマダメー
ジを同時に回復するものであることを特徴としている。
【０００８】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。
述する実施例記載の具体的手段との対応関係を示すもの
である。
【０００９】
【発明の作用効果】請求項１、２に記載の発明よれば、
ドライエッチングのために形成するマスク材を酸素プラ
ズマアッシングにより除去する工程において、酸素プラ
ズマアッシングにより歪検出領域に与えるプラズマダメ
ージを同時に回復する温度下で行うようにしているか
ら、酸素プラズマアッシングにより生じるセンサ特性の
変動を回避することができる。この場合、そのプラズマ
ダメージ回復処理を酸素プラズマアッシングと同時に行
うようにしているから、ダメージ回復のための別の工程
を設ける必要がない。
ドライエッチングのために形成するマスク材を酸素プラ
ズマアッシングにより除去する工程において、酸素プラ
ズマアッシングにより歪検出領域に与えるプラズマダメ
ージを同時に回復する温度下で行うようにしているか
ら、酸素プラズマアッシングにより生じるセンサ特性の
変動を回避することができる。この場合、そのプラズマ
ダメージ回復処理を酸素プラズマアッシングと同時に行
うようにしているから、ダメージ回復のための別の工程
を設ける必要がない。
【００１０】
【実施例】以下、本発明を図に示す実施例について説明
する。本実施例における半導体加速度センサの構成は、
特開平６ー９７４６５号公報の図１〜図４に示すものと
基本的に同じである。すなわち、半導体加速度センサは
図１に示されるような構成となっている。
する。本実施例における半導体加速度センサの構成は、
特開平６ー９７４６５号公報の図１〜図４に示すものと
基本的に同じである。すなわち、半導体加速度センサは
図１に示されるような構成となっている。
【００１１】図１において、パイレックスガラスよりな
る台座１と接合する肉厚の第１支持部３ａに、連結部３
ｃを介して第２支持部３ｂが連結され、第２支持部３ｂ
から肉薄起歪部５〜８を介して重り部９が両端支持され
ている。上部分離溝４ａ、４ｂ、４ｃ、４ｄと肉薄起歪
部５〜８の下方には、後述する下部分離溝が形成されて
おり、上部分離溝４ａ、４ｂ、４ｃ、４ｄと下部分離溝
とは連通して、シリコンチップ２を貫通する貫通溝を構
成している。
る台座１と接合する肉厚の第１支持部３ａに、連結部３
ｃを介して第２支持部３ｂが連結され、第２支持部３ｂ
から肉薄起歪部５〜８を介して重り部９が両端支持され
ている。上部分離溝４ａ、４ｂ、４ｃ、４ｄと肉薄起歪
部５〜８の下方には、後述する下部分離溝が形成されて
おり、上部分離溝４ａ、４ｂ、４ｃ、４ｄと下部分離溝
とは連通して、シリコンチップ２を貫通する貫通溝を構
成している。
【００１２】また、肉薄起歪部５〜８にはピエゾ抵抗領
域１３ａ〜１３ｈが形成されており、加速度により重り
部９および第２支持部３ｂが変位した時の肉薄起歪部５
〜８の歪を抵抗値変化として検出する。このピエゾ抵抗
領域１３ａ〜１３ｈは第１支持部３ａおよび第２支持部
３ｂに形成されたアルミ配線を介して加速度検出回路に
接続され、この加速度検出回路にて加速度が検出され
る。
域１３ａ〜１３ｈが形成されており、加速度により重り
部９および第２支持部３ｂが変位した時の肉薄起歪部５
〜８の歪を抵抗値変化として検出する。このピエゾ抵抗
領域１３ａ〜１３ｈは第１支持部３ａおよび第２支持部
３ｂに形成されたアルミ配線を介して加速度検出回路に
接続され、この加速度検出回路にて加速度が検出され
る。
【００１３】このような構成において、ピエゾ抵抗領域
１３ｈが形成される肉薄起歪部８と第２支持部３ｂの部
分の断面部分を代表としてその製造方法を説明する。図
２（ａ）において、面方位が（１００）のｐ型シリコン
基板１１上にｎ型のエピタキシャル層１２をもつウェハ
１０を用意し、ピエゾ抵抗領域１３ｈをｐ+拡散層と
し、電気化学エッチング時の電極コンタクトとして上部
分離溝をエッチングする予定領域の表面にｎ+ 拡散層１
４を形成する。
１３ｈが形成される肉薄起歪部８と第２支持部３ｂの部
分の断面部分を代表としてその製造方法を説明する。図
２（ａ）において、面方位が（１００）のｐ型シリコン
基板１１上にｎ型のエピタキシャル層１２をもつウェハ
１０を用意し、ピエゾ抵抗領域１３ｈをｐ+拡散層と
し、電気化学エッチング時の電極コンタクトとして上部
分離溝をエッチングする予定領域の表面にｎ+ 拡散層１
４を形成する。
【００１４】その後、エピタキシャル層１２上にシリコ
ン酸化膜１７を形成し、それを選択開口して、その上に
アルミ配線（図２（ａ）では図示されない）をｐ+ 拡散
層１３ｈの所定の位置にコンタクトさせ、その後、シリ
コン酸化膜などからなるパッシベーション絶縁膜を堆積
し、このパッシベーション絶縁膜を選択開口してアルミ
配線にワイヤボンディングするためのコンタクトホール
を形成し、その後、図２（ａ）に示される加速度検出領
域上のパッシベーション膜を除去する。
ン酸化膜１７を形成し、それを選択開口して、その上に
アルミ配線（図２（ａ）では図示されない）をｐ+ 拡散
層１３ｈの所定の位置にコンタクトさせ、その後、シリ
コン酸化膜などからなるパッシベーション絶縁膜を堆積
し、このパッシベーション絶縁膜を選択開口してアルミ
配線にワイヤボンディングするためのコンタクトホール
を形成し、その後、図２（ａ）に示される加速度検出領
域上のパッシベーション膜を除去する。
【００１５】また、ｎ+ 拡散層１４にコンタクトする通
電用アルミコンタクト部（図２（ａ）では図示されな
い）が設けられる。次に、ウェハ１０の裏面にプラズマ
窒化膜１５を形成するとともにレジスト膜を用いてプラ
ズマ窒化膜１５をホトパターニングする。次に、ウェハ
１０の表面にレジスト膜（ＰＩＱ膜）１６をスピニング
塗布し、ホトパターンニングして図２（ａ）に示すもの
が構成される。
電用アルミコンタクト部（図２（ａ）では図示されな
い）が設けられる。次に、ウェハ１０の裏面にプラズマ
窒化膜１５を形成するとともにレジスト膜を用いてプラ
ズマ窒化膜１５をホトパターニングする。次に、ウェハ
１０の表面にレジスト膜（ＰＩＱ膜）１６をスピニング
塗布し、ホトパターンニングして図２（ａ）に示すもの
が構成される。
【００１６】次に、図２（ｂ）に示すように、ウェハ１
０の表面をワックス２１で保護しつつアルミナからなる
支持板２２に接着し、エッチング液に浸漬し、電気化学
エッチングを行う。なお、支持板２２上には白金電極
（図２（ｂ）では図示されない）が延設されており、こ
の白金電極の先端をアルミコンタクト部に接触させ、ｎ
+ 拡散層１４を通じてエピタキシャル層１２及び基板１
１に通電し、上記電気化学エッチングを行い、これによ
り基板１１上に下部分離溝２３を形成する。
０の表面をワックス２１で保護しつつアルミナからなる
支持板２２に接着し、エッチング液に浸漬し、電気化学
エッチングを行う。なお、支持板２２上には白金電極
（図２（ｂ）では図示されない）が延設されており、こ
の白金電極の先端をアルミコンタクト部に接触させ、ｎ
+ 拡散層１４を通じてエピタキシャル層１２及び基板１
１に通電し、上記電気化学エッチングを行い、これによ
り基板１１上に下部分離溝２３を形成する。
【００１７】次に、図２（ｃ）に示すように、フッ酸に
より窒化膜１５を除去した後、支持板２２をホットプレ
ートに載せてワックス２１を軟化させて、ウェハ１０を
支持板２２より分離し、分離したウェハ１０を有機溶剤
中に浸漬し、ワックスを洗浄してウェハ１０を取り出
す。その後、ウェハ１０の裏面にレジスト３０を全面塗
布する。なお、このレジスト３０はホトパターンニング
を行わないため、レジストを流下させるだけでよく、ス
ピニング装置のように真空チャックする必要はない。
より窒化膜１５を除去した後、支持板２２をホットプレ
ートに載せてワックス２１を軟化させて、ウェハ１０を
支持板２２より分離し、分離したウェハ１０を有機溶剤
中に浸漬し、ワックスを洗浄してウェハ１０を取り出
す。その後、ウェハ１０の裏面にレジスト３０を全面塗
布する。なお、このレジスト３０はホトパターンニング
を行わないため、レジストを流下させるだけでよく、ス
ピニング装置のように真空チャックする必要はない。
【００１８】次に、図３（ａ）に示すように、レジスト
膜１６の開口からシリコン層１０をドライエッチングし
て上部分離溝４ｄを形成する。次に、図３（ｂ）に示す
ように、レジスト膜３０を有機溶剤にて除去して、上部
分離溝４ｄと下部分離溝２３とを連通させて、貫通溝を
形成する。次に、図３（ｃ）に示すように、レジスト膜
１６を酸素プラズマアッシングにより除去する。なお、
酸素プラズマアッシング時にチャンバ内の温度を、後述
する低温アニールのための温度（例えば３５０°Ｃ）に
することにより、センサ特性の変動を起こさせないよう
にする。
膜１６の開口からシリコン層１０をドライエッチングし
て上部分離溝４ｄを形成する。次に、図３（ｂ）に示す
ように、レジスト膜３０を有機溶剤にて除去して、上部
分離溝４ｄと下部分離溝２３とを連通させて、貫通溝を
形成する。次に、図３（ｃ）に示すように、レジスト膜
１６を酸素プラズマアッシングにより除去する。なお、
酸素プラズマアッシング時にチャンバ内の温度を、後述
する低温アニールのための温度（例えば３５０°Ｃ）に
することにより、センサ特性の変動を起こさせないよう
にする。
【００１９】最後にダイシングしてチップ化する。ここ
で、図３（ａ）に示すドライエッチング工程において、
レジスト膜１６はマスク材として不可欠なものであり、
ドライエッチング後はそのレジスト膜１６を除去する
が、このレジスト膜１６を、従来技術のように室温下で
酸素プラズマアッシングにより除去すると、図４に示す
ようにセンサ特性（例えば拡散抵抗値）が変動する。す
なわち、酸素プラズマアッシング時に、シリコン基板１
２ー酸化シリコン膜１７界面（表面準位）に電荷がトラ
ップされ、このトラップされた電荷によるピエゾ抵抗領
域１３ａ〜１３ｈへのプラズマダメージにて、図４に示
すようにピエゾ抵抗領域１３ａ〜１３ｈの抵抗値が変動
する。
で、図３（ａ）に示すドライエッチング工程において、
レジスト膜１６はマスク材として不可欠なものであり、
ドライエッチング後はそのレジスト膜１６を除去する
が、このレジスト膜１６を、従来技術のように室温下で
酸素プラズマアッシングにより除去すると、図４に示す
ようにセンサ特性（例えば拡散抵抗値）が変動する。す
なわち、酸素プラズマアッシング時に、シリコン基板１
２ー酸化シリコン膜１７界面（表面準位）に電荷がトラ
ップされ、このトラップされた電荷によるピエゾ抵抗領
域１３ａ〜１３ｈへのプラズマダメージにて、図４に示
すようにピエゾ抵抗領域１３ａ〜１３ｈの抵抗値が変動
する。
【００２０】本願発明者等は、この酸素プラズマアッシ
ング時に、同チャンバ内の温度を変化させていったとこ
ろ、図５に示すような結果を得た。この図５から明らか
なように、低温アニールすることにより、プラズマダメ
ージによる特性変動が生じても、同時に特性回復を行う
ことができる。すなわち、界面にトラップされた電荷が
低温アニールにより取り除かれる。
ング時に、同チャンバ内の温度を変化させていったとこ
ろ、図５に示すような結果を得た。この図５から明らか
なように、低温アニールすることにより、プラズマダメ
ージによる特性変動が生じても、同時に特性回復を行う
ことができる。すなわち、界面にトラップされた電荷が
低温アニールにより取り除かれる。
【００２１】従って、本実施例においては、上記の結果
を基に、酸素プラズマアッシング時に、同チャンバ内の
温度を、プラズマダメージを同時にアニールできる温度
（例えば３５０°Ｃ）に設定し、プラズマダメージによ
る特性変動が生じても、同時に特性回復を行えるように
している。通常、プラズマダメージに対するアニール処
理は、別工程で行われるものであるが、本実施例におい
ては、酸素プラズマアッシングと同時にアニール処理し
ているため、アニールのための別工程を必要としない。
を基に、酸素プラズマアッシング時に、同チャンバ内の
温度を、プラズマダメージを同時にアニールできる温度
（例えば３５０°Ｃ）に設定し、プラズマダメージによ
る特性変動が生じても、同時に特性回復を行えるように
している。通常、プラズマダメージに対するアニール処
理は、別工程で行われるものであるが、本実施例におい
ては、酸素プラズマアッシングと同時にアニール処理し
ているため、アニールのための別工程を必要としない。
【００２２】また、通常のアニール温度は６００〜９０
０°Ｃであるが、本実施例においては、上記アニール処
理の前にアルミ配線が形成されているため、そのような
高温であるとシリコンとアルミの共融温度である５７７
°Ｃ以上になってしまう。従って、それより低い温度で
の低温アニールとしている。なお、低温アニール時の温
度を設定する方法としては、例えば加熱する方法として
ホットプレートを用いたり、プラズマの輻射熱や予熱な
どを用いることができる。
０°Ｃであるが、本実施例においては、上記アニール処
理の前にアルミ配線が形成されているため、そのような
高温であるとシリコンとアルミの共融温度である５７７
°Ｃ以上になってしまう。従って、それより低い温度で
の低温アニールとしている。なお、低温アニール時の温
度を設定する方法としては、例えば加熱する方法として
ホットプレートを用いたり、プラズマの輻射熱や予熱な
どを用いることができる。
【図１】本発明の一実施例における半導体加速度センサ
の斜視図である。
の斜視図である。
【図２】（ａ）〜（ｃ）は、図１のセンサの製造工程を
示すもので、分離溝を形成する前の工程を示すものであ
る。
示すもので、分離溝を形成する前の工程を示すものであ
る。
【図３】（ａ）〜（ｃ）は、図２の製造工程に続く工程
を示すものである。
を示すものである。
【図４】ドライエッチング後の酸素プラズマアッシング
によりセンサ特性が変動することを示す特性図である。
によりセンサ特性が変動することを示す特性図である。
【図５】低温アニールにてセンサ特性が回復することを
示す特性図である。
示す特性図である。
３ａ、３ｂ……第１、第２支持部、５ａ〜５ｄ……肉薄
起歪部、９……重り部、１０……ウェハ（シリコン半導
体）、１３ａ〜１３ｈ……ピエゾ抵抗領域、１６……マ
スク材（ＰＩＱ膜）、１７……シリコン酸化膜。
起歪部、９……重り部、１０……ウェハ（シリコン半導
体）、１３ａ〜１３ｈ……ピエゾ抵抗領域、１６……マ
スク材（ＰＩＱ膜）、１７……シリコン酸化膜。
Claims (2)
- 【請求項１】 シリコン半導体基板の一方の表面に歪検
出領域を形成するとともに、その表面にシリコン酸化膜
を形成する工程と、 この後、前記シリコン半導体基板をエッチングして歪み
変位部を形成する工程であって、この工程は前記シリコ
ン半導体基板の一方の表面にマスク材を形成するととも
にこのマスク材を選択開口して、前記一方の表面側から
ドライエッチングする工程を含むものであり、 さらに、このドライエッチング後に、前記マスク材を酸
素プラズマアッシングにより除去する工程を有して、半
導体力学センサを製造する方法において、 前記酸素プラズマアッシングを行う工程は、酸素プラズ
マアッシングにより前記歪検出領域に与えるプラズマダ
メージを同時に回復する温度下で行われることを特徴と
する半導体力学センサの製造方法。 - 【請求項２】 シリコン半導体基板の一方の表面に歪検
出領域を形成するとともに、その表面にシリコン酸化膜
を形成し、このシリコン酸化膜を選択開口して前記歪検
出領域と電気的に接続するアルミ配線を形成する工程
と、 この後、前記シリコン半導体基板をエッチングして歪み
変位部を形成する工程であって、この工程は前記シリコ
ン半導体基板の一方の表面にマスク材を形成するととも
にこのマスク材を選択開口して、前記一方の表面側から
ドライエッチングする工程を含むものであり、 さらに、このドライエッチング後に、前記マスク材を酸
素プラズマアッシングにより除去する工程を有して、半
導体力学センサを製造する方法において、 前記酸素プラズマアッシングを行う工程は、シリコンと
アルミの共融温度より低い温度下で行われ、前記酸素プ
ラズマアッシングにより前記歪検出領域に与えるプラズ
マダメージを同時に回復するものであることを特徴とす
る半導体力学センサの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24948594A JPH08116071A (ja) | 1994-10-14 | 1994-10-14 | 半導体力学センサの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24948594A JPH08116071A (ja) | 1994-10-14 | 1994-10-14 | 半導体力学センサの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08116071A true JPH08116071A (ja) | 1996-05-07 |
Family
ID=17193677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24948594A Pending JPH08116071A (ja) | 1994-10-14 | 1994-10-14 | 半導体力学センサの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08116071A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10340237B2 (en) | 2017-09-11 | 2019-07-02 | Kokusai Electric Corporation | Method of manufacturing semiconductor device |
-
1994
- 1994-10-14 JP JP24948594A patent/JPH08116071A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10340237B2 (en) | 2017-09-11 | 2019-07-02 | Kokusai Electric Corporation | Method of manufacturing semiconductor device |
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