KR102163187B1 - 반도체 장치의 제조 방법 및 이를 구현하기 위한 컴퓨팅 시스템 - Google Patents
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Abstract
반도체 장치의 제조 방법 및 이를 구현하기 위한 컴퓨팅 시스템이 제공된다. 반도체 장치의 제조 방법은, 반도체 장치의 제조 방법은, 대상층을 형성하고, 대상층에 제1 영역을 노출시키기 위한 제1 마스크를 형성하고, 제1 마스크를 형성한 후, 대상층 상에 제1 영역으로부터 제1 방향으로 이격된 제2 영역을 노출시키기 위한 제2 마스크를 형성하고, 제2 마스크를 형성한 후, 노출된 제1 영역 에, 제1 영역을 상기 제1 방향과 교차하는 제2 방향으로 이격된 제1 서브 영역과 제2 서브 영역으로 분리하기 위한 제3 마스크를 형성하고, 제1 내지 제3 마스크를 이용하여 대상층 내에 제1 및 제2 서브 영역과 제2 영역이 정의되도록 대상층을 식각하는 것을 포함한다.
Description
본 발명은 반도체 장치의 제조 방법 및 이를 구현하기 위한 컴퓨팅 시스템에 관한 것이다.
반도체 소자가 고집적화되면서 반도체 소자의 크기도 급격하게 감소되고 있다. 따라서, 반도체 소자를 구성하는 미세 패턴들을 형성하는 공정 마진이 감소되었다. 반도체 소자를 제조함에 있어서, 금속 배선을 포함한 각종 패턴들은 예를 들어, 포토리소그래피(Photolithography) 공정을 통해 형성하고 있다.
이러한 포토리소그래피 공정은 식각 대상층 상에 포토레지스트를 도포하는 도포(Coating) 공정과, 도포된 포토레지스트의 소정 부분에 광을 조사하는 노광(Exposure) 공정 및 노광된 포토레지스트 부분을 제거하는 현상(Develop) 공정으로 구성된다. 최종적으로 얻어진 포토레지스트 패턴을 이용해서 식각 대상층을 식각함으로써 원하는 패턴을 형성하게 된다.
그런데, 최근에는 반도체 소자가 고집적화되면서 미세 패턴을 형성하는 기술이 매우 중요하게 되었다. 하지만 현재 포토리소그래피 장비로 구현할 수 있는 포토레지스트의 임계 치수(Critical Dimension; CD)가 일정 범위로 제한됨에 따라 패턴 형성 공정에 어려움이 커지고 있다. 이러한 상황에서 일정 범위 이하의 선폭을 갖는 패턴을 형성하기 위해 더블 패터닝 리소그래피(double patterning lithography)가 제안되었다.
하지만, 이러한 더블 패터닝 리소그래피를 사용하더라도 패터닝이 쉽지 않은 패턴들이 존재하기 때문에, 이러한 패턴들을 신뢰성 있게 형성할 수 있는 방법에 대해 연구가 활발히 진행 중에 있다.
본 발명이 해결하고자 하는 기술적 과제는 신뢰성 있게 패턴을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 상기 제조 방법을 구현할 수 있는 컴퓨팅 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 대상층을 형성하고, 대상층에 제1 영역을 노출시키기 위한 제1 마스크를 형성하고, 제1 마스크를 형성한 후, 대상층 상에 제1 영역으로부터 제1 방향으로 이격된 제2 영역을 노출시키기 위한 제2 마스크를 형성하고, 제2 마스크를 형성한 후, 노출된 제1 영역 에, 제1 영역을 상기 제1 방향과 교차하는 제2 방향으로 이격된 제1 서브 영역과 제2 서브 영역으로 분리하기 위한 제3 마스크를 형성하고, 제1 내지 제3 마스크를 이용하여 대상층 내에 제1 및 제2 서브 영역과 제2 영역이 정의되도록 대상층을 식각하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 대상층은 산화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 마스크를 형성하는 것은, 상기 대상층 상에, 순차적으로 제1 유기막, 산화막, 및 하드 마스크막을 형성하고, 상기 산화막을 식각 정지막으로 이용하여 상기 하드 마스크막을 패터닝하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막은, 상기 대상층과 동일한 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 하드 마스크막을 패터닝하는 것은, 상기 하드 마스크막 상에 순차적으로 제2 유기막과, 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴을 이용하여, 상기 산화막이 노출될 때까지, 상기 제2 유기막과 상기 하드 마스크막을 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 마스크를 형성하는 것은, 상기 산화막 상에 제2 유기막과, 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴을 마스크로 이용하고, 상기 산화막을 식각 정지막으로 이용하여, 상기 제2 유기막을 패터닝하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 대상층 내에 상기 제1 및 제2 서브 영역이 정의되도록 대상층을 식각하는 것은, 상기 제1 및 제3 마스크로 상기 산화막과 제1 유기막을 식각하여 상기 대상층을 노출시키고, 상기 노출된 대상층과 상기 산화막을 함께 식각하는 것을 포함하는 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 제1 유기막을 애싱(ashing)하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 대상층을 형성하는 것은, 액티브 패턴을 형성하고, 상기 액티브 패턴 상에 상기 대상층을 형성하는 것을 포함하고, 상기 반도체 장치의 제조 방법은, 상기 대상층 내에 정의된 상기 제1 및 제2 서브 영역과 상기 제2 영역에, 상기 액티브 패턴과 접속되는 도전층을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브 패턴은 상기 제1 방향으로 연장되어 형성된 액티브 핀(active fin)을 포함하고, 상기 대상층을 형성하는 것은, 상기 액티브 핀 상에 상기 제2 방향으로 연장된 게이트 전극을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 대상층 내에 정의된 상기 제1 및 제2 서브 영역과 상기 제2 영역에 도전층을 형성하는 것을 더 포함하고, 상기 대상층을 형성하는 것은, 액티브 패턴을 형성하고, 상기 액티브 패턴 상에 상기 도전층과 접속하는 실리사이드 컨택을 형성하고, 상기 실리사이드 컨택 상에 상기 대상층을 형성하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 더블 패터닝 리소그래피(double patterning lithography)를 이용하여 형성되는 제1 및 제2 패턴이 정의된 레이아웃 디자인을 제공받되, 상기 제1 패턴은, 제1 서브 패턴과, 상기 제1 서브 패턴으로부터 제1 간격만큼 이격된 제2 서브 패턴을 포함하고, 상기 제1 및 제2 서브 패턴으로 정의된 영역 및 상기 제1 및 제2 서브 패턴의 사이 영역을노출시키기 위한 제1 마스크를 생성하고, 상기 제2 패턴으로 정의된 영역을 노출시키기 위한 제2 마스크를 생성하고, 상기 제1 마스크가 노출시킨 영역을 상기 제1 및 제2 서브 패턴으로 정의된 영역으로 분리시키기 위한 제3 마스크를 생성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 레이아웃 디자인에서, 상기 제1 패턴으로 정의된 영역과 제2 패턴으로 정의된 영역은 제1 방향으로 이격되어 배치되고, 상기 제1 서브 패턴으로 정의된 영역과 제2 서브 패턴으로 정의된 영역은 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 패턴으로 정의된 영역에는, 액티브 패턴 상에 배치되는 제1 액티브 컨택 패턴이 형성되고, 상기 제2 패턴으로 정의된 영역에는, 상기 액티브 패턴 상에 배치되는 제2 액티브 컨택 패턴이 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 패턴은, 제3 서브 패턴과, 상기 제3 서브 패턴으로부터 상기 제1 간격 보다 큰 제2 간격만큼 이격된 제4 서브 패턴을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 간격은 미리 정한 임계값 이하이고, 상기 제2 간격은 상기 미리 정한 임계값 이상일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 컴퓨팅 시스템은, 프로세서; 및 레이아웃 디자인을 제공받고, 상기 프로세서를 이용하여 상기 레이아웃 디자인에 포함된 패턴을 형성하기 위한 마스크를 생성하는 마스크 생성 모듈이 포함된 저장부를 포함하되, 상기 레이아웃 디자인은, 더블 패터닝 리소그래피(double patterning lithography)를 이용하여 형성되는 제1 및 제2 패턴을 포함하고, 상기 제1 패턴은, 제1 서브 패턴과, 상기 제1 서브 패턴으로부터 제1 간격만큼 이격된 제2 서브 패턴을 포함하고, 상기 마스크 생성 모듈은, 상기 제1 및 제2 서브 패턴으로 정의된 영역과 상기 제1 및 2 서브 패턴의 사이 영역을 노출시키기 위한 제1 마스크를 생성하고, 상기 제2 패턴으로 정의된 영역을 노출시키기 위한 제2 마스크를 생성하고, 상기 제1 마스크가 노출시킨 영역을 상기 제1 및 제2 서브 패턴으로 정의된 영역으로 분리시키기 위한 제3 마스크를 생성한다.
본 발명의 몇몇 실시예에서, 상기 레이아웃 디자인에서, 상기 제1 패턴과 제2 패턴은 제1 방향으로 이격되어 배치되고, 상기 제1 서브 패턴과 제2 서브 패턴은 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 패턴에는, 액티브 패턴 상에 배치되는 제1 액티브 컨택 패턴이 형성되고, 상기 제2 패턴에는, 상기 액티브 패턴 상에 배치되는 제2 액티브 컨택 패턴이 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 패턴은, 제3 서브 패턴과, 상기 제3 서브 패턴으로부터 상기 제1 간격 보다 큰 제2 간격만큼 이격된 제4 서브 패턴을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법의 순서도이다.
도 3은 레이아웃 디자인의 일 예를 도시한 도면이다.
도 4는 도 1의 마스크 생성 모듈이 생성하는 마스크의 일 예이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법의 순서도이다.
도 6 내지 도 17c는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18 및 도 19는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 21은 도 20에 도시된 반도체 장치의 레이아웃도이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법의 순서도이다.
도 3은 레이아웃 디자인의 일 예를 도시한 도면이다.
도 4는 도 1의 마스크 생성 모듈이 생성하는 마스크의 일 예이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법의 순서도이다.
도 6 내지 도 17c는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18 및 도 19는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 21은 도 20에 도시된 반도체 장치의 레이아웃도이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 블록도이다.
도 1을 참조하면, 컴퓨팅 시스템(20)은, 저장부(21) 및 프로세서(23)를 포함할 수 있다.
이하에서 사용되는 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.
저장부(21)에는 마스크 생성 모듈(22)이 저장될 수 있다. 이러한 마스크 생성 모듈(22)은, 레이아웃 디자인(10)을 제공받고, 프로세서(23)를 이용하여 레이아웃 디자인(10)에 포함된 패턴을 형성하기 위한 마스크(30)를 생성할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 마스크 생성 모듈(22)은 예를 들어, S/W 형태로 구현될 수 있으며, 이 경우, 마스크 생성 모듈(22)은 저장부(21)에 코드(code) 형태도 저장될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 본 발명의 몇몇 실시예에서, 저장부(21)는 예를 들어, 비휘발성 메모리 장치(non-volatile memory device)로 구성될 수 있다. 이러한 비휘발성 메모리 장치의 예로는, NAND 플래시, NOR 플래시, MRAM, PRAM, RRAM 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 저장부(21)는 하드 디스크 드라이브, 자기 기억 장치 등으로 이루어질 수도 있다.
비록 도 1에는, 설명의 편의상 마스크 생성 모듈(22)이 하나의 저장부(21)에 저장된 것이 도시되어 있지만, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 마스크 생성 모듈(22)은 복수의 저장부(21)에 분산되어 저장될 수도 있다.
프로세서(23)는 마스크 생성 모듈(22)이 연산을 수행하는데 이용될 수 있다. 비록 도 1에서는 1개의 프로세서(23) 만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 프로세서(23)는 복수 개가 배치될 수도 있다. 다시 말해, 도시된 컴퓨팅 시스템(20)은 멀티-코어 환경에서 구동되는 것으로 얼마든지 변형될 수 있다. 이처럼 컴퓨팅 시스템(20)이 멀티-코어 환경에서 구동될 경우, 연산 효율이 향상될 수 있다.
한편, 비록 도면에는 상세히 도시되지 않았지만, 프로세서(23)는 연산 능력 향상을 위해, L1, L2 등의 캐시 메모리를 추가로 포함할 수도 있다.
이하 도 2 내지 도 4를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법의 순서도이다. 도 3은 레이아웃 디자인의 일 예를 도시한 도면이다. 도 4는 도 1의 마스크 생성 모듈이 생성하는 마스크의 일 예이다.
먼저, 도 2를 참조하면, 레이아웃 디자인을 제공한다(S100).
여기서, 이러한 레이아웃 디자인은 예를 들어, 반도체 장치 설계자에 의해 설계되어 제공될 수 있다. 또는, 본 발명의 몇몇 실시예에서, 이러한 레이아웃 디자인은 예를 들어, S/W로 구현된 레이아웃 디자인 툴에 의해 설계되어 제공될 수 있다.
이하에서는 도 3에 도시된 레이아웃 디자인의 일 예를 가지고 본 발명의 기술적 사상에 따른 반도체 장치의 제조 방법에 대해 설명할 것이다. 그러나, 본 발명이 이러한 예시에 제한되는 것은 아니다.
도 3을 참조하면, 레이아웃 디자인(10)은, 제1 및 제2 액티브 패턴 디자인(AT1, AT2), 제1 내지 제3 게이트 전극 디자인(GD1~GD3), 제1 및 제2 액티브 컨택 패턴 디자인(AC1, AC2), 및 제1 내지 제4 비아 디자인(V1~V4)을 포함할 수 있다.
제1 및 제2 액티브 패턴 디자인(AT1, AT2) 각각은 제1 방향(X)으로 연장되어 배치될 수 있다. 본 발명의 몇몇 실시에에서, 이러한 제1 및 제2 액티브 패턴 디자인(AT1, AT2)은 예를 들어, 액티브 핀(active fin) 패턴 디자인을 포함할 수 있다. 다시 말해, 후술할 제조 공정(도 2의 S300)을 통해, 제1 액티브 패턴 디자인(AT1)이 정의된 영역에는 제1 방향(X)으로 연장되는 제1 액티브 핀 패턴이 형성될 수 있고, 제2 액티브 패턴 디자인(AT2)이 정의된 영역에는 제1 방향(X)으로 연장되는 제2 액티브 핀 패턴이 형성될 수 있다.
제1 내지 제3 게이트 전극 디자인(GD1~GD3)은 제1 및 제2 액티브 패턴 디자인(AT1, AT2) 상에 제2 방향(Y)으로 연장되어 배치될 수 있다. 그리고, 제1 내지 제3 게이트 전극 디자인(GD1~GD3)은 도시된 것과 같이 제1 방향(X)으로 서로 이격되어 배치될 수 있다.
서로 이격된 제1 내지 제3 게이트 전극 디자인(GD1~GD3) 사이에는 제1 및 제2 액티브 컨택 패턴 디자인(AC1, AC2)이 배치될 수 있다. 구체적으로, 제1 액티브 컨택 패턴 디자인(AC1)은 제1 게이트 전극 디자인(GD1)과 제2 게이트 전극 디자인(GD2) 사이에 제2 방향(Y)으로 연장된 형태로 배치되고, 제2 액티브 컨택 패턴 디자인(AC2)은 제2 게이트 전극 디자인(GD2)과 제3 게이트 전극 디자인(GD3) 사이에 제2 방향(Y)으로 연장된 형태로 배치될 수 있다.
본 실시예에서, 레이아웃 디자인(10) 내의 제1 액티브 컨택 패턴 디자인(AC1)과, 제2 액티브 컨택 패턴 디자인(AC2)은 더블 패터닝 리소그래피(double patterning lithography)를 이용하여 형성되도록 정의될 수 있다. 다시 말해, 후술할 제조 공정(도 2의 S300)을 통해, 제1 액티브 컨택 패턴 디자인(AC1)을 이용하여 제조되는 제1 액티브 컨택 패턴(도 16의 151)과, 제2 액티브 컨택 패턴 디자인(AC2)을 이용하여 제조되는 제2 액티브 컨택 패턴(도 16의 152)는 더블 패터닝 리소그래피를 이용하여 형성될 수 있다.
한편, 제1 액티브 컨택 패턴 디자인(AC1)은 제1 서브 액티브 컨택 패턴 디자인(AC1-1)과 제2 서브 액티브 컨택 패턴 디자인(AC1-2)을 포함할 수 있다. 그리고, 제2 액티브 컨택 패턴 디자인(AC2)은 제3 서브 액티브 컨택 패턴 디자인(AC2-1)과 제4 서브 액티브 컨택 패턴 디자인(AC2-2)을 포함할 수 있다.
제1 서브 액티브 컨택 패턴 디자인(AC1-1)과 제2 서브 액티브 컨택 패턴 디자인(AC1-2)은 도시된 것과 같이, 제2 방향(Y)으로 제2 간격(L2)만큼 이격되어 배치될 수 있다. 그리고, 제3 서브 액티브 컨택 패턴 디자인(AC2-1)과 제4 서브 액티브 컨택 패턴 디자인(AC2-2)은 도시된 것과 같이, 제2 방향(Y)으로 제1 간격(L1)만큼 이격되어 배치될 수 있다.
본 발명의 몇몇 실시예에서, 제1 간격(L1)은 제2 간격(L2)보다 작을 수 있다. 여기서, 제2 간격(L2)은, 더블 패터닝 리소그래피를 통해 패터닝 가능한 임계 치수보다 큰 값이고, 제1 간격(L1)은, 더블 패터닝 리소그래피를 통해 패터닝 가능한 임계 치수보다 작은 값일 수 있다.
따라서, 후술할 제조 공정(도 2의 S300)을 통해, 제1 서브 액티브 컨택 패턴 디자인(AC1-1)과 제2 서브 액티브 컨택 패턴 디자인(AC1-2)을 이용하여 각각 제조되는 제1 서브 액티브 컨택 패턴(도 16의 151-1)과 제2 서브 액티브 컨택 패턴(도 16의 151-2)는 더블 패터닝 리소그래피를 이용하여 형성될 수 있으나, 제3 서브 액티브 컨택 패턴 디자인(AC2-1)과 제4 서브 액티브 컨택 패턴 디자인(AC2-2)을 이용하여 각각 제조되는 제3 서브 액티브 컨택 패턴(도 16의 152-1)과 제4 서브 액티브 컨택 패턴(도 16의 152-2)는 더블 패터닝 리소그래피 과정에서 함께 형성할 수 없는 형태이다.
제1 내지 제4 비아 디자인(V1~V4)은 각각, 제1 내지 제4 서브 액티브 컨택 패턴 디자인(AC1-1, AC1-2, AC2-1, AC2-2) 상에, 제1 내지 제4 서브 액티브 컨택 패턴 디자인(AC1-1, AC1-2, AC2-1, AC2-2)과 오버랩(overlap)되어 배치될 수 있다. 구체적으로, 제1 비아 디자인(V1)은 제1 서브 액티브 컨택 패턴 디자인(AC1-1)과 오버랩되어 배치될 수 있고, 제2 비아 디자인(V2)은 제2 서브 액티브 컨택 패턴 디자인(AC1-2)과 오버랩되어 배치될 수 있고, 제3 비아 디자인(V3)은 제3 서브 액티브 컨택 패턴 디자인(AC2-1)과 오버랩되어 배치될 수 있고, 제4 비아 디자인(V4)은 제4 서브 액티브 컨택 패턴 디자인(AC2-2)과 오버랩되어 배치될 수 있다.
다시 도 2를 참조하면, 마스크를 생성한다(S200).
구체적으로, 도 1을 참조하면, 마스크 생성 모듈(22)은, 레이아웃 디자인(10)을 제공받고, 레이아웃 디자인(10)에 포함된 패턴들을 형성하기 위한 마스크(30)를 생성할 수 있다.
본 실시예에서, 마스크 생성 모듈(22)이 예를 들어, 도 3에 도시된 것과 같은 레이아웃 디자인(10)을 제공받을 경우, 마스크 생성 모듈(22)은 도 4에 도시된 것과 같은 제1 내지 제3 마스크(MK1~MK3)를 생성할 수 있다.
설명의 편의상 도 4에서는, 도 3의 레이아웃 디자인(10)으로부터 마스크 생성 모듈(22)이 생성하는 마스크 중, 제1 내지 제4 서브 액티브 컨택 패턴 디자인(AC1-1, AC1-2, AC2-1, AC2-2)으로부터 형성되는 제1 내지 제4 서브 액티브 컨택 패턴(도 16의 151-1, 151-2, 152-1, 152-2)를 제조하는데 필요한 제1 내지 제3 마스크(MK1~MK3)만을 도시하였다.
도 4를 참조하면, 제1 마스크(MK1)는 제1 및 제2 서브 액티브 컨택 패턴 디자인(AC1-1, AC1-2)으로부터 제1 및 제2 서브 액티브 컨택 패턴(도 16의 151-1, 151-2)을 형성하기 위해, 마스크 생성 모듈(22)이 생성하는 마스크이다.
그리고, 제2 및 제3 마스크(MK2, MK3)는 제3 및 제4 서브 액티브 컨택 패턴 디자인(AC2-1, AC2-2)으로부터 제3 및 제4 서브 액티브 컨택 패턴(도 16의 152-1, 152-2)을 형성하기 위해, 마스크 생성 모듈(22)이 생성하는 마스크이다.
먼저, 제1 마스크(MK1)는, 더블 패터닝 리소그래피를 통해 패터닝 가능한 임계 치수보다 큰 간격(L2)만큼 이격된 제1 및 제2 서브 액티브 컨택 패턴 디자인(AC1-1, AC1-2)으로부터 제1 및 제2 서브 액티브 컨택 패턴(도 16의 151-1, 151-2)을 형성하는데 이용될 수 있다. 본 기술분야의 통상의 지식을 가진자라면 충분히 유추할 수 있는 바, 이에 대한 자세한 설명은 생략하도록 한다.
다음, 더블 패터닝 리소그래피를 통해 패터닝 가능한 임계 치수보다 작은 간격(L1)만큼 이격된 제3 및 제4 서브 액티브 컨택 패턴 디자인(AC2-1, AC2-2)으로부터 제3 및 제4 서브 액티브 컨택 패턴(도 16의 152-1, 152-2)을 형성하기 위해, 제2 마스크(MK2)는 머지 마스크(merge mask)로 이용될 수 있고, 제3 마스크(MK3)는 컷 마스크(cut mask)로 이용될 수 있다.
구체적으로, 제2 마스크(MK2)는, 도 3에서, 제3 서브 액티브 컨택 패턴 디자인(도 3의 AC2-1)과 제4 서브 액티브 컨택 패턴 디자인(도 3의 AC2-2)으로 정의된 영역 및 그 사이의 영역(T)을 함께 노출시키는데 이용되는 마스크이고, 제3 마스크(MK3)는, 제2 마스크(MK2)가 노출시킨 영역을 제3 서브 액티브 컨택 패턴 디자인(도 3의 AC2-1)과 제4 서브 액티브 컨택 패턴 디자인(도 3의 AC2-2)이 정의된 영역으로 분리시키는 마스크일 수 있다.
즉, 본 실시예에 따른 마스크 생성 모듈(22)은, 제공된 레이아웃 디자인(10) 중, 더블 패터닝 리소그래피를 통해 패터닝 가능한 임계 치수보다 큰 간격(예를 들어, L2)만큼 이격된 패턴들에 대해서는, 이들을 생성하는 하나의 마스크(예를 들어, MK1)를 생성하고, 더블 패터닝 리소그래피를 통해 패터닝 가능한 임계 치수보다 작은 간격(예를 들어, L1)만큼 이격된 패턴들에 대해서는, 이들을 일체로 형성하는 머지 마스크(예를 들어, MK2)와, 이를 분리시키는 컷 마스크(예를 들어, MK3)를 생성할 수 있다.
이러한 마스크 생성 모듈(22)의 동작은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
다시 도 2를 참조하면, 생성된 마스크를 이용하여 반도체 장치를 제조한다(S300). 이하, 도 5 내지 도 18c를 참조하여, 이에 대해 보다 구체적으로 설명하도록 한다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법의 순서도이다. 도 6 내지 도 17c는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 7a 내지 도 15a는 도 6의 A-A 선을 따라 절단한 단면도들이고, 도 7b 내지 도 15b는 도 6의 B-B 선을 따라 절단한 단면도들이고, 도 7c 내지 도 15c는 도 6의 C-C 선을 따라 절단한 단면도들이다. 설명의 편의를 위해, 도 6에는 액티브 패턴(100)과 게이트 전극(104) 만을 도시하였다.
도 17a는 도 16의 A-A 선을 따라 절단한 단면도이고, 도 17b는 도 16의 B-B 선을 따라 절단한 단면도이고, 도 17c는 도 16의 C-C 선을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 16에는 액티브 패턴(100), 게이트 전극(104) 및 제1 및 제2 액티브 컨택 패턴(151, 152) 만을 도시하였다.
이하에서는 앞서 마스크 생성 모듈(도 1의 22)이 생성한 3개의 마스크(도 4의 MK1, MK2, MK3)를 이용하여, 제1 내지 제4 서브 액티브 컨택 패턴 디자인(도 3의 AC1-1, AC1-2, AC2-1, AC2-2)으로 정의된 영역에, 제1 및 제2 액티브 컨택 패턴(도 16의 151, 152)을 형성하는 과정에 대해 구체적으로 설명할 것이다. 하지만, 본 발명이 아래의 설명에 제한되는 것은 아니며, 레이아웃 디자인(예를 들어, 도 1의 10)에 포함된 다른 디자인들도 유사한 방법을 이용하여 각각의 패턴으로 형성될 수 있다.
먼저, 도 5를 참조하면, 대상층을 형성한다(S310).
구체적으로, 도 6 내지 도 7c를 참조하면, 본 실시예에서 대상층은 제1 층간 절연막(110)과 제2 층간 절연막(111) 중 적어도 하나를 포함할 수 있다. 이러한 제1 층간 절연막(110)과 제2 층간 절연막(111)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 등일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
특히, 본 발명의 몇몇 실시예에서, 대상층은 산화막으로 이루어진 제1 층간 절연막(110)과 제2 층간 절연막(111) 중 적어도 하나를 포함할 수 있다. 그리고, 이러한 제1 층간 절연막(110)과 제2 층간 절연막(111) 중 적어도 하나는 도시된 것과 같이, 액티브 패턴(100) 상에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 액티브 패턴(100)은, 예를 들어, 제1 방향(X)으로 연장된 액티브 핀(active fin) 패턴일 수 있다. 이와 같은 액티브 핀 패턴 상에 게이트 전극(104)이 형성될 경우, 채널 면적이 증가되어 반도체 소자(예를 들어, 트랜지스터)의 동작 특성이 향상될 수 있다.
액티브 패턴(100)이, 예를 들어, 액티브 핀 패턴일 경우, 액티브 패턴(100)은 기판(미도시)의 일부가 식각됨으로써 형성될 수 있다. 따라서 이 경우, 기판(미도시)과 액티브 패턴(100)은 서로 동일한 물질을 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 액티브 패턴(100)을 이와 다른 방법을 통해 형성하는 것도 얼마든지 가능하다. 예를 들어, 본 발명의 몇몇 실시예에서, 액티브 패턴(100)은 기판(미도시) 상에 에피층을 성장시키고, 성장된 에피층을 식각함으로써 형성할 수도 있다.
액티브 패턴(100)은 예를 들어, 반도체(semiconductor) 물질을 포함할 수 있다. 이러한 액티브 패턴(100)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.
또한, 액티브 패턴(100)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 방향(X)으로 연장된 액티브 패턴(100) 사이에는 소자 분리막(108)이 형성될 수 있다. 소자 분리막(108)은 예를 들어, 절연막일 수 있다. 더욱 구체적으로, 소자 분리막(108)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 등일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시에에서, 이러한 소자 분리막(108)은 예를 들어, STI(Shallow Trench Isolation)일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 본 발명의 몇몇 실시예에서, 소자 분리막(108)은 DTI(Deep Trench Isolation)일 수도 있다. 즉, 본 발명의 실시예들에 따른 소자 분리막(108)이 도시된 것에 제한되는 것은 아니다.
제1 방향(X)으로 연장된 액티브 패턴(100) 상에는, 제2 방향(Y)으로 연장된 게이트 전극(104)이 형성될 수 있다. 이러한 게이트 전극(104)은 도시된 것과 같이 제1 방향(X)으로 이격되어 배치될 수 있다.
게이트 전극(104)은, 메탈(metal) 게이트 전극을 포함할 수 있다. 구체적으로, 게이트 전극(104)은 전도성이 높은 메탈을 포함할 수 있다. 이러한 메탈의 예로는 Al, W 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비록 도면에서는 상세하게 도시하지 않았지만, 게이트 전극(104)은 일함수막(미도시)을 포함할 수 있다. 예를 들어, 도시된 반도체 장치가 PMOS 트랜지스터일 경우, 일함수막(미도시)은 P형 일함수막을 포함할 수 있다. 이러한 P형 일함수막은 예를 들어, TiN, TaN 중 적어도 하나를 포함도록 구성될 수 있다. 더욱 구체적으로, P형 일함수막은 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 예를 들어, 도시된 반도체 장치가 NMOS 트랜지스터일 경우, 일함수막(미도시)은 N형 일함수막을 포함할 수 있다. 이러한 N형 일함수막으로는 예를 들어, TiAl, TiAlN, TaC, TaAlN, TiC, HfSi 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 전극(104)의 하부에는 게이트 절연막(103)이 형성될 수 있다. 이러한 게이트 절연막(103)은 스페이서(120)의 측벽을 따라 상부로 연장된 형상으로 형성될 수 있다. 게이트 절연막(103)의 형상이 이러한 것은, 본 실시예에 따른 반도체 장치가 게이트 리플레이스먼트(gate replacement) 공정을 통해 형성되었기 때문일 수 있다.
본 발명의 몇몇 실시예에서, 게이트 절연막(103)은 고유전율(high-K)막을 포함할 수 있다. 게이트 절연막(103)이 고유전율(high-K)막일 경우, 게이트 절연막(103)은 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 고유전율을 갖는 물질로는 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비록, 도면에서는 상세히 도시하지 않았으나, 게이트 절연막(103)과 액티브 패턴(100) 사이에는 인터페이스막(미도시)이 형성될 수 있다. 인터페이스막(미도시)은 액티브 패턴(100)과 게이트 절연막(103) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막(미도시)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(미도시)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 전극(104)의 양측에는 소오스 및 드레인(101)이 형성될 수 있다. 비록 도면에서는 액티브 패턴(100) 내에 소오스 및 드레인(101)이 형성된 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 소오스 및 드레인(101)은 예를 들어, 에피택셜 성장(epitaxial growth) 공정을 통해 형성될 수도 있다.
이러한 소오스 및 드레인(101)은 스페이서(102)에 의해 게이트 전극(104)과 분리될 수 있다. 다시 말해, 스페이서(102)는 도시된 것과 같이, 게이트 전극(104)의 적어도 일측에 배치되되, 게이트 전극(104)과 소오스 및 드레인(101) 사이에 배치될 수 있다.
이러한 스페이서(102)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 7a에서는 스페이서(102)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 스페이서(102)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(102)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 있다.
게이트 전극(104) 상에는 캡핑막(capping layer, 105)이 형성될 수 있다. 이러한 캡핑막(105)은 후술할 액티브 컨택 패턴(도 17의 152)을 자기 정렬(self-aligned) 방식으로 형성하는데 이용될 수 있다. 즉, 캡핑막(105)은 액티브 컨택 패턴(도 17의 152)과 게이트 전극(104)이 전기적으로 접속되는 것을 방지하는 역할을 할 수 있다.
이러한 캡핑막(105)은 예를 들어, 질화막을 포함할 수 있다. 비록 도면에서는 게이트 전극(104) 상에 캡핑막(105)이 형성된 것이 도시되어 있으나, 액티브 컨택 패턴(도 17의 152)과 게이트 전극(104)이 전기적으로 접속되는 것을 방지하는 다른 구조가 형성되어 있다면, 이를 생략하는 것도 가능하다.
본 실시예에서 대상층으로 사용되는 제1 층간 절연막(110)과 제2 층간 절연막(111) 중 적어도 하나는 도시된 것과 같이, 액티브 패턴(100), 스페이서(102), 게이트 절연막(103), 및 게이트 전극(104)을 덮는 형태로 형성될 수 있다.
다음, 도 5를 참조하면, 제1 마스크를 형성한다(S320).
여기서, 제1 마스크는 앞서 설명한 제2 마스크(도 4의 MK2)에 대응될 수 있다. 이하 도 8a 내지 10c를 참조하여 이에 대해 보다 구체적으로 설명하도록 한다.
먼저, 도 8a 내지 도 8c를 참조하면, 대상층인 제1 층간 절연막(110)과 제2 층간 절연막(111) 중 적어도 하나 상에 제1 유기막(122), 산화막(124), 하드 마스크막(126), 제2 유기막(128)을 순차적으로 형성한다.
여기서, 제1 및 제2 유기막(122)은 예를 들어, SOH(Spin-On Hard mask)막을 포함할 수 있고, 하드 마스크막(126)은 예를 들어, 실리콘 질화막(SiN) 등을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 제2 유기막(128) 상에 제2 액티브 컨택 패턴 디자인(도 3의 AC2)이 정의된 영역을 노출시키는 제1 포토 레지스트 패턴(129)을 형성한다. 이에 따라, 도 8c에 도시된 제2 유기막(128) 상에는 제1 포토 레지스트 패턴(129)이 미형성된다.
이어서, 도 9a 내지 도 9c를 참조하면, 제1 포토 레지스트 패턴(129)을 마스크로 하드 마스크막(126)과 제2 유기막(128)을 식각한다. 이에 따라, 하드 마스크막(126)이 제1 하드 마스크막 패턴(126-1)과 제2 하드 마스크막 패턴(126-2)로 서로 분리된다. 한편, 도 8c에 도시된 산화막(124) 상의 제2 유기막(128) 및 하드 마스크막(126)은 모두 제거된다.
이러한 식각 공정에서, 산화막(124)은 식각 정지막으로 이용될 수 있다. 구체적으로, 제1 포토 레지스트 패턴(129)을 마스크로 하드 마스크막(126)과 제2 유기막(128)을 산화막(124)이 노출될 때까지 식각할 수 있다.
이어서, 도 10a 내지 도 10c를 참조하면, 애싱(ashing) 공정과 스트립(strip) 공정을 이용하여, 잔류된 제1 포토 레지스트 패턴(129)과 제2 유기막(128)을 제거한다.
이렇게 형성된 제1 하드 마스크막 패턴(126-1)과 제2 하드 마스크막 패턴(126-2)은 앞서 설명한 제2 마스크(도 4의 MK2)에 대응될 수 있다. 즉, 이러한 제1 및 제2 하드 마스크막 패턴(126-1, 126-2)은 도 3에서, 제3 서브 액티브 컨택 패턴 디자인(AC2-1)과 제4 서브 액티브 컨택 패턴 디자인(AC2-2)으로 정의된 영역 및 그 사이의 영역(T)을 함께 노출시킬 수 있다.
다음, 도 5를 참조하면, 제2 마스크를 형성한다(S330).
여기서, 제2 마스크는 앞서 설명한 제1 마스크(도 4의 MK1)에 대응될 수 있다. 이하 도 11a 내지 12c를 참조하여 이에 대해 보다 구체적으로 설명하도록 한다.
먼저, 도 11a 내지 도 11c를 참조하면, 제1 및 제2 하드 마스크막 패턴(126-1, 126-2) 상에 제3 유기막(132)을 형성한다. 여기서, 제3 유기막(132)은 예를 들어, SOH(Spin-On Hard mask)막을 포함할 수 있다.
이어서, 제3 유기막(132) 상에 제1 서브 액티브 컨택 패턴 디자인(도 3의 AC1-1)과 제2 서브 액티브 컨택 패턴 디자인(도 3의 AC1-2)이 정의된 영역을 노출시키는 제2 포토 레지스트 패턴(134)을 형성한다. 이에 따라, 도 11b에 도시된 제3 유기막(132) 상에는 제2 간격(L2)만큼의 길이를 갖는 제2 포토 레지스트 패턴(134)이 형성된다.
이어서, 도 12a 내지 도 12c를 참조하면, 제2 포토 레지스트 패턴(134)을 마스크로 제2 하드 마스크막 패턴(126-2)과 제3 유기막(132)을 식각한다. 이러한 식각 공정에서, 산화막(124)은 식각 정지막으로 이용될 수 있다. 구체적으로, 제2 포토 레지스트 패턴(134)을 마스크로 제2 하드 마스크막 패턴(126-2)과 제3 유기막(132)을 산화막(124)이 노출될 때까지 식각할 수 있다. 이어서, 애싱 공정과 스트립 공정을 이용하여, 잔류된 제2 포토 레지스트 패턴(134)과 제3 유기막(132)을 제거한다.
이에 따라, 도 12b에 도시된 산화막(124) 상에는 제2 간격(L2)만큼의 길이를 갖는 제3 하드 마스크막 패턴(126-3)이 형성된다.
이렇게 형성된 제3 하드 마스크막 패턴(126-3)은 앞서 설명한 제1 마스크(도 4의 MK1)에 대응될 수 있다. 즉, 제3 하드 마스크막 패턴(126-3)은, 제1 서브 액티브 컨택 패턴 디자인(도 3의 AC1-1)과 제2 서브 액티브 컨택 패턴 디자인(도 3의 AC1-2)으로 정의된 영역을 노출시킬 수 있다.
다음, 도 5를 참조하면, 제3 마스크를 형성한다(S340).
여기서, 제3 마스크는 앞서 설명한 제3 마스크(도 4의 MK3)에 대응될 수 있다. 이하 도 13a 내지 13c를 참조하여 이에 대해 보다 구체적으로 설명하도록 한다.
도 13a 내지 도 13c를 참조하면, 제1 하드 마스크막 패턴(126-1)과 제3 하드 마스크막 패턴(126-3) 사이의 산화막(124) 상에, 제4 유기막(142)을 형성한다. 여기서, 제4 유기막(142)은 예를 들어, SOH(Spin-On Hard mask)막을 포함할 수 있다.
이어서, 제4 유기막(142) 상에 제3 서브 액티브 컨택 패턴 디자인(도 3의 AC2-1)과 제4 서브 액티브 컨택 패턴 디자인(도 3의 AC2-2)이 정의된 영역을 노출시키는 제3 포토 레지스트 패턴(144)을 형성한다.
이어서, 제3 포토 레지스트 패턴(144)을 마스크로 제4 유기막(142)을 식각한다. 이러한 식각 공정에서, 산화막(124)은 식각 정지막으로 이용될 수 있다. 구체적으로, 제3 포토 레지스트 패턴(144)을 마스크로 제4 유기막(142)을 산화막(124)이 노출될 때까지 식각할 수 있다.
이에 따라, 도 13c에 도시된 하드 마스크막(126) 사이의 산화막(124) 상에는 제1 간격(L1)만큼의 길이를 갖는 제4 유기막(142)이 형성된다.
이렇게 형성된 제4 유기막(142)은 앞서 설명한 제3 마스크(도 4의 MK3)에 대응될 수 있다. 즉, 제4 유기막(142)은 앞서 설명한 제1 및 제2 하드 마스크막 패턴(126-1, 126-2)에 의해 노출된 영역에 형성됨으로써, 제1 및 제2 하드 마스크막 패턴(126-1, 126-2)에 의해 노출된 영역을, 도 3의 제3 서브 액티브 컨택 패턴 디자인(AC2-1)으로 정의된 영역과 제4 서브 액티브 컨택 패턴 디자인(AC2-2)으로 정의된 영역으로 분리시킬 수 있다.
다음, 도 5를 참조하면, 대상층을 식각한다(S350).
이하 도 14a 내지 도 15c를 참조하여 이에 대해 보다 구체적으로 설명하도록 한다.
먼저, 도 14a 내지 도 14c를 참조하면, 제1 및 제2 마스크(도 4의 MK1, MK2)에 대응되는 제1 및 제3 하드 마스크막 패턴(126-1, 126-3)과, 제3 마스크(도 4의 MK3)에 대응되는 제4 유기막(142)을 마스크로, 산화막(124) 및 제1 유기막(122)을 식각한다. 이에 따라, 제1 내지 제4 서브 액티브 컨택 패턴 디자인(도 3의 AC1-1, AC1-2, AC2-1, AC2-2)이 정의된 영역의 제1 층간 절연막(110)과 제2 층간 절연막(111) 중 적어도 하나가 노출될 수 있다.
한편, 제1 유기막(122)을 식각하는 과정에서, 제4 유기막(도 13의 142)이 같이 제거될 수 있다. 따라서, 도 14c에서는 제3 마스크(도 4의 MK3)에 대응되는 제4 유기막(도 13의 142)이 도시되지 않았다.
다음, 도 15a 내지 도 15c를 참조하면, 앞서 설명한 제1 내지 제4 서브 액티브 컨택 패턴 디자인(도 3의 AC1-1, AC1-2, AC2-1, AC2-2)으로 정의된 영역이 대상층 내에 정의되도록 노출된 제1 층간 절연막(110)과 제2 층간 절연막(111)을 식각한다.
본 발명의 몇몇 실시예에서, 제1 층간 절연막(110)과 제2 층간 절연막(111) 중 적어도 하나는 예를 들어, 산화막을 포함할 수 있으므로, 이렇게 노출된 제1 층간 절연막(110)과 제2 층간 절연막(111)을 식각하는 과정에서, 제1 유기막(122) 상에 형성된 산화막(도 14a의 124)도 이 과정에서 같이 제거될 수 있다.
이렇게 제1 층간 절연막(110)과 제2 층간 절연막(111)이 식각되면, 제1 내지 제4 서브 액티브 컨택 패턴 디자인(도 3의 AC1-1, AC1-2, AC2-1, AC2-2)으로 정의된 영역의 액티브 패턴(110)이 노출될 수 있다.
구체적으로, 제1 서브 액티브 컨택 패턴 디자인(도 3의 AC1-1)으로 정의된 영역(도 15b의 S1)의 액티브 패턴(110)이 노출될 수 있고, 제1 서브 액티브 컨택 패턴 디자인(도 3의 AC1-1)으로 정의된 영역으로부터 제2 방향(Y)으로 제2 간격(L2)만큼이 이격된 제2 서브 액티브 컨택 패턴 디자인(도 3의 AC1-2)이 정의된 영역(도 15b의 S2)의 액티브 패턴(110)이 노출될 수 있다.
또한, 제1 서브 액티브 컨택 패턴 디자인(도 3의 AC1-1)으로 정의된 영역으로부터 제1 방향(Y)으로 이격된 제3 서브 액티브 컨택 패턴 디자인(도 3의 AC2-1)으로 정의된 영역(도 15c의 S3)의 액티브 패턴(110)이 노출될 수 있고, 제3 서브 액티브 컨택 패턴 디자인(도 3의 AC2-1)으로 정의된 영역으로부터 제2 방향(Y)으로 제2 간격(L2)만큼이 이격된 제4 서브 액티브 컨택 패턴 디자인(도 3의 AC2-2)으로 정의된 영역(도 15c의 S4)의 액티브 패턴(110)이 노출될 수 있다.
이어서, 잔류된 제1 유기막(122)을 애싱한다. 이에 따라 제1 층간 절연막(110)과 제2 층간 절연막(111) 중 적어도 하나 상에 잔류된 제1 유기막(122)이 모두 제거될 수 있다.
다음, 도 5를 참조하면, 도전층을 형성한다(S360).
이하 도 16 내지 도 17c를 참조하여 이에 대해 보다 구체적으로 설명하도록 한다.
도 16 내지 도 17c를 참조하면, 도전층을 노출된 액티브 패턴(110)에 접속되도록 형성한다.
구체적으로, 구체적으로, 제1 서브 액티브 컨택 패턴 디자인(도 3의 AC1-1)으로 정의된 영역에 도전층을 형성하여 제1 서브 액티브 컨택 패턴(151-1)을 형성할 수 있고, 제2 서브 액티브 컨택 패턴 디자인(도 3의 AC1-2)으로 정의된 영역에 도전층을 형성하여 제2 서브 액티브 컨택 패턴(151-2)을 형성할 수 있다.
또한, 제3 서브 액티브 컨택 패턴 디자인(도 3의 AC2-1)으로 정의된 영역에 도전층을 형성하여 제3 서브 액티브 컨택 패턴(152-1)을 형성할 수 있고, 제4 서브 액티브 컨택 패턴 디자인(도 3의 AC2-2)으로 정의된 영역에 도전층을 형성하여 제4 서브 액티브 컨택 패턴(152-2)을 형성할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 제1 내지 제4 서브 액티브 컨택 패턴(151-1, 151-2, 152-1, 152-2)은 예를 들어, 자기 정렬 컨택(self aligned contact)을 형성할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도면에서 비록 상세히 도시하지는 않았으나, 이후, 제1 내지 제4 비아 디자인(도 3의 V1~V4)이 정의된 영역의 제1 내지 제4 서브 액티브 컨택 패턴(151-1, 151-2, 152-1, 152-2) 상에 비아(미도시)를 형성하면, 도 3에 도시된 레이아웃 디자인(10)으로부터 반도체 장치를 제조할 수 있다.
이상의 설명에서 알 수 있듯이, 본 실시예에 따른 반도체 장치의 제조 방법에서는, 더블 패터닝 리소그래피를 이용하여 제1 패턴과 제2 패턴을 형성하되, 제1 패턴과 제2 패턴 중 더블 패터닝 리소그래피를 이용하여 패터닝 가능한 임계 치수보다 작은 서브 패턴을 가지는 패턴(예를 들어, 앞서 설명한 예의 제2 액티브 컨택 패턴 디자인(도 3의 AC2)으로 정의된 영역)에 대해서는, 서브 패턴들을 일체로 형성하는 머지 마스크와 일체로 형성된 서브 패턴들을 분리시키는 컷 마스크를 이용함으로써, 패턴을 신뢰성 있게 형성할 수 있다.
다음 도 18 및 도 19를 참조하여, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 18 및 도 19는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이하에서는 앞서 설명한 실시예와 차이점을 위주로 설명하도록 한다.
본 실시예에 따른 반도체 장치의 제조 방법에서는, 앞서 설명한 실시예와 대상층 형성 공정(도 5의 S310)과 도전층 형성 공정(도 5의 S360)에서 차이가 있다.
먼저 도 18을 참조하면, 본 실시예에서는, 대상층으로 이용되는 제1 층간 절연막(110)이 액티브 패턴(100)을 직접 덮도록 형성되는 것이 아니라, 액티브 패턴(100)을 덮도록 형성된 절연막(112) 상에 형성된다.
구체적으로, 본 실시예에서는, 액티브 패턴(100) 상에 액티브 패턴(100)을 덮는 절연막(112)이 형성되고, 절연막(112) 내에는 액티브 패턴(100)과 전기적으로 접속되는 실리사이드 컨택(114)이 형성되며, 대상층으로 이용되는 제1 층간 절연막(110)은 이러한 절연막(112)과 실리사이드 컨택(114) 상에 형성될 수 있다.
다음 도 19를 참조하면, 본 실시예에서는, 형성된 도전층(예를 들어, 제1 서브 액티브 컨택 패턴(151-1), 제2 서브 액티브 컨택 패턴(152-1))이 액티브 패턴(100)에 직접 접속되는 것이 아니라, 실리사이트 컨택(114)을 통해 액티브 패턴(100)에 접속될 수 있다.
이 밖에 다른 사항에 대한 설명은, 앞서 설명한 실시예와 동일한바 중복된 설명은 생략하도록 한다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 21은 도 20에 도시된 반도체 장치의 레이아웃도이다.
이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.
도 20 및 도 21을 참조하면, 반도체 장치는 전원 노드(VCC)와 접지 노드(VSS) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 20 및 도 21을 참조하면, 서로 이격된 제1 액티브 핀(210), 제2 액티브 핀(220), 제3 액티브 핀(230), 제4 액티브 핀(240)은 일 방향(예를 들어, 도 21의 상하방향)으로 길게 연장되도록 형성될 수 있다. 여기서, 제2 액티브 핀(220), 제3 액티브 핀(230)은 제1 액티브 핀(210), 제4 액티브 핀(240)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(251), 제2 게이트 전극(252), 제3 게이트 전극(253), 제4 게이트 전극(254)은 타 방향(예를 들어, 도 21의 좌우 방향)으로 길게 연장되고, 제1 게이트 전극(251) 내지 제4 게이트 전극(254)은 제1 액티브 핀(210) 내지 제4 액티브 핀(240)을 교차하도록 형성될 수 있다.
구체적으로, 제1 게이트 전극(251)은 제1 액티브 핀(210)과 제2 액티브 핀(220)을 완전히 교차하고, 제3 액티브 핀(230)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(253)은 제4 액티브 핀(240)과 제3 액티브 핀(230)을 완전히 교차하고, 제2 액티브 핀(220)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(252), 제4 게이트 전극(254)은 각각 제1 액티브 핀(210), 제4 액티브 핀(240)을 교차하도록 형성될 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(251)과 제2 액티브 핀(220)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(251)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(252)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의될 수 있다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(253)과 제3 액티브 핀(230)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(253)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(254)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의될 수 있다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240)이 교차되는 영역의 양측에는 소오스 및 드레인이 형성될 수 있으며, 다수의 컨택(250)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(261)은 제2 액티브 핀(220), 제3 게이트 라인(253)과, 배선(271)을 동시에 연결할 수 있다. 제2 공유 컨택(262)은 제3 액티브 핀(230), 제1 게이트 라인(251)과, 배선(272)을 동시에 연결할 수 있다. 예를 들어, 이러한 공유 컨택(261, 262)이나, 배선(271, 272)이 앞서 설명한 것과 같이 더블 패터닝 리소그래피로 패터닝이 힘든 서브 패턴을 포함하고 있을 경우, 그 제조 과정에 앞서 설명한 반도체 장치의 제조 방법이 적용될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 22를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치를 포함하거, 반도체 장치의 제조 방법에 따라 제조될 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 23을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 예를 들어, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 24는 태블릿 PC(1200)을 도시한 도면이고, 도 25는 노트북(1300)을 도시한 도면이며, 도 26은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 액티브 패턴 110, 111: 층간 절연막
122, 128: 유기막 124: 산화막
126: 하드 마스크막
122, 128: 유기막 124: 산화막
126: 하드 마스크막
Claims (20)
- 대상층을 형성하고,
상기 대상층에 제1 영역을 노출시키기 위한 제1 마스크를 형성하고,
상기 제1 마스크를 형성한 후, 상기 대상층 상에 상기 제1 영역으로부터 제1 방향으로 이격된 제2 영역을 노출시키기 위한 제2 마스크를 형성하고,
상기 제2 마스크를 형성한 후, 상기 노출된 제1 영역에, 상기 제1 영역을 상기 제1 방향과 교차하는 제2 방향으로 이격된 제1 서브 영역과 제2 서브 영역으로 분리하기 위한 제3 마스크를 형성하고,
상기 제1 내지 제3 마스크를 이용하여, 상기 대상층 내에 상기 제1 및 제2 서브 영역과 상기 제2 영역이 정의되도록 상기 대상층을 식각하는 것을 포함하는 반도체 장치의 제조 방법. - 삭제
- 제 1항에 있어서,
상기 제1 마스크를 형성하는 것은,
상기 대상층 상에, 순차적으로 제1 유기막, 산화막, 및 하드 마스크막을 형성하고,
상기 산화막을 식각 정지막으로 이용하여 상기 하드 마스크막을 패터닝하는 것을 포함하는 반도체 장치의 제조 방법. - 삭제
- 제 3항에 있어서,
상기 하드 마스크막을 패터닝하는 것은,
상기 하드 마스크막 상에 순차적으로 제2 유기막과, 포토 레지스트 패턴을 형성하고,
상기 포토 레지스트 패턴을 이용하여, 상기 산화막이 노출될 때까지, 상기 제2 유기막과 상기 하드 마스크막을 식각하는 것을 포함하는 반도체 장치의 제조 방법. - 제 3항에 있어서,
상기 제3 마스크를 형성하는 것은,
상기 산화막 상에 제2 유기막과, 포토 레지스트 패턴을 형성하고,
상기 포토 레지스트 패턴을 마스크로 이용하고, 상기 산화막을 식각 정지막으로 이용하여, 상기 제2 유기막을 패터닝하는 것을 포함하는 반도체 장치의 제조 방법. - 제 6항에 있어서,
상기 대상층 내에 상기 제1 및 제2 서브 영역이 정의되도록 상기 대상층을 식각하는 것은,
상기 제1 및 제3 마스크로 상기 산화막과 제1 유기막을 식각하여 상기 대상층을 노출시키고,
상기 노출된 대상층과 상기 산화막을 함께 식각하는 것을 포함하는 반도체 장치의 제조 방법. - 제 7항에 있어서,
상기 제1 유기막을 애싱(ashing)하는 것을 더 포함하는 반도체 장치의 제조 방법. - 제 1항에 있어서,
상기 대상층을 형성하는 것은, 액티브 패턴을 형성하고, 상기 액티브 패턴 상에 상기 대상층을 형성하는 것을 포함하고,
상기 대상층 내에 정의된 상기 제1 및 제2 서브 영역과 상기 제2 영역에 상기 액티브 패턴과 접속되는 도전층을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법. - 삭제
- 제 1항에 있어서,
상기 대상층 내에 정의된 상기 제1 및 제2 서브 영역과 상기 제2 영역에 도전층을 형성하는 것을 더 포함하고,
상기 대상층을 형성하는 것은,
액티브 패턴을 형성하고,
상기 액티브 패턴 상에 상기 도전층과 접속하는 실리사이드 컨택을 형성하고,
상기 실리사이드 컨택 상에 상기 대상층을 형성하는 것을 포함하는 반도체 장치의 제조 방법. - 더블 패터닝 리소그래피(double patterning lithography)를 이용하여 형성되는 제1 및 제2 패턴이 정의된 레이아웃 디자인을 제공받되, 상기 제1 패턴은, 제1 서브 패턴과, 상기 제1 서브 패턴으로부터 제1 간격만큼 이격된 제2 서브 패턴을 포함하고,
상기 제1 및 제2 서브 패턴으로 정의된 영역 및 상기 제1 및 제2 서브 패턴의 사이 영역을 노출시키기 위한 제1 마스크를 생성하고,
상기 제2 패턴으로 정의된 영역을 노출시키기 위한 제2 마스크를 생성하고,
상기 제1 마스크가 노출시킨 영역을 상기 제1 및 제2 서브 패턴으로 정의된 영역으로 분리시키기 위한 제3 마스크를 생성하는 것을 포함하는 반도체 장치의 제조 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 프로세서; 및
레이아웃 디자인을 제공받고, 상기 프로세서를 이용하여 상기 레이아웃 디자인에 포함된 패턴을 형성하기 위한 마스크를 생성하는 마스크 생성 모듈이 포함된 저장부를 포함하되,
상기 레이아웃 디자인은, 더블 패터닝 리소그래피(double patterning lithography)를 이용하여 형성되는 제1 및 제2 패턴을 포함하고,
상기 제1 패턴은, 제1 서브 패턴과, 상기 제1 서브 패턴으로부터 제1 간격만큼 이격된 제2 서브 패턴을 포함하고,
상기 마스크 생성 모듈은,
상기 제1 및 제2 서브 패턴으로 정의된 영역과 상기 제1 및 2 서브 패턴의 사이 영역을 노출시키기 위한 제1 마스크를 생성하고,
상기 제2 패턴으로 정의된 영역을 노출시키기 위한 제2 마스크를 생성하고,
상기 제1 마스크가 노출시킨 영역을 상기 제1 및 제2 서브 패턴으로 정의된 영역으로 분리시키기 위한 제3 마스크를 생성하는 컴퓨팅 시스템. - 삭제
- 삭제
- 삭제
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| KR20220143247A (ko) * | 2021-04-16 | 2022-10-25 | 삼성전자주식회사 | 에지 절연층을 갖는 반도체 소자 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080136037A1 (en) | 2006-04-05 | 2008-06-12 | Sony Corporation | Method for manufacturing semiconductor device and semiconductor device |
| US20110097863A1 (en) | 2009-10-27 | 2011-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cross OD FinFET Patterning |
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Family Cites Families (10)
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|---|---|---|---|---|
| KR100532455B1 (ko) * | 2003-07-29 | 2005-11-30 | 삼성전자주식회사 | Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법 |
| US7701470B2 (en) * | 2006-12-13 | 2010-04-20 | Adobe Systems, Incorporated | Stable mask combination in digital image editing |
| CN101520599A (zh) * | 2008-02-26 | 2009-09-02 | 上海天马微电子有限公司 | 掩模及其设计方法、和使用该掩模制造阵列基板的方法 |
| US8053299B2 (en) * | 2009-04-17 | 2011-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabrication of a FinFET element |
| US8399183B2 (en) * | 2009-05-13 | 2013-03-19 | Synopsys, Inc. | Patterning a single integrated circuit layer using automatically-generated masks and multiple masking layers |
| KR101658492B1 (ko) * | 2010-08-13 | 2016-09-21 | 삼성전자주식회사 | 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 |
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| US8507974B2 (en) * | 2011-05-25 | 2013-08-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-like field effect transistor (FinFET) non-volatile random access memory (NVRAM) device with bottom erase gate |
| KR20130074296A (ko) * | 2011-12-26 | 2013-07-04 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR101894221B1 (ko) * | 2012-03-21 | 2018-10-04 | 삼성전자주식회사 | 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치 |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080136037A1 (en) | 2006-04-05 | 2008-06-12 | Sony Corporation | Method for manufacturing semiconductor device and semiconductor device |
| US20110097863A1 (en) | 2009-10-27 | 2011-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cross OD FinFET Patterning |
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