JP2011171736A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ポーラス絶縁層を用いた半導体装置において、当該ポーラス絶縁層を覆うポアシール絶縁層を良好に形成すること。
【解決手段】本発明に係る半導体装置の製造方法は、（Ａ）ポーラス絶縁層の表面にトレンチを形成する工程と、（Ｂ）ビニル基を含み−Ｓｉ−Ｏ−を含む構造を備える化学物質を、ポーラス絶縁層の表面上あるいはポーラス絶縁層中に導入する工程と、（Ｃ）当該化学物質の重合を行うことにより、ポーラス絶縁層よりも高密度のポアシール絶縁層をトレンチの表面上に形成する工程と、を含む。
【選択図】図６

Description

本発明は、半導体装置及びその製造方法に関する。特に、本発明は、ポアシール絶縁層で覆われたポーラス絶縁層を備える半導体装置、及びその製造方法に関する。
ポーラスｌｏｗ−ｋ層（ポーラス絶縁層）は、０．７ｎｍ以上の連続空孔連結性（ｃｏｎｔｉｎｕｏｕｓ ｏｐｅｎ ｐｏｒｅ ｃｏｎｎｅｃｔｉｖｉｔｙ）を有する。そのため、図１に示されるように、ポーラスｌｏｗ−ｋ層に銅（Ｃｕ）が拡散したり、ポーラスｌｏｗ−ｋ層から水分が放出されたりする。そのようなＣｕ拡散は、早期の酸化膜経時破壊（ＴＤＤＢ：Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）を招き、また、そのような水分の放出はバリアメタルの酸化を招く。結果として、ビアオープン歩留まりやエレクトロマイグレーション（ＥＭ：Ｅｌｅｃｔｒｏ−Ｍｉｇｒａｔｉｏｎ）寿命が低下する。
このようなことから、ポーラスｌｏｗ−ｋ層上にポアシール絶縁層を堆積する「ポアシール・プロセス」が提案されている。このようなポアシール・プロセスは、例えば、特許文献１（国際公開ＷＯ／２００４／１０７４３４）、特許文献２（米国特許第７，５４１，６７９）、特許文献３（米国特許第７，１７９，７５８）、特許文献４（米国特許第６，９１９，６３６）等に記載されている。
また、原材料中の−（ＣＨ３）３結合を−Ｓｉ−Ｏ結合に吸着させながら表面ダメージだけを低減させる「ｌｏｗ−ｋ修復法」も提案されている。このようなｌｏｗ−ｋ修復法は、例えば、特許文献５（米国特許第７，５４１，２００）に記載されている。
また、特許文献６（特開２０１０−１２９９２１号公報）に記載された半導体装置の製造方法は、シリコン（Ｓｉ）と炭素（Ｃ）と酸素（Ｏ）とを含む多孔質絶縁膜を基板に形成する工程と、当該多孔質絶縁膜に銅配線を埋め込む工程と、当該銅配線上にメタルキャップ膜を形成する工程と、を含む。当該多孔質絶縁膜を形成する工程において、少なくとも上層のＣ／Ｓｉ比が１．５以上の多孔質絶縁膜を形成し、かつ、当該多孔質絶縁膜の少なくとも上層に最大径が１．３ｎｍ以下の空孔を含有させる。
国際公開ＷＯ／２００４／１０７４３４ 米国特許第７，５４１，６７９ 米国特許第７，１７９，７５８ 米国特許第６，９１９，６３６ 米国特許第７，５４１，２００ 特開２０１０−１２９９２１号公報
本願発明者は、上述の関連技術に関して、次のような問題点を認識した。
図２Ａ〜図２Ｄは、上述の関連技術に係るポアシール・プロセスを含む製造工程を概略的に示している。当該ポアシール・プロセスによれば、ポアシール絶縁層が、ポーラスｌｏｗ−ｋ層上だけでなく、ビアホールの底部の銅（Ｃｕ）上にも堆積される（図２Ｂ参照）。従って、その後、ビアホール底部においてポアシール絶縁層を開口するために、エッチバックが更に必要となる（図２Ｃ参照）。
しかしながら、ビアホール底部におけるポアシール絶縁層を開口するためにエッチバックが実施されると、トレンチ底部等の必要な場所におけるポアシール絶縁層も同時にエッチバックされ、消失してしまう、あるいは、極めて薄くなってしまう（図２Ｃ参照）。薄くなってしまったポアシール絶縁層は、もはやポアシールとして機能しなくなるであろう。
ポアシール・プロセスに伴う他の問題として、ＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ；配線の幅の寸法）の制御困難性がある。具体的には、ポアシール絶縁層は、Ｍ２配線用のエッチングの後に、ポーラスｌｏｗ−ｋ層上に堆積する必要がある。従って、Ｍ２配線の幅は、そのポアシール絶縁層の分だけ狭くなる（図２Ｃ参照）。このことは、配線抵抗の増加を招くだけでなく、その制御性をも低下させる。
図３は、上述のｌｏｗ−ｋ修復法を概略的に示している。ｌｏｗ−ｋ修復法によれば、ポーラスｌｏｗ−ｋ層の表面ダメージを修復することはできるが、連続的なポアシール絶縁層を得ることはできない。従って、ポーラスｌｏｗ−ｋ層中の連続的な空孔が、トレンチの側面や底面において露出したままである。
本発明の１つの観点において、半導体装置の製造方法が提供される。その製造方法は、（Ａ）ポーラス絶縁層の表面にトレンチを形成する工程と、（Ｂ）ビニル基を含み−Ｓｉ−Ｏ−を含む構造を備える化学物質を、ポーラス絶縁層の表面上あるいはポーラス絶縁層中に導入する工程と、（Ｃ）当該化学物質の重合を行うことにより、ポーラス絶縁層よりも高密度のポアシール絶縁層をトレンチの表面上に形成する工程と、を含む。
本発明の他の観点において、半導体装置が提供される。その半導体装置は、ポーラス絶縁層と、ポーラス絶縁層上に形成されポーラス絶縁層よりも高密度のポアシール絶縁層と、ポアシール絶縁層上に形成された銅配線と、を備える。ポアシール絶縁層は、ビニル基を含み−Ｓｉ−Ｏ−を含む構造を備える化学物質をポーラス絶縁層の表面上あるいはポーラス絶縁層中に導入し、当該化学物質の重合を行うことにより形成されている。
本発明によれば、重合により、ポアシール絶縁層は、ポーラス絶縁層の表面上や内部にだけ形成され、その他の材料（例えばＣｕ）上には堆積されない。そのため、上述の関連技術のようにポアシール絶縁層の堆積後にエッチバックを実施する必要がない。従って、トレンチ底部等におけるポアシール絶縁層は、エッチバックされることなく残留し、ポアシールとしての機能を十分に発揮する。また、エッチバックが行われないため、ＣＤ制御性も向上する。
本発明の上記及び他の観点、長所、特徴は、次の図面と共に説明される本発明の実施の形態により明らかになるであろう。
図１は、関連技術に係る問題点を説明するための半導体装置の断面図である。 図２Ａは、関連技術に係る半導体装置の製造工程を示す断面図である。 図２Ｂは、関連技術に係る半導体装置の製造工程を示す断面図である。 図２Ｃは、関連技術に係る半導体装置の製造工程を示す断面図である。 図２Ｄは、関連技術に係る半導体装置の製造工程を示す断面図である。 図３は、関連技術に係る問題点を説明するための半導体装置の断面図である。 図４は、本発明の実施の形態で用いられるガス材料の一例の化学式を示している。 図５Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図５Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図５Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図５Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図６は、本発明の実施の形態のメカニズムを示す断面図である。 図７Ａは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 図７Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 図７Ｃは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 図７Ｄは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 図８は、関連技術及び本発明のそれぞれに係るポアシール・プロセスのフローチャートの比較を示している。 図９Ａは、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。 図９Ｂは、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
添付図面を参照して、本発明の実施の形態を説明する。
図５Ａ〜図５Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
図５Ａに示されるように、絶縁層１の上に、第１配線層の絶縁層２が形成される。その絶縁層２の表面に、複数のトレンチが形成される。それらトレンチの表面にバリアメタル層３が形成された後、それらトレンチ内部が銅４で埋められる。絶縁層２の表面上、及び、銅（銅配線）４の表面上に、キャップ絶縁層５が形成される。そのキャップ絶縁層５の上に密着層６が形成される。そして、その密着層６の上に、第２配線層の絶縁層７が形成される。この絶縁層７は、ポーラス絶縁層（ポーラスｌｏｗ−ｋ層）であり、例えば、ポーラスＳｉＯＣＨ膜で形成される。その後、ポーラスｌｏｗ−ｋ層７に対して、Ｍ２デュアルダマシン形成のためにガス材料を用いたエッチングが実施され、さらに、ウェットエッチングが行われる。その結果、図５Ａに示されるように、ポーラスｌｏｗ−ｋ層７の表面にトレンチが形成され、また、第１配線層の銅配線４に達するビアホールが形成される。トレンチ表面だけでなく、トレンチ（銅配線部）間の配線スペース部においても、ポーラスｌｏｗ−ｋ層７は露出している。
次に、図５Ｂに示されるように、ガス材料が、ポーラスｌｏｗ−ｋ層７の表面上及び内部に導入される。そのガス材料は、ビニル基を含み−Ｓｉ−Ｏ−を含む構造を備える。また、そのガス材料の分子サイズは、ポーラスｌｏｗ−ｋ層７の空孔サイズよりも小さい。そのガス材料は、例えば、図４に示されるような化学式で表される。尚、ガス材料の導入は、当該ガス材料の修飾塩基（ｍｏｄｉｆｉｅｄ ｂａｓｅ）の部分を活性化させるに十分な熱または低エネルギープラズマの下で行われる。つまり、ガス材料は、熱またはライトプラズマ（ｌｉｇｈｔ ｐｌａｓｍａ）によって活性化される。
図６を参照して、この時の真空チャンバ内の化学反応について説明する。図６には、例として、図５Ｂ中の左側にあるトレンチの側面及び底面に対する化学反応メカニズムが示されているが、ポーラスｌｏｗ−ｋ層７が露出している他の部分（配線スペース部等）に関しても同様である。ポーラスｌｏｗ−ｋ層７としてのポーラスＳｉＯＣＨ膜の表面には、上記エッチングによりＣが失われたダメージ層が存在する。これは、ポーラスＳｉＯＣＨ膜７の表面付近にＯ−Ｓｉ−結合（Ｏ−Ｓｉ− ｂｏｎｄ）が存在することを意味する（図６（ａ））。ポーラスＳｉＯＣＨ膜７の表面付近にＯ−Ｓｉ−結合が存在する場合、熱あるいはライトプラズマによって、上記導入されたガス材料は容易にそのＯ−Ｓｉ−結合に吸着する（図６（ｂ））。そして、ガス導入が停止した後、熱硬化処理、紫外線硬化処理、プラズマ硬化処理、あるいは電子線（ＥＢ）硬化処理が実施される。これにより、ポーラスＳｉＯＣＨ膜７の表面においてガス材料が重合し、図６（ｃ）及び図５Ｃに示されるように、ＳｉＯＣＨからなるポアシール絶縁層１０が、ポーラスＳｉＯＣＨ膜７の露出表面にだけ選択的に形成される。この重合により形成されるポアシール絶縁層１０の密度は、ポーラスｌｏｗ−ｋ層７の密度よりも高い。そのポアシール絶縁層１０は、例えば、最大空孔サイズ＜０．５ｎｍ、ｋ≦４、Ｃ／Ｓｉ＞２、Ｅ＝２０ＧＰａ及びＣｕバリア特性を有する。
以上に説明された手法によれば、ガス材料は、ビアホールの底において露出する銅４とは反応せず、ポアシール絶縁層１０は、ビアホールの底において露出する銅４の上には形成されない。そのため、上述の関連技術のようにビアホール底部におけるポアシール絶縁層を開口するためにエッチバックを実施する必要がない。従って、トレンチ内部や配線スペース部表面におけるポアシール絶縁層１０は、エッチバックされることなく残留する。結果、十分な厚さのポアシール絶縁層１０が残るため、ポアシールとしての機能を十分に発揮する。つまり、本実施の形態に係るポアシール構造は、Ｃｕ拡散やポーラスｌｏｗ−ｋ層７からのガス放出に対して、高い耐性を備える。その結果、ＴＤＤＢ、ＥＭ寿命、ビアオープン歩留まりといったＣｕ配線特性が向上する。
その後、図５Ｃに示されるように、ポアシール絶縁層１０の表面上にバリアメタル層８が形成される。ポアシール絶縁層１０がポーラスｌｏｗ−ｋ層７へのガス拡散を防止するため、Ｔａ、ＴａＮ、Ｒｕ、Ｃｏを用いた物理蒸着法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）だけでなく、化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）や原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）も、バリアメタル堆積に使用することができる。
その後、メタライゼーション及び化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）が実施され、図５Ｄに示されるように、バリアメタル層８上に銅配線９が形成される。
図７Ａ〜図７Ｄは、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。図７Ｂ〜図７Ｄに示されるプロセスは、上記図５Ｂ〜図５Ｄで示されたプロセスと同じである。従って、図７Ｂ〜図７Ｄに対する説明は省略する。
既出の図５Ａで示されたようにＲＩＥエッチング及びウェットエッチングによってトレンチが形成された後、図７Ａに示されるように表面処理（ｓｕｒｆａｃｅ ｔｒｅａｔｍｅｎｔ）が実施される。より詳細には、水素プラズマ、あるいはヘリウムプラズマを含む水素を用いることにより、表面処理が行われる。このような表面処理により、ポアシール形成前に、ポーラスｌｏｗ−ｋ層７の表面が活性化され、活性−Ｓｉ−Ｏ結合が形成される。同時に、ビアホールの底において露出する銅４の表面が非活性化される。
次に、本発明の第３の実施の形態を説明する。第３の実施の形態では、ポアシール絶縁層１０の形成までは、既出の実施の形態と同じである。ポアシール絶縁層１０が形成された後、バリアメタル層が自己整合的に形成される。そのために、既出の図５Ｃ及び図５Ｄで示されたプロセスの代わりに、図９Ａ及び図９Ｂに示されるプロセスが実施される。
より詳細には、図９Ａに示されるように、ポアシール絶縁層１０上にＣｕＭｎ合金１１（Ｍｎ＝０．１〜１０ａｔｍ％）を堆積する。続いて、２００〜４００℃で５〜６０分の熱処理を実施する。これにより、図９Ｂに示されるように、ポアシール絶縁層１０の上に、バリアメタル層としてＭｎＳｉＯ層１２が自己整合的に形成される。その後、既出の実施の形態と同様に、ＭｎＳｉＯ層１２上に銅配線９が形成される。
以上に説明されたように、本発明の実施の形態によれば、−Ｓｉ−Ｏ結合に対してガス材料が吸着し、重合することにより、ポーラスｌｏｗ−ｋ層７の表面上及び内部にポアシール絶縁層１０が形成される。これにより、ポアシール絶縁層１０を、ポーラスｌｏｗ−ｋ層７の露出表面にだけ選択的に形成し、銅４の露出表面上には形成させないようにすることが可能となる。従って、上述の関連技術のようなポアシール絶縁層堆積後のエッチバック工程を排除することが可能となる。更に、ポアシール絶縁層１０は、トレンチ底部に十分な量残留する。これにより、Ｃｕ配線に対するシール特性が向上する。このようなガス吸着及び重合ポアシール膜は、例えば図４に示されるような化学式の前駆体を用いることにより、好適に実現可能である。
本発明の実施の形態に係る手法によれば、連続的なポアシール薄膜１０をポーラスｌｏｗ−ｋ層７上にだけ選択的に得ることができる。この手法は、例えば図４に示されるような化学式のガス材料を熱またはライトプラズマで活性化し、ポーラスＳｉＯＣＨ膜のＳｉ−Ｏ−結合（ドライエッチング及びウェットエッチングにより露出）に吸着させる。そして、熱硬化システム、紫外線硬化システム、あるいはプラズマ硬化システムによって重合が行われることにより、連続的なポアシール絶縁膜１０がポーラスｌｏｗ−ｋ層７上にだけ選択的に形成される。
図８は、関連技術及び本発明のそれぞれに係るポアシール・プロセスのフローチャートの比較を示している。図８から明らかなように、本発明に係るポアシール・プロセスは、化学吸着と重合を含んでいる。一方、関連技術に係るポアシール・プロセスは、ポアシール堆積とポアシール・エッチバックを含んでいる。本発明によれば、そのエッチバック・プロセスを排除することができる。
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
また、後の審査過程中に補正が行われたとしても、出願人の意図は、全てのクレーム要素の等価物を包含する。
１ 絶縁層
２ 絶縁層
３ バリアメタル層
４ 銅
５ キャップ絶縁層
６ 密着層
７ ポーラス絶縁層（ポーラスｌｏｗ−ｋ層）
８ バリアメタル層
９ 銅配線
１０ ポアシール絶縁層
１１ ＣｕＭｎシード
１２ ＭｎＳｉＯ層

Claims (14)

  1. ポーラス絶縁層の表面にトレンチを形成する工程と、
    ビニル基を含み−Ｓｉ−Ｏ−を含む構造を備える化学物質を、前記ポーラス絶縁層の表面上あるいは前記ポーラス絶縁層中に導入する工程と、
    前記化学物質の重合を行うことにより、前記ポーラス絶縁層よりも高密度のポアシール絶縁層を前記トレンチの表面上に形成する工程と
    を含む
    半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記構造は、下記式で表される
    Figure 2011171736
     半導体装置の製造方法。
  3. 請求項１又は２に記載の半導体装置の製造方法であって、
    前記化学物質の導入は、前記化学物質の修飾塩基の部分を活性化させるに十分な低エネルギープラズマ、または熱の下で行われる
    半導体装置の製造方法。
  4. 請求項１乃至３のいずれか一項に記載の半導体装置の製造方法であって、
    前記化学物質の分子サイズは、前記ポーラス絶縁層の空孔サイズよりも小さい
    半導体装置の製造方法。
  5. 請求項１乃至４のいずれか一項に記載の半導体装置の製造方法であって、
    前記化学物質の重合において、熱硬化処理、紫外線硬化処理、プラズマ硬化処理、あるいは電子線硬化処理が実施される
    半導体装置の製造方法。
  6. 請求項１乃至５のいずれか一項に記載の半導体装置の製造方法であって、
    前記トレンチを形成する工程において、更に、前記ポーラス絶縁層が露出した配線スペース部が銅配線間に形成され、
    前記化学物質の重合を行うことにより、前記配線スペース部の表面上にも前記ポアシール絶縁層が形成される
    半導体装置の製造方法。
  7. 請求項１乃至６のいずれか一項に記載の半導体装置の製造方法であって、
    前記ポアシール絶縁層は、ビアホールの底において露出する銅の上には形成されない
    半導体装置の製造方法。
  8. 請求項１乃至７のいずれか一項に記載の半導体装置の製造方法であって、
    前記トレンチが形成された後、表面処理を行い、前記ポーラス絶縁層の表面上に活性−Ｓｉ−Ｏ結合を形成し、且つ、ビアホールの底において露出する銅の表面を非活性化する工程
    を更に含む
    半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法であって、
    前記表面処理は、水素プラズマ、あるいはヘリウムプラズマを含む水素により行われる
    半導体装置の製造方法。
  10. 請求項１乃至９のいずれか一項に記載の半導体装置の製造方法であって、
    化学気相成長法あるいは原子層堆積法によって、前記ポアシール絶縁層上に金属層を形成する工程と、
    前記金属層上に銅層を形成する工程と
    を更に含む
    半導体装置の製造方法。
  11. 請求項１乃至９のいずれか一項に記載の半導体装置の製造方法であって、
    前記ポアシール絶縁層上にＣｕＭｎ合金を堆積する工程と、
    熱処理を行うことにより、前記ポアシール絶縁層上にＭｎＳｉＯ層を自己整合的に形成する工程と
    を更に含む
    半導体装置の製造方法。
  12. ポーラス絶縁層と、
    前記ポーラス絶縁層上に形成され、前記ポーラス絶縁層よりも高密度のポアシール絶縁層と、
    前記ポアシール絶縁層上に形成された銅配線と
    を備え、
    前記ポアシール絶縁層は、ビニル基を含み−Ｓｉ−Ｏ−を含む構造を備える化学物質を前記ポーラス絶縁層の表面上あるいは前記ポーラス絶縁層中に導入し、前記化学物質の重合を行うことにより形成された
    半導体装置。
  13. 請求項１２に記載の半導体装置であって、
    前記構造は、下記式で表される
    Figure 2011171736
     半導体装置。
  14. 請求項１２又は１３に記載の半導体装置であって、
    前記ポアシール絶縁層が、前記銅配線間の配線スペース部の表面上に設けられた
    半導体装置。
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