JP2015529007A - 気相化学曝露による低誘電率誘電体の損傷修復 - Google Patents

気相化学曝露による低誘電率誘電体の損傷修復 Download PDF

Info

Publication number
JP2015529007A
JP2015529007A JP2015520198A JP2015520198A JP2015529007A JP 2015529007 A JP2015529007 A JP 2015529007A JP 2015520198 A JP2015520198 A JP 2015520198A JP 2015520198 A JP2015520198 A JP 2015520198A JP 2015529007 A JP2015529007 A JP 2015529007A
Authority
JP
Japan
Prior art keywords
dielectric constant
dielectric layer
low dielectric
porous low
exposing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015520198A
Other languages
English (en)
Other versions
JP6192719B2 (ja
Inventor
ケルヴィン チャン,
ケルヴィン チャン,
アレクサンドロス ティー. デモス,
アレクサンドロス ティー. デモス,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2015529007A publication Critical patent/JP2015529007A/ja
Application granted granted Critical
Publication of JP6192719B2 publication Critical patent/JP6192719B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04Coating on selected surface areas, e.g. using masks
    • C23C16/045Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40Oxides
    • C23C16/401Oxides containing silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/2636Bombardment with radiation with high-energy radiation for heating, e.g. electron beam heating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

半導体製造で使用される低誘電率誘電体層の誘電率を修復および低減する方法が提供される。1つの実装態様では、損傷された低誘電率誘電体層を修復する方法は、多孔性低誘電率誘電体層をビニルシラン含有化合物に曝露すること、および任意選択により多孔性低誘電率誘電体層を紫外線(UV)硬化プロセスに曝露することを含む。【選択図】図2

Description

本発明の実装態様は、一般に、半導体製造で使用される低誘電率誘電体膜の誘電率の修復及び低減に関する。
半導体製造における誘電体膜の誘電率(k)は、デバイスのスケーリングが継続するにつれて継続的に低減している。低誘電率膜上での集積化損傷を最小限に抑えることは、特徴サイズの継続的な低減を可能にする上で重要である。しかしながら、特徴サイズが減少するにつれて、抵抗性キャパシタンスおよび誘電体膜の信頼性の改善は重要な課題となる。
例えば、炭素がドープされた酸化物(CDO)を含む多孔性低誘電率誘電体膜は、例えば、限定するものではないが、化学機械研磨(CMP)または平坦化、エッチング、アッシングおよび洗浄などの集積化ステップに曝露されると、結合構造に損傷を受ける。特に、Si−HおよびSi−OH結合は、これら1つまたは複数の集積化ステップの後には、濃度が高くなる。このSi−HおよびSi−OHの増加は、k値の上昇を引き起こすことがある。現在の修復技術は、液相シリル化または超臨界COの使用を含む。しかしながら、この技法は膜の凹部特徴の側壁損傷の修復に効果があるとは証明されていない。
したがって、効率を改善し、より小さなデバイスサイズを可能にするには、誘電体膜を修復してk値を低減する方法が必要である。
本発明の実装態様は、一般に、半導体製造で使用される低誘電率誘電体層の誘電率の修復及び低減に関する。1つの実装態様では、損傷された低誘電率誘電体層を修復する方法は、
多孔性低誘電率誘電体層をビニルシラン含有化合物に曝露すること、および任意選択により多孔性低誘電率誘電体層を紫外線(UV)硬化プロセスに曝露することを含む。
別の実装態様では、損傷された低誘電率誘電体層を修復する方法が提供される。方法は、多孔性低誘電率誘電体層を酸化化合物に曝露すること、多孔性低誘電率誘電体層をシリル化剤に曝露すること、および任意選択により多孔性低誘電率誘電体層を紫外線(UV)硬化プロセスに曝露することを含む。
本発明の上記の特徴を詳細に理解できるように、上記で簡単に要約した本発明のより詳細な説明は、実装態様を参照することによって得ることができる。これらの実装態様のいくつかを、添付の図面に示す。しかしながら、本発明は他の等しく有効な実装態様も許容しうるため、添付の図面は本発明の典型的な実装態様のみを示しており、したがって本発明の範囲を限定すると見なすべきではないことに留意されたい。
本明細書に記載の実装態様による処理の段階での誘電体層を示す。 本明細書に記載の実装態様による処理の段階での誘電体層を示す。 本明細書に記載の実装態様による処理の段階での誘電体層を示す。 本明細書に記載の実装態様による処理の段階での誘電体層を示す。 本明細書に記載の実装態様による処理の段階での誘電体層を示す。 本明細書に記載の実装態様による処理の段階での誘電体層を示す。 本明細書に記載の実装態様による損傷された膜の修復の一方法を示すプロセスの流れ図である。 本明細書に記載の実装態様による損傷された膜の修復の別の方法を示すプロセスの流れ図である。 本明細書に記載の実装態様による損傷された膜の修復の別の方法を示すプロセスの流れ図である。 本明細書に記載の実装態様による損傷された膜の修復の別の方法を示すプロセスの流れ図である。 本明細書に記載の実装態様による損傷された膜の修復の別の方法を示すプロセスの流れ図である。 本明細書に記載の実装態様による損傷された膜の修復の別の方法を示すプロセスの流れ図である。 本明細書に記載の実装態様による損傷された膜の修復の別の方法を示すプロセスの流れ図である。 本明細書に記載の実装態様を実行するために使用されうる例示的な処理チャンバの断面図である。
理解を容易にするため、可能な場合には、上記の図に共通する同一の要素を示すのに同一の参照番号を使用した。1つの実装態様の要素および/またはプロセスステップは、さらなる記述がなくても、他の実装態様に有益に組み込み得ることが企図される。
本発明の実装態様は、一般に、半導体製造で使用される低誘電率誘電体膜の誘電率の修復及び低減に関する。例えば、炭素がドープされた酸化物(CDO)を含む多孔性低誘電率誘電体膜は、限定するものではないが、化学機械研磨(CMP)または平坦化、エッチング、アッシングおよび洗浄などの集積化ステップに曝露されると、結合構造に損傷を受ける。特に、Si−HおよびSi−OH結合は、これら1つまたは複数の集積化ステップの後には、濃度が高くなる。本発明の実装態様は、直接的および間接的な損傷後修復プロセスを組み込むことによって、Si−HおよびSi−OH結合の濃度を低減するための方法を含む。本発明の実施態様はまた、Si−HおよびSi−OH損傷を修復するためのハイブリッドプロセスを含む。
図1Aは、構造体101の上に堆積される誘電体膜100を示す。構造体101は、例えばシリコンウエハなどの基板、あるいは、例えば金属化層または相互接続層などのあらかじめ形成された層であってもよい。低誘電率誘電体膜100は、約3未満のk値を有する従来の多孔性低誘電率シリコンベース誘電体材料であってもよい。例示的な低誘電率誘電体膜は、例えば、SiO、SiOC、SiON、SiCOH、SiOCNおよび他の関連する膜を含む。1つの実装態様では、低誘電率誘電体材料は、炭素および水素原子を含む酸化ケイ素である有機ケイ酸塩ガラス(OSG、SiCOHとも呼ばれる)である。SiCOHは約2から3の間のk値を有し、カリフォルニア州サンタクララのApplied MaterialsからブラックダイアモンドII(商標)として入手可能である。低誘電率誘電体膜100は、その中に形成されるポア102を有することがある。ポアはナノポアとなることもある。ナノポアは約0.5nmから約20nmの範囲の直径を有することがある。低誘電率誘電体層は、プラズマ化学気相堆積(PECVD)プロセスまたは他の任意の適した堆積技法によって堆積されてもよい。低誘電率誘電体膜100は、多孔性の炭素がドープされた酸化物(CDO)の膜であってもよい。低誘電率誘電体膜100は、膜の処理後には誘電体膜のk値よりも大きなk値を有することがある。
図1Bは、低誘電率誘電体膜100に特徴104を形成するため、平坦化されエッチングされた後の低誘電率誘電体膜100を示している。低誘電率誘電体膜100は、例えばCMPプロセスによって平坦化されてもよい。低誘電率誘電体膜100は、低誘電率誘電体膜100の一部をマスキングし、低誘電率誘電体膜100のマスクされていない部分をフッ化水素酸(HF)蒸気からなるプラズマに接触させ、さらに例えば酸素(O)ガスまたはCOガスからなるプラズマを使用してマスクをアッシング除去することによってエッチングされる。低誘電率誘電体膜100のk値は、本明細書に記載の実装態様を使用して、任意の処理ステップの後に修復されてもよい。
誘電体膜100の平坦化、アッシング、及びエッチングは誘電体膜100に水素および/または水を導入して、例えばSi−Hおよび/またはSi−OH基の形成を引き起こし、誘電体膜100を親水性にする。誘電体膜100の親水性によって、ポア102は水で満たされて、損傷されたポア103を発生させる。Si−OH基および損傷されたポア103は誘電体膜100のk値を上昇させる。Si−H基は電気特性の劣化(例えば、漏出および経時絶縁破壊(TDDB))の原因となる。平坦化およびエッチングによる損傷は通常、図1Bに示すように、誘電体膜100の上部、および特徴104の側壁に限局される。
図1Cは、以下に述べる1つまたは複数のプロセスによって修復された後の低誘電率誘電体膜100を示している。修復プロセスは、損傷されたポア103から水を取り除くことで、修復されたポア105を作り出し、さらに、Si−H基をSi−CH−CH−Si(CHに、また低誘電率誘電体膜100の中のSi−OH基を例えば、疎水性のSi−O−Si(CH基に変換することによって、低誘電率誘電体膜100のk値を低減する。疎水性基は、低誘電率誘電体膜100の損傷されたポア103からの水の除去に役立つ。
低誘電率誘電体膜100が修復された後、半導体の製造を継続するためその後のプロセスが実施されてもよい。例えば、拡散バリア106が誘電体膜100の特徴104に堆積され、例えば、銅または銅合金などの金属材料107が図1Dに示したように特徴104に堆積される。金属材料107を平坦化し、平坦化の際に形成される金属材料107から酸化物を取り除くことが必要になることがある。一般的な金属酸化物除去技法は、水素またはアンモニアプラズマの使用を含む。平坦化および/または金属酸化物除去プロセスは、図1Eに示したように低誘電率誘電体膜100の表面を再び損傷することがある。低誘電率誘電体膜100は、図1Fに示したように、本明細書に記載の任意の修復プロセスを使用して修復可能である。
図2は、本明細書に記載の実装態様による損傷された膜の修復の一方法200を示すプロセスの流れ図である。ブロック210で、その上に堆積された多孔性低誘電率誘電体層を有する基板は、処理チャンバ内に配置される。基板および低誘電率誘電体膜は、図1A〜1Fに示した低誘電率誘電体膜100および構造体101と同等であってもよい。処理チャンバは図9に示した処理チャンバ900と同等であってもよい。ブロック220で、処理チャンバは排気されてもよい。処理チャンバは真空ポンプを使用して排気される。
ブロック230で、低誘電率誘電体層はビニルシラン含有化合物に曝露される。ビニルシランは液体または蒸気の形態であってもよい。気相プロセスでは、誘電体膜100を気化したビニルシラン含有化合物に接触させる。ビニルシラン含有化合物を気化させることにより、ビニルシラン含有化合物は低誘電率誘電体膜100に深く浸透することが可能になる。例示的なビニルシラン含有化合物は、次の化学式で表わされる。
Figure 2015529007
ここで、R、R、およびRはそれぞれ、水素(H)、アルキル基(例えば、メチル、エチル、プロピル、ブチルなど)、アルコキシ基(例えば、メトキシ、エトキシ、プロポキシなど)、塩素、およびビニル基から独立に選択される。他の置換ビニルシランもまた、本明細書に記載の実装態様の範囲内にある。オレフィン、アセチルアセトン、酢酸ビニル、スチレンなど、Si−Hと反応することが知られている他の不飽和化合物も、本明細書に記載の実装態様で使用される。
例示的なビニルシランには、ビニルシラン、トリメチルビニルシラン(TMVS)、ビニルトリクロロシラン、ビニルトリメトキシシラン、ビニルトリエトキシシラン、ビニルトリス(2−メトキシエトキシ)シラン、ビニルトリスイソプロポキシシラン、ビニルトリス(tert−ブチルぺルオキシ)シラン、ビニルジメチルクロロシラン、ビニルジメチルエトキシシラン、ビニルメチルジクロロシラン、ビニルメチルジメトキシシラン、ビニルメチルジエトキシシラン、メチルビニルジ(n−メチルアセチルアミド)シラン、メチルビニルジ(5−カプロラクタム)シラン、ビス(メチルジクロロシリル)エタン、およびこれらの組み合わせが含まれる。1つの実装態様では、ビニルシラン含有化合物はトリメチルビニルシラン(TMVS)である。
ビニルシラン含有化合物の気化プロセスは、低誘電率誘電体膜100を処理チャンバ内に配置し、ビニルシラン含有化合物を気化させ、気化したビニルシラン含有化合物を処理チャンバ内へ流すことによって実行される。ビニルシラン含有化合物は代替的に、処理チャンバ内で気化されてもよい。ビニルシラン含有化合物は、処理チャンバの上部に配置されたシャワーヘッドを経由して、処理チャンバ内へ導入されてもよい。He、Ar、Nなどのキャリアガスおよびこれらの組み合わせは、ビニルシラン含有化合物の処理チャンバへの流入を支援するために使用されることがある。などのさらに、ビニルシラン含有化合物の気相プロセスの間に水などの触媒が添加されることもある。
ビニルシラン含有化合物の気相プロセスは、50mTorrから500Torrの間、例えば約200mTorrから約6Torrの間の処理チャンバ圧力で実行されてもよい。シリル化プロセスの間に、誘電体膜は約100℃から約400℃の間、例えば約200℃から約390℃の間の温度に加熱されてもよい。ビニルシラン含有化合物の流量は、1sccmから10,000sccmの間、例えば約400sccmから約2,000sccmの間であってもよい。任意選択のキャリアガスの流量は、1sccmから10,000sccmの間、例えば約2,000sccmから約3,000sccmの間であってもよい。処理時間は、1分間から10分間の間で、例えば3分間であってもよい。処理チャンバ内の圧力は、気相プロセスの間に変動してもよい。例えば、圧力は50Torrから500Torrの間で変動しうる。
ブロック240では、多孔性低誘電率誘電体層は、低誘電率誘電体膜100を修復するため、任意選択により紫外線(UV)硬化プロセスに曝露される。ブロック240のUV硬化プロセスは、ブロック230のプロセスの前に、ブロック230のプロセスと同時に、ブロック230のプロセスの後に、あるいは上述の順序の任意の組み合わせで実施されてもよい。UV硬化プロセスは、誘電体膜からSi−Hを、および/または損傷されたポアから水を取り除く、上述の低誘電率誘電体膜100にSi−CH−CH−Si(CH基および/またはSi−O−Si(CH基を生成するため、低誘電率誘電体膜100をUV放射に接触させることを含む。
UV硬化プロセスは、低誘電率誘電体膜100を処理チャンバ内に配置し、低誘電率誘電体膜100をUV放射に接触させるため、UV放射源を使用することによって実行される。UV放射源は、例えば、UVランプであってもよい。UV放射源は、処理チャンバの外側に配置され、処理チャンバはUV放射が通過しうる石英の窓を有していてもよい。低誘電率誘電体膜100は、例えば、HeまたはArなどの不活性ガス環境内に配置されてもよい。処理チャンバはまた、低誘電率誘電体膜100をUV放射に接触させる前にあるいは接触と同時に、低誘電率誘電体膜100を加熱するためのマイクロ波源を含んでもよい。UV硬化プロセスは、UV放射波長をシミュレートするプラズマを使用して実行されてもよい。プラズマはRF電力をHe、Ar、O、およびNなどの処理ガスに結合させることによって形成される。プラズマは遠隔プラズマ源(RPS)によって形成され、処理チャンバに供給されてもよい。
UV硬化プロセスは、1Torrから100Torrの間の例えば6Torrの処理チャンバ圧力で、20℃から400℃の間の例えば385℃の誘電体膜温度で、8,000sccmから24,000sccmの間の例えば16,000sccmの環境ガス流量で、2,000sccmから20,000sccmの間の例えば12,000sccmの処理ガス流量で、50Wから1,000Wの間の例えば500WのRF電力で、13.56MHzのRF電力周波数で、10秒から180秒の間の例えば60秒の処理時間で、100W/mから2,000W/mの間の例えば1,500W/mのUV照射出力で、かつ100nmから400nmのUV波長で、実行されてもよい。上述のUV硬化プロセスは、有利には特徴104の側壁の損傷されたポア103を修復する。
1つの実装態様では、UV硬化温度は100℃から約800℃の間で、例えば約400℃であってもよい。UV硬化時間は約10秒から約600秒の間であってもよい。UV硬化ガスは、UV透過性のガス分配シャワーヘッドを介して処理チャンバへ流し込まれてもよい。1つの実装態様では、ヘリウムおよびアルゴンなどの不活性硬化ガスは、約1,000sccmから約27,000sccmの間の流量で処理チャンバへ流し込まれてもよい。
別の実装態様では、ブロック230のビニルシラン含有化合物への曝露およびブロック240のUV硬化は同時に実行されてもよい。このような場合、UV装置はビニルシラン含有化合物の導入と同時に電源が入/切される。別の実装態様では、ブロック240のUV硬化は、ブロック230のビニルシラン含有化合物に曝露される前に実行される。さらに別の実装態様では、ブロック230のビニルシラン含有化合物への曝露およびブロック240のUV硬化は交互に実行されてもよい。例えば、UV硬化は、表面/側壁から水を除去するために実行されることがある。次いで、表面を疎水性に戻すために、ビニルシラン含有化合物への曝露が実行される。UV硬化は低誘電率膜の損傷をさらに回復するために実行される。このような場合、ビニルシラン含有化合物への曝露およびUV硬化は、それぞれ約15秒間から約30秒間実行されてもよい。ビニルシラン含有化合物の流量、時間、UV電力、基板温度、処理チャンバのチャンバ圧力は、アプリケーションに応じて変化することがある。必要に応じて、UV硬化は、ビニルシラン含有化合物への曝露のための処理チャンバとは別の独立した処理チャンバ内で実行されてもよい。
図3は、本明細書に記載の実装態様による損傷された膜の修復の別の方法300を示すプロセスの流れ図である。ブロック310で、その上に堆積された多孔性低誘電率誘電体層を有する基板は、処理チャンバ内に配置される。基板および低誘電率誘電体膜は、図1A〜1Fに示した低誘電率誘電体膜100および構造体101と同等であってもよい。処理チャンバは図9に示した処理チャンバ900と同等であってもよい。ブロック320で、処理チャンバは排気されてもよい。処理チャンバは真空ポンプを使用して排気される。
ブロック330で、多孔性低誘電率誘電体層は酸化化合物に曝露される酸化化合物は液体または蒸気の形態であってもよい。例示的な参加化合物は、酸素(O)、酸素含有化合物(例えば、NO、NO)、オゾン(O)、オゾン含有化合物、過酸化水素(H)、過酸化物含有化合物、およびこれらの組み合わせを含む。酸化化合物への曝露は、誘電体膜100を処理チャンバ内に配置すること、および酸化化合物の液体または蒸気を処理チャンバへ流し込むことによって実行されてもよい。酸化化合物は代替的に、処理チャンバ内で気化されてもよい。酸化化合物は、処理チャンバの上部に配置されたシャワーヘッドを経由して、処理チャンバ内へ導入されてもよい。He、Ar、N、Hなどのキャリアガスおよびこれらの組み合わせは、酸化化合物の処理チャンバへの流入を支援するために使用されることがある。
酸化化合物への曝露は、50mTorrから500Torrの間、例えば約200mTorrから約6Torrの間の処理チャンバ圧力で実行されてもよい。酸化プロセスの間に、誘電体膜は約100℃から約400℃の間、例えば約200℃から約390℃の間の温度に加熱されてもよい。酸化化合物の流量は、1sccmから10,000sccmの間、例えば約400sccmから約2,000sccmの間であってもよい。任意選択のキャリアガスの流量は、1sccmから10,000sccmの間、例えば約2,000sccmから約3,000sccmの間であってもよい。処理時間は1分間から10分間の間、例えば3分間であってもよい。処理チャンバ内の圧力は、気相プロセスの間に変動してもよい。例えば、圧力は50Torrから500Torrの間で変動しうる。
ブロック340では、多孔性低誘電率誘電体層は、低誘電率誘電体膜100を修復するため、任意選択により紫外線(UV)硬化プロセスに曝露される。ブロック340のUV硬化プロセスは、ブロック330のプロセスの前に、ブロック330のプロセスと同時に、ブロック330のプロセスの後に、あるいは上述の順序の任意の組み合わせで実施されてもよい。ブロック340のUV硬化プロセスのためのプロセス条件は、ブロック240のUV硬化プロセスのプロセス条件と同一または同等であってもよい。
ブロック350で、多孔性低誘電率誘電体層はシリル化剤に曝露される。多孔性低誘電率誘電体層100のシリル化剤への曝露は、誘電体膜100のSi−OH基を、例えば疎水性のSi−O−Si(CH基に変換する。疎水性のSi−O−Si(CH基は、低誘電率誘電体膜100の損傷されたポア103からの水の除去に役立つ。
低誘電率誘電体層100のシリル化剤への曝露は、気相または液相で起こることがある。気相シリル化プロセスは、上述の低誘電率誘電体膜100にSi−O−Si(CH基を生成するため、誘電体膜100を気化したシリル化剤に接触させることを含む。シリル化剤を気化させることにより、シリル化剤は誘電体膜100に深く浸透する。例示的なシリル化剤は、ヘキサメチルジシラザン(HMDS)、テトラメチルジシラザン(TMDS)、トリメチルクロロシラン(TMCS)、ジメチルジクロロシラン(DMDCS)、メチルトリクロロシラン(MTCS)、トリメチルメトキシシラン(TMMS)(CH−O−Si−(CH)、ジメチルジメトキシシラン(DMDMS)((CH−Si−(OCH)、メチルトリメトキシシラン(MTMS)((CH−O−)−Si−CH)、フェニルトリメトキシシラン(PTMOS)(C−Si−(OCH)、フェニルジメチルクロロシラン(PDMCS)(C−Si(Cl)−(CH)、ジメチルアミノトリメチルシラン(DMATMS)((CH−N−Si−(CH)、ビス(ジメチルアミノ)ジメチルシラン(BDMADMS)、またはSi、H、およびCを含有する他の化合物を含む。
気相シリル化プロセスは、低誘電率誘電体膜100を処理チャンバ内に配置し、シリル化剤を気化させ、気化したシリル化剤を処理チャンバ内へ流すことによって実行される。シリル化剤は代替的に、処理チャンバ内で気化されてもよい。シリル化剤は、処理チャンバの上部に配置されたシャワーヘッドを経由して、処理チャンバ内へ導入されてもよい。He、Ar、Nなどのキャリアガスおよびこれらの組み合わせは、シリル化剤の処理チャンバへの流入を支援するために使用されることがある。さらに、気相シリル化プロセスの間に水などの触媒が添加されることもある。
気相シリル化プロセスは、50mTorrから500Torrの間、例えば約200mTorrから約6Torrの間の処理チャンバ圧力で実行されてもよい。酸化プロセスの間に、誘電体膜は約100℃から約400℃の間、例えば約200℃から約390℃の間の温度に加熱されてもよい。シリル化剤の流量は、1sccmから10,000sccmの間、例えば約400sccmから約2,000sccmの間であってもよい。任意選択のキャリアガスの流量は、1sccmから10,000sccmの間、例えば約2,000sccmから約3,000sccmの間であってもよい。処理時間は1分間から10分間の間、例えば3分間であってもよい。処理チャンバ内の圧力は、気相プロセスの間に変動してもよい。例えば、圧力は50Torrから500Torrの間で変動しうる。
多孔性低誘電率誘電体層は、低誘電率誘電体膜100を修復するため、任意選択により紫外線(UV)硬化プロセスに曝露される。ブロック340のUV硬化プロセスは、ブロック350のプロセスの前に、ブロック350のプロセスと同時に、ブロック350のプロセスの後に、あるいは上述の順序の任意の組み合わせで実施されてもよい。UV硬化プロセスのためのプロセス条件は、ブロック240のUV硬化プロセスのプロセス条件と同一または同等であってもよい。
方法300の間には、様々なパージガスおよび排気プロセスが実行されてもよい。例えば、多孔性低誘電率誘電体層の酸化化合物への曝露の後に、および低誘電率誘電体層のシリル化剤への曝露の前に、チャンバへのパージガスの流入および/またはチャンバからの排気は有利になることがある。ブロック230の間にキャリアガスが使用されるある種の実装態様では、酸化化合物の流入が停止した後にキャリアガスの流入を継続することによって、キャリアガスはパージガスとして使用される。処理チャンバは真空ポンプを使用して排気されてもよい。
図4は、本明細書に記載の実装態様による損傷された膜の修復の別の方法400を示すプロセスの流れ図である。方法400は、多孔性低誘電率誘電体層を酸化化合物およびシリル化剤に曝露することが、別々のステップではなく同時に起こる点を除いて、方法300と同等である。ブロック410で、その上に堆積された多孔性低誘電率誘電体層を有する基板は、処理チャンバ内に配置される。ブロック420で、処理チャンバは排気されてもよい。ブロック430で、多孔性低誘電率誘電体層は酸化化合物およびシリル化剤に同時に曝露される。酸化化合物およびシリル化剤は液体または蒸気の形態であってもよい。酸化化合物およびシリル化剤はチャンバへ供給する前に混合してもよく、あるいは処理チャンバへ別々に投入し、処理チャンバ内で混合してもよい。He、Ar、Nなどのキャリアガスおよびこれらの組み合わせは、シリル化剤の処理チャンバへの流入を支援するために使用されることがある。処理条件は、方法200および方法300で説明済みの処理条件と同一または同等であってもよい。
ブロック440では、多孔性低誘電率誘電体層は、低誘電率誘電体膜100を修復するため、任意選択により紫外線(UV)硬化プロセスに曝露される。ブロック440のUV硬化プロセスは、ブロック430のプロセスの前に、ブロック430のプロセスと同時に、ブロック430のプロセスの後に、あるいは上述の順序の任意の組み合わせで実施されてもよい。ブロック440のUV硬化プロセスのためのプロセス条件は、ブロック240のUV硬化プロセスのプロセス条件と同一または同等であってもよい。
図5は、本明細書に記載の実装態様による損傷された膜の修復の別の方法500を示すプロセスの流れ図である。方法500は、多孔性低誘電率誘電体層がビニルシラン含有化合物およびシリル化剤に曝露される点を除いて、方法200と同等である。ビニルシラン含有化合物およびシリル化剤への曝露は同時に起こってもよい。ブロック510で、その上に堆積された多孔性低誘電率誘電体層を有する基板は、処理チャンバ内に配置される。ブロック520で、処理チャンバは排気されてもよい。ブロック530で、多孔性低誘電率誘電体層はビニルシラン含有化合物およびシリル化剤に同時に曝露される。ビニルシラン含有化合物およびシリル化剤は液体または蒸気の形態であってもよい。ビニルシラン含有化合物およびシリル化剤はチャンバへ供給する前に混合してもよく、あるいは処理チャンバへ別々に投入し、処理チャンバ内で混合してもよい。He、Ar、Nなどのキャリアガスおよびこれらの組み合わせは、シリル化剤の処理チャンバへの流入を支援するために使用されることがある。処理条件は、ビニルシラン含有化合物およびシリル化剤の導入に関して本明細書で既に説明したプロセス条件と同一または同等であってもよい。ブロック540では、多孔性低誘電率誘電体層は、低誘電率誘電体膜100を修復するため、任意選択により紫外線(UV)硬化プロセスに曝露される。ブロック540のUV硬化プロセスは、ブロック530のプロセスの前に、ブロック530のプロセスと同時に、ブロック530のプロセスの後に、あるいは上述の順序の任意の組み合わせで実施されてもよい。ブロック540のUV硬化プロセスのためのプロセス条件は、ブロック240のUV硬化プロセスのプロセス条件と同一または同等であってもよい。
図6は、本明細書に記載の実装態様による損傷された膜の修復の別の方法600を示すプロセスの流れ図である。方法600は、多孔性低誘電率誘電体層がビニルシラン含有化合物およびシリル化剤に順次曝露される点を除いて、方法500と同等である。ブロック610で、その上に堆積された多孔性低誘電率誘電体層を有する基板は、処理チャンバ内に配置される。ブロック620で、処理チャンバは排気されてもよい。
ブロック630で、多孔性低誘電率誘電体層はビニルシラン含有化合物に曝露される。ビニルシラン含有化合物は液体または蒸気の形態であってもよい。He、Ar、Nなどのキャリアガスおよびこれらの組み合わせは、ビニルシラン含有化合物の処理チャンバへの流入を支援するために使用されることがある。処理条件は、ビニルシラン含有化合物の処理チャンバへの導入に関して本明細書で既に説明したプロセス条件と同一または同等であってもよい。
ブロック640では、多孔性低誘電率誘電体層は、低誘電率誘電体膜100を修復するため、任意選択により紫外線(UV)硬化プロセスに曝露される。ブロック640のUV硬化プロセスは、ブロック630のプロセスの前に、ブロック630のプロセスと同時に、ブロック630のプロセスの後に、あるいは上述の順序の任意の組み合わせで実施されてもよい。ブロック640のUV硬化プロセスのためのプロセス条件は、ブロック240のUV硬化プロセスのプロセス条件と同一または同等であってもよい。
ブロック650で、多孔性低誘電率誘電体層はシリル化剤に曝露される。シリル化剤は液体または蒸気の形態であってもよい。He、Ar、Nなどのキャリアガスおよびこれらの組み合わせは、シリル化剤の処理チャンバへの流入を支援するために使用されることがある。処理条件は、シリル化剤の処理チャンバへの導入に関して本明細書で既に説明したプロセス条件と同一または同等であってもよい。
ブロック660では、多孔性低誘電率誘電体層は、低誘電率誘電体膜100を修復するため、任意選択により紫外線(UV)硬化プロセスに曝露される。ブロック660のUV硬化プロセスは、ブロック650のプロセスの前に、ブロック650のプロセスと同時に、ブロック650のプロセスの後に、あるいは上述の順序の任意の組み合わせで実施されてもよい。ブロック660のUV硬化プロセスのためのプロセス条件は、ブロック240のUV硬化プロセスのプロセス条件と同一または同等であってもよい。
方法600の間には、上述のように様々なパージガスおよび排気プロセスが実行されてもよい。例えば、多孔性低誘電率誘電体層のビニルシラン含有化合物への曝露の後に、および低誘電率誘電体層のシリル化剤への曝露の前に、チャンバへのパージガスの流入および/またはチャンバからの排気は有利になることがある。
図7は、本明細書に記載の実装態様による損傷された膜の修復の別の方法700を示すプロセスの流れ図である。方法700は、多孔性低誘電率誘電体層がシリル化剤およびビニルシラン含有化合物に順次曝露される点を除いて、方法500および600と同等である。ブロック710で、その上に堆積された多孔性低誘電率誘電体層を有する基板は、処理チャンバ内に配置される。ブロック720で、処理チャンバは排気されてもよい。
ブロック730で、多孔性低誘電率誘電体層はシリル化剤に曝露される。シリル化剤は液体または蒸気の形態であってもよい。He、Ar、Nなどのキャリアガスおよびこれらの組み合わせは、シリル化剤の処理チャンバへの流入を支援するために使用されることがある。処理条件は、シリル化剤の処理チャンバへの導入に関して本明細書で既に説明したプロセス条件と同一または同等であってもよい。
ブロック740では、多孔性低誘電率誘電体層は、低誘電率誘電体膜100を修復するため、任意選択により紫外線(UV)硬化プロセスに曝露される。ブロック740のUV硬化プロセスは、ブロック730のプロセスの前に、ブロック730のプロセスと同時に、ブロック730のプロセスの後に、あるいは上述の順序の任意の組み合わせで実施されてもよい。ブロック740のUV硬化プロセスのためのプロセス条件は、ブロック240のUV硬化プロセスのプロセス条件と同一または同等であってもよい。
ブロック750で、多孔性低誘電率誘電体層はビニルシラン含有化合物に曝露される。ビニルシラン含有化合物は液体または蒸気の形態であってもよい。He、Ar、Nなどのキャリアガスおよびこれらの組み合わせは、ビニルシラン含有化合物の処理チャンバへの流入を支援するために使用されることがある。処理条件は、ビニルシラン含有化合物の処理チャンバへの導入に関して本明細書で既に説明したプロセス条件と同一または同等であってもよい。
ブロック760では、多孔性低誘電率誘電体層は、低誘電率誘電体膜100を修復するため、任意選択により紫外線(UV)硬化プロセスに曝露される。ブロック760のUV硬化プロセスは、ブロック750のプロセスの前に、ブロック750のプロセスと同時に、ブロック750のプロセスの後に、あるいは上述の順序の任意の組み合わせで実施されてもよい。ブロック760のUV硬化プロセスのためのプロセス条件は、ブロック240のUV硬化プロセスのプロセス条件と同一または同等であってもよい。
方法700の間には、上述のように様々なパージガスおよび排気プロセスが実行されてもよい。例えば、多孔性低誘電率誘電体層のシリル化剤への曝露の後に、および低誘電率誘電体層のビニルシラン含有化合物への曝露の前に、チャンバへのパージガスの流入および/またはチャンバからの排気は有利になることがある。
図8は、本明細書に記載の実装態様による損傷された膜の修復の別の方法800を示すプロセスの流れ図である。方法800は、多孔性低誘電率誘電体層がビニルシラン含有化合物、酸化化合物、およびシリル化剤に曝露される点を除いて、方法200、300、400および500と同等である。ビニルシラン含有化合物、酸化化合物、およびシリル化剤への曝露は同時に起こってもよい。ビニルシラン含有化合物、酸化化合物、およびシリル化剤への曝露は順次起こってもよい。曝露が順次である実装態様では、任意選択によるパージプロセスは各曝露プロセスの間に実行されてもよい。ブロック810で、その上に堆積された多孔性低誘電率誘電体層を有する基板は、処理チャンバ内に配置される。ブロック820で、処理チャンバは排気されてもよい。ブロック830で、多孔性低誘電率誘電体層はビニルシラン含有化合物、酸化化合物、およびシリル化剤に曝露される。ビニルシラン含有化合物、酸化化合物、およびシリル化剤はそれぞれ液体または蒸気の形態であってもよい。ビニルシラン含有化合物、酸化化合物、およびシリル化剤はチャンバへ供給する前に混合してもよく、あるいは処理チャンバへ別々に投入し、処理チャンバ内で混合してもよい。He、Ar、N、Hなどのキャリアガスおよびこれらの組み合わせは、様々な化合物の処理チャンバへの流入を支援するために使用されることがある。処理条件は、ビニルシラン含有化合物、酸化化合物、およびシリル化剤の導入に関して本明細書で既に説明したプロセス条件と同一または同等であってもよい。ブロック840では、多孔性低誘電率誘電体層は、低誘電率誘電体膜100を修復するため、任意選択により紫外線(UV)硬化プロセスに曝露される。ブロック840のUV硬化プロセスは、ブロック830のプロセスの前に、ブロック830のプロセスと同時に、ブロック830のプロセスの後に、あるいは上述の順序の任意の組み合わせで実施されてもよい。ブロック840のUV硬化プロセスのためのプロセス条件は、ブロック240のUV硬化プロセスのプロセス条件と同一または同等であってもよい。
誘電体膜100が修復された後、半導体の製造を継続するためその後のプロセスが実施されてもよい。例えば、拡散バリア106が誘電体膜100の特徴104に堆積され、例えば、銅または銅合金などの金属材料107が図1Dに示したように特徴104に堆積される。金属材料107を平坦化し、平坦化の際に形成される金属材料107から酸化物を取り除くことが必要になることがある。一般的な金属酸化物除去技法は、水素またはアンモニアプラズマの使用を含む。平坦化および/または金属酸化物除去プロセスは、図1Eに示したように誘電体膜100の表面を再び損傷することがある。誘電体膜100は、図1Fに示したように、上述の任意の修復プロセスを使用して修復可能である。
説明した修復プロセスは、損傷された誘電体膜のk値を効果的に低減し、これにより半導体デバイスの特徴のスケーリングの継続を可能にする。
以下の表は、半導体製造に使用される低誘電率誘電体膜の誘電率を修復し低減するために概して適する、例示的な処理条件および流量を示している。
Figure 2015529007
図9は、本明細書に記載の実装態様を実行するために使用されうる例示的な処理チャンバの断面図である。図9は、AppliedMaterials,Inc.で現在製造されているPRODUCER(登録商標)チャンバの特徴に基づいている。PRODUCER CVDチャンバ(200mmまたは300mm)は、炭素がドープされた酸化ケイ素および他の材料の堆積に使用されうる2つの独立した処理領域を有する。
図9は、UV硬化用に構成されたタンデム処理チャンバ900を示している。タンデム処理チャンバ900は、本体901および本体901にヒンジで連結された蓋903を含む。ハウジング905の内部を冷却空気が通過する排気口と並ぶ吸気口にそれぞれ結合された2つのハウジング905に蓋903が結合されている。冷却空気は室温、すなわち約25℃であってもよい。中央の圧搾空気源(図示せず)は、任意のUVランプバルブおよび/又はタンデム処理チャンバ900に関連するバルブ用の電源913の正しい動作を保証するため、吸気口に十分な空気流量を供給する。
図9は、UV硬化のために構成される、蓋903、ハウジング905および電源913を有するタンデム処理チャンバ900の断面図を示している。各ハウジング906は、本体901内に定義された2つの処理領域902の上方にそれぞれ配設された2つのUVランプバルブ902のうちの1つをそれぞれ覆う。処理領域920の各々は、処理領域920内に基板908を支持するための加熱ペデスタル906を含む。ペデスタル906はセラミックまたはアルミニウムなどの金属から作ることができる。好ましくは、ペデスタル906は、本体901の底部を通って延在するステム910に結合し、UVランプバルブ902に対して、処理領域920内のペデスタル906を近づけるおよび離す方向に動かすように駆動システム912によって動作される。駆動システム912はまた、基板照射の均一性をさらに高めるため、硬化中にペデスタル906を回転および/または並進することができる。ペデスタル906の位置が調整可能であることによって、焦点距離などの光照射システムの設計要件の特性に応じて、基板908上の入射UV照度レベルを微調整可能にすることに加えて、揮発性の硬化副生成物、パージおよび洗浄のガス流量パターンおよび滞留時間の制御が可能になる。
一般的に、本発明の実装態様は、水銀マイクロ波アークランプ、パルス式キセノンフラッシュランプ、または高効率UV発光ダイオードアレイなどの任意のUV源を想定している。UVランプバルブ902は、電源913によって励起されるキセノン(Xe)または水銀(Hg)など、1つまたは複数のガスが充填密封されたプラズマバルブである。好ましくは、電源913は、1つまたは複数のマグネトロン(図示せず)およびマグネトロンのフィラメントに電圧を加えるための1つまたは複数のトランス(図示せず)を含みうるマイクロ波発生器である。キロワットマイクロ波(MW)電源を有する1つの実装態様では、各ハウジング905は、電源913から最大約6,000Wのマイクロ波電力を受け取り、その後各バルブ902から最大約100WのUV光を発生させるように、電源913に隣接する開孔915を含む。別の実装態様では、UVランプバルブ902は、電源913が電極に対して直流(DC)またはパルス状のDCなどの回路および/または電流源を表わすように、その中に電極またはフィラメントを含みうる。
いくつかの実施態様に対する電源913は、UVランプバルブ902内のガスの励起を可能にする高周波(RF)エネルギー源を含みうる。バルブ内のRF励起の構成は、容量性または誘導性であってもよい。誘導性結合プラズマ(ICP)バルブは、容量性結合放電よりも高密度のプラズマを発生させることによって、バルブ輝度を効率的に高めるために使用可能である。加えて、ICPランプは、電極の劣化によるUV出力の劣化を除去し、結果的にバルブの寿命を長くしてシステムの生産性を高める。電源913がRFエネルギー源である利点には、効率の高さも含まれる。
好ましくは、バルブ902は、170nmから400nmまでの広い波長帯域にわたって光を放射する。バルブ902内で使用するために選択されたガスは、放射される波長を決定することができる。酸素が存在する場合には、短波長はオゾンを発生させる傾向があるため、バルブ902によって放射されるUV光は、硬化プロセス中のオゾン発生を避けるため、主として200nmを超える広帯域のUV光を発生させるように、調整可能である。
UVランプバルブ902から照射されるUV光は、蓋903の開孔に配設される窓914を通過することによって処理領域920に入る。窓914は、好ましくはOH基を含まない合成石英ガラスから成り、亀裂を生ずることなく真空を維持する十分な厚みを有する。さらに、窓914は好ましくは、約150nmまでのUV光を透過する溶融石英である。蓋903は本体901を密封し、窓914は蓋903に密封されるため、処理領域920は約1Torrから約650Torrまでの圧力を維持できる体積を提供する。処理または洗浄ガス917は、2つの吸気口通路916のそれぞれ一方を通って処理領域920に入る。処理または洗浄ガス917は次いで、共通排出口ポート918を経由して処理領域920を出る。加えて、ハウジング905の内部に供給される冷却空気はバルブ902を循環して通過するが、窓914によって処理領域920から分離されている。
実施例
本明細書に記載の実施態様の目的および利点は、以下の仮想例によってさらに説明される。特定の材料およびその量は、これらの実施例で記載される他の条件および詳細と同様に、本明細書に記載された実装態様を制限するために使用されるものではない。
実施例1:
化学曝露によるSi−Hの直接的低減:損傷された多孔性CDO膜を含む基板は最初にチャンバ内に配置される。次いでチャンバは、真空ポンプを使用して排気される。排気に続いて、トリメチルビニルシラン(TMVS、CH=CH−SiMe)がチャンバに導入される。Si−H部分はTMVSと反応して、Si−CH−CH−SiMeを形成する。不活性ガスは同時に導入可能である。プロセス圧力は大気圧以下であってもよい。基板温度は室温以上であってもよい。反応を支援/加速するため紫外(UV)光曝露が使用されてもよい。最終的に基板は曝露後チャンバから取り出されるが、チャンバへの投入前よりも保持するSi−H結合は少ない。オレフィン、ビニルシラン、アセチルアセトン、ビニルアセテート、スチレン、およびアクリルアミドはSi−Hと反応することが知られている。これらの族の化学物質およびその誘導体は、TMVSの代わりに使用可能である。
実施例2:
酸化およびシリル化によるSi−Hの間接的低減:損傷された多孔性CDO膜を含む基板は最初にチャンバ内に配置される。次いでチャンバは、真空ポンプを使用して排気される。排気に続いて、酸素、亜酸化窒素、オゾン、またはこれらの混合物は、Si−Hの酸化を有効にしてSi−OHを形成するためにチャンバに導入される。不活性ガスは同時に導入可能である。プロセス圧力は大気圧以下であってもよい。基板温度は室温以上であってもよい。反応を支援/加速するため紫外(UV)光曝露が使用されてもよい。酸化後、基板はチャンバへの投入前よりも保持するSi−H結合は少なく、より多くのSi−OH結合を保持する。第2のステップとして、酸化後にシリル化が行われる。このステップでは、CTMSがチャンバに導入され、Si−OHと反応してSi−O−SiMeを形成する。不活性ガスは同時に導入可能である。プロセス圧力は大気圧以下であってもよい。基板温度は室温以上であってもよい。反応を支援/加速するため紫外(UV)光曝露が使用されてもよい。最終的に基板はチャンバから取り出される。全体の結果として、酸化とシリル化によりSi−H結合が低減される。CTMSの代わりに、CTMS以外の1つまたは複数のシリル化剤が使用可能である。
実施例3:
Si−HおよびSi−OHの同時低減―技法I:Si−HおよびSi−OHは同時に低減可能である。損傷された多孔性CDO膜を含む基板は最初にチャンバ内に配置される。次いでチャンバは、真空ポンプを使用して排気される。排気に続いて、例示的な1つの可能な組み合わせとして、TMVSとCTMSの混合物が、Si−HおよびSi−OHを同時に低減するためチャンバに導入される。不活性ガスは同時に導入可能である。プロセス圧力は大気圧以下であってもよい。基板温度は室温以上であってもよい。反応を支援/加速するため紫外(UV)光曝露が使用されてもよい。最終的に基板は曝露後チャンバから取り出されるが、チャンバへの投入前よりも保持するSi−H結合およびSi−OH結合は少ない。
実施例4:
Si−HおよびSi−OHの同時低減―技法II:Si−HおよびSi−OHは同時に低減可能である。損傷された多孔性CDO膜を含む基板は最初にチャンバ内に配置される。次いでチャンバは、真空ポンプを使用して排気される。排気に続いて、例示的な1つの可能な組み合わせとして、亜酸化窒素とCTMSの混合物が、Si−HをSi−OHに変換し、同時にSi−OHを低減するためチャンバに導入される。不活性ガスは同時に導入可能である。プロセス圧力は大気圧以下であってもよい。基板温度は室温以上であってもよい。反応を支援/加速するため紫外(UV)光曝露が使用されてもよい。最終的に基板は曝露後チャンバから取り出されるが、チャンバへの投入前よりも保持するSi−H結合およびSi−OH結合は少ない。
実施例5:
Si−HおよびSi−OHの同時低減―技法III:Si−HおよびSi−OHは同時に低減可能である。損傷された多孔性CDO膜を含む基板は最初にチャンバ内に配置される。次いでチャンバは、真空ポンプを使用して排気される。排気に続いて、例示的な1つの可能な組み合わせとして、亜酸化窒素、TMVS、およびCTMSの混合物が、Si−HをSi−OHに変換してSi−Hを低減し、同時にSi−OHを低減するためチャンバに導入される。不活性ガスは同時に導入可能である。プロセス圧力は大気圧以下であってもよい。基板温度は室温以上であってもよい。反応を支援/加速するため紫外(UV)光曝露が使用されてもよい。最終的に基板は曝露後チャンバから取り出されるが、チャンバへの投入前よりも保持するSi−H結合およびSi−OH結合は少ない。
実施例6:
マルチステップ・カスケーティングによるSi−HおよびSi−OHの低減:A.本明細書で既に述べたSi−Hの直接的低減(例えば、実施例1)。B.本明細書で既に述べたSi−Hの間接的低減(例えば、実施例2)。C.シリル化によるSi−OHの低減(UVの同時照射ありまたはなし)。D.本明細書で既に述べたSi−HおよびSi−OH同時低減(例えば、実施例3)。E.本明細書で既に述べたSi−HおよびSi−OH同時低減(例えば、実施例4)。F.本明細書で既に述べたSi−HおよびSi−OH同時低減の技法III(例えば、実施例5)。G.ヘリウム、窒素、およびアルゴンなどの不活性ガスありまたはなしでのUV照射。これらのステップの順序は任意の並びであってもよく、各ステップは、基板がチャンバへ投入される時点と基板がチャンバから取り出される時点の間に、複数回使用されてもよい。本発明で既に述べたステップ(A、B、D、E、またはF)は、任意の順序で最低1回は現れる。例えば、1つの順序は、基板の投入→C→G→A→G→基板の取り出し、であってもよい。別の実施例は、基板の投入→C→A→G→基板の取り出し、であってもよい。
上記は本発明の実装態様を対象とするが、本発明の基本的な範囲から逸脱することなく、本発明の他のさらなる実装態様を考案することもでき、本発明の範囲は、以下の特許請求の範囲によって決定される。

Claims (15)

  1. 損傷された低誘電率誘電体層を修復する方法であって、
    多孔性低誘電率誘電体層をビニルシラン含有化合物に曝露することと;
    任意選択により前記多孔性低誘電率誘電体層を紫外線(UV)硬化プロセスに曝露することと
    を含む、方法。
  2. 多孔性低誘電率誘電体層をビニルシラン含有化合物に前記曝露すること、および前記多孔性低誘電率誘電体層をUV硬化プロセスに曝露することは同時に起こる、請求項1に記載の方法。
  3. 前記ビニルシラン含有化合物は次の化学式で表わされ、
    Figure 2015529007
    ここで、R、R、およびRはそれぞれ、水素(H)、アルキル基、塩素、ビニル基、およびアルコキシ基から独立に選択される、請求項1に記載の方法。
  4. 前記ビニルシラン含有化合物はトリメチルビニルシラン(TMVS)である、請求項3に記載の方法。
  5. 前記ビニルシラン含有化合物は気相にある、請求項3に記載の方法。
  6. 多孔性低誘電率誘電体層をビニルシラン含有化合物に曝露する前に、前記多孔性低誘電率誘電体層を処理チャンバに配置することをさらに含む、請求項1に記載の方法。
  7. 前記処理チャンバは50mTorrから500Torrの間の圧力にあり、前記誘電体層は100℃から400℃の間の温度にあり、前記ビニルシラン含有化合物は1sccmから10,000sccmの間の流量で前記処理チャンバに流し込まれ、前記誘電体層を100W/mから2,000W/mの間のUV照射出力で、かつ100nmから400nmのUV波長のUV放射に接触させる、請求項6に記載の方法。
  8. 前記多孔性低誘電率誘電体層をシリル化剤に曝露することをさらに含む、請求項1に記載の方法。
  9. 前記シリル化剤は、ヘキサメチルジシラザン(HMDS)、テトラメチルジシラザン(TMDS)、トリメチルクロロシラン(TMCS)、ジメチルジクロロシラン(DMDCS)、メチルトリクロロシラン(MTCS)、トリメチルメトキシシラン(TMMS)(CH−O−Si−(CH),ジメチルジメトキシシラン(DMDMS)((CH−Si−(OCH)、メチルトリメトキシシラン(MTMS)((CH−O−)−Si−CH)、フェニルトリメトキシシラン(PTMOS)(C−Si−(OCH)、フェニルジメチルクロロシラン(PDMCS)(C−Si(Cl)−(CH)、ジメチルアミノトリメチルシラン(DMATMS)((CH−N−Si−(CH)、またはビス(ジメチルアミノ)ジメチルシラン(BDMADMS)を含むグループから選択される、請求項8に記載の方法。
  10. 前記多孔性低誘電率誘電体層を酸化化合物に曝露することをさらに含む、請求項8に記載の方法。
  11. 前記酸化化合物は、酸素(O)、酸素含有化合物、オゾン(O)、オゾン含有化合物、過酸化水素(H)、過酸化物含有化合物、およびこれらの組み合わせを含むグループから選択される、請求項10に記載の方法。
  12. 前記多孔性低誘電率誘電体層をビニルシラン含有化合物に曝露すること、前記多孔性低誘電率誘電体層をシリル含有化合物に曝露すること、および前記多孔性低誘電率誘電体層を酸化化合物に曝露することは同時に起こる、請求項10に記載の方法。
  13. 多孔性低誘電率誘電体層を処理チャンバに配置することと;
    多孔性低誘電率誘電体層を酸化化合物に曝露することと;
    前記多孔性低誘電率誘電体層をシリル化剤に曝露することと;
    任意選択により、前記多孔性低誘電率誘電体層を紫外線(UV)硬化プロセスに曝露することと
    を含む、損傷された多孔性低誘電率誘電体層を修復する方法。
  14. 前記多孔性低誘電率誘電体層を酸化化合物に曝露すること、および前記多孔性低誘電率誘電体層をUV硬化プロセスに曝露することは同時に起こる、請求項13に記載の方法。
  15. 前記処理チャンバは50mTorrから500Torrの間の圧力にあり、前記誘電体層は100℃から400℃の間の温度にあり、前記シリル化剤は1sccmから10,000sccmの間の流量で前記処理チャンバに流し込まれ、かつ前記酸化化合物は1sccmから10,000sccmの間の流量で前記処理チャンバに流し込まれる、請求項13に記載の方法。
JP2015520198A 2012-07-02 2013-05-28 気相化学曝露による低誘電率誘電体の損傷修復 Expired - Fee Related JP6192719B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201261667237P 2012-07-02 2012-07-02
US61/667,237 2012-07-02
PCT/US2013/042921 WO2014007924A1 (en) 2012-07-02 2013-05-28 Low-k dielectric damage repair by vapor-phase chemical exposure

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017152916A Division JP6422536B2 (ja) 2012-07-02 2017-08-08 気相化学曝露による低誘電率誘電体の損傷修復

Publications (2)

Publication Number Publication Date
JP2015529007A true JP2015529007A (ja) 2015-10-01
JP6192719B2 JP6192719B2 (ja) 2017-09-06

Family

ID=49778568

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015520198A Expired - Fee Related JP6192719B2 (ja) 2012-07-02 2013-05-28 気相化学曝露による低誘電率誘電体の損傷修復
JP2017152916A Active JP6422536B2 (ja) 2012-07-02 2017-08-08 気相化学曝露による低誘電率誘電体の損傷修復

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017152916A Active JP6422536B2 (ja) 2012-07-02 2017-08-08 気相化学曝露による低誘電率誘電体の損傷修復

Country Status (6)

Country Link
US (2) US8877659B2 (ja)
JP (2) JP6192719B2 (ja)
KR (1) KR102138158B1 (ja)
CN (1) CN104508805A (ja)
TW (1) TW201403711A (ja)
WO (1) WO2014007924A1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037905B2 (en) 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US9245739B2 (en) 2006-11-01 2016-01-26 Lam Research Corporation Low-K oxide deposition by hydrolysis and condensation
CN103109357B (zh) * 2010-10-19 2016-08-24 应用材料公司 用于紫外线纳米固化腔室的石英喷洒器
US9431238B2 (en) * 2014-06-05 2016-08-30 Asm Ip Holding B.V. Reactive curing process for semiconductor substrates
US9659765B2 (en) 2014-07-21 2017-05-23 Applied Materials, Inc. Enhancement of modulus and hardness for UV-cured ultra low-k dielectric films
US10113234B2 (en) 2014-07-21 2018-10-30 Applied Materials, Inc. UV assisted silylation for porous low-k film sealing
US20160049293A1 (en) 2014-08-14 2016-02-18 Air Products And Chemicals, Inc. Method and composition for providing pore sealing layer on porous low dielectric constant films
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
US9502255B2 (en) 2014-10-17 2016-11-22 Lam Research Corporation Low-k damage repair and pore sealing agents with photosensitive end groups
US10043709B2 (en) 2014-11-07 2018-08-07 Applied Materials, Inc. Methods for thermally forming a selective cobalt layer
US9916977B2 (en) * 2015-11-16 2018-03-13 Lam Research Corporation Low k dielectric deposition via UV driven photopolymerization
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric
KR102624608B1 (ko) * 2016-01-19 2024-01-16 삼성전자주식회사 저유전막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US10008408B2 (en) * 2016-06-15 2018-06-26 Globalfoundries Inc. Devices and methods of forming asymmetric line/space with barrierless metallization
KR20180030280A (ko) 2016-09-12 2018-03-22 삼성전자주식회사 배선 구조체를 갖는 반도체 소자
JP6875811B2 (ja) * 2016-09-16 2021-05-26 株式会社Screenホールディングス パターン倒壊回復方法、基板処理方法および基板処理装置
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법
US10438806B2 (en) * 2017-04-27 2019-10-08 Tokyo Electron Limited Methods and system of using organosilicates as patterning films
JP7184810B6 (ja) * 2017-06-02 2022-12-16 アプライド マテリアルズ インコーポレイテッド 基板に堆積された膜の品質改善
JP6960839B2 (ja) 2017-12-13 2021-11-05 東京エレクトロン株式会社 半導体装置の製造方法
CN112513321A (zh) * 2018-08-29 2021-03-16 应用材料公司 非uv高硬度低介电常数膜沉积
US11090683B2 (en) * 2018-12-04 2021-08-17 Applied Materials, Inc. Cure method for cross-linking Si-hydroxyl bonds
US11348784B2 (en) 2019-08-12 2022-05-31 Beijing E-Town Semiconductor Technology Co., Ltd Enhanced ignition in inductively coupled plasmas for workpiece processing
US11361974B2 (en) * 2020-09-10 2022-06-14 United Microelectronics Corp. Method for forming semiconductor structure

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006517347A (ja) * 2003-01-25 2006-07-20 ハネウェル・インターナショナル・インコーポレーテッド 損傷誘電体材料及び膜の修復及び回復
JP2006210774A (ja) * 2005-01-31 2006-08-10 Taiyo Nippon Sanso Corp 低誘電率膜のダメージ回復法
JP2006259293A (ja) * 2005-03-17 2006-09-28 Hoya Corp フォトマスク用ブランクの製造方法とフォトマスク用ブランクおよびフォトマスクの製造方法とフォトマスク
JP2008117903A (ja) * 2006-11-02 2008-05-22 Toshiba Corp 半導体装置の製造方法
JP2009004541A (ja) * 2007-06-21 2009-01-08 Toshiba Corp 半導体装置の製造方法
JP2009032708A (ja) * 2006-08-24 2009-02-12 Fujitsu Microelectronics Ltd 半導体デバイスの製造方法
WO2010064306A1 (ja) * 2008-12-03 2010-06-10 富士通株式会社 半導体装置の製造方法
JP2011171736A (ja) * 2010-02-17 2011-09-01 Renesas Electronics Corp 半導体装置及びその製造方法
JP2012009899A (ja) * 2007-02-15 2012-01-12 Air Products & Chemicals Inc 誘電体膜の材料特性を高めるための活性化学的方法
JP2012104616A (ja) * 2010-11-09 2012-05-31 Hiroshima Univ 低誘電率膜の前駆体組成物及びこれを用いた低誘電率膜の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6479374B1 (en) 1998-04-01 2002-11-12 Asahi Kasei Kabushiki Kaisha Method of manufacturing interconnection structural body
US6395651B1 (en) 1998-07-07 2002-05-28 Alliedsignal Simplified process for producing nanoporous silica
US8688474B2 (en) * 2000-06-26 2014-04-01 Epic Systems Corporation Patient health record access system
US20030054115A1 (en) * 2001-09-14 2003-03-20 Ralph Albano Ultraviolet curing process for porous low-K materials
US7083991B2 (en) * 2002-01-24 2006-08-01 Novellus Systems, Inc. Method of in-situ treatment of low-k films with a silylating agent after exposure to oxidizing environments
JP3898133B2 (ja) * 2003-01-14 2007-03-28 Necエレクトロニクス株式会社 SiCHN膜の成膜方法。
US7241704B1 (en) 2003-03-31 2007-07-10 Novellus Systems, Inc. Methods for producing low stress porous low-k dielectric materials using precursors with organic functional groups
US7094661B2 (en) * 2004-03-31 2006-08-22 Dielectric Systems, Inc. Single and dual damascene techniques utilizing composite polymer dielectric film
KR101063591B1 (ko) * 2004-10-27 2011-09-07 인터내셔널 비지네스 머신즈 코포레이션 금속간 유전체로서 사용된 낮은 k 및 극도로 낮은 k의 오가노실리케이트 필름의 소수성을 복원하는 방법 및 이로부터 제조된 물품
US7678682B2 (en) * 2004-11-12 2010-03-16 Axcelis Technologies, Inc. Ultraviolet assisted pore sealing of porous low k dielectric films
US20060251827A1 (en) 2005-05-09 2006-11-09 Applied Materials, Inc. Tandem uv chamber for curing dielectric materials
CN1953143A (zh) * 2005-10-18 2007-04-25 联华电子股份有限公司 低介电材料与多孔隙低介电层的回复方法
US7446058B2 (en) * 2006-05-25 2008-11-04 International Business Machines Corporation Adhesion enhancement for metal/dielectric interface
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
CN101312129A (zh) * 2007-02-15 2008-11-26 气体产品与化学公司 提高介电膜的材料性能的活化化学方法
JP5449189B2 (ja) * 2007-12-19 2014-03-19 ラム リサーチ コーポレーション low−k誘電体の気相修復及び細孔シーリング
JP2009289996A (ja) * 2008-05-29 2009-12-10 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US20100087062A1 (en) 2008-10-06 2010-04-08 Applied Materials, Inc. High temperature bd development for memory applications
JP4708465B2 (ja) * 2008-10-21 2011-06-22 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置の製造装置
CN103493185A (zh) 2011-04-08 2014-01-01 应用材料公司 用于uv处理、化学处理及沉积的设备与方法
US8492170B2 (en) 2011-04-25 2013-07-23 Applied Materials, Inc. UV assisted silylation for recovery and pore sealing of damaged low K films
US8216861B1 (en) 2011-06-28 2012-07-10 Applied Materials, Inc. Dielectric recovery of plasma damaged low-k films by UV-assisted photochemical deposition

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006517347A (ja) * 2003-01-25 2006-07-20 ハネウェル・インターナショナル・インコーポレーテッド 損傷誘電体材料及び膜の修復及び回復
JP2006210774A (ja) * 2005-01-31 2006-08-10 Taiyo Nippon Sanso Corp 低誘電率膜のダメージ回復法
JP2006259293A (ja) * 2005-03-17 2006-09-28 Hoya Corp フォトマスク用ブランクの製造方法とフォトマスク用ブランクおよびフォトマスクの製造方法とフォトマスク
JP2009032708A (ja) * 2006-08-24 2009-02-12 Fujitsu Microelectronics Ltd 半導体デバイスの製造方法
JP2008117903A (ja) * 2006-11-02 2008-05-22 Toshiba Corp 半導体装置の製造方法
JP2012009899A (ja) * 2007-02-15 2012-01-12 Air Products & Chemicals Inc 誘電体膜の材料特性を高めるための活性化学的方法
JP2009004541A (ja) * 2007-06-21 2009-01-08 Toshiba Corp 半導体装置の製造方法
WO2010064306A1 (ja) * 2008-12-03 2010-06-10 富士通株式会社 半導体装置の製造方法
JP2011171736A (ja) * 2010-02-17 2011-09-01 Renesas Electronics Corp 半導体装置及びその製造方法
JP2012104616A (ja) * 2010-11-09 2012-05-31 Hiroshima Univ 低誘電率膜の前駆体組成物及びこれを用いた低誘電率膜の製造方法

Also Published As

Publication number Publication date
TW201403711A (zh) 2014-01-16
KR20150035505A (ko) 2015-04-06
JP6192719B2 (ja) 2017-09-06
CN104508805A (zh) 2015-04-08
US20150111396A1 (en) 2015-04-23
KR102138158B1 (ko) 2020-07-27
US9123532B2 (en) 2015-09-01
JP2018011061A (ja) 2018-01-18
US8877659B2 (en) 2014-11-04
JP6422536B2 (ja) 2018-11-14
US20140004717A1 (en) 2014-01-02
WO2014007924A1 (en) 2014-01-09

Similar Documents

Publication Publication Date Title
JP6422536B2 (ja) 気相化学曝露による低誘電率誘電体の損傷修復
US8492170B2 (en) UV assisted silylation for recovery and pore sealing of damaged low K films
US7851232B2 (en) UV treatment for carbon-containing low-k dielectric repair in semiconductor processing
US8657961B2 (en) Method for UV based silylation chamber clean
KR102109482B1 (ko) 다공성 저-k 막의 유전 상수를 감소시키기 위한 방법
US20120208366A1 (en) Prevention and reduction of solvent and solution penetration into porous dielectrics using a thin barrier layer
KR102339803B1 (ko) 산화제 없이 규소 및 산-함유 막들을 증착시키는 방법
TWI387050B (zh) 低介電係數絕緣膜之損壞復原方法及半導體裝置之製造方法
WO2014003995A1 (en) Enhancement in uv curing efficiency using oxygen-doped purge for ultra low-k dielectric film
US10373823B2 (en) Deployment of light energy within specific spectral bands in specific sequences for deposition, treatment and removal of materials
KR102085547B1 (ko) 손상된 저 k 필름들의 기공 밀봉을 위한 uv-보조된 광화학 증기 증착법
JP2009260333A (ja) 酸化膜改質方法とその装置及びプロセス装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160428

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170309

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170314

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170613

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170808

R150 Certificate of patent or registration of utility model

Ref document number: 6192719

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees