JP2009032708A - 半導体デバイスの製造方法 - Google Patents

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Abstract

【課題】低誘電率材料からなる層間絶縁膜の特性を回復することにより、層間絶縁膜中に形成される配線の信号伝達速度の遅延特性やリーク電流特性を向上させる半導体素子の製造方法を提供する。
【解決手段】半導体基板上に低誘電率材料からなる絶縁膜１７を堆積し、ＲＩＥにより配線溝を形成する。この絶縁膜に真空中でＵＶ照射を行い、エッチングにより生じたダメージ層を回復し、誘電率と屈折率を下げる。この溝に拡散防止膜１９ａとＣｕを埋め込み、配線とする。
【選択図】図１０

Description

本発明は、広くは半導体デバイスの製造方法に関し、特に多層配線を有する半導体デバイスに使用される低誘電率層間膜の形成方法に関する。
半導体デバイスの多層配線における信号の伝搬速度は、配線抵抗と配線間の寄生容量により決定される。近年、半導体デバイスの高集積化により配線間隔が狭くなり、配線間の寄生容量が増大している。このような状況において、配線遅延を回避して伝搬速度を向上させるために、Ａｌよりも抵抗が小さいＣｕを配線材料として用いたデバイスが実用化されている。
また層間絶縁層として、ＳｉＯ２に比べて誘電率が低い材料（低誘電率材）を用いて低配線容量化した半導体デバイスの実用化も進められている。ＳｉＯ２の比誘電率は４．０〜４．５程度であり、ＳｉＯ２よりも誘電率が小さいものが一般的に低誘電率材と呼ばれている。低誘電率材を層間絶縁膜として使用するには、配線間リーク電流を低く抑えること、機械的強度を一定以上に保つこと、なども要求される。
低誘電率材としては、スピンオンプロセスにより成膜する有機系のポリアリーレン膜やポリアリルエーテル膜、無機系の水素シルセスキオキサン膜（ＨＳＱ）、メチルシルセスキオキサン膜（ＭＳＱ）あるいはＨＳＱとＭＳＱの混合材料、又はオルガノシロキサン系材料を用いて化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、以下ＣＶＤ法とする）により形成されるシリコンオキシカーバイド膜（ＳｉＯＣ）のようなものが知られている。さらに、絶縁物質中に空孔を形成することにより誘電率を下げた、ポーラスシリカ膜などもある。
図１及び図２は、低誘電率層間膜とＣｕ配線とを用いた半導体デバイスの、一般的な製造工程を示す断面図である。
図１（Ａ）に示すように、半導体基板１の表面に、Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（以下、ＳＴＩ法とする）により素子分離酸化膜２が形成される。素子分離酸化膜２により画定された活性領域内に、ＭＯＳトランジスタ３が形成される。ＭＯＳトランジスタ３を覆うように、例えばＣＶＤ法を用いて、リンケイ酸ガラス（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ、以下ＰＳＧとする） からなる厚さ１．５μｍの第一の層間絶縁膜４が堆積される。第一の層間絶縁膜４の表面は化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰとする）により平坦化される。
図１（Ｂ）に示すように、第一の層間絶縁膜４を貫通するコンタクトホールを形成し、そのコンタクトホール内に、例えばＴｉＮ膜５ａ及びＷ膜５ｂからなるコンタクトプラグ５を形成する。
図１（Ｃ）に示すように、第一の層間絶縁膜４上に、例えばＳｉＯ２膜からなるエッチングストッパ膜６を堆積し、次いで第一の低誘電率層間膜７を堆積する。第一の低誘電率層間膜７上に、例えばＳｉＯ２膜からなるＣＭＰ犠牲膜８を堆積した後、ＣＭＰ犠牲膜８、第一の低誘電率層間膜７、及びエッチングストッパ膜６をエッチングすることにより配線溝が形成され、配線溝の底面にはコンタクトプラグ５の上面が露出する。
図１（Ｄ）に示すように、ＣＭＰ犠牲膜８の表面及び配線溝の内壁面に、例えばＴａ膜からなるＣｕの拡散防止膜９ａを形成し、その上にＣｕ膜９ｃを堆積させる。
図２（Ａ）に示すように、ＣＭＰにより第一の低誘電率層間膜７の上面に堆積しているＣｕ膜９ｃ及び拡散防止膜９ａを除去する。例えばＳｉＣ膜からなるＣｕの拡散防止キャップ膜１０を成膜する。
図２（Ｂ）に示すように、第二の低誘電率層間膜７−２及び、第三の低誘電率層間膜７−３に配線溝、コンタクトホールを形成する。
図２（Ｃ）に示すように、配線溝、コンタクトホール内に、第二の配線層が形成される。コンタクトホールと配線溝を一括のＣＭＰ工程で埋め込む、いわゆるデュアルダマシン法が用いられることもある。
このような、ダマシン法による配線層の埋め込み形成や、低誘電率層間膜についての公知文献として以下の様なものが知られている。
特開２０００−６８２７４号公報 特開２０００−１７４０１９号公報 特開２００４−１９３４５３号公報 Ｒｅｍｏｖａｌ ｏｆ Ｐｌａｓｍａ−Ｍｏｄｉｆｉｅｄ Ｌｏｗ−ｋ Ｌａｙｅｒ Ｕｓｉｎｇ Ｄｉｌｕｔｅ ＨＦ: Ｉｎｆｌｕｅｎｃｅ ｏｆ Ｃｏｎｃｅｎｔｒａｔｉｏｎ （Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ａｎｄ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｌｅｔｔｅｒｓ， ８（７）Ｆ２１−Ｆ２４（２００５）） 例えば非特許文献１には、低誘電率膜は成膜後にプラズマに晒されると、表面にダメージ層が形成されることが開示されている。
今後、半導体デバイスの配線間隔は更に縮小化され、信号の伝搬遅延が半導体デバイスの性能を支配する大きな要素となることが予想される。この様な状況において、層間絶縁膜に使用される低誘電率材には、安定して低い誘電率が得られること、良好な配線間リーク特性が得られること、などが要求される。
本発明は、低誘電率層間膜を有する配線の製造プロセスを改善し、配線遅延を抑えた半導体デバイスを製造することを目的とする。
半導体基板上に形成した第一の絶縁膜の一部をエッチング除去し、その後、第一の絶縁膜にＵＶ照射を行う工程を有する半導体デバイスの製造方法を提案する。
低誘電率層間膜の誘電率を低く抑え、配線遅延の小さい半導体デバイスを製造することができる。また、低誘電率層間膜を介して配線間で生じるリーク電流を抑えた半導体デバイスを製造することができる。
まず本発明者は、低誘電率層間膜を形成した後、配線溝もしくはコンタクトホール形成のためのエッチング工程を経ることによって、低誘電率層間膜の誘電率がどのように変化するかを調べた。
図３は、低誘電率層間膜の誘電率を測定するために作成したサンプル構造を示す断面図である。図３のサンプル（Ａ）は、低誘電率膜を堆積した状態、即ちエッチング工程を経ない低誘電率膜の有する誘電率を測定するためのサンプルである。
不純物をドープした低抵抗シリコン基板ｓｓ上に、低誘電率膜ｌｋとして、ＭＳＱ／ＨＳＱ混合ハイブリッド型ポーラスシリカ膜を堆積した。ＭＳＱ／ＨＳＱ混合ハイブリッド型ポーラスシリカ膜の成膜は、スピンオンプロセス法を用い、低抵抗シリコン基板ｓｓ全面に触媒化成工業製ＮＣＳ（登録商標）を塗布し、その後２５０℃で１分間のベーキング処理を行ない、さらに拡散炉で窒素雰囲気にて４００℃、３０分の加熱処理を行った。
次に、低誘電率膜ｌｋ上にＡｕ上部電極ｕｅを形成した。Ａｕ上部電極ｕｅは、円状の開口部を有するメタルマスクを低誘電率膜ｌｋ表面に配置し、蒸着によりＡｕを１００ｎｍ成膜することにより形成した。Ａｕ上部電極ｕｅの直径は１ｍｍとした。このようにして作成したサンプル（Ａ）について、ＬＣＲメータを用いた容量測定により、低誘電率膜の比誘電率を算出した。測定の結果、低誘電率膜の比誘電率は約２．３であった。
次に、エッチング工程による低誘電率膜ｌｋの特性変化を調べるため、サンプル（Ｂ）を作成した。サンプル（Ｂ）の作成工程は次のとおりである。まずサンプル（Ａ）と同一の条件により、低抵抗シリコン基板ｓｓ上に低誘電率膜ｌｋを１００ｎｍ成膜した後、低誘電率膜ｌｋの全面を５０ｎｍエッチング除去した。エッチングにはＣＦ４ガスを用いた反応性イオンエッチング（以下、ＲＩＥ法とする）を行い、ＲＦパワーは２５０Ｗ、圧力は２０Ｔｏｒｒとした。その後、低誘電率膜ｌｋ上にＡｕ上部電極ｕｅを形成した。
このようにして作成したサンプル（Ｂ）について、低誘電率膜ｌｋの比誘電率を測定したところ、比誘電率は３．０となり、エッチング工程を経ないサンプル（Ａ）に比べて高い値を示した。低誘電率膜ｌｋを形成した後、エッチング工程によって誘電率が上昇することは、半導体デバイスの高速動作を阻害する深刻な問題である。
本発明者はこの問題を解決すべく、次なる実験として図３のサンプル（Ｃ）を作成した。サンプル（Ｃ）の作成工程を以下に示す。低抵抗シリコン基板ｓｓ上に低誘電率膜ｌｋを１００ｎｍ堆積させた後、低誘電率膜ｌｋを５０ｎｍエッチング除去した。その後、低誘電率膜ｌｋに対してＵＶ照射を行った。ＵＶの光源としては高圧水銀ランプを用い、Ｈｅガス雰囲気でチャンバ内圧力を１０Ｔｏｒｒとし、ＵＶ照射強度を３５０ｍＷ／ｃｍ２、基板ヒータ温度２３０℃で１０分間の照射を行った。次に、低誘電率膜ｌｋ上にＡｕ上部電極ｕｅを形成した。高圧水銀ランプから照射されるＵＶは１５０〜４００ｎｍのブロードバンドの波長を有する。
このようにして作成したサンプル（Ｃ）について、低誘電率膜ｌｋの比誘電率を測定したところ、比誘電率は２．５であった。サンプル（Ｂ）の比誘電率３．０に比べると小さくなっていることが分かる。図４は、サンプル（Ａ）、（Ｂ）、（Ｃ）の比誘電率測定結果を比較するグラフである。縦軸が比誘電率を表す。
エッチング工程を経て誘電率が上昇した低誘電率膜に対して、ＵＶ照射を施すことにより誘電率が再度低下するという実験結果は、本発明者によって初めて確認されたものであり、低誘電率層間膜を適用した半導体デバイスの製造に関して、非常に有用な知見である。
次に、サンプル（Ａ）、（Ｂ）、（Ｃ）のリーク電流特性、即ち、低抵抗シリコン基板ｓｓとＡｕ上部電極ｕｅ間に印加する電圧に対して、低誘電率をリークして流れる電流値を測定した。図５は、サンプル（Ａ）、（Ｂ）、（Ｃ）のＩ−Ｖ特性を表すグラフである。横軸は電界（ＭＶ／ｃｍ）、縦軸は電流密度（Ａ／ｃｍ２）を示す。サンプル（Ａ）では、電界が０．４（ＭＶ／ｃｍ）時に、４．１０Ｅ−１０（ｍＡ／ｃｍ２）のリーク電流が生じた。一方、サンプル（Ｂ）については、０．４（ＭＶ／ｃｍ）時に１．４６Ｅ−９（ｍＡ／ｃｍ２）までリーク電流が増加することが分かった。これは低誘電率膜ｌｋのエッチング工程において、低誘電率膜ｌｋに何らかのダメージが与えられたことに因るものと考えられる。
これに対してサンプル（Ｃ）では、０．４（ＭＶ／ｃｍ）時で、３．８５Ｅ−１１（ｍＡ／ｃｍ２）にまでリーク電流が減少することが確認された。これはサンプル（Ａ）とほぼ同じ値である。この結果もやはり、本発明者によって初めて確認されたものであり、低誘電率膜のＵＶ照射が、高い有用性を有すること示すものである。
上記実験についての考察及び、本発明者が更に行った実験内容及び結果を、以下に示す。
エッチング工程によって低誘電率膜に生じるダメージ層が、具体的にどのような構造なのか、詳細は明らかになっていない。一般に低誘電率材は、撥水性を有するものが望ましいとされる。それは、水の比誘電率は８８と高く、低誘電率膜が水分を吸収すると膜の誘電率が上昇してしまうからである。吸湿による低誘電率膜の誘電率上昇を抑制するため、例えば上記実験で用いたＭＳＱ／ＨＳＱ混合ハイブリッド型ポーラスシリカ膜は、その表面が疎水性であるＳｉ−Ｈ、Ｓｉ−ＣＨ3等で終端するよう、処理されている。
しかしエッチングを行った低誘電率膜には、表面に何らかのダメージ層が生じていると考えられる。例えばＭＳＱ／ＨＳＱ混合ハイブリッド型ポーラスシリカ膜の表面において、本来の化学結合が破壊され、親水性のＳｉ−ＯＨ基が形成されている可能性がある。そうすると膜表面には大気中の水分が吸着し、その結果として誘電率が上昇する。
これに対し、エッチングダメージ層にＵＶ照射を行うと、表面のＳｉ−ＯＨ基が除去され、低誘電率膜表面の吸水性が抑えられると予測される。上記考察を検証するため、本発明者は以下の実験を行った。
図６は、サンプル（Ａ）、（Ｂ）、（Ｃ）の低誘電率膜の屈折率を示すグラフである。縦軸が低誘電率膜の屈折率を表す。サンプル（Ａ）は屈折率１．２７５を示したが、サンプル（Ｂ）は屈折率１．３３まで上昇した。これに対し、サンプル（Ｃ）は屈折率１．２６まで減少した。
サンプル（Ｂ）の屈折率が上昇しているのは、エッチングダメージ層の吸湿が一因として考えられる。一方、サンプル（Ｃ）で屈折率が１．２６まで回復したのは、ＵＶ照射によってエッチングダメージ層が回復し、膜本来の疎水性表面が再形成され、吸湿性が抑えられたと考えられる。
図７は、サンプル（Ａ）、（Ｂ）、（Ｃ）からの脱ガス分析の結果を示す図である。脱ガス分析は昇温脱離ガス分析（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ、以下ＴＤＳとする）装置を用いて、サンプル（Ａ）、（Ｂ）、（Ｃ）を真空中にて赤外線で加熱し、放出されるガスを四重極型質量分析計で測定した。横軸は基板の加熱温度（℃）であり、縦軸は分子量が１８のガスの質量（Ｍａｓｓ）を表す。サンプル（Ｂ）の測定では、加熱温度約２８０℃と４２０℃において、分子量１８のガスのピークが確認された。これは水（Ｈ２Ｏ）の放出であると予測される。この実験結果から、サンプル（Ｂ）はサンプル（Ａ）に比べて、低誘電率膜ｌｋが水分を多く吸収していると言える。また、エッチング後にＵＶ照射を行ったサンプル（Ｃ）では、低誘電率膜ｌｋの吸湿性が抑えられ、特性の改善につながったと考察される。
次に、ＵＶ照射を行う際の詳細な条件について説明する。サンプル（Ｃ）の作成に関する記載において、低誘電率膜ｌｋのＵＶ照射条件として、基板温度や雰囲気ガスなどについて記載したが、これらの条件も本発明者が実験を重ねた結果、本発明の効果を得るために適切であって、かつ実デバイスの製造工程に適用できるＵＶ照射条件を見出したものである。以下に各パラメータの意義について説明する。
（ａ）ＵＶ照射時の基板温度
多層配線の製造工程においては、図２（Ｂ）に示したように、第一の配線層９を形成した後、全面に第二の低誘電率層間膜７−２、第三の低誘電率層間膜７−３を形成し、この第二、第三の低誘電率層間膜に配線溝とコンタクトホールを開口する。ここで、コンタクトホール底部には、下地の第一の配線層９が露出した状態となる。この状態でＵＶ照射を行うと、半導体基板温度が一定温度以上では、第一の配線層９のＣｕ表面に荒れが生じることが分かった。
そこで本発明者は、ＵＶ照射時の半導体基板温度を制御し、２５〜３００℃でＵＶ照射を行えば、Ｃｕ表面の荒れを防止しつつエッチングダメージを回復させることができることを確認した。
（ｂ）ＵＶ照射の雰囲気ガス
多層配線の製造工程において、低誘電率層間膜にコンタクトホールを形成し、下地のＣｕ配線表面が露出した状態で、大気中においてＵＶ照射を行うと、下地Ｃｕ配線表面の酸化が生じる。本発明者はＣｕ配線の酸化を防止するため、減圧条件下でＵＶ照射を行った。具体的には酸素が５０ｐｐｍ以下の条件で行うのが望ましい。これによりＵＶ照射工程において、Ｃｕ配線を酸化させることなく、低誘電率層間膜のエッチングダメージを回復させることができた。
また、下地Ｃｕ配線表面の酸化、Ｃｕ表面の荒れを防止するために、Ｈｅ、Ａｒ、Ｎ２等の不活性ガス雰囲気でＵＶ照射を行うことが望ましい。Ｃｕ配線の吹き上がりを防止するには、半導体基板の温度上昇を抑える必要があり、特にＨｅガスは熱伝導性が良く、半導体基板の冷却効果が高いためである。Ｈｅ雰囲気ガスを用いた場合、基板温度２５℃〜３００℃、圧力５００ｍＴｏｒｒ〜５０ＴｏｒｒでＵＶ照射を行うのが好ましい。雰囲気はＵＶ照射の雰囲気は、Ｈｅ、Ａｒ、Ｎ２の混合ガスであってもよい。
（ｃ）ＵＶ照射の処理時間
エッチング工程によって低誘電率膜に生じたダメージ層の回復度合いが、ＵＶの照射時間によってどのように異なるかを調べるため、サンプル（Ｄ）を作成した。サンプル（Ｄ）は図３のサンプル（Ｃ）と同様の条件で作成し、ＵＶの照射時間についてはサンプル（Ｃ）が１０分であるのに対し、１５分間のＵＶ照射を行った。図８は、サンプル（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の比誘電率の比較結果を示す図である。サンプル（Ｃ）の比誘電率は２．５であるのに対し、サンプル（Ｄ）の比誘電率は更に２．３まで回復した。この比誘電率値はサンプル（Ａ）の値とほぼ同じである。このことから低誘電率膜の誘電率は、ＵＶ照射によってエッチング工程を行う前の状態まで回復させ得ることが確認された。
以下に、本発明を適用した半導体デバイスの製造工程を、実施例として記載する。
図９及び図１０は、本発明を適用した半導体デバイスの製造工程の実施例１を示す断面図である。図９（Ａ）に示すように、半導体基板１１表面にＳＴＩ法により素子分離酸化膜１２が形成される。素子分離酸化膜１２により画定された活性領域内に、ＭＯＳトランジスタ１３が形成される。ＭＯＳトランジスタ１３は、ソース電極、ドレイン電極、ゲート電極を含んで構成される。ゲート長は例えば約６５ｎｍであり、ゲート絶縁膜厚は例えば２ｎｍである。また、ＭＯＳトランジスタ１３の高速動作のために、ソース電極、ドレイン電極、ゲート電極の表面にはＣｏシリサイドやＮｉシリサイド等の低抵抗金属シリサイド層を形成してもよい。ＭＯＳトランジスタ１３を覆うように、例えばＣＶＤ法を用いてＰＳＧからなる厚さ１．５μｍの第一の層間絶縁膜１４を堆積し、ＣＭＰにより表面を平坦化する。
図９（Ｂ）に示すように、第一の層間絶縁膜１４には、例えばＴｉＮ膜１５ａ及びＷ膜１５ｂからなるコンタクトプラグ１５が形成される。具体的には、第一の層間絶縁膜１４をエッチングすることにより形成されたコンタクトホール内壁面を覆うようにＴｉＮ膜１５ａを堆積し、その上にＷ膜１５ｂを堆積してコンタクトホール内を埋め込み、その後ＣＭＰにより第一の層間絶縁膜１４上に堆積しているＴｉＮ膜１５ａ及びＷ膜１５ｂを除去する。
図９（Ｃ）に示すように、例えばＣＶＤ法を用い、テトラメチルシランガスを１０００ｓｃｃｍ、ＣＯ２を２５００ｓｃｃｍ供給し、高周波パワー５００Ｗ、低周波パワー４００Ｗ、圧力２．３Ｔｏｒｒで、ＳｉＣからなるエッチングストッパ膜１６を５０ｎｍ成膜する。エッチングストッパ膜としては、ＳｉＣの他、ＳｉＯ２、ＳｉＮ膜などが適用可能である。続いて、第一の低誘電率層間膜１７としてＭＳＱ／ＨＳＱ混合のハイブリッド型ポーラスシリカ膜（触媒化成工業製ＮＣＳ）を、スピンオンプロセスにより、エッチングストッパ膜１６上の全面に２５０ｎｍ堆積する。第一の低誘電率膜１７を堆積後、２５０℃で１分間のベーキング処理を行い、次いで窒素雰囲気中で基板温度を４００℃とし、３０分間の熱処理を行う。続いて、第一の低誘電率層間膜１７上に、例えばＳｉＯ２膜からなるＣＭＰ犠牲膜１８を３０ｎｍ堆積する。ＣＭＰ犠牲膜１８としてはＳｉＯ２膜の他、ＳｉＮ膜、ＳｉＣ膜などが適用可能である。
図９（Ｄ）に示すように、ＣＭＰ犠牲膜１８上にフォトレジスト膜Ｒ１を塗布した後、フォトリソグラフィ工程によりフォトレジスト膜Ｒ１を配線溝パターンにパターニングする。パターニングされたフォトレジスト層Ｒ１をマスクとして、ＣＭＰ犠牲膜１８、第一の低誘電率層間膜１７をエッチングして配線溝を形成する。エッチングは、例えばエッチングガスにＣＦ４を用いたＲＩＥ法により行なう。ＲＦパワーは２５０Ｗ、チャンバ内圧力は２０ｍＴｏｒｒとした。次いで、エッチングストッパ膜１６を、エッチングガスに例えばＣＨ２Ｆ２を用い、ＲＦパワー１００Ｗ、圧力２０ｍＴｏｒｒでエッチングする。その後フォトレジストマスクＲ１はアッシングによって除去する。その後、薬液による後処理及び水洗を行って、残渣等を除去する。
図１０（Ａ）において、第一の低誘電率層間膜１７に形成された配線溝に真空チャンバ内でＵＶ照射を行う。ここではＨｅガス雰囲気中でチャンバ内圧力１０Ｔｏｒｒとし、ＵＶ強度３５０ｍＷ／ｃｍ２、基板ヒータ温度２３０℃で１０分間の照射を行った。
図１０（Ｂ）に示すように、配線溝の内壁及びＣＭＰ犠牲膜１８の表面を覆うように、例えばＴａ膜からなるＣｕの拡散防止膜１９ａを、例えばスパッタ法により３０ｎｍ成膜する。
Ｃｕの拡散防止膜１９ａを成膜する前処理として、基板温度２００℃、１．５Ｔｏｒｒ、Ｈ２雰囲気中で１〜２分維持する処理を行ってもよい。次に例えば厚さ３０ｎｍのＣｕシード層１９ｂをスパッタ法により成膜し、Ｃｕシード層１９ｂ上に例えば厚さ５００ｎｍのＣｕ配線層１９ｃをめっき法で形成する。
図１０（Ｃ）に示すように、ＣＭＰによりＣＭＰ犠牲膜１８上に堆積しているＣｕ配線層１９ｃ、Ｃｕシード層１９ｂ、及びＣｕ拡散防止膜１９ａを除去して、第一の低誘電率層間膜１７中に第一の配線層１９を形成する。その後、第一の配線層１９の上面及びＣＭＰ犠牲膜１８の上面を覆うように、例えばＳｉＣからなるＣｕの拡散防止キャップ膜２０を５０ｎｍ を成膜する。Ｃｕの拡散防止キャップ膜としては、ＳｉＣの他、ＳｉＮ膜などが適用可能である。
図９及び図１０で示した工程により、第一の低誘電率層間膜１７は、エッチング工程後のＵＶ照射により、エッチングダメージ層が回復し、誘電率の上昇が抑えられる。また配線間でのリーク電流を抑えることができる。
低誘電率膜としてはポリアリーレン膜、ポリアリルエーテル膜、水素シルセスキオキサン膜、メチルシルセスキオキサン膜、シリコンオキシカーバイド膜や、これらの積層膜等を適用してもよい。
実施例１は、第一層目の配線層形成工程に本発明を適用した場合について説明した。実施例２では、実施例１に示した工程に引き続いて、第二層目の配線層を形成する場合について説明する。
図１１乃至図１３は、本発明を適用した半導体デバイスの製造工程の実施例２を示す断面図である。
図１１（Ａ）に示すように、Ｃｕの拡散防止キャップ膜２０上に、第二の低誘電率層間膜２１としてＭＳＱ／ＨＳＱ混合ハイブリッド型ポーラスシリカ膜を２５０ｎｍ成膜する。第二の低誘電率層間膜２１の成膜は、第一の低誘電率層間膜１７と同じ条件で行った。第二の低誘電率層間膜２１上に、例えばＳｉＣ膜からなるミドルストッパ膜２２を３０ｎｍ形成する。ミドルストッパ膜としては、ＳｉＣの他、ＳｉＯ２、ＳｉＮ膜などが適用可能である。ミドルストッパ膜２２上に、第三の低誘電率層間膜２３を１７０ｎｍ成膜する。第三の低誘電率層間膜２３上に、例えばＳｉＯ２膜からなるＣＭＰ犠牲膜２４を約５０ｎｍ成膜する。ＣＭＰ犠牲膜２４としてはＳｉＯ２膜の他、ＳｉＮ膜、ＳｉＣ膜などが適用可能である。
図１１（Ｂ）に示すように、フォトレジストＲ２を塗布した後、フォトリソ工程によりフォトレジストＲ２を配線溝形状にパターニングする。配線溝形状にパターニングされたフォトレジストＲ２をマスクとして、ＣＭＰ犠牲膜２４、第三の低誘電率層間膜２３を配線溝形状にエッチングする。このエッチングはミドルストッパ膜２２が露出するまで行う。
図１２（Ａ）に示すように、フォトレジストＲ２をアッシングにより除去した後、フォトレジストＲ３を堆積し、フォトリソグラフィ工程によりフォトレジストＲ３をコンタクトホール形状にパターニングする。コンタクトホール形状にパターニングされたフォトレジストＲ３を用いてミドルストッパ膜２２、第二の低誘電率層間膜２１をエッチングする。ミドルストッパ膜２２のエッチングは、エッチングガスに例えばＣＨ２Ｆ２を用い、ＲＦパワー１００Ｗ、圧力２０ｍＴｏｒｒで行った。
図１２（Ｂ）に示すように、フォトレジストレジストＲ３をアッシングにより除去した後、エッチングストッパ膜２０をエッチング除去し、第一の配線層１９の上面を露出させてコンタクトホールを形成する。エッチングストッパ膜２０のエッチングは、エッチングガスに例えばＣＨ２Ｆ２を用い、ＲＦパワー１００Ｗ、圧力２０ｍＴｏｒｒで行った。
その後、配線溝が形成された第三の低誘電率層間膜２３及び、コンタクトホールが形成された第二の低誘電率層間膜２１に対してＵＶ照射を行う。ＵＶ照射の条件は、第一の低誘電率層間膜１７に対して行った条件と同じである。
図１３（Ａ）に示すように、配線溝及びコンタクトホールの内壁を覆うように、例えばＴａ膜からなるＣｕの拡散防止膜２５ａ、Ｃｕシード層２５ｂ、Ｃｕ配線層２５ｃを順に形成する。Ｃｕ拡散防止膜２５ａを成膜する前処理として、第一の配線層１９のＣｕ表面に形成された酸化膜の除去工程を行ってもよい。例えば基板温度２００℃、１．５Ｔｏｒｒ、Ｈ２雰囲気中で１〜２分維持することにより、Ｃｕ表面の酸化膜が還元される。
図１３（Ｂ）に示すように、ＣＭＰによりＣＭＰ犠牲膜２４上に堆積しているＣｕ配線層膜２５ａ、Ｃｕシード層２５ｂ、及びＣｕの拡散防止膜２５ｃを除去した後、例えばＳｉＣ膜からなるＣｕ拡散防止キャップ膜２６を約５０ｎｍ を成膜し、第二の配線層２５（第一の配線層１９とのコンタクトプラグを含む）を完成させる。
尚、図１１及び図１２では、第二、第三の低誘電率層間膜２１、２３に対して、先に配線溝のエッチングを行い、後にコンタクトホールのエッチングを行う工程を例として説明した。しかしデュアアルダマシン法は種々の工程が提案、実施されており、先にコンタクトホールのエッチングを行い、後で配線溝のエッチングを行うものであっても、当然本発明は適用可能である。また、コンタクトホールと配線溝を別々のＣＭＰ工程で埋め込むシングルダマシン工程に対しても適用可能である。この場合は、コンタクトホール形成のエッチング後と、配線溝形成のエッチング後にそれぞれ、低誘電率層間膜のダメージ層を回復させるＵＶ照射を行う。
実施例１及び２において、フォトレジストＲ１、Ｒ２、Ｒ３は酸素プラズマを用いたアッシングにより除去した。このアッシング工程においても低誘電率層間膜の表面にダメージが与えられる可能性がある。本発明のＵＶ照射は、アッシング工程で生じたダメージ層に対しても回復効果を有しており、エッチング及びアッシングが終わった後にＵＶ照射を行うとより効果的である。
ＭＳＱ／ＨＳＱ混合ハイブリッド型ポーラスシリカ膜等のカーボン（Ｃ）を含む低誘電率膜の表面は、疎水性であるＳｉ−ＣＨ3等で終端されるが、エッチング工程により膜表面に、親水性のＳｉ−ＯＨ基が形成される可能性があることは既に説明した。
この表面ダメージ層を回復させるためには、低誘電率膜の表面部分から失われたＣを補充することが効果的である。Ｃの補充により、低誘電率膜の表面部分の組成を本来の組成に近づけ、ダメージ層を回復させることができる。
実施例３では、有機溶媒のベーパ処理を行うことにより低誘電率膜の表面に有機物を付着させ、その後ＵＶ照射を行う。ＵＶによって活性化されたＣがダメージ層に供給され、より効果的にダメージ層を回復させる。
図１０（Ａ）及び図１２（Ｂ）を利用して、実施例３を説明する。
図１０（Ａ）において、ＵＶ照射を行う前に、低誘電率層間膜１７に対してヘキサメチルジシラザンのベーパ処理を行った。
図１４は、ヘキサメチルジシラザンのベーパ処理を表す図である。シリコンウェーハを１１０℃に過熱した基板保持部に配置し、Ｎ２をキャリアガスとしたバブリングによりヘキサメチルジシラザンをウェーハ表面に３０秒間供給した。
次いで図１０（Ａ）に示すように、真空チャンバ内にて、基板ヒータ温度２３０℃、ＵＶ強度３５０ｍＷで１０分間のＵＶ照射を行った。
ＵＶ照射前にヘキサメチルジシラザンのベーパ処理を行って作成したデバイスのエレクトロマイグレーション（以下、EM）耐性を評価した。加速試験によりデバイスの寿命を測定した結果、ヘキサメチルジシラザン処理を行なわないデバイスに対し、ヘキサメチルジシラザン処理を行ったデバイスの寿命は、1.5倍程度に向上した。
また、ヘキサメチルジシラザン処理を行ってからUV照射を行うことによって、低誘電率膜の誘電率を効率的に回復させることができた。図１５は、低誘電率膜の比誘電率の測定結果である。図１５において縦軸は比誘電率を示す。サンプル（E）は、低誘電率膜をエッチングした後、ヘキサメチルジシラザン処理を行なわないでUV照射を３分間行なったサンプルであり、サンプル（F）は低誘電率膜をエッチングした後、ヘキサメチルジシラザン処理を行なってから３分間のUV照射を行なったサンプルである。サンプル（F）はサンプル（E）よりも低い比誘電率を示した。尚、サンプル（A）は低誘電率膜を堆積後、エッチングを行わない状態のサンプルである。
図１６は、サンプル（A）、サンプル（E）及びサンプル（F）のリーク電流測定結果である。図１６において、縦軸は電極間に印加する電界が０．４MV／cmにおけるリーク電流値を示す。サンプル（F）はサンプル（E）よりも低いリーク電流値を示した。またサンプル（F）のリーク電流値は、エッチングダメージのないサンプル（A）のリーク電流値よりも低い値を示した。その後は図１０（Ｂ）、（Ｃ）に示すように拡散防止膜１９ａ、Ｃｕシード層１９ｂ、Ｃｕ配線層１９ｃを堆積し、ＣＭＰによって第一の配線層１９を形成する。
また図１２（Ｂ）において、ＵＶ照射前に、ヘキサメチルジシラザンのベーパ処理を行う。次いで、基板ヒータ温度２３０℃、ＵＶ強度３５０ｍＷで１０分間のＵＶ照射を行った。その後は図１３（Ａ）、（Ｂ）に示すように拡散防止膜２５ａ、Ｃｕシード層２５ｂ、Ｃｕ配線層２５ｃを堆積し、ＣＭＰによって第二の配線層２５を形成する。
ヘキサメチルジシラザン以外にもメチル基含有の薬液、例えば、ジメチルアミノトリメチルシラン、テトラメチルジシラザン、ジビニルテトラメチルジシラザン、環式ジメチルシラザン、ヘプタメチルジシラザン等を使用しても、同様の効果を得ることが可能である。また、これらの薬液をベーパ処理にて低誘電率膜表面に付着させる方法以外にも、低誘電率膜を溶液状のメチル基含有薬液に浸す処理でもよい。
上記列挙したメチル基含有の薬液の中でも、ジメチルアミノトリメチルシランは特に高い効果を示した。図１７は、サンプル（Ａ）、（Ｆ）、（Ｇ）の比誘電率を表すグラフである。サンプル（Ｇ）は、低誘電率膜をエッチングした後、ジメチルアミノトリメチルシランのベーパ処理を行ってから３分間のＵＶ照射を行なって作成したサンプルである。サンプル（Ｇ）はサンプル（Ｆ）よりも低い比誘電率を示した。
また、エッチング後の低誘電率膜をエチレンガスなどのＣを含むガスに晒す工程を含んでもよい。例えばエチレンガス流量を５００ｓｃｃｍ、チャンバ内圧力３Ｔｏｒｒとして低誘電率膜を１分間保持した後、ＵＶ照射を行うことにより、ＵＶによって活性化したＣが低誘電率膜のダメージ層に補充される。また、エチレンガスをＵＶ照射時の雰囲気に加えてもよい。
Ｃの供給ガスとして、エチレンガスやアセチレンガス等のハイドロカーボンガス以外に、テトラメチルシクロテトラシロキサン、トリシクロテトラシロキサン、ジメチルフェニルシラザン、トリメチルシリルアセチレンといったオルガノシランガスが適用可能である。
以上、実施例１から３について説明したが、これらの実施例において、本発明の効果が得られる範囲内で、様々な変形が可能である。例えば、ＵＶの光源としては高圧水銀ランプを例示したが、ＵＶを発生させるものであれば他の光源、例えば低圧水銀ランプやエキシマレーザー発生器などが使用可能である。エキシマレーザーの波長は１７２ｎｍ等の短波長であり、より短時間の照射でダメージ層の回復が行える。エキシマレーザー発生器を用いてＵＶ照射した後、高圧水銀ランプを使用したＵＶ照射を行うなどの組み合わせも可能である。
低誘電率膜の原料としては、実施例で示したＮＣＳ（登録商標、触媒化成製ポーラスシリカ）以外にも、ＡＬＣＡＰ−Ｓ（登録商標、旭化成製ポーラスシリカ）、Ｓｉｌｋ（登録商標、ダウケミカル社製ポリアリルエーテル）、ＦＬＡＲＥ（登録商標、アライドシグナル社製ポリアリルエーテル）等が適用可能である。またこれらの低誘電率膜は、いずれも主成分の一つとしてＣを有しているため、ＵＶ照射においてＣを補充する実施例３に適用しても、効果が得られる。
拡散防止膜として、実施例で示したＴａ以外にも、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｚｒ、ＺｒＮ、もしくはこれらの積層膜が適用可能である。また配線材としてはＣｕ以外にもＣｕ合金、Ｗ、Ｗ合金などが適用可能である。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記１)
半導体基板上に第一の絶縁膜を堆積する工程と、
前記第一の絶縁膜の一部をエッチングする工程と、
次いで、前記第一の絶縁膜にＵＶ照射を行う工程と、
を有することを特徴とする半導体デバイスの製造方法。
(付記２)
前記半導体基板上に前記第一の絶縁膜を堆積する工程は、
前記半導体基板上に第一の配線層を形成する工程と、
前記第一の配線層上に前記第一の絶縁膜を堆積する工程とを有することを特徴とする、
付記１記載の半導体デバイスの製造方法。
(付記３)
前記第一の絶縁膜の一部を前記エッチングする工程は、
前記第一の絶縁膜上にフォトレジストを堆積する工程と、
前記フォトレジストをパターニングする工程と、
前記パターニングされた前記フォトレジストをマスクとして、前記第一の絶縁膜の一部を前記エッチングする工程と、
前記パターニングされた前記フォトレジストをアッシングする工程とを有することを特徴とする、付記１又は２記載の半導体デバイスの製造方法。
(付記４)
前記第一の絶縁膜にＵＶ照射を行う工程の後、
第二の配線層を形成する工程をさらに含むことを特徴とする、付記１乃至３何れか１項に記載の半導体デバイスの製造方法。
(付記５)
前記第一の絶縁膜は、ＳｉＯ２よりも比誘電率の低い絶縁材を含む膜であることを特徴とする、付記１乃至４何れか１項に記載の半導体デバイスの製造方法。
(付記６)
前記第一の絶縁膜は、Ｃ含有の絶縁材を含むことを特徴とする、付記１乃至５何れか１項に記載の半導体デバイスの製造方法。
(付記７)
前記第一の絶縁膜は、ポリアリーレン膜、ポリアリルエーテル膜、水素シルセスキオキサン膜、メチルシルセスキオキサン膜、シリコンカーバイド膜、ポーラスシリカ膜、もしくはこれらの混合膜、あるいはこれらの積層膜であることを特徴とする、付記１乃至６何れか１項に記載の半導体デバイスの製造方法。
(付記８)
前記第一の絶縁膜の一部を前記エッチングする工程の後、前記ＵＶ照射を行う工程の前に、前記第一の絶縁膜に有機溶媒ベーパ処理を行う工程をさらに有することを特徴とする、付記１乃至７の何れか１項に記載の半導体デバイスの製造方法。
(付記９)
前記有機溶媒は、メチル基を有することを特徴とする付記８記載の半導体デバイスの製造方法。
(付記１０)
前記有機溶媒は、ジメチルアミノトリメチルシラン、ヘキサメチルジシラザン、テトラメチルジシラザン、ジビニルテトラメチルジシラザン、環式ジメチルシラザン、ヘプタメチルジシラザンの少なくとも一つを含むことを特徴とする付記８又は９に記載の半導体デバイスの製造方法。
(付記１１)
前記ＵＶ照射は、不活性雰囲気で行われること特徴とする、付記１乃至１０何れか１項に記載の半導体デバイスの製造方法。
(付記１２)
前記不活性雰囲気は、Ｈｅガス、Ａｒガス、Ｎ２ガスのいずれか一つ、もしくは複数を含むガスであること特徴とする、付記１１に記載の半導体デバイスの製造方法。
(付記１３)
前記ＵＶ照射は、１５０〜４００ｎｍの波長を有するＵＶを含んで行われることを特徴とする、付記１乃至１２何れか１項に記載の半導体デバイスの製造方法。
(付記１４)
前記ＵＶ照射は、光源として高圧水銀ランプ、低圧水銀ランプ、エキシマレーザー発生器の何れか一つを用いて行われることを特徴とする付記１乃至１３何れか１項に記載の半導体デバイスの製造方法。
(付記１５)
前記第一の絶縁膜に前記ＵＶ照射を行う工程は、
光源にエキシマレーザー発生器を用いて行う第一の照射工程と、
光源に高圧水銀ランプを用いて行う第二の照射工程とを含むことを特徴とする付記１乃至１４何れか１項に記載の半導体デバイスの製造方法。
(付記１６)
前記ＵＶ照射は、前記半導体基板の温度が２５〜３００℃で行われることを特徴とする、付記１乃至１５何れか１項に記載の半導体デバイスの製造方法。
(付記１７)
前記第一の絶縁膜の一部をエッチングする工程は、前記第一の絶縁膜に配線溝を形成する工程であることを特徴とする、付記１乃至１６何れか１項に記載の半導体デバイスの製造方法。
(付記１８)
前記ＵＶ照射の工程の後、前記配線溝に拡散防止膜を堆積する工程をさらに有することを特徴とする、付記１７に記載の半導体デバイスの製造方法。
(付記１９)
前記拡散防止膜はＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｚｒ、ＺｒＮのいずれかの膜もしくはこれらの積層膜であることを特徴とする、付記１８に記載の半導体デバイスの製造方法。
(付記２０)
前記拡散防止膜上に銅を堆積することを特徴とする付記１９に記載の半導体デバイスの製造方法。
低誘電率層間膜とＣｕ配線とを用いた半導体デバイスの、一般的な製造工程を示す断面図である。 低誘電率層間膜とＣｕ配線とを用いた半導体デバイスの、一般的な製造工程を示す断面図である。 低誘電率層間膜の比誘電率を測定するために作成したサンプル構造を示す図である。 サンプル（Ａ）、（Ｂ）、（Ｃ）の比誘電率測定結果を比較するグラフである。 サンプル（Ａ）、（Ｂ）、（Ｃ）のＩ−Ｖ特性を表すグラフである。 サンプル（Ａ）、（Ｂ）、（Ｃ）の低誘電率膜の屈折率を示すグラフである。 サンプル（Ａ）、（Ｂ）、（Ｃ）からの脱ガス分析の結果を示す図である。 サンプル（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の比誘電率の比較結果を示す図である。 本発明を適用した半導体デバイスの製造工程の実施例１を示す断面図である。 本発明を適用した半導体デバイスの製造工程の実施例１を示す断面図である。 本発明を適用した半導体デバイスの製造工程の実施例１を示す断面図である。 本発明を適用した半導体デバイスの製造工程の実施例２を示す断面図である。 本発明を適用した半導体デバイスの製造工程の実施例２を示す断面図である。 ヘキサメチルジシラザンのベーパ処理を表す図である。 サンプル（Ａ）、（Ｅ）、（Ｆ）の比誘電率の測定結果を表すグラフである。 サンプル（Ａ）、（Ｅ）、（Ｆ）のリーク電流測定結果を表すグラフである。 サンプル（Ａ）、（Ｆ）、（Ｇ）の比誘電率の測定結果を表すグラフである。
符号の説明
１１；半導体基板
１２；素子分離酸化膜
１３；ＭＯＳトランジスタ
１４；第一の層間絶縁膜
１５；コンタクトプラグ
１６；エッチングストッパ膜
１７；第一の低誘電率層間膜
１８、２４；ＣＭＰ犠牲膜
１９ａ；拡散防止膜
１９ｂ；Ｃｕシード層
１９ｃ；Ｃｕ配線層
１９；第一の配線層
２０、２６；拡散防止キャップ膜
２１；第二の低誘電率層間膜
２２；ミドルストッパ膜
２３；第三の低誘電率層間膜
２５ａ；拡散防止膜
２５ｂ；Ｃｕシード層
２５ｃ；Ｃｕ配線層
２５；第二の配線層
Ｒ１、Ｒ２、Ｒ３；フォトレジスト

Claims (10)

  1. 半導体基板上に第一の絶縁膜を堆積する工程と、
    前記第一の絶縁膜の一部をエッチングする工程と、
    次いで、前記第一の絶縁膜にＵＶ照射を行う工程と、
    を有することを特徴とする半導体デバイスの製造方法。
  2. 前記半導体基板上に前記第一の絶縁膜を堆積する工程は、
    前記半導体基板上に第一の配線層を形成する工程と、
    前記第一の配線層上に前記第一の絶縁膜を堆積する工程とを有することを特徴とする、請求項１記載の半導体デバイスの製造方法。
  3. 前記第一の絶縁膜の一部を前記エッチングする工程は、
    前記第一の絶縁膜上にフォトレジストを堆積する工程と、
    前記フォトレジストをパターニングする工程と、
    前記パターニングされた前記フォトレジストをマスクとして、前記第一の絶縁膜の一部を前記エッチングする工程と、
    前記パターニングされた前記フォトレジストをアッシングする工程とを有することを特徴とする、請求項１又は２記載の半導体デバイスの製造方法。
  4. 前記第一の絶縁膜にＵＶ照射を行う工程の後、
    第二の配線層を形成する工程をさらに含むことを特徴とする、請求項１乃至３何れか１項に記載の半導体デバイスの製造方法。
  5. 前記第一の絶縁膜は、Ｃ含有の絶縁材を含むことを特徴とする、請求項１乃至４何れか１項に記載の半導体デバイスの製造方法。
  6. 前記第一の絶縁膜の一部を前記エッチングする工程の後、前記ＵＶ照射を行う工程の前に、前記第一の絶縁膜に有機溶媒ベーパ処理を行う工程をさらに有することを特徴とする、請求項１乃至５何れか１項に記載の半導体デバイスの製造方法。
  7. 前記有機溶媒は、メチル基を有することを特徴とする請求項６記載の半導体デバイスの製造方法。
  8. 前記有機溶媒は、ジメチルアミノトリメチルシラン、ヘキサメチルジシラザン、テトラメチルジシラザン、ジビニルテトラメチルジシラザン、環式ジメチルシラザン、ヘプタメチルジシラザンの少なくとも一つを含むことを特徴とする請求項６又は７に記載の半導体デバイスの製造方法。
  9. 前記ＵＶ照射は、不活性雰囲気で行われること特徴とする、請求項１乃至８何れか１項に記載の半導体デバイスの製造方法。
  10. 前記第一の絶縁膜に前記ＵＶ照射を行う工程は、
    光源にエキシマレーザー発生器を用いて行う第一の照射工程と、
    光源に高圧水銀ランプを用いて行う第二の照射工程とを含むことを特徴とする請求項１乃至９何れか１項に記載の半導体デバイスの製造方法。
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