KR102491577B1 - 유전 층을 갖는 반도체 소자 형성 방법 및 관련된 시스템 - Google Patents

유전 층을 갖는 반도체 소자 형성 방법 및 관련된 시스템 Download PDF

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Abstract

층간 절연 층 및 배선을 갖는 반도체 소자 형성 방법에 관한 것이다. 기판 상에 층간 절연 층을 형성한다. 상기 층간 절연 층 내에 개구부를 형성한다. 상기 개구부를 갖는 상기 층간 절연 층에 마이크로웨이브(Microwave)를 조사하여 디개싱(degassing) 공정을 수행한다. 상기 개구부를 갖는 상기 층간 절연 층에 유브이(UV)를 조사하여 K-값 복구(K-value recovery) 공정을 수행한다. 상기 개구부 내에 도전 층을 형성한다. 상기 디개싱 공정 및 상기 K-값 복구 공정은 인-시츄(in-situ) 공정으로 수행한다.

Description

유전 층을 갖는 반도체 소자 형성 방법 및 관련된 시스템{Method of forming semiconductor device having dielectric layer and related system}
층간 절연 층 및 배선을 갖는 반도체 소자 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 유전 층 또한 축소되어야 한다. 상기 유전 층의 두께 및 폭의 감소는 알씨 지연(RC delay)과 같은 전기적 특성 저하를 유발한다. 상기 유전 층은 습기(moisture)의 침투에 취약한 구조를 갖는다. 상기 습기는 상기 유전 층의 유효 두께를 감소시키고 배선들의 불량을 유발한다.
본 발명이 해결하고자 하는 과제는, 공정 시간을 단축하면서 우수한 전기적 특성을 갖는 반도체 소자 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 공정 시간을 단축하면서 우수한 전기적 특성을 갖는 반도체 소자를 형성할 수 있는 제조 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 층간 절연 층을 형성하는 것을 포함한다. 상기 층간 절연 층 내에 개구부를 형성한다. 상기 개구부를 갖는 상기 층간 절연 층에 마이크로웨이브(Microwave)를 조사하여 디개싱(degassing) 공정을 수행한다. 상기 개구부를 갖는 상기 층간 절연 층에 유브이(UV)를 조사하여 K-값 복구(K-value recovery) 공정을 수행한다. 상기 개구부 내에 도전 층을 형성한다. 상기 디개싱(degassing) 공정 및 상기 K-값 복구(K-value recovery) 공정은 인-시츄(in-situ) 공정으로 수행한다.
상기 디개싱(degassing) 공정은 마이크로웨이브(microwave) 발생기를 갖는 디개서(degasser) 내에서 수행될 수 있다.
상기 디개싱(degassing) 공정 및 상기 K-값 복구(K-value recovery) 공정은 동일한 챔버 내에서 수행될 수 있다.
상기 마이크로웨이브(Microwave)는 2400MHz 내지 9900MHz 일 수 있다.
상기 디개싱(degassing) 공정은 상기 층간 절연 층 깊은 곳의 습기(moisture) 제거에 효율적인 제1 주파수를 갖는 마이크로웨이브(Microwave)를 조사하는 것을 포함할 수 있다. 상기 제1 주파수는 2400MHz 내지 2500MHz 일 수 있다.
상기 층간 절연 층 표면과 상기 개구부의 내벽들에 인접한 습기(moisture) 제거에 효율적인 제2 주파수를 갖는 마이크로웨이브(Microwave)를 조사하는 것을 포함할 수 있다. 상기 제2 주파수는 8500MHz 내지 9500MHz 일 수 있다.
상기 제1 주파수를 갖는 마이크로웨이브(Microwave)를 조사하는 것과 상기 제2 주파수를 갖는 마이크로웨이브(Microwave)를 조사하는 것은 순차적으로 수행될 수 있다.
상기 디개싱(degassing) 공정은 상기 층간 절연 층 표면과 상기 개구부의 내벽들에 인접한 습기(moisture) 제거에 효율적인 8500MHz 내지 9500MHz 의 마이크로웨이브(Microwave)를 조사하는 것을 포함할 수 있다.
상기 디개싱(degassing) 공정, 상기 K-값 복구(K-value recovery) 공정, 및 상기 도전 층을 형성하는 것은 인-시츄(in-situ) 공정으로 수행될 수 있다.
상기 도전 층을 형성하기 전에, 에이피씨(after plasma condition; APC) 장치를 이용하여 상기 기판을 클리닝(cleaning) 할 수 있다. 상기 디개싱(degassing) 공정, 상기 K-값 복구(K-value recovery) 공정, 상기 기판을 클리닝하는 것, 및 상기 도전 층을 형성하는 것은 인-시츄(in-situ) 공정으로 수행될 수 있다.
상기 디개싱(degassing) 공정을 수행한 후, 상기 K-값 복구(K-value recovery) 공정을 수행할 수 있다. 상기 K-값 복구(K-value recovery) 공정을 수행한 후, 상기 디개싱(degassing) 공정을 한번 더 수행할 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 층간 절연 층을 형성하는 것을 포함한다. 상기 층간 절연 층을 관통하는 콘택 홀을 형성한다. 상기 콘택 홀을 갖는 상기 층간 절연 층에 마이크로웨이브(Microwave)를 조사하여 디개싱(degassing) 공정을 수행한다. 상기 콘택 홀 내에 도전 층을 형성한다. 상기 디개싱(degassing) 공정 및 상기 도전 층을 형성하는 것은 인-시츄(in-situ) 공정으로 수행한다.
상기 콘택 홀을 갖는 상기 층간 절연 층에 유브이(UV)를 조사하여 K-값 복구(K-value recovery) 공정을 수행할 수 있다. 상기 디개싱(degassing) 공정 및 상기 K-값 복구(K-value recovery) 공정은 인-시츄(in-situ) 공정으로 수행될 수 있다.
상기 도전 층을 형성하기 전에, 에이피씨(after plasma condition; APC) 장치를 이용하여 상기 기판을 클리닝(cleaning) 할 수 있다. 상기 디개싱(degassing) 공정, 상기 기판을 클리닝하는 것, 및 상기 도전 층을 형성하는 것은 인-시츄(in-situ) 공정으로 수행될 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 반도체 제조 장치를 제공한다. 이 장치는 챔버 및 상기 챔버의 내부에 장착되고 기판이 로딩되는 스테이지를 포함한다. 상기 챔버 내의 상기 스테이지 상부에 마이크로웨이브(microwave) 발생기가 배치된다. 상기 챔버 내의 상기 스테이지 상부에 유브이(UV) 조사기가 배치된다.
상기 마이크로웨이브(microwave) 발생기는 2400MHz 내지 9900MHz 의 마이크로웨이브(microwave)를 상기 기판에 조사하는 역할을 할 수 있다.
상기 마이크로웨이브(microwave) 발생기는 상기 기판 상의 절연 층 깊은 곳의 습기(moisture) 제거에 효율적인 제1 주파수를 갖는 마이크로웨이브(Microwave)를 조사하는 역할을 할 수 있다. 상기 제1 주파수는 2400MHz 내지 2500MHz 일 수 있다.
상기 마이크로웨이브(microwave) 발생기는 상기 절연 층 표면에 인접한 습기(moisture) 제거에 효율적인 제2 주파수를 갖는 마이크로웨이브(Microwave)를 조사하는 역할을 할 수 있다. 상기 제2 주파수는 8500MHz 내지 9500MHz 일 수 있다.
상기 챔버의 내부에 장착되고 상기 마이크로웨이브(microwave) 발생기에서 발생된 마이크로웨이브(microwave)를 상기 기판에 집중하는 역할을 수행하는 리플렉터(reflector)가 제공될 수 있다.
상기 스테이지에 인접한 배기구가 제공될 수 있다.
상기 스테이지는 상기 기판을 가열하는 역할을 수행할 수 있다.
더 나아가서, 본 발명 기술적 사상의 실시 예들은, 반도체 소자 제조 시스템을 제공한다. 이 시스템은 메인 챔버의 측벽에 장착된 로드 락 챔버(load lock chamber)를 포함한다. 상기 메인 챔버의 측벽에 디개서(degasser)가 배치된다. 상기 메인 챔버의 측벽에 공정 챔버가 배치된다. 상기 디개서는 챔버, 상기 챔버의 내부에 장착되고 기판이 로딩되는 스테이지, 및 상기 챔버 내의 상기 스테이지 상부에 장착된 마이크로웨이브(microwave) 발생기를 포함한다.
상기 디개서(degasser)는 상기 챔버 내에 장착된 유브이(UV) 조사기를 포함할 수 있다.
상기 메인 챔버의 측벽에 에이피씨(after plasma condition; APC) 장치가 배치될 수 있다.
상기 에이피씨(APC) 장치의 내부에 유브이(UV) 조사기가 배치될 수 있다.
상기 공정 챔버의 내부에 유브이(UV) 조사기가 배치될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 마이크로웨이브(microwave)를 이용하여 디개싱(degassing) 공정을 수행하고 유브이(UV)를 이용하여 K-값 복구(K-value recovery) 공정을 수행한 후 층간 절연 층 상에 도전 층을 형성할 수 있다. 상기 디개싱(degassing) 공정의 공정시간을 단축하면서 K-값 복구(K-value recovery) 효율을 높일 수 있다. 양산 효율을 극대화 하면서 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법을 설명하기 위한 플로우 차트 이다.
도 2는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 제조 시스템을 설명하기 위한 배치도 이다.
도 3내지 도 6은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 제조 시스템의 일부 구성을 보여주는 단면도들 이다.
도 7 내지 도13은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법을 설명하기 위한 플로우 차트 이다.
도 1을 참조하면, 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법은 층간 절연 층을 형성하고(B21), 콘택 홀/ 트렌치를 형성하고(B23), 디개싱(degassing)을 수행하고(B25), K-값 복구(K-value recovery)를 수행하고(B27), 제1 박막을 형성하고(B29), 제2 박막을 형성하고(B31), 평탄화를 수행하는 것(B33)을 포함할 수 있다.
도 2는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 제조 시스템을 설명하기 위한 배치도 이다.
도 2를 참조하면, 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 제조 시스템은 메인 챔버(105), 카세트 스테이지(115), 투입구(121), 로드 락 챔버(load lock chamber; 123), 디개서(degasser; 125), 에이피씨(after plasma condition; APC) 장치(127), 제1 이송 장치(129), 냉각 대(130), 공정 챔버(133), 및 제2 이송 장치(139)를 포함할 수 있다.
상기 카세트 스테이지(115)는 상기 메인 챔버(105)의 외측에 위치할 수 있다. 상기 로드 락 챔버(load lock chamber; 123)는 상기 메인 챔버(105)의 측벽에 장착될 수 있다. 상기 투입구(121)는 상기 카세트 스테이지(115) 및 상기 로드 락 챔버(123) 사이에 형성될 수 있다. 상기 메인 챔버(105)의 내부는 저압 상태 또는 진공 상태가 유지될 수 있다. 상기 로드 락 챔버(123)는 상기 메인 챔버(105)의 내부 압력 손실을 방지하는 역할을 할 수 있다. 예를 들면, 상기 로드 락 챔버(123)는 싱글 웨이퍼 로드 락 챔버(single wafer load lock chamber)일 수 있다.
상기 디개서(degasser; 125)는 상기 메인 챔버(105)의 측벽에 장착될 수 있다. 상기 디개서(125)는 상기 로드 락 챔버(123) 및 상기 에이피씨(APC) 장치(127) 사이에 형성될 수 있다. 상기 에이피씨(APC) 장치(127)는 상기 메인 챔버(105)의 측벽에 장착될 수 있다. 상기 에이피씨(APC) 장치(127)는 상기 디개서(125) 및 상기 냉각 대(130) 사이에 형성될 수 있다. 상기 제1 이송 장치(129)는 상기 메인 챔버(105)의 내부에 장착될 수 있다. 상기 제1 이송 장치(129)는 상기 로드 락 챔버(123), 상기 디개서(125), 상기 에이피씨(APC) 장치(127), 및 상기 냉각 대(130)에 인접하게 형성될 수 있다. 상기 공정 챔버(133)는 상기 메인 챔버(105)의 측벽에 장착될 수 있다. 상기 제2 이송 장치(139)는 상기 메인 챔버(105)의 내부에 장착될 수 있다. 상기 제2 이송 장치(139)는 상기 공정 챔버(133) 및 상기 냉각 대(130)에 인접하게 형성될 수 있다.
도 3내지 도 6은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 제조 시스템의 일부 구성을 보여주는 단면도들 이다.
도 3을 참조하면, 상기 디개서(degasser; 125)는 챔버(213), 스테이지(215), 배기구(217), 마이크로웨이브(microwave) 발생기(235), 리플렉터(reflector; 236), 및 유브이(UV) 조사기(237)를 포함할 수 있다. 상기 마이크로웨이브(microwave) 발생기(235)는 기판(41)에 마이크로웨이브(microwave)를 조사하는 역할을 할 수 있다.
상기 스테이지(215)는 상기 챔버(213)의 내부에 장착될 수 있다. 상기 기판(41)은 상기 스테이지(215) 상에 로딩될 수 있다. 상기 스테이지(215)는 상기 기판(41)을 가열하기 위한 히터(heater)를 포함할 수 있다. 예를 들면, 상기 스테이지(215)는 상기 기판(41)을 50 ℃ 내지 200 ℃ 로 가열하는 역할을 수행할 수 있다. 상기 배기구(217)는 상기 챔버(213)의 측면 또는 바닥에 형성될 수 있다. 예를 들면, 상기 배기구(217)는 상기 스테이지(215)와 인접한 상기 챔버(213)의 바닥에 형성될 수 있다. 상기 배기구(217)는 상기 챔버(213)의 내부 압력을 유지하고 상기 챔버(213) 내부의 공정 부산물을 배출하는 역할을 수행할 수 있다.
상기 마이크로웨이브(microwave) 발생기(235)는 상기 챔버(213)의 측면 또는 천정에 장착될 수 있다. 예를 들면, 상기 마이크로웨이브(microwave) 발생기(235)는 상기 챔버(213)의 천정에 상기 기판(41)과 마주보도록 정렬될 수 있다. 상기 마이크로웨이브(microwave) 발생기(235)는 상기 기판(41)에 마이크로웨이브(microwave)를 조사하는 역할을 수행할 수 있다. 예를 들면, 상기 마이크로웨이브 발생기(235)는 상기 기판(41)에 2400MHz 내지 9900MHz의 마이크로웨이브(microwave)를 조사할 수 있다. 상기 리플렉터(reflector; 236)는 상기 챔버(213)의 측면, 바닥, 천정, 또는 이들의 조합에 장착될 수 있다. 예를 들면, 상기 리플렉터(236)는 상기 챔버(213)의 측면에 장착될 수 있다. 상기 리플렉터(236)는 마이크로웨이브(microwave)를 반사하여 상기 기판(41)에 조사되는 마이크로웨이브(microwave)의 효율을 높이는 역할을 수행할 수 있다.
도 4를 참조하면, 상기 유브이(UV) 조사기(237)는 상기 챔버(213)의 측면 또는 천정에 장착될 수 있다. 예를 들면, 상기 유브이(UV) 조사기(237)는 상기 챔버(213)의 천정에 상기 기판(41)과 마주보도록 정렬될 수 있다. 상기 유브이(UV) 조사기(237)는 상기 기판(41)에 유브이(UV)를 조사하는 역할을 수행할 수 있다.
도 5를 참조하면, 상기 디개서(degasser; 125)는 챔버(213), 스테이지(215), 배기구(217), 마이크로웨이브(microwave) 발생기(235), 및 리플렉터(reflector; 236)를 포함할 수 있다.
도 6을 참조하면, 상기 디개서(degasser; 125)는 제1 챔버(213A), 제2 챔버(213B), 제1 스테이지(215A), 제2 스테이지(215B), 배기구(217), 마이크로웨이브(microwave) 발생기(235), 리플렉터(reflector; 236), 및 유브이(UV) 조사기(237)를 포함할 수 있다. 상기 제2 챔버(213B)는 상기 제1 챔버(213A)의 일 측에 배치될 수 있다. 상기 제1 스테이지(215A), 상기 마이크로웨이브(microwave) 발생기(235), 및 상기 리플렉터(reflector; 236)는 상기 제1 챔버(213A)의 내부에 장착될 수 있다. 상기 제2 스테이지(215B) 및 상기 유브이(UV) 조사기(237)는 상기 제2 챔버(213B)의 내부에 장착될 수 있다.
일 실시 예에서, 상기 제2 챔버(213B)는 상기 에이피씨(APC) 장치(127) 또는 상기 공정 챔버(133)의 일 측에 배치될 수 있다.
일 실시 예에서, 상기 유브이(UV) 조사기(237)는 상기 에이피씨(APC) 장치(127) 또는 상기 공정 챔버(133)의 내부에 장착될 수 있다.
도 7 내지 도13은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도들 이다.
도 1 및 도 7을 참조하면, 기판(41) 상에 하부 절연 층(45), 하부 배리어 층(47), 하부 도전성 패턴(49), 식각 정지 층(53), 및 층간 절연 층(55)이 형성될 수 있다(B21).
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 상기 하부 절연 층(45)은 상기 기판(21) 상을 덮을 수 있다. 상기 하부 절연 층(45)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다. 상기 하부 배리어 층(47) 및 상기 하부 도전성 패턴(49)은 상기 하부 절연 층(45) 내에 형성될 수 있다. 상기 하부 배리어 층(47)은 상기 하부 도전성 패턴(49)의 측면 및 바닥을 감쌀 수 있다. 상기 하부 배리어 층(47) 및 상기 하부 도전성 패턴(49)을 형성하는 것은 박막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 하부 배리어 층(47), 상기 하부 도전성 패턴(49), 및 상기 하부 절연 층(45)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 하부 배리어 층(47) 및 상기 하부 도전성 패턴(49)은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 예를 들면, 상기 하부 배리어 층(47)은 Ti/TiN을 포함할 수 있다. 상기 하부 도전성 패턴(49)은 W, WN, Ti, TiN, TiAl, TiAlC, Ta, TaN, Ni, Co, Mn, Al, Mo, Ru, Pt, Ag, Au, Cu, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
상기 식각 정지 층(53)은 상기 하부 배리어 층(47), 상기 하부 도전성 패턴(49), 및 상기 하부 절연 층(45)을 덮을 수 있다. 상기 식각 정지 층(53) 상에 상기 층간 절연 층(55)이 형성될 수 있다. 상기 층간 절연 층(55)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합과 같은 절연 층을 포함할 수 있다. 상기 식각 정지 층(53)은 상기 층간 절연 층(55)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 식각 정지 층(53)은 실리콘 질화물을 포함할 수 있으며, 상기 층간 절연 층(55)은 저-유전물(low-K dielectrics)을 포함할 수 있다. 상기 층간 절연 층(55)은 다공성 물질 층을 포함할 수 있다.
도 1 및 도 8을 참조하면, 하드 마스크(57) 및 개구부들(55H, 55T1, 55T2)이 형성될 수 있다(B23). 상기 개구부들(55H, 55T1, 55T2)은 콘택 홀(55H), 제1 트렌치(55T1), 및 제2 트렌치(55T2)를 포함할 수 있다.
상기 하드 마스크(57)는 상기 층간 절연 층(55) 상에 형성될 수 있다. 상기 하드 마스크(57)는 상기 층간 절연 층(55)에 대하여 식각 선택비를 갖는 절연물을 포함할 수 있다. 상기 개구부들(55H, 55T1, 55T2)의 형성에는 상기 하드 마스크(57)를 식각마스크로 사용하는 이방성 식각 공정이 적용될 수 있다. 상기 개구부들(55H, 55T1, 55T2)을 형성하는 동안 상기 층간 절연 층(55) 내부에 습기(moisture)가 침투될 수 있다. 상기 제1 트렌치(55T1) 및 상기 제2 트렌치(55T2)는 상기 층간 절연 층(55) 내에 형성될 수 있다. 상기 제1 트렌치(55T1) 및 상기 제2 트렌치(55T2)의 측벽들 및 바닥에 상기 층간 절연 층(55)이 노출될 수 있다. 상기 콘택 홀(55H)은 상기 제1 트렌치(55T1)의 하부에 연통되고 상기 층간 절연 층(55) 및 상기 식각 정지 층(53)을 관통하여 상기 하부 도전성 패턴(49)을 노출할 수 있다. 상기 콘택 홀(55H)의 측벽들에 상기 층간 절연 층(55) 및 상기 식각 정지 층(53)이 노출될 수 있다.
일 실시 예에서, 상기 하드 마스크(57)는 제거될 수 있다.
도 1 내지 도 6 및 도 9를 참조하면, 디개싱(degassing) 공정이 수행될 수 있다(B25).
예를 들면, 상기 기판(21)은 상기 카세트 스테이지(115), 상기 투입구(121), 상기 로드 락 챔버(123), 및 상기 제1 이송 장치(129)를 경유하여 상기 디개서(125) 내의 상기 스테이지(215) 상에 로딩될 수 있다. 상기 기판(41)은 상기 스테이지(215)에 의하여 50 ℃ 내지 200 ℃ 로 가열될 수 있다. 상기 디개싱(degassing) 공정(B25)은 상기 마이크로웨이브(microwave) 발생기(235)를 이용하여 상기 기판(41)에 마이크로웨이브(microwave)를 조사하는 것을 포함할 수 있다. 상기 디개싱(degassing) 공정(B25)이 수행되는 동안 상기 층간 절연 층(55) 내부의 습기(moisture)는 모두 제거될 수 있다.
상기 마이크로웨이브(microwave) 발생기(235)는 상기 층간 절연 층(55) 깊은 곳의 습기(moisture) 제거에 효율적인 제1 주파수, 상기 층간 절연 층(55) 표면과 상기 개구부들(55H, 55T1, 55T2)의 내벽들에 인접한 습기(moisture) 제거에 효율적인 제2 주파수, 및 상기 층간 절연 층(55) 표면과 내부의 습기(moisture) 제거에 효율적인 다중 주파수를 상기 기판(41)에 조사할 수 있다. 상기 제1 주파수는 2400MHz 내지 2500MHz일 수 있다. 예를 들면, 상기 제1 주파수는 약 2450MHz일 수 있다. 상기 제2 주파수는 8500MHz 내지 9500MHz일 수 있다. 예를 들면, 상기 제2 주파수는 약 9000MHz일 수 있다. 상기 다중 주파수는 2400MHz 내지 9900MHz일 수 있다.
일 실시 예에서, 상기 디개싱(degassing) 공정(B25)은 상기 제1 주파수의 마이크로웨이브(microwave)를 상기 기판(41)에 일정 시간 조사한 후 상기 제2 주파수의 마이크로웨이브(microwave)를 상기 기판(41)에 일정 시간 조사하는 것을 포함할 수 있다.
일 실시 예에서, 상기 디개싱(degassing) 공정(B25)은 상기 제2 주파수의 마이크로웨이브(microwave)를 상기 기판(41)에 일정 시간 조사하는 것을 포함할 수 있다.
일 실시 예에서, 상기 디개싱(degassing) 공정(B25)은 상기 다중 주파수의 마이크로웨이브(microwave)를 상기 기판(41)에 일정 시간 조사하는 것을 포함할 수 있다.
일 실시 예에서, 상기 디개싱(degassing) 공정(B25)은 상기 제2 주파수의 마이크로웨이브(microwave)를 상기 기판(41)에 일정 시간 조사한 후 상기 제1 주파수의 마이크로웨이브(microwave)를 상기 기판(41)에 일정 시간 조사하는 것을 포함할 수 있다.
일 실시 예에서, 상기 디개싱(degassing) 공정(B25)은 상기 제1 주파수의 마이크로웨이브(microwave)를 상기 기판(41)에 일정 시간 조사하는 것을 포함할 수 있다.
일 실시 예에서, 상기 디개싱(degassing) 공정(B25)은 상기 제1 주파수의 마이크로웨이브(microwave)를 상기 기판(41)에 일정 시간 조사하는 것과 상기 제2 주파수의 마이크로웨이브(microwave)를 상기 기판(41)에 일정 시간 조사하는 것을 번갈아 가며 반복적으로 수행하는 것을 포함할 수 있다.
일 실시 예에서, 상기 디개싱(degassing) 공정(B25)은 상기 제2 주파수의 마이크로웨이브(microwave)를 상기 기판(41)에 일정 시간 조사하는 것과 상기 제1 주파수의 마이크로웨이브(microwave)를 상기 기판(41)에 일정 시간 조사하는 것을 번갈아 가며 반복적으로 수행하는 것을 포함할 수 있다.
본 발명 기술적 사상의 실시 예에 따르면, 마이크로웨이브(microwave)를 이용하는 상기 디개싱(degassing) 공정(B25)은 할로겐 램프 또는 유브이(UV)를 이용하는 방식에 비하여 상대적으로 짧은 시간 내에 효율적인 습기(moisture) 제거가 가능할 수 있다. 상기 디개싱(degassing) 공정(B25)의 생산 효율을 증가 할 수 있다.
K-값 복구(K-value recovery) 공정이 수행될 수 있다(B27).
상기 K-값 복구(K-value recovery) 공정(B27)은 상기 유브이(UV) 조사기(237)를 이용하여 상기 기판(41)에 유브이(UV)를 조사하는 것을 포함할 수 있다. 상기 K-값 복구(K-value recovery) 공정(B27)이 수행되는 동안 상기 층간 절연 층(55)의 손상된 부분이 복구되어 K-값(K-value)이 복구될 수 있다.
상기 디개싱(degassing) 공정(B25) 및 상기 K-값 복구(K-value recovery) 공정(B27)은 상기 챔버(213) 내에서 순차적으로 수행될 수 있다. 상기 디개싱(degassing) 공정(B25) 및 상기 K-값 복구(K-value recovery) 공정(B27)은 인-시츄(in-situ)공정으로 해석될 수 있다.
일 실시 예에서, 상기 디개싱(degassing) 공정(B25)은 상기 제1 챔버(213A) 내에서 수행될 수 있으며, 상기 K-값 복구(K-value recovery) 공정(B27)은 상기 제2 챔버(213B) 내에서 순차적으로 수행될 수 있다. 상기 디개싱(degassing) 공정(B25) 및 상기 K-값 복구(K-value recovery) 공정(B27)은 인-시츄(in-situ)공정으로 해석될 수 있다.
일 실시 예에서, 상기 디개싱(degassing) 공정(B25) 및 상기 K-값 복구(K-value recovery) 공정(B27)은 번갈아 가며 반복적으로 수행될 수 있다.
본 발명 기술적 사상의 실시 예에 따르면, 상기 디개싱(degassing) 공정(B25) 및 상기 K-값 복구(K-value recovery) 공정(B27)은 인-시츄(in-situ)공정으로 수행될 수 있다. 상기 디개싱(degassing) 공정(B25) 및 상기 K-값 복구(K-value recovery) 공정(B27) 사이의 습기(moisture) 재흡수를 방지할 수 있으므로, 상기 K-값 복구(K-value recovery) 공정(B27)의 K-값 복구(K-value recovery) 효율을 높일 수 있다. 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
상기 에이피씨(APC) 장치(127)를 이용하여 상기 기판(41)의 표면을 클리닝(cleaning)할 수 있다. 상기 제1 이송 장치(129)는 상기 디개서(125) 및 상기 에이피씨(APC) 장치(127) 사이에 상기 기판(41)을 이송하는 역할을 할 수 있다. 상기 에이피씨(APC) 장치(127)를 이용하여 상기 기판(41)의 표면을 클리닝(cleaning)하는 공정이 완료된 후 상기 기판(41)은 상기 제1 이송 장치(129)를 경유하여 상기 냉각 대(130) 상에 이송될 수 있다.
일 실시 예에서, 상기 디개싱(degassing) 공정(B25), 상기 K-값 복구(K-value recovery) 공정(B27), 및 상기 에이피씨(APC) 장치(127)를 이용하여 상기 기판(41)의 표면을 클리닝(cleaning)하는 공정은 순차적으로 수행될 수 있다. 상기 디개서(125) 및 상기 에이피씨(APC) 장치(127)는 상기 메인 챔버(105)에 장착될 수 있다. 상기 디개싱(degassing) 공정(B25), 상기 K-값 복구(K-value recovery) 공정(B27), 및 상기 에이피씨(APC) 장치(127)를 이용하여 상기 기판(41)의 표면을 클리닝(cleaning)하는 공정은 인-시츄(in-situ)공정으로 해석될 수 있다.
일 실시 예에서, 상기 유브이(UV) 조사기(237)는 상기 에이피씨(APC) 장치(127)의 내부에 장착될 수 있다.
일 실시 예에서, 상기 에이피씨(APC) 장치(127)를 이용하여 상기 기판(41)의 표면을 클리닝(cleaning)하는 공정은 생략될 수 있다.
도 1, 도 2 및 도 10을 참조하면, 상부 배리어 층(63)이 형성될 수 있다(B29). 상기 상부 배리어 층(63)은 제1 박막으로 해석될 수 있다. 상기 상부 배리어 층(63)은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 예를 들면, 상기 상부 배리어 층(63)은 Ti/TiN을 포함할 수 있다. 상기 상부 배리어 층(63)은 상기 콘택 홀(55H), 상기 제1 트렌치(55T1), 및 상기 제2 트렌치(55T2)의 내벽들을 컨포말하게 덮을 수 있다. 상기 상부 배리어 층(63)은 상기 하부 도전성 패턴(49) 상에 직접적으로 접촉될 수 있다.
예를 들면, 상기 제2 이송 장치(139)는 상기 냉각 대(130) 상의 상기 기판(41)을 상기 공정 챔버(133) 내부로 이송하는 역할을 할 수 있다. 상기 공정 챔버(133)는 상기 기판(41) 상에 상기 상부 배리어 층(63)을 형성하는 역할을 수행할 수 있다.
일 실시 예에서, 상기 디개싱(degassing) 공정(B25), 상기 K-값 복구(K-value recovery) 공정(B27), 상기 에이피씨(APC) 장치(127)를 이용하여 상기 기판(41)의 표면을 클리닝(cleaning)하는 공정, 및 상기 상부 배리어 층(63)을 형성하는 공정(B29)은 순차적으로 수행될 수 있다. 상기 디개서(125), 상기 에이피씨(APC) 장치(127), 및 상기 공정 챔버(133)는 상기 메인 챔버(105)에 장착될 수 있다. 상기 디개싱(degassing) 공정(B25), 상기 K-값 복구(K-value recovery) 공정(B27), 상기 에이피씨(APC) 장치(127)를 이용하여 상기 기판(41)의 표면을 클리닝(cleaning)하는 공정, 및 상기 상부 배리어 층(63)을 형성하는 공정(B29)은 인-시츄(in-situ)공정으로 해석될 수 있다.
일 실시 예에서, 상기 유브이(UV) 조사기(237)는 상기 공정 챔버(133)의 내부에 장착될 수 있다. 상기 에이피씨(APC) 장치(127)를 이용하여 상기 기판(41)의 표면을 클리닝(cleaning)하는 공정은 생략될 수 있다.
본 발명 기술적 사상의 실시 예에 따르면, 상기 디개싱(degassing) 공정(B25), 상기 K-값 복구(K-value recovery) 공정(B27), 및 상기 에이피씨(APC) 장치(127)를 이용하여 상기 기판(41)의 표면을 클리닝(cleaning)하는 공정, 및 상기 상부 배리어 층(63)을 형성하는 공정(B29)은 인-시츄(in-situ)공정으로 수행될 수 있다. 상기 디개싱(degassing) 공정(B25), 상기 K-값 복구(K-value recovery) 공정(B27), 상기 에이피씨(APC) 장치(127)를 이용하여 상기 기판(41)의 표면을 클리닝(cleaning)하는 공정, 및 상기 상부 배리어 층(63)을 형성하는 공정(B29) 사이의 습기(moisture) 재흡수를 방지할 수 있다. 양산 효율을 극대화 하면서 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 11을 참조하면, 상기 상부 배리어 층(63) 상에 씨드 층(65)이 형성될 수 있다. 상기 씨드 층(65)은 금속, 금속 질화물, 금속 산화물, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 예를 들면, 상기 씨드 층(65)은 Cu를 포함할 수 있다. 상기 씨드 층(65)은 상기 상부 배리어 층(63) 상을 컨포말하게 덮을 수 있다. 상기 씨드 층(65)은 상기 기판(41)의 표면을 컨포말하게 덮을 수 있다. 상기 씨드 층(65)은 상기 공정 챔버(133)를 이용하여 형성될 수 있다.
일 실시 예에서, 상기 씨드 층(65)은 생략될 수 있다.
상기 기판(41)은 상기 투입구(121)를 경유하여 상기 카세트 스테이지(115)로 되돌아올 수 있다.
도 12를 참조하면, 상기 씨드 층(65) 상에 저 저항 층(low resistance layer; 67)이 형성될 수 있다(B31). 상기 저 저항 층(67)은 제2 박막으로 해석될 수 있다. 상기 저 저항 층(67)은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 예를 들면, 상기 저 저항 층(67)은 전기도금 방법에 의하여 형성된 Cu를 포함할 수 있다. 상기 저 저항 층(67)은 상기 콘택 홀(55H), 상기 제1 트렌치(55T1), 및 상기 제2 트렌치(55T2)를 완전히 채울 수 있다.
도 13을 참조하면, 평탄화 공정을 이용하여 콘택 플러그(69P), 제1 배선(69L1), 및 제2 배선(69L2)이 형성될 수 있다(B33). 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 하드 마스크(57), 상기 상부 배리어 층(63), 상기 씨드 층(65), 및 상기 저 저항 층(67)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 콘택 플러그(69P)는 상기 콘택 홀(55H) 내에 형성될 수 있다. 상기 콘택 플러그(69P)는 상기 상부 배리어 층(63), 상기 씨드 층(65), 및 상기 저 저항 층(67)을 포함할 수 있다. 상기 제1 배선(69L1)은 상기 제1 트렌치(55T1) 내에 형성될 수 있다. 상기 제1 배선(69L1)은 상기 상부 배리어 층(63), 상기 씨드 층(65), 및 상기 저 저항 층(67)을 포함할 수 있다. 상기 제2 배선(69L2)은 상기 제2 트렌치(55T2)내에 형성될 수 있다. 상기 제2 배선(69L2)은 상기 상부 배리어 층(63), 상기 씨드 층(65), 및 상기 저 저항 층(67)을 포함할 수 있다.
일 실시 예에서, 상기 하드 마스크(57)는 제거될 수 있다. 상기 층간 절연 층(55), 상기 상부 배리어 층(63), 상기 씨드 층(65), 및 상기 저 저항 층(67)의 상부 표면들은 실질적으로 동일한 평면을 이룰 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
41: 기판 45: 하부 절연 층
47: 하부 배리어 층 49: 하부 도전성 패턴
53: 식각 정지 층 55: 층간 절연 층
57: 하드 마스크
55H: 콘택 홀 55T1, 55T2: 트렌치
63: 상부 배리어 층 65: 씨드 층
67: 저 저항 층(low resistance layer)
69P: 콘택 플러그 69L1, 69L2: 배선
105: 메인 챔버 115: 카세트 스테이지
121: 투입구
123: 로드 락 챔버(load lock chamber)
125: 디개서(degasser)
127: 에이피씨(after plasma condition; APC) 장치
129: 제1 이송 장치 130: 냉각 대
133: 공정 챔버 139: 제2 이송 장치
213, 213A, 213B: 챔버 215, 215A, 215B: 스테이지
217: 배기구
235: 마이크로웨이브(microwave) 발생기
236: 리플렉터(reflector) 237: 유브이(UV) 조사기

Claims (20)

  1. 기판 상에 층간 절연 층을 형성하고,
    상기 층간 절연 층 내에 개구부를 형성하고,
    상기 개구부를 갖는 상기 층간 절연 층에 마이크로웨이브(Microwave)를 조사하여 디개싱(degassing) 공정을 수행하고,
    상기 개구부를 갖는 상기 층간 절연 층에 유브이(UV)를 조사하여 K-값 복구(K-value recovery) 공정을 수행하고,
    상기 개구부 내에 도전 층을 형성하는 것을 포함하되,
    상기 디개싱 공정 및 상기 K-값 복구 공정은 인-시츄(in-situ) 공정이고,
    상기 디개싱 공정은,
    상기 층간 절연 층의 내부의 습기 제거를 위해 제1 주파수를 갖는 마이크로웨이브를 조사하는 것과,
    상기 층간 절연 층 표면과 상기 개구부의 내벽들에 인접한 습기 제거를 위해 제2 주파수를 갖는 마이크로웨이브를 조사하는 것을 포함하고,
    상기 제1 주파수와 상기 제2 주파수는 서로 다른 반도체 소자 형성 방법.
  2. 제1 항에 있어서,
    상기 디개싱 공정 및 상기 K-값 복구 공정은 동일한 챔버 내에서 수행되는 반도체 소자 형성 방법.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 주파수는 2400MHz 내지 2500MHz이고,
    상기 제2 주파수는 8500MHz 내지 9500MHz인 반도체 소자 형성 방법.
  6. 제1 항에 있어서,
    상기 제1 주파수를 갖는 마이크로웨이브를 조사하는 것과 상기 제2 주파수를 갖는 마이크로웨이브를 조사하는 것은 순차적으로 수행되는 반도체 소자 형성 방법.
  7. 제1 항에 있어서,
    상기 디개싱 공정, 상기 K-값 복구 공정, 및 상기 도전 층을 형성하는 것은 인-시츄 공정인 반도체 소자 형성 방법.
  8. 제1 항에 있어서,
    상기 도전 층을 형성하기 전에, 에이피씨(after plasma condition; APC) 장치를 이용하여 상기 기판을 클리닝하는 것을 더 포함하되,
    상기 디개싱 공정, 상기 K-값 복구 공정, 상기 기판을 클리닝하는 것, 및 상기 도전 층을 형성하는 것은 인-시츄 공정인 반도체 소자 형성 방법.
  9. 기판 상에 층간 절연 층을 형성하고,
    상기 층간 절연 층을 관통하는 콘택 홀을 형성하고,
    상기 콘택 홀을 갖는 상기 층간 절연 층에 마이크로웨이브를 조사하는 디개싱 공정을 수행하고,
    상기 콘택 홀 내에 도전 층을 형성하는 것을 포함하되,
    상기 디개싱 공정 및 상기 도전 층을 형성하는 것은 인-시츄 공정이고,
    상기 디개싱 공정은,
    상기 층간 절연 층의 내부의 습기 제거를 위해 제1 주파수를 갖는 마이크로웨이브를 조사하는 것과,
    상기 층간 절연 층 표면과 상기 콘택 홀의 내벽들에 인접한 습기 제거를 위해 제2 주파수를 갖는 마이크로웨이브를 조사하는 것을 포함하고,
    상기 제1 주파수와 상기 제2 주파수는 서로 다른 반도체 소자 형성 방법.
  10. 제9 항에 있어서,
    상기 도전 층을 형성하기 전에, 에이피씨(after plasma condition; APC) 장치를 이용하여 상기 기판을 클리닝하는 것을 더 포함하되,
    상기 디개싱 공정, 상기 기판을 클리닝하는 것, 및 상기 도전 층을 형성하는 것은 인-시츄 공정인 반도체 소자 형성 방법.
  11. 삭제
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