JPWO2010125682A1 - 半導体装置およびその製造方法 - Google Patents

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    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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Abstract

本願発明の目的は、層間絶縁膜の一部に酸化シリコン膜よりも誘電率の低い低誘電率膜を使用する場合であっても、半導体装置の信頼性を向上することができる技術を提供することにある。具体的に、この目的を実現するため、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成しているので、一体化した高ヤング率層（半導体基板１Ｓとコンタクト層間絶縁膜ＣＩＬ）と、第２ファイン層を構成する層間絶縁膜（低ヤング率膜、低誘電率膜）ＩＬ２とを直接接触させずに分断することができ、応力を分散させることができる。この結果、低ヤング率膜から構成される層間絶縁膜ＩＬ２の膜剥がれを防止することができ、半導体装置の信頼性を向上できる。

Description

本発明は、半導体装置およびその製造技術に関し、特に、多層配線構造を有する半導体チップを樹脂で覆うようにパッケージする半導体装置およびその製造に適用して有効な技術に関するものである。
特開２００６−３２８６４号公報（特許文献１）には、半導体基板上に多層配線が形成された構造が記載されている。具体的には、半導体基板上に半導体素子が形成され、この半導体素子を覆うようにコンタクト層間絶縁膜が形成されている。そして、このコンタクト層間絶縁膜には、半導体素子と電気的に接続されるプラグが形成されている。プラグを形成したコンタクト層間絶縁膜上には、通常の金属層よりなる配線が形成され、この配線を覆うように、ボロンリンシリケートガラスからなる平坦化絶縁層が形成されている。平坦化絶縁層上には、ＳｉＯＣ膜からなる第１絶縁層が形成され、この第１絶縁層に埋め込むように銅膜からなる第１埋め込み配線が形成されている。そして、第１埋め込み配線が形成された第１絶縁層上に第２絶縁層が形成されている。この第２絶縁層は、比較的誘電率の高い下層絶縁層と、低誘電率であるポリアリルエーテルからなる上層絶縁層との積層構造とされている。このとき、第２絶縁層を構成する下層絶縁層にプラグが形成され、第２絶縁層を構成する上層絶縁層に銅膜からなる第２埋め込み配線が形成されているとしている。
特開２００６−３２８６４号公報
半導体チップを構成する半導体基板上には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成され、このＭＩＳＦＥＴ上に多層配線が形成されている。近年では、半導体チップの高集積化を実現するため、多層配線の微細化が進められている。このため、配線の微細化による高抵抗化と、配線間の距離が縮まることによる寄生容量の増加が問題として顕在化してきている。つまり、多層配線には電気信号が流れるが、配線の高抵抗化と配線間の寄生容量の増加により、電気信号の遅延が発生するのである。例えば、タイミングが重要な回路では、配線を流れる電気信号の遅延が誤動作を引き起こし、正常な回路として機能しなくなるおそれがある。このことから、配線を流れる電気信号の遅延を防止するため、配線の高抵抗化の抑制と、配線間の寄生容量の低減が必要とされることがわかる。
そこで、近年では、多層配線を構成する材料をアルミニウム膜から銅膜に換えることが行なわれている。すなわち、アルミニウム膜に比べて銅膜は抵抗率が低いので、配線を微細化しても、配線の高抵抗化を抑制できるからである。さらに、配線間の寄生容量を低減する観点から、配線間に存在する層間絶縁膜の一部を誘電率の低い低誘電率膜で構成することが行なわれている。以上のように、多層配線を有する半導体装置では高性能化を図るために、配線の材料として銅膜を使用し、かつ、層間絶縁膜の一部に低誘電率膜を使用している。
半導体チップは、いわゆる後工程によりパッケージ化される。例えば、後工程では、半導体チップを配線基板上に搭載した後、半導体チップに形成されているパッドと、配線基板に形成されている端子とをワイヤで接続する。その後、半導体チップを樹脂で封止した半導体チップがパッケージ化される。完成したパッケージは、様々な温度条件で使用されるため、広範囲な温度変化に対応しても正常に動作する必要がある。このことから、半導体チップは、パッケージ化された後、温度サイクル試験が実施される。
例えば、樹脂で半導体チップを封止したパッケージに対して温度サイクル試験を実施すると、樹脂と半導体チップにおいて、熱膨張率やヤング率が相違するため、半導体チップに応力が印加される。この場合、層間絶縁膜の一部に低誘電率膜を使用した半導体チップでは、特に、低誘電率膜に膜剥がれが発生する。すなわち、温度サイクル試験で実施される温度変化によって、半導体チップと樹脂との間の熱膨張率およびヤング率の相違から、半導体チップに応力が生じるが、この半導体チップに生じる応力によって、低誘電率膜に膜剥がれが生じることが判明した。半導体チップ内で層間絶縁膜の膜剥がれが生じると、半導体チップがデバイスとして不良となり、半導体装置の信頼性が低下することになる。
本発明の目的は、層間絶縁膜の一部に酸化シリコン膜よりも誘電率の低い低誘電率膜を使用する場合であっても、半導体装置の信頼性を向上することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態における半導体装置の製造方法は、（ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、（ｂ）前記ＭＩＳＦＥＴを覆う前記半導体基板上にコンタクト層間絶縁膜を形成する工程と、（ｃ）前記コンタクト層間絶縁膜内に第１プラグを形成し、前記第１プラグと前記ＭＩＳＦＥＴとを電気的に接続する工程とを備える。そして、（ｄ）前記第１プラグを形成した前記コンタクト層間絶縁膜上に第１層間絶縁膜を形成する工程と、（ｅ）前記第１層間絶縁膜内に埋め込まれた第１層配線を形成し、前記第１層配線と前記第１プラグとを電気的に接続する工程とを備える。さらに、（ｆ）前記第１層配線を形成した前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、（ｇ）前記第２層間絶縁膜内に埋め込まれた第２プラグおよび第２層配線を形成し、前記第２層配線と前記第１層配線とを前記第２プラグを介して電気的に接続する工程とを備える。続いて、（ｈ）前記第２層間絶縁膜上に、さらに、多層配線を形成する工程と、（ｉ）前記多層配線の最上層配線上にパッシベーション膜を形成する工程と、（ｊ）前記パッシベーション膜に開口部を形成し、前記開口部から前記最上層配線の一部を露出することによりパッドを形成する工程とを備える。次に、（ｋ）前記半導体基板を半導体チップに個片化する工程と、（ｌ）前記半導体チップをパッケージングする工程とを備え、前記（ｌ）工程は、少なくとも前記半導体チップの一部を樹脂で封止する工程を有する。ここで、前記コンタクト層間絶縁膜と前記第１層間絶縁膜と前記第２層間絶縁膜の中で、前記コンタクト層間絶縁膜は、最もヤング率の高い高ヤング率膜から形成され、前記第２層間絶縁膜は、最もヤング率の低い低ヤング率膜から形成され、前記第１層間絶縁膜は、前記コンタクト層間絶縁膜のヤング率よりも低く、かつ、前記第２層間絶縁膜のヤング率よりも高い中ヤング率膜から形成されていることを特徴とするものである。
また、代表的な実施の形態における半導体装置は、（ａ）パッドを有する半導体チップと、（ｂ）前記半導体チップをパッケージングするパッケージ体とを備え、前記パッケージ体は、少なくとも前記半導体チップの一部を封止する樹脂体を有する。一方、前記半導体チップは、（ａ１）半導体基板と、（ａ２）前記半導体基板に形成されたＭＩＳＦＥＴと、（ａ３）前記ＭＩＳＦＥＴを覆う前記半導体基板上に形成されたコンタクト層間絶縁膜と、（ａ４）前記コンタクト層間絶縁膜を貫通して前記ＭＩＳＦＥＴと電気的に接続された第１プラグとを有する。さらに、（ａ５）前記第１プラグを形成した前記コンタクト層間絶縁膜上に形成された第１層間絶縁膜と、（ａ６）前記第１層間絶縁膜内に形成され、前記第１プラグと電気的に接続された第１層配線と、（ａ７）前記第１層配線を形成した前記第１層間絶縁膜上に形成された第２層間絶縁膜とを有する。その上、（ａ８）前記第２層間絶縁膜内に形成され、前記第１層配線と電気的に接続された第２プラグと、（ａ９）前記第２層間絶縁膜内に形成され、前記第２プラグと電気的に接続された第２層配線とを有する。このとき、前記コンタクト層間絶縁膜と前記第１層間絶縁膜と前記第２層間絶縁膜の中で、前記コンタクト層間絶縁膜は、最もヤング率の高い高ヤング率膜から形成され、前記第２層間絶縁膜は、最もヤング率の低い低ヤング率膜から形成され、前記第１層間絶縁膜は、前記コンタクト層間絶縁膜のヤング率よりも低く、かつ、前記第２層間絶縁膜のヤング率よりも高い中ヤング率膜から形成されていることを特徴とするものである。
本願において開示される発明のうち、代表的な実施の形態のものによって得られる効果を簡単に説明すれば以下のとおりである。
層間絶縁膜の一部に酸化シリコン膜よりも誘電率の低い低誘電率膜を使用する場合であっても、半導体装置の信頼性を向上することができる。
パッケージの構成例を示す断面図である。 パッケージの他の構成例を示す断面図である。 本発明の実施の形態１における半導体装置の構成（デバイス構造）を示す断面図である。 図３に示すデバイス構造のうち、第１層配線（第１ファイン層）と、この第１層配線上に形成されている第２層配線（第２ファイン層）を示す断面図である。 図３に示すデバイス構造のうち、第７層配線（セミグローバル層）と、この第７層配線上に形成されている第８層配線（グローバル層）を示す断面図である。 実施の形態１の層間絶縁膜で使用する材料膜を比誘電率の観点から分類した表である。 実施の形態１の層間絶縁膜で使用する材料膜をヤング率の観点から分類した表である。 実施の形態１の層間絶縁膜で使用する材料膜を密度の観点から分類した表である。 層間絶縁膜を構成する材料膜について、比誘電率とヤング率との関係を示すグラフである。 層間絶縁膜を構成する材料膜について、比誘電率とヤング率との関係を示すグラフである。 層間絶縁膜を構成する材料膜について、比誘電率と密度との関係を示すグラフである。 半導体基板表面からの距離とせん断応力との関係を示すグラフである。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 図３２に続く半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。 図３４に続く半導体装置の製造工程を示す断面図である。 図３５に続く半導体装置の製造工程を示す断面図である。 図３６に続く半導体装置の製造工程を示す断面図である。 図３７に続く半導体装置の製造工程を示す断面図である。 図３８に続く半導体装置の製造工程を示す断面図である。 図３９に続く半導体装置の製造工程を示す断面図である。 図４０に続く半導体装置の製造工程を示す断面図である。 図４１に続く半導体装置の製造工程を示す断面図である。 図４２に続く半導体装置の製造工程を示す断面図である。 図４３に続く半導体装置の製造工程を示す断面図である。 図４４に続く半導体装置の製造工程を示す断面図である。 図４５に続く半導体装置の製造工程を示す断面図である。 図４６に続く半導体装置の製造工程を示す断面図である。 図４７に続く半導体装置の製造工程を示す断面図である。 実施の形態２におけるパッケージの構成例を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図５０に続く半導体装置の製造工程を示す断面図である。 図５１に続く半導体装置の製造工程を示す断面図である。 図５２に続く半導体装置の製造工程を示す断面図である。 図５３に続く半導体装置の製造工程を示す断面図である。 図５４に続く半導体装置の製造工程を示す断面図である。 図５５に続く半導体装置の製造工程を示す断面図である。 図５６に続く半導体装置の製造工程を示す断面図である。 図５７に続く半導体装置の製造工程を示す断面図である。 図５８に続く半導体装置の製造工程を示す断面図である。 実施の形態３におけるパッケージの構成例を示す断面図である。 リードフレームを示す平面図である。 実施の形態３における半導体装置の製造工程を示す断面図である。 図６２に続く半導体装置の製造工程を示す断面図である。 図６３に続く半導体装置の製造工程を示す断面図である。 図６４に続く半導体装置の製造工程を示す断面図である。 実施の形態４における半導体装置の構成（デバイス構造）を示す断面図である。 半導体基板表面からの距離とせん断応力との関係を示すグラフである。 実施の形態５における半導体装置の構成（デバイス構造）を示す断面図である。 実施の形態５における半導体装置の製造工程を示す断面図である。 図６９に続く半導体装置の製造工程を示す断面図である。 図７０に続く半導体装置の製造工程を示す断面図である。 図７１に続く半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
半導体装置は、ＭＩＳＦＥＴなどの半導体素子と多層配線を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。パッケージには、（１）半導体チップに形成されている半導体素子と外部回路とを電気的に接続するという機能や、（２）湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能がある。さらに、パッケージには、（３）半導体チップのハンドリングを容易にするといった機能や、（４）半導体チップの動作時における発熱を放散し、半導体素子の機能を最大限に発揮させる機能なども合わせもっている。このような機能を有するパッケージには様々な種類が存在する。以下に、パッケージの構成例について説明する。
図１は、パッケージ（パッケージ体）の構成例を示す断面図である。図１において、配線基板ＷＢには、中央部に溝が形成されており、この溝内に半導体チップＣＨＰが配置されている。さらに、配線基板ＷＢには、導体膜よりなる配線ＣＰが形成されており、この配線ＣＰと、半導体チップＣＨＰに形成されたパッドＰＤがワイヤＷで電気的に接続されている。配線基板ＷＢに形成されている配線ＣＰは、配線基板ＷＢの外部に引き出されており、半導体チップと外部回路が配線基板ＷＢに形成されている配線ＣＰを介して電気的に接続されるようになっている。半導体チップＣＨＰは、配線基板ＷＢとカバー（蓋）ＣＯＶによって密閉されており、湿度や温度といった外部環境から保護されている。
パッケージは、様々な温度条件で使用されるため、広範囲な温度変化に対応しても正常に動作する必要がある。このことから、半導体チップは、パッケージ化された後、温度サイクル試験が実施される。このとき、図１に示すパッケージの場合、半導体チップＣＨＰが樹脂によって封止されていないので、パッケージに広範囲の温度変化が加わっても半導体チップＣＨＰに応力が発生することはない。つまり、図１に示すパッケージでは、半導体チップＣＨＰが樹脂で覆われていない。したがって、半導体チップＣＨＰと樹脂との間で、熱膨張率やヤング率の相違に起因した応力が半導体チップＣＨＰにかかることはないと考えられる。このことから、図１に示すパッケージでは、半導体チップＣＨＰに生じる応力が問題となることは少ないと考えられる。ここでいう応力とは、圧縮応力や引張応力を含むものである。
次に、半導体チップにかかる応力が問題となるパッケージの構成例について説明する。図２は、パッケージの他の構成例を示す断面図である。図２において、配線基板ＷＢ上には、半導体チップＣＨＰが搭載されている。この半導体チップＣＨＰに形成されているパッドＰＤは、配線基板ＷＢに形成されている端子ＴＥとワイヤＷによって電気的に接続されている。配線基板ＷＢの裏面には、外部接続端子として機能する半田ボールＳＢが形成されている。配線基板ＷＢでは、配線基板ＷＢの主面に形成されている端子ＴＥと、配線基板ＷＢの裏面に形成されている半田ボールＳＢが、配線基板ＷＢの内部に形成されている配線（図示せず）を介して電気的に接続されている。したがって、半導体チップＣＨＰに形成されているパッドＰＤは、ワイヤＷおよび端子ＴＥを介して外部接続端子となる半田ボールＳＢと電気的に接続されていることになる。つまり、図２に示すパッケージでは、半導体チップＣＨＰと外部回路とを半田ボールＳＢを介して電気的に接続できるように構成されている。
さらに、図２に示すパッケージでは、配線基板ＷＢの主面側に樹脂ＭＲが形成されている。この樹脂ＭＲによって、配線基板ＷＢの主面上に形成されている半導体チップＣＨＰおよびワイヤＷが封止されている。すなわち、図２に示すパッケージでは、半導体チップＣＨＰを覆うように樹脂ＭＲが形成されており、半導体チップＣＨＰは、樹脂ＭＲによって湿度や温度といった外部環境から保護されていることになる。
このように、図２に示すパッケージでは、半導体チップＣＨＰを樹脂ＭＲで封止していることから、温度サイクル試験における温度変化によって、半導体チップＣＨＰに応力がかかることになる。つまり、温度サイクル試験による広範囲な温度変化がパッケージに加わると、半導体チップＣＨＰと樹脂ＭＲとの熱膨張率やヤング率の相違から半導体チップＣＨＰに応力が発生する。半導体チップＣＨＰに応力が発生すると、半導体チップＣＨＰ内に形成されている多層配線において膜剥がれという問題点が発生するおそれがある。
本実施の形態１では、半導体チップＣＨＰに加わる応力によって多層配線を構成する層間絶縁膜間に膜剥がれが生じることを抑制する技術を提供することを目的としている。したがって、本実施の形態１で対象としているパッケージは、半導体チップＣＨＰの一部が樹脂ＭＲに接触している構造をしているものである。このようなパッケージでは、半導体チップＣＨＰと樹脂ＭＲとの間で、熱膨張率の差およびヤング率の差に起因して、半導体チップＣＨＰに応力が発生しやすいと考えられるからである。具体的に、例えば、本実施の形態１で対象にしているパッケージは、図１に示すパッケージではなく、図２に示すようなパッケージである。
以下に、半導体チップＣＨＰの少なくとも一部が樹脂ＭＲによって封止されているパッケージを前提として、半導体チップＣＨＰに加わる応力により半導体チップＣＨＰ内に形成されている層間絶縁膜間の剥離を抑制できる技術的思想を説明する。本実施の形態１では、半導体チップＣＨＰに加わる応力に起因した層間絶縁膜間の剥離を抑制するために、半導体チップＣＨＰの内部に形成されている層間絶縁膜に工夫を施している。つまり、本実施の形態１における技術的思想は、半導体チップＣＨＰと樹脂ＭＲとの間で発生する応力を低減するのではなく、応力の発生を前提として、半導体チップＣＨＰの内部に形成されている層間絶縁膜の構成に工夫を施しているものである。
まず、半導体チップＣＨＰに形成されているデバイス構造について説明する。図３は、本実施の形態１におけるデバイス構造を示す断面図である。図３において、シリコン単結晶からなる半導体基板１Ｓ上に複数のＭＩＳＦＥＴＱが形成されている。複数のＭＩＳＦＥＴＱは、素子分離領域で分離された活性領域に形成されており、例えば、以下に示す構成をしている。具体的には、素子分離領域で分離された活性領域にはウェルが形成されており、このウェル上にＭＩＳＦＥＴＱが形成されている。ＭＩＳＦＥＴＱは、半導体基板１Ｓの主面上に、例えば、酸化シリコン膜からなるゲート絶縁膜を有し、このゲート絶縁膜上にポリシリコン膜とこのポリシリコン膜上に設けられたシリサイド膜（ニッケルシリサイド膜など）の積層膜からなるゲート電極を有している。ゲート電極の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールが形成されており、このサイドウォール下の半導体基板内に浅い不純物拡散領域がゲート電極に整合して形成されている。そして、浅い不純物拡散領域の外側に深い不純物拡散領域がサイドウォールに整合して形成されている。一対の浅い不純物拡散領域と一対の深い不純物拡散領域によって、それぞれＭＩＳＦＥＴＱのソース領域とドレイン領域が形成されている。以上のようにして半導体基板１Ｓ上にＭＩＳＦＥＴＱが形成されている。
続いて、図３に示すように、ＭＩＳＦＥＴＱを形成した半導体基板１Ｓ上にはコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通してＭＩＳＦＥＴＱのソース領域やドレイン領域に達するプラグＰＬＧ１が形成されている。このプラグＰＬＧ１は、例えば、チタン／窒化チタン膜（以下、チタン／窒化チタン膜はチタンとこのチタン上に設けられた窒化チタンで形成される膜を示す）よりなるバリア導体膜と、このバリア導体膜上に形成されたタングステン膜をコンタクトホールに埋め込むことにより形成されている。チタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板１Ｓになされてダメージを与えることを防ぐためのものである。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、あるいは、窒化シリコン膜のいずれかの膜から形成されていてもよい。
次に、コンタクト層間絶縁膜ＣＩＬ上に第１層配線Ｌ１が形成されている。具体的に、第１層配線Ｌ１は、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に形成された層間絶縁膜ＩＬ１に埋め込まれるように形成されている。つまり、層間絶縁膜ＩＬを貫通して底部でプラグＰＬＧ１が露出する配線溝に銅を主体とする膜（以下、銅膜と記載する）を埋め込むことにより、第１層配線Ｌ１が形成されている。層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜、ＨＳＱ（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、又は、水素含有シルセスキオキサン）膜、あるいは、ＭＳＱ（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）膜から構成されている。ここで、第１層配線Ｌ１は、本明細書で第１ファイン層と呼ぶこともある。
続いて、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１上には、第２層配線Ｌ２が形成されている。具体的には、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１上にバリア絶縁膜ＢＩ１が形成され、このバリア絶縁膜ＢＩ１上に層間絶縁膜ＩＬ２が形成されている。そして、層間絶縁膜ＩＬ２上にダメージ保護膜ＤＰ１が形成されている。バリア絶縁膜ＢＩ１は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＣＯ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ２は、例えば、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜から形成されている。空孔のサイズ（径）は、例えば、１ｎｍ程度である。ダメージ保護膜ＤＰ１は、例えば、ＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ１、層間絶縁膜ＩＬ２およびダメージ保護膜ＤＰ１には、第２層配線Ｌ２およびプラグＰＬＧ２が埋め込まれるように形成されている。この第２層配線Ｌ２およびプラグＰＬＧ２は、例えば、銅膜から形成されている。なお、ＳｉＣＮ膜およびＳｉＣＯ膜で構成された積層膜は、ＳｉＣＮ膜またはＳｉＮ膜から選択された第１膜と、第１膜上に設けられ、ＳｉＣＯ膜、酸化シリコン膜またはＴＥＯＳ膜から選択された第２膜から構成された積層膜でもよい。以下で説明するＳｉＣＮ膜およびＳｉＣＯ膜で構成された積層膜も同様である。
そして、第２層配線Ｌ２と同様にして、第３層配線Ｌ３〜第５層配線Ｌ５が形成されている。具体的に、ダメージ保護膜ＤＰ１上にバリア絶縁膜ＢＩ２が形成され、このバリア絶縁膜ＢＩ２上に層間絶縁膜ＩＬ３が形成されている。そして、層間絶縁膜ＩＬ３上にダメージ保護膜ＤＰ２が形成されている。バリア絶縁膜ＢＩ２は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＣＯ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ３は、例えば、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜から形成されている。ダメージ保護膜ＤＰ２は、例えば、ＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ２、層間絶縁膜ＩＬ３およびダメージ保護膜ＤＰ２には、第２層配線Ｌ３およびプラグＰＬＧ３が埋め込まれるように形成されている。この第２層配線Ｌ３およびプラグＰＬＧ３は、例えば、銅膜から形成されている。
続いて、ダメージ保護膜ＤＰ１上にバリア絶縁膜ＢＩ２が形成され、このバリア絶縁膜ＢＩ２上に層間絶縁膜ＩＬ３が形成されている。そして、層間絶縁膜ＩＬ３上にダメージ保護膜ＤＰ２が形成されている。バリア絶縁膜ＢＩ２は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＣＯ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ３は、例えば、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜から形成されている。ダメージ保護膜ＤＰ２は、例えば、ＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ２、層間絶縁膜ＩＬ３およびダメージ保護膜ＤＰ２には、第３層配線Ｌ３およびプラグＰＬＧ３が埋め込まれるように形成されている。この第２層配線Ｌ３およびプラグＰＬＧ３は、例えば、銅膜から形成されている。
次に、ダメージ保護膜ＤＰ２上にバリア絶縁膜ＢＩ３が形成され、このバリア絶縁膜ＢＩ３上に層間絶縁膜ＩＬ４が形成されている。そして、層間絶縁膜ＩＬ４上にダメージ保護膜ＤＰ３が形成されている。バリア絶縁膜ＢＩ３は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＣＯ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ４は、例えば、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜から形成されている。ダメージ保護膜ＤＰ３は、例えば、ＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ３、層間絶縁膜ＩＬ４およびダメージ保護膜ＤＰ３には、第４層配線Ｌ４およびプラグＰＬＧ４が埋め込むように形成されている。この第４層配線Ｌ４およびプラグＰＬＧ４は、例えば、銅膜から形成されている。
さらに、ダメージ保護膜ＤＰ３上にバリア絶縁膜ＢＩ４が形成され、このバリア絶縁膜ＢＩ４上に層間絶縁膜ＩＬ５が形成されている。そして、層間絶縁膜ＩＬ５上にダメージ保護膜ＤＰ４が形成されている。バリア絶縁膜ＢＩ４は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＣＯ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ５は、例えば、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜から形成されている。ダメージ保護膜ＤＰ４は、例えば、ＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ４、層間絶縁膜ＩＬ５およびダメージ保護膜ＤＰ４には、第５層配線Ｌ５およびプラグＰＬＧ５が埋め込まれるように形成されている。この第５層配線Ｌ５およびプラグＰＬＧ５は、例えば、銅膜から形成されている。ここで、第２層配線Ｌ２〜第５層配線Ｌ５をまとめて、本明細書で第２ファイン層と呼ぶこともある。
続いて、ダメージ保護膜ＤＰ４上にバリア絶縁膜ＢＩ５が形成され、このバリア絶縁膜ＢＩ５上に層間絶縁膜ＩＬ６が形成されている。バリア絶縁膜ＢＩ５は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＣＯ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ６は、例えば、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜から形成されている。このバリア絶縁膜ＢＩ５、層間絶縁膜ＩＬ６には、第６層配線Ｌ６およびプラグＰＬＧ６が埋め込まれるように形成されている。この第６層配線Ｌ６およびプラグＰＬＧ６は、例えば、銅膜から形成されている。
次に、層間絶縁膜ＩＬ６上にバリア絶縁膜ＢＩ６が形成され、このバリア絶縁膜ＢＩ６上に層間絶縁膜ＩＬ７が形成されている。バリア絶縁膜ＢＩ６は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＣＯ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ７は、例えば、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜から形成されている。このバリア絶縁膜ＢＩ６、層間絶縁膜ＩＬ７には、第７層配線Ｌ７およびプラグＰＬＧ７が埋め込まれるように形成されている。この第７層配線Ｌ７およびプラグＰＬＧ７は、例えば、銅膜から形成されている。ここで、第６層配線Ｌ６と第７層配線Ｌ７をまとめて、本明細書でセミグローバル層と呼ぶこともある。
さらに、層間絶縁膜ＩＬ７上にバリア絶縁膜ＢＩ７ａが形成され、このバリア絶縁膜ＢＩ７ａ上に層間絶縁膜ＩＬ８ａが形成されている。そして、層間絶縁膜ＩＬ８ａ上にエッチングストップ絶縁膜ＢＩ７ｂが形成され、このエッチングストップ絶縁膜ＢＩ７ｂ上に層間絶縁膜ＩＬ８ｂが形成されている。バリア絶縁膜ＢＩ７ａは、例えば、ＳｉＣＮ膜とＳｉＣＯ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、エッチングストップ絶縁膜ＢＩ７ｂは、例えば、ＳｉＣＮ膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ８ａおよび層間絶縁膜ＩＬ８ｂは、例えば、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、ＴＥＯＳ膜から形成されている。バリア絶縁膜ＢＩ７ａおよび層間絶縁膜ＩＬ８ａには、プラグＰＬＧ８が埋め込まれるように形成されており、エッチングストップ絶縁膜ＢＩ７ｂおよび層間絶縁膜ＩＬ８ｂには、第８層配線Ｌ８が埋め込まれるように形成されている。この第８層配線Ｌ８およびプラグＰＬＧ８は、例えば、銅膜から形成されている。ここで、第８層配線Ｌ８を本明細書でグローバル層と呼ぶこともある。
続いて、層間絶縁膜ＩＬ８ｂ上にバリア絶縁膜ＢＩ８が形成され、このバリア絶縁膜ＢＩ８上に層間絶縁膜ＩＬ９が形成されている。バリア絶縁膜ＢＩ８は、例えば、ＳｉＣＮ膜とＳｉＣＯ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ９は、例えば、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、ＴＥＯＳ膜から形成されている。バリア絶縁膜ＢＩ８および層間絶縁膜ＩＬ９には、プラグＰＬＧ９が埋め込まれるように形成されている。そして、層間絶縁膜ＩＬ９上には第９層配線Ｌ９が形成されている。プラグＰＬＧ９と第９層配線Ｌ９は、例えば、アルミニウム膜から形成されている。
第９層配線Ｌ９上には、表面保護膜となるパッシベーション膜ＰＡＳが形成されており、このパッシベーション膜ＰＡＳに形成された開口部から第９層配線Ｌ９の一部が露出している。この第９層配線Ｌ９のうち露出している領域がパッドＰＤとなる。パッシベーション膜ＰＡＳは、不純物の侵入から保護する機能を有し、例えば、酸化シリコン膜とこの酸化シリコン膜上に設けられた窒化シリコン膜から形成されている。そして、パッシベーション膜ＰＡＳ上にはポリイミド膜ＰＩが形成されている。このポリイミド膜ＰＩもパッドＰＤの形成されている領域を開口している。
パッドＰＤにはワイヤＷが接続されており、ワイヤＷが接続されたパッドＰＤ上を含むポリイミド膜ＰＩ上は、樹脂ＭＲによって封止されている。図３に示すデバイス構造は上記のように構成されており、以下に、さらに詳細な構成の一例について説明する。
図４は、図３に示すデバイス構造のうち、第１層配線（第１ファイン層）Ｌ１と、この第１層配線Ｌ１上に形成されている第２層配線（第２ファイン層）Ｌ２を示す断面図である。図４において、第１層配線Ｌ１は、例えば、ＳｉＯＣ膜からなる層間絶縁膜ＩＬ１上に形成された配線溝に形成されている。具体的に、第１層配線Ｌ１は、配線溝の内壁に形成されたタンタル／窒化タンタル膜（以下タンタル／窒化タンタル膜は、窒化タンタルとこの窒化タンタル上に形成されたタンタルで構成された膜を示す）やチタン／窒化チタン膜からなるバリア導体膜ＢＭ１と、このバリア導体膜ＢＭ１上に形成され、配線溝を埋め込むように形成された銅膜Ｃｕ１から構成されている。このように層間絶縁膜ＩＬ１に形成された配線溝に直接銅膜を形成せずにバリア導体膜ＢＭ１を形成しているのは、銅膜を構成する銅が熱処理などによって半導体基板１Ｓを構成するシリコンへ拡散することを防止するためである。すなわち、銅原子のシリコンへの拡散定数は比較的大きいので容易にシリコン中へ拡散する。この場合、半導体基板１ＳにはＭＩＳＦＥＴＱなどの半導体素子が形成されており、これらの形成領域に銅原子が拡散すると耐圧不良などに代表される半導体素子の特性劣化を引き起こす。このことから、第１層配線を構成する銅膜から銅原子が拡散しないようにバリア導体膜ＢＭ１が設けられているのである。つまり、バリア導体膜ＢＭ１は、銅原子の拡散を防止する機能を有する膜であることがわかる。
そして、図４に示すように、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１上にバリア絶縁膜ＢＩ１が形成されており、このバリア絶縁膜ＢＩ１上に層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２上にはダメージ保護膜ＤＰ１が形成されている。このとき、バリア絶縁膜ＢＩ１は、ＳｉＣＮ膜ＢＩ１ａとＳｉＣＯ膜ＢＩ１ｂの積層膜から構成されており、層間絶縁膜ＩＬ２は、例えば、空孔を有するＳｉＯＣ膜から構成されている。さらに、ダメージ保護膜ＤＰ１は、ＳｉＯＣ膜から構成されている。バリア絶縁膜ＢＩ１と層間絶縁膜ＩＬ２とダメージ保護膜ＤＰ１には、第２層配線Ｌ２およびプラグＰＬＧ２が埋め込まれるように形成されている。この第２層配線Ｌ２およびプラグＰＬＧ２もバリア導体膜ＢＭ２と銅膜Ｃｕ２の積層膜から形成されている。
次に、図５は、図３に示すデバイス構造のうち、第７層配線（セミグローバル層）Ｌ７と、この第７層配線上に形成されている第８層配線（グローバル層）Ｌ８を示す断面図である。図５においても、バリア絶縁膜ＢＩ６は、ＳｉＣＮ膜ＢＩ６ａおよびＳｉＣＯ膜ＢＩ６ｂから形成され、バリア絶縁膜ＢＩ７ａは、ＳｉＣＮ膜ＢＩ７ａ１およびＳｉＣＯ膜ＢＩ７ａ２から形成されている。エッチングストップ絶縁膜ＢＩ７ｂは、ＳｉＣＮ膜から形成されている。さらに、第７層配線Ｌ７およびプラグＰＬＧ７は、バリア導体膜ＢＭ７と銅膜Ｃｕ７の積層膜から構成され、第８層配線Ｌ８およびプラグＰＬＧ８も、バリア導体膜ＢＭ８と銅膜Ｃｕ８の積層膜から構成されている。図４および図５では、第１層配線Ｌ１、第２層配線Ｌ２、第７層配線Ｌ７および第８層配線Ｌ８について説明したが、第１層配線Ｌ１〜第８層配線Ｌ８を構成しているすべての銅配線およびプラグは、銅膜とバリア導体膜の積層膜から構成されている。さらに、すべてのバリア絶縁膜もＳｉＣＮ膜とＳｉＣＯ膜の積層膜から構成されている。
以上のように、本実施の形態１における半導体装置では、例えば、第１層配線Ｌ１〜第９層配線Ｌ９を有する多層配線構造をしている。このとき、多層配線構造を構成する各層間絶縁膜は異なる種類の膜で形成している。これは、各層間絶縁膜に要求される機能が異なることに起因している。つまり、各層間絶縁膜に要求される機能に基づいて、各層間絶縁膜に適した材料膜が選択されている。具体的には、材料膜の物性に基づいて各層間絶縁膜に適用されている。
以下では、各層間絶縁膜に使用される材料膜を物性の観点から分類してみる。まず、物性の一例として誘電率（比誘電率）の観点から分類してみる。図６は本実施の形態１の層間絶縁膜で使用する材料膜を比誘電率の観点から分類した表である。図６に示すように、酸化シリコン膜（ＳｉＯ２膜）、窒化シリコン膜（ＳｉＮ膜）、ＴＥＯＳ膜、ＳｉＯＦ膜、ＳｉＣＮ膜、ＳｉＣ膜およびＳｉＣＯ膜は、比誘電率が３．５以上であることから、本明細書では、これらの膜を高誘電率膜と分類することにする。一方、ＳｉＯＣ膜、ＨＳＱ膜およびＭＳＱ膜は、比誘電率が２．８以上で３．５より小さいことから、中誘電率膜と分類することにする。さらに、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜および空孔を有するＭＳＱ膜は、比誘電率が２．８よりも小さいことから、低誘電率膜と分類することにする。以上のように、本実施の形態１で使用する層間絶縁膜（バリア絶縁膜およびダメージ保護膜も含む）は、比誘電率の観点から、高誘電率膜と、中誘電率膜と、低誘電率膜とに分類することができる。
続いて、物性の他の一例としてヤング率の観点から分類してみる。図７は本実施の形態１の層間絶縁膜で使用する材料膜をヤング率の観点から分類した表である。図７に示すように、酸化シリコン膜（ＳｉＯ２膜）、窒化シリコン膜（ＳｉＮ膜）、ＴＥＯＳ膜、ＳｉＯＦ膜、ＳｉＣＮ膜、ＳｉＣ膜およびＳｉＣＯ膜は、ヤング率が３０（ＧＰａ）以上であることから、本明細書では、これらの膜を高ヤング率膜と分類することにする。一方、ＳｉＯＣ膜、ＨＳＱ膜およびＭＳＱ膜は、ヤング率が１５（ＧＰａ）以上で３０（ＧＰａ）より小さいことから、中ヤング率膜と分類することにする。さらに、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜および空孔を有するＭＳＱ膜は、ヤング率が１５（ＧＰａ）よりも小さいことから、低ヤング率膜と分類することにする。以上のように、本実施の形態１で使用する層間絶縁膜（バリア絶縁膜およびダメージ保護膜も含む）は、ヤング率の観点から、高ヤング率膜と、中ヤング率膜と、低ヤング率膜とに分類することができる。
さらに、物性の他の一例として密度の観点から分類してみる。図８は本実施の形態１の層間絶縁膜で使用する材料膜を密度の観点から分類した表である。図８に示すように、酸化シリコン膜（ＳｉＯ２膜）、窒化シリコン膜（ＳｉＮ膜）、ＴＥＯＳ膜、ＳｉＯＦ膜、ＳｉＣＮ膜、ＳｉＣ膜およびＳｉＣＯ膜は、密度が１．７（ｇ／ｃｍ３）以上であることから、本明細書では、これらの膜を高密度膜と分類することにする。一方、ＳｉＯＣ膜、ＨＳＱ膜およびＭＳＱ膜は、密度が１．３８（ｇ／ｃｍ３）以上で１．７（ｇ／ｃｍ３）より小さいことから、中密度膜と分類することにする。さらに、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜および空孔を有するＭＳＱ膜は、密度が１．３８（ｇ／ｃｍ３）よりも小さいことから、低密度膜と分類することにする。以上のように、本実施の形態１で使用する層間絶縁膜（バリア絶縁膜およびダメージ保護膜も含む）は、密度の観点から、高密度膜と、中密度膜と、低密度膜とに分類することができる。
このように層間絶縁膜を構成する材料膜を比誘電率、ヤング率および密度の観点から分類することができるが、材料膜の上述した物性（比誘電率、ヤング率および密度）には、互いに相関関係があることがわかる。つまり、酸化シリコン膜（ＳｉＯ２膜）、窒化シリコン膜（ＳｉＮ膜）、ＴＥＯＳ膜、ＳｉＯＦ膜、ＳｉＣＮ膜、ＳｉＣ膜およびＳｉＣＯ膜は、比誘電率の観点から、高誘電率膜に分類されるが、同時に、ヤング率の観点から、高ヤング率膜に分類され、かつ、密度の観点から、高密度膜に分類される。つまり、本明細書の分類を使用すると、層間絶縁膜を構成する材料膜のうち高誘電率膜である膜は高ヤング率膜でもあり、高密度膜でもあるということである。同様に、ＳｉＯＣ膜、ＨＳＱ膜およびＭＳＱ膜は、中誘電率膜であるが、中ヤング率膜でもあり、中密度膜でもある。さらに、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜および空孔を有するＭＳＱ膜は、低誘電率膜であるが、低ヤング率膜でもあり、低密度膜でもある。言い換えれば、層間絶縁膜に使用される膜を考えると、比誘電率の高い膜は、ヤング率も高く、かつ、密度も高くなる性質を有していると考えることができる。一方、比誘電率の低い膜は、ヤング率も低く、かつ、密度も低くなる性質を有しているともいえる。
以上のように、層間絶縁膜（バリア絶縁膜およびダメージ保護膜を含む）を構成する材料膜において、比誘電率、ヤング率および密度の間には相関関係があることをグラフで説明する。
図９は、層間絶縁膜を構成する材料膜について、比誘電率とヤング率との関係を示すグラフである。図９において、横軸は比誘電率を示し、縦軸はヤング率（ＧＰａ）を示している。図９に示すプロットは、概ね比例関係にあることがわかる。すなわち、層間絶縁膜を構成する材料膜について、比誘電率が高くなればヤング率も高くなり、逆に、比誘電率が低くなればヤング率も低くなっていることがわかる。そこで、図９においては、比誘電率の値が２．８よりも小さい領域にある膜を低誘電率膜とし、比誘電率の値が２．８以上３．５よりも小さい領域にある膜を中誘電率膜としている。さらに、比誘電率の値が３．５以上の領域にある膜を高誘電率膜としている。
続いて、図１０も、層間絶縁膜を構成する材料膜について、比誘電率とヤング率との関係を示すグラフを示している。図１０において、横軸は比誘電率を示し、縦軸はヤング率（ＧＰａ）を示している。図１０に示すプロットは、概ね比例関係にあることがわかる。すなわち、層間絶縁膜を構成する材料膜について、比誘電率が高くなればヤング率も高くなり、逆に、比誘電率が低くなればヤング率も低くなっていることがわかる。そこで、図１０においては、ヤング率に着目し、ヤング率の値が１５（ＧＰａ）よりも小さい領域にある膜を低ヤング率膜とし、ヤング率の値が１５（ＧＰａ）以上３０（ＧＰａ）よりも小さい領域にある膜を中ヤング率膜としている。さらに、ヤング率の値が３０（ＧＰａ）以上の領域にある膜を高ヤング率膜としている。
次に、図１１は、層間絶縁膜を構成する材料膜について、比誘電率と密度との関係を示すグラフである。図１１において、横軸は比誘電率を示し、縦軸は密度（ｇ／ｃｍ３）を示している。図１１に示すプロットは、概ね比例関係にあることがわかる。すなわち、層間絶縁膜を構成する材料膜について、比誘電率が高くなれば密度も高くなり、逆に、比誘電率が低くなれば密度も低くなっていることがわかる。そこで、図１１においては、密度に着目し、密度の値が１．３８（ｇ／ｃｍ３）よりも小さい領域にある膜を低密度膜とし、密度の値が１．３８（ｇ／ｃｍ３）以上１．７（ｇ／ｃｍ３）よりも小さい領域にある膜を中密度膜としている。さらに、密度の値が１．７（ｇ／ｃｍ３）以上の領域にある膜を高密度膜としている。
以上のことをまとめると、ＳｉＯ２膜、ＳｉＮ膜、ＴＥＯＳ膜、ＳｉＯＦ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＣ膜、ＳｉＯＣ膜、ＨＳＱ膜、ＭＳＱ膜、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、空孔を有するＭＳＱ膜のそれぞれの誘電率、密度、ヤング率は以下のようになる。具体的に、それぞれの誘電率、密度、ヤング率は、ＳｉＯ２膜（誘電率３．８、ヤング率７０Ｇｐａ、密度２．２ｇ／ｃｍ３）、ＳｉＮ膜（誘電率６．５、ヤング率１８５Ｇｐａ、密度３．４ｇ／ｃｍ３）、ＴＥＯＳ膜（誘電率４．１、ヤング率９０Ｇｐａ、密度２．２ｇ／ｃｍ３）、ＳｉＯＦ膜（誘電率３．４〜３．６、ヤング率５０〜６０Ｇｐａ、密度２．２ｇ／ｃｍ３）、ＳｉＣＮ膜（誘電率４．８、ヤング率１１６Ｇｐａ、密度１．８６ｇ／ｃｍ３）、ＳｉＣＯ膜（誘電率４．５、ヤング率１１０Ｇｐａ、密度１．９３ｇ／ｃｍ３）、ＳｉＣ膜（誘電率３．５、ヤング率４０ＧＰａ、密度３．３ｇ／ｃｍ３）、ＳｉＯＣ膜（誘電率２．７〜２．９、ヤング率１５〜２０Ｇｐａ、密度１．３８〜１．５ｇ／ｃｍ３）、ＨＳＱ膜（誘電率２．８〜３、ヤング率８〜１０Ｇｐａ）、ＭＳＱ膜（２．７〜２．９、ヤング率１５〜２０ＧＰａ、密度１．４〜１．６ｇ／ｃｍ３）、空孔を有するＳｉＯＣ膜（誘電率２．７、ヤング率１１ＧＰａ、密度１．３７ｇ／ｃｍ３）、空孔を有するＨＳＱ膜（誘電率２．０〜２．４、ヤング率６〜８）、空孔を有するＭＳＱ膜（誘電率２．２〜２．４、ヤング率４〜６ＧＰａ、密度１．２ｇ／ｃｍ３）となる。
このようにして、本実施の形態１では、各層間絶縁膜に使用される材料膜を物性の観点から分類している。以下では、分類した材料膜の物性も考慮して、各層間絶縁膜の機能について図３を参照しながら説明する。
図３において、まず、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられ、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。コンタクト層間絶縁膜ＣＩＬをＴＥＯＳ膜から形成する理由は、ＴＥＯＳ膜が下地段差に対する被覆性のよい膜であるからである。コンタクト層間絶縁膜ＣＩＬを形成する下地は、半導体基板１ＳにＭＩＳＦＥＴＱが形成された凹凸のある状態である。つまり、半導体基板１ＳにＭＩＳＦＥＴＱが形成されているので、半導体基板１Ｓの表面にはゲート電極が形成されて凹凸のある下地となっている。したがって、凹凸のある段差に対して被覆性のよい膜でないと、微細な凹凸を埋め込むことができず、ボイドなどの発生原因となる。そこで、コンタクト層間絶縁膜ＣＩＬには、ＴＥＯＳ膜が使用される。なぜなら、ＴＥＯＳを原料とするＴＥＯＳ膜では、原料であるＴＥＯＳが酸化シリコン膜となる前に中間体を作り、成膜表面で移動しやすくなるため、下地段差に対する被覆性が向上するからである。コンタクト層間絶縁膜はＴＥＯＳ膜から構成されるので、言い換えれば、コンタクト層間絶縁膜ＣＩＬは、高誘電率膜、高ヤング率膜あるいは高密度膜から形成されているともいえる。
次に、第２ファイン層（第２層配線Ｌ２〜第５層配線Ｌ５）を構成する層間絶縁膜ＩＬ２〜ＩＬ５について説明する。層間絶縁膜ＩＬ２〜ＩＬ５は、例えば、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜から構成されている。したがって、本実施の形態１による分類によれば、層間絶縁膜ＩＬ２〜ＩＬ５は、低誘電率膜から形成されていることになる。このように層間絶縁膜ＩＬ２〜ＩＬ５を低誘電率膜から構成するのは以下に示す理由による。
すなわち、第２ファイン層を構成する第２層配線Ｌ２〜第５層配線Ｌ５は、多層配線の中でも微細化が行なわれている配線層である。したがって、第２ファイン層の配線間隔は狭くなり、配線間の寄生容量を低減することが要求される。そこで、配線間隔の狭い第２ファイン層では、層間絶縁膜ＩＬ２〜ＩＬ５を低誘電率膜から構成しているのである。層間絶縁膜ＩＬ２〜ＩＬ５を低誘電率膜から構成することにより、配線間の寄生容量を低減できるのである。
さらに、第２ファイン層を構成する第２層配線Ｌ２〜第５層配線Ｌ５は銅配線から形成している。これは、第２層配線Ｌ２〜第５層配線Ｌ５の微細化に伴う配線抵抗の増加を抑制するためである。つまり、第２層配線Ｌ２〜第５層配線Ｌ５に、アルミニウム配線よりも抵抗の小さな銅配線を使用することにより、配線抵抗を小さくすることができる。このように、微細化が進んでいる第２ファイン層では、銅配線を使用することにより配線抵抗を小さくするとともに、層間絶縁膜ＩＬ２〜ＩＬ５を低誘電率膜から構成することで、配線間の寄生容量を低減している。この相乗効果で、配線を伝達する電気信号の遅延を抑制することができるのである。
ここで、第２ファイン層の第２層配線Ｌ２〜第５層配線Ｌ５に銅配線を使用していることから、銅原子の拡散を防止する必要がある。このため、第２ファイン層では、配線溝にバリア導体膜を介して銅膜を形成することにより、銅配線を構成している。つまり、第２ファイン層では、配線溝に直接銅膜を埋め込むのではなく、配線溝の側面および底面にバリア導体膜を形成し、このバリア導体膜上に銅膜を形成しているのである。これにより、銅膜を構成する銅原子は、バリア導体膜によって拡散が防止される。このとき、バリア導体膜は、配線溝の側面と底面にだけ形成されている。したがって、配線溝の上部から銅原子が拡散するおそれがある。配線溝の上部にバリア導体膜を形成しないのは、配線溝の上部にバリア導体膜を形成する場合、複数の配線溝上にバリア導体膜が形成されることになる。このことは、複数の配線溝に形成された銅配線が複数の配線溝の上部に形成されたバリア導体膜で導通することにより、互いに異なる銅配線がショートしてしまうことを意味する。したがって、銅配線の上部にバリア導体膜を形成することはできない。
しかし、配線溝の上部から銅原子が拡散することを防止する必要がある。そこで、銅配線の上部には絶縁膜で、かつ、銅原子の拡散を防止する機能を持つバリア絶縁膜ＢＩ１〜ＢＩ４が形成される。このバリア絶縁膜ＢＩ１〜ＢＩ４は、例えば、ＳｉＣＮ膜とＳｉＣＯ膜の積層膜から形成される。これにより、銅配線から銅原子が拡散することを防止できる。つまり、銅配線が形成されている配線溝の側面と底部からの銅原子の拡散は、バリア導体膜によって防止され、配線溝の上部からの銅原子の拡散は、バリア絶縁膜によって防止される。
したがって、第２ファイン層（第２層配線Ｌ２〜第５層配線Ｌ５）では、銅配線の直上にバリア絶縁膜ＢＩ１〜ＢＩ４が形成され、このバリア絶縁膜ＢＩ１〜ＢＩ４上に低誘電率膜から構成される層間絶縁膜ＩＬ２〜ＩＬ５が形成されていることになる。バリア絶縁膜ＢＩ１〜ＢＩ４は、ＳｉＣＮ膜およびＳｉＣＯ膜から形成されていることから、バリア絶縁膜ＢＩ１〜ＢＩ４は、高誘電率膜、高ヤング率膜、言い換えれば、高密度膜から形成されていることになる。
さらに、第２ファイン層では、層間絶縁膜ＩＬ２〜ＩＬ５を低誘電率膜から形成している。この低誘電率膜は、言い換えれば、低ヤング率膜ということができる。低ヤング率膜とは、ヤング率の低い膜であり、ヤング率が低いということは物理的に機械強度が弱いことを意味している。したがって、層間絶縁膜ＩＬ２〜ＩＬ５を低誘電率膜から形成することは、配線間の寄生容量を低減する観点からは望ましいが、一方で、低ヤング率膜となることから機械強度の観点からはあまり望ましくない。このため、低誘電率膜から構成している層間絶縁膜ＩＬ２〜ＩＬ５のそれぞれの上部に機械的強度を補強するため、ダメージ保護膜ＤＰ１〜ＤＰ４を設けている。ダメージ保護膜ＤＰ１〜ＤＰ４は、例えば、ＳｉＯＣ膜から形成される中ヤング率膜である。したがって、機械的強度は低ヤング率膜である層間絶縁膜ＩＬ２〜ＩＬ５よりも高くなる。これにより、機械的強度の弱い層間絶縁膜ＩＬ２〜ＩＬ５の表面をダメージ保護膜ＤＰ１〜ＤＰ４で補強することができる。なお、ダメージ保護膜ＤＰ１〜ＤＰ４は中誘電率膜であり、層間絶縁膜ＩＬ２〜ＩＬ５を構成する低誘電率膜よりも誘電率が高くなっている。したがって、ダメージ保護膜ＤＰ１〜ＤＰ４の膜厚をあまり厚くしすぎると、層間絶縁膜ＩＬ２〜ＩＬ５を低誘電率膜とした効果が薄れるので、層間絶縁膜ＩＬ２〜ＩＬ５の機械的強度を補強できることを前提としてなるべく薄くすることが望ましい。
以上のように、第２ファイン層では、複数の配線層間の構成として、まず、銅配線の直上にバリア絶縁膜ＢＩ１〜ＢＩ４が形成され、このバリア絶縁膜ＢＩ１〜ＢＩ４上に層間絶縁膜ＩＬ２〜ＩＬ５が形成されている。そして、層間絶縁膜ＩＬ２〜ＩＬ５のそれぞれの表面にダメージ保護膜ＤＰ１〜ＤＰ４が形成されている。つまり、第２ファイン層では、配線間の寄生容量を低減する目的で、層間絶縁膜ＩＬ２〜ＩＬ５に低誘電率膜を使用し、かつ、銅配線からの銅原子の拡散を防止する目的で、バリア絶縁膜ＢＩ１〜ＢＩ４を使用している。さらに、低ヤング率膜である層間絶縁膜ＩＬ２〜ＩＬ５の機械的強度を補強するため、層間絶縁膜ＩＬ２〜ＩＬ５のそれぞれの表面にダメージ保護膜ＤＰ１〜ＤＰ４を設けているのである。
続いて、セミグローバル層（第６層配線Ｌ６〜第７層配線Ｌ７）を構成する層間絶縁膜ＩＬ６〜ＩＬ７について説明する。層間絶縁膜ＩＬ６〜ＩＬ７は、例えば、ＳｉＯＣ膜から形成されている。つまり、セミグローバル層を構成する層間絶縁膜ＩＬ６〜ＩＬ７は、中誘電率膜、中ヤング率膜、言い換えれば、中密度膜から形成されている。これは、以下に示す理由による。
例えば、セミグローバル層も配線間の寄生容量を低減する観点から、低誘電率膜を使用することが考えられる。ところが、セミグローバル層は、第２ファイン層の上層に設けられている層であり、セミグローバル層は、第２ファイン層よりもパッドＰＤに近い層である。したがって、例えば、パッドＰＤには電気的特性検査時にプローブ針（探針）が押し当てられるが、このときのプロービングダメージがセミグローバル層に加わりやすい。さらに、半導体基板１Ｓを複数の半導体チップに個片化するダイシング工程などのアセンブリ工程において、セミグローバル層は、下層にある第２ファイン層に比べてダメージを受けやすい層である。このことから、上述した様々なダメージに対して耐性を持たせるため、セミグローバル層にはある程度の機械的強度が必要なのである。したがって、セミグローバル層を低ヤング率膜（低誘電率膜）から構成すると機械的強度が保てなくて破壊してしまうおそれがある。つまり、セミグローバル層には、機械的強度の高い膜を使用すること望ましいである。一方、セミグローバル層に形成されている配線の配線間隔は、第２ファイン層に比べて大きくなっているものの、寄生容量を低減する必要がある距離になっている。すなわち、セミグローバル層を構成する層間絶縁膜ＩＬ６〜ＩＬ７を高ヤング率膜（高誘電率膜）から構成すれば、機械的強度を高めることができるが、誘電率が大きくなってしまい配線間の寄生容量が大きくなってしまう。つまり、セミグローバル層では、機械的強度を確保することと、配線間の寄生容量を低減することとを両立させる必要がある。
そこで、セミグローバル層を構成する層間絶縁膜ＩＬ６〜ＩＬ７には、中ヤング率膜（中誘電率膜）が使用されるのである。例えば、セミグローバル層を構成する層間絶縁膜ＩＬ６〜ＩＬ７に中誘電率膜を使用することにより、層間絶縁膜ＩＬ６〜ＩＬ７の誘電率をある程度小さくすることができ、かつ、層間絶縁膜ＩＬ６〜ＩＬ７の機械的強度をある程度確保できるのである。
このセミグローバル層を構成する配線も銅配線から構成されているので、第２ファイン層と同様に、銅配線の上部には絶縁膜で、かつ、銅原子の拡散を防止する機能を持つバリア絶縁膜ＢＩ５〜ＢＩ６が形成される。このバリア絶縁膜ＢＩ５〜ＢＩ６は、例えば、ＳｉＣＮ膜とＳｉＣＯ膜の積層膜から形成されていることから、バリア絶縁膜ＢＩ５〜ＢＩ６は、高誘電率膜（高ヤング率膜、高密度膜）から形成されていることになる。このバリア絶縁膜ＢＩ５〜ＢＩ６により、銅配線から銅原子が拡散することを防止できる。
以上のように、セミグローバル層では、複数の配線層間の構成として、まず、銅配線の直上にバリア絶縁膜ＢＩ５〜ＢＩ６が形成され、このバリア絶縁膜ＢＩ５〜ＢＩ６上に層間絶縁膜ＩＬ６〜ＩＬ７が形成されている。このセミグローバル層では、配線間の寄生容量を低減することと、機械的強度を確保することを両立させる目的で、層間絶縁膜ＩＬ６〜ＩＬ７に中誘電率膜を使用し、かつ、銅配線からの銅原子の拡散を防止する目的で、バリア絶縁膜ＢＩ５〜ＢＩ６を使用しているのである。
続いて、グローバル層（第８層配線Ｌ８）を構成する層間絶縁膜ＩＬ８ａ〜ＩＬ８ｂについて説明する。層間絶縁膜ＩＬ８ａ〜ＩＬ８ｂは、例えば、酸化シリコン膜やＴＥＯＳ膜から形成されている。つまり、グローバル層を構成する層間絶縁膜ＩＬ８ａ〜ＩＬ８ｂは、高誘電率膜、高ヤング率膜、言い換えれば、高密度膜から形成されている。これは、以下に示す理由による。
グローバル層は、セミグローバル層よりも上層にあり、パッドＰＤの直下にある層である。このため、プロービングダメージがグローバル層に、下層にあるセミグローバル層に比べて、さらに加わりやすい。さらに、半導体基板１Ｓを複数の半導体チップに個片化するダイシング工程などのアセンブリ工程において、グローバル層は、下層にあるセミグローバル層に比べて、さらにダメージを受けやすい層である。このことから、上述した様々なダメージに対して耐性を持たせるため、グローバル層には、セミグローバル層よりも機械的強度が必要な層であることがわかる。このことから、グローバル層は、機械的強度の高い高ヤング率膜（高誘電率膜）から構成されているのである。これにより、グローバル層の機械的強度を保持することができ、プロービングダメージやアセンブリ工程におけるダメージに対して耐性を持たせることができる。ここで、グローバル層を高ヤング率膜から構成するということは、グローバル層を高誘電率膜から構成することを意味している。したがって、グローバル層を構成する配線間の寄生容量が問題となることが考えられる。しかし、グローバル層は上層の配線であり、第２ファイン層やセミグローバル層に比べて、配線の幅も大きく、かつ、配線間隔も大きくなっている。したがって、第２ファイン層やセミグローバル層に比べて、寄生容量の影響が少ないのである。グローバル層では、寄生容量の低減よりも機械的強度の強化のほうが優先されるのである。
このグローバル層を構成する配線も銅配線から構成されているので、第２ファイン層やセミグローバル層と同様に、銅配線の上部には絶縁膜で、かつ、銅原子の拡散を防止する機能を持つバリア絶縁膜ＢＩ７ａが形成される。このバリア絶縁膜ＢＩ７ａは、例えば、ＳｉＣＮ膜とＳｉＣＯ膜の積層膜から形成されていることから、バリア絶縁膜ＢＩ７ａは、高誘電率膜（高ヤング率膜、高密度膜）から形成されていることになる。このバリア絶縁膜ＢＩ７ａにより、銅配線から銅原子が拡散することを防止できる。
以上のように、グローバル層では、複数の配線層間の構成として、まず、銅配線の直上にバリア絶縁膜ＢＩ７ａが形成され、このバリア絶縁膜ＢＩ７ａ上に層間絶縁膜ＩＬ８ａが形成されている。そして、この層間絶縁膜ＩＬ８ａ上にエッチングストップ絶縁膜ＢＩ７ｂが形成され、このエッチングストップ絶縁膜ＢＩ７ｂ上に層間絶縁膜ＩＬ８ｂが形成されている。このグローバル層では、機械的強度を確保することが最優先に考えられているため、層間絶縁膜ＩＬ８ａ〜ＩＬ８ｂに高ヤング率膜を使用し、かつ、銅配線からの銅原子の拡散を防止する目的で、バリア絶縁膜ＢＩ７ａを使用しているのである。
なお、セミグローバル層やグローバル層を上で説明したような構成としたのには以下の理由もある。ファイン層の配線ピッチやゲート電極配置ピッチが本実施の形態１のデバイスよりも緩いような、古い世代のデバイスにおいては、本実施の形態１のセミグローバル層が古い世代のデバイスのファイン層となり、本実施の形態１のグローバル層が古い世代のデバイスのセミグローバル層。または、グローバル層となる。このように古い世代のデバイスの配線層を本実施の形態１のデバイスのセミグローバル層やグローバル層に適用することにより、開発コストや開発時間を削減できる効果がある。
次に、本実施の形態１の特徴について説明する。上述した層間絶縁膜における機能の説明は、コンタクト層間絶縁膜ＣＩＬ、第２ファイン層、セミグローバル層およびグローバル層について行なったが、第１ファイン層（第１層配線Ｌ１）については行なっていない。ここでは、第１ファイン層の構成が本実施の形態１の特徴であり、この特徴点を以下に説明する。
図３において、第１ファイン層を構成する層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜から構成されている。つまり、第１ファイン層を構成する層間絶縁膜ＩＬ１は、中誘電率膜、中ヤング率膜、言い換えれば、中密度膜から構成されていることになる。特に、層間絶縁膜ＩＬ１に特徴的機能からいえば、層間絶縁膜ＩＬ１は中ヤング率膜から構成されているということになる。このように第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成することにより、層間絶縁膜の一部（第２ファイン層）に酸化シリコン膜よりも誘電率の低い低誘電率膜を使用する場合であっても、低誘電率膜の膜剥がれを防止し、半導体装置の信頼性を向上することができるのである。
この理由について、比較例と比較しながら説明する。半導体チップは、いわゆる後工程によりパッケージ化される。例えば、後工程では、半導体チップを配線基板上に搭載した後、半導体チップに形成されているパッドと、配線基板に形成されている端子とをワイヤで接続する。その後、半導体チップを樹脂で封止した半導体チップがパッケージ化される（図２参照）。完成したパッケージは、様々な温度条件で使用されるため、広範囲な温度変化に対応しても正常に動作する必要がある。このことから、半導体チップは、パッケージ化された後、温度サイクル試験が実施される。
例えば、樹脂で半導体チップを封止したパッケージに対して温度サイクル試験を実施すると、樹脂と半導体チップにおいて、熱膨張率やヤング率が相違するため、半導体チップに応力が印加される。この場合、層間絶縁膜の一部に低誘電率膜を使用した半導体チップでは、特に、低誘電率膜に膜剥がれが発生する。すなわち、温度サイクル試験で実施される温度変化によって、半導体チップと樹脂との間の熱膨張率およびヤング率の相違から、半導体チップに応力が生じるが、この半導体チップに生じる応力によって、比較例では、低誘電率膜に膜剥がれが生じることが判明した。半導体チップ内で層間絶縁膜の膜剥がれが生じると、半導体チップがデバイスとして不良となり、半導体装置の信頼性が低下することになる。
このような低誘電率膜の膜剥がれが生じる比較例の構成について説明する。比較例では、コンタクト層間絶縁膜ＣＩＬ、第２ファイン層、セミグローバル層およびグローバル層の構成は本実施の形態１と同様である。比較例において、本実施の形態１との相違点は、第１ファイン層を構成する層間絶縁膜ＩＬ１が、例えば、ＴＥＯＳ膜から構成されている点である。つまり、比較例では、第１ファイン層を構成する層間絶縁膜ＩＬ１が高ヤング率膜から形成されていることになる。このように層間絶縁膜ＩＬ１をＴＥＯＳ膜から形成するのは、配線の加工容易性を考慮したものである。
この比較例の構成では、半導体基板１Ｓが高ヤング率であり、コンタクト層間絶縁膜ＣＩＬも高ヤング率膜である。そして、コンタクト層間絶縁膜ＣＩＬの上層に形成されている層間絶縁膜ＩＬ１も高ヤング率膜であり、層間絶縁膜ＩＬ１上に形成されているバリア絶縁膜ＢＩ１も高ヤング率膜である。つまり、半導体基板１Ｓからコンタクト層間絶縁膜ＣＩＬと層間絶縁膜ＩＬ１とバリア絶縁膜ＢＩ１まで一体化した高ヤング率層となっている。そして、比較例では、この一体化した高ヤング率層上に低誘電率膜からなる層間絶縁膜ＩＬ２が形成されている。
ここで、本発明者が検討した結果、半導体チップと樹脂の熱膨張率とヤング率の相違により、半導体チップ内に応力が発生するが、半導体チップ内に発生する応力は、多層配線層の下層に近いほど大きく、かつ、ヤング率の相違する界面に最大応力が印加されることを本発明者が新たに見出した。このことから、比較例では、一体化した高ヤング率層と接触する層間絶縁膜ＩＬ２との界面に最大応力が印加されることになる。最下層の配線層は、第１ファイン層であるが、比較例の場合、第１ファイン層を構成する層間絶縁膜ＩＬ１は半導体基板１Ｓやコンタクト層間絶縁膜ＣＩＬと同じ高ヤング率膜であり、ヤング率の差異は少ない。したがって、第１ファイン層は最下層配線であるが、第１ファイン層を構成する層間絶縁膜ＩＬ１とコンタクト層間絶縁膜ＣＩＬとの界面に働く応力は最大とはならない。続いて、第１ファイン層の次に下層にある層は第２ファイン層である。この第２ファイン層を構成する層間絶縁膜ＩＬ２は低ヤング率膜であり、一体化した高ヤング率層と接触している。したがって、第２ファイン層は、多層配線層の下層に近く、かつ、ヤング率の相違する界面となっているので、一体化した高ヤング率層と、低ヤング率膜である層間絶縁膜ＩＬ２が接触する界面に最大の応力が印加されることになる。このとき、層間絶縁膜ＩＬ２は低ヤング率膜であり、その機械的強度が低いため、層間絶縁膜ＩＬ２と一体化した高ヤング率層の界面に層間絶縁膜ＩＬ２の臨界応力を超える大きな応力が印加されると、低ヤング率膜である層間絶縁膜ＩＬ２が一体化した高ヤング率層から剥離する。半導体チップ内で層間絶縁膜ＩＬ２の膜剥がれが生じると、半導体チップがデバイスとして不良となり、半導体装置の信頼性が低下することになる。このようにして、比較例では、一体化した高ヤング率層と接触する層間絶縁膜ＩＬ２（低ヤング率膜）の膜剥がれが生じ、半導体装置の信頼性が低下する問題点が発生することがわかる。
ここで、一体化した高ヤング率層と、低ヤング率膜である層間絶縁膜ＩＬ２とのヤング率との相違を緩和すれば、層間絶縁膜ＩＬ２に印加される応力を低減することができるのではないかと考えられる。つまり、層間絶縁膜ＩＬ２のヤング率を向上させる材料から層間絶縁膜ＩＬ２を構成することが考えられる。しかし、ヤング率と誘電率とは概ね比例関係にあることから、ヤング率の高い膜は誘電率の高い膜となるといえる。したがって、層間絶縁膜ＩＬ２は低誘電率膜から構成しているが、ヤング率の高い膜を層間絶縁膜ＩＬ２として使用すると、層間絶縁膜ＩＬ２の誘電率が上がり、第２ファイン層の寄生容量が増加することになる。この結果、半導体装置のデバイス性能が劣化することになる。
一方、半導体チップを封止する樹脂と半導体チップとの間の熱膨張率やヤング率の差を小さくするような樹脂の材料を選択することも考えられる。つまり、熱膨張率やヤング率の差を小さくする観点から、樹脂の材料を選択して、そもそも、半導体チップと樹脂の間に生じる応力を低減することが考えられる。しかし、この場合、概ね、樹脂の流動性が低下し、充填不良を引き起こすことになる。
したがって、現状では、一体化した高ヤング率層と接触する層間絶縁膜ＩＬ２（低ヤング率膜）に発生する膜剥がれを有効に防止する対策ができていないのである。
そこで、本実施の形態１では、一体化した高ヤング率層と接触する層間絶縁膜ＩＬ２（低ヤング率膜）に発生する膜剥がれを、半導体装置の性能劣化を招くことなく有効に防止できる技術的思想を提供するものである。以下に、本実施の形態１における技術的思想を具体的に説明する。
図３において、本実施の形態１の特徴は、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成している点にある。つまり、本実施の形態１では、層間絶縁膜ＩＬ１を、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜から構成している。これにより、一体化した高ヤング率層と、低ヤング率膜である層間絶縁膜ＩＬ２とを直接接触させないように構成することが可能となる。つまり、本実施の形態１では、一体化した高ヤング率層は、半導体基板１Ｓとコンタクト層間絶縁膜ＣＩＬから構成されることになる。あるいは、一体化した高ヤング率層は、第１層間絶縁膜ＩＬ１と半導体基板１Ｓの間に存在する絶縁膜が、すべて高ヤング率膜のヤング率以上のヤング率を持つ層ということができる。そして、この一体化した高ヤング率層上に、中ヤング率膜からなる層間絶縁膜ＩＬ１が形成され、この層間絶縁膜ＩＬ１上に、バリア絶縁膜ＢＩ１を介して低ヤング率膜である層間絶縁膜ＩＬ２が形成されていることになる。この結果、層間絶縁膜ＩＬ２（低ヤング率膜）と一体化した高ヤング率層とを直接接触させないように構成できる。これにより、低ヤング率膜である層間絶縁膜ＩＬ２と一体化した高ヤング率層との界面に生じる応力を分散することができる。具体的に、本実施の形態１では、一体化した高ヤング率層と層間絶縁膜ＩＬ２（低ヤング率膜）の間に、中ヤング率膜である層間絶縁膜ＩＬ１が形成されていることになる。この場合、ヤング率の相違する界面は、一体化した高ヤング率層と層間絶縁膜ＩＬ１（中ヤング率膜）の界面と、層間絶縁膜ＩＬ１（中ヤング率膜）と層間絶縁膜ＩＬ２（低誘電率膜）の界面とが存在することになる。すなわち、比較例では、一体化した高ヤング率層と層間絶縁膜ＩＬ２との界面がヤング率の異なる１つの界面である。これに対し、本実施の形態１では、ヤング率の相違する界面は、一体化した高ヤング率層と層間絶縁膜ＩＬ１（中ヤング率膜）の界面と、層間絶縁膜ＩＬ１（中ヤング率膜）と層間絶縁膜ＩＬ２（低誘電率膜）の界面との２つが存在することになる。したがって、比較例では、１つの界面に応力が集中していたが、本実施の形態１では、ヤング率の異なる界面が２つ存在することになるので、この２つの界面に応力が分散される。このため、本実施の形態１では、個々の界面に発生する応力の大きさを小さくすることができるのである。この結果、層間絶縁膜ＩＬ２（低ヤング率膜）と層間絶縁膜ＩＬ１（中ヤング率膜）との間の界面から層間絶縁膜ＩＬ２（低ヤング率膜）が剥離することを防止できるのである。
さらに、一体化した高ヤング率層と層間絶縁膜ＩＬ１（中ヤング率膜）の界面と、層間絶縁膜ＩＬ１（中ヤング率膜）と層間絶縁膜ＩＬ２（低誘電率膜）の界面のそれぞれで、ヤング率の差が緩和されるので、それぞれの界面に発生する応力はさらに小さくなる。このように本実施の形態１では、第１の機能として、一体化した高ヤング率層と層間絶縁膜ＩＬ２（低ヤング率膜）との間の界面に発生する応力を、一体化した高ヤング率層と層間絶縁膜ＩＬ１（中ヤング率膜）の界面と、層間絶縁膜ＩＬ１（中ヤング率膜）と層間絶縁膜ＩＬ２（低誘電率膜）の界面との２つの界面に分散させる機能を有する。さらに、第２の機能として、分散させた２つの界面でのヤング率の差を緩和できるという機能を有する。つまり、第２の機能を詳しく説明すると、比較例の場合は、一体化した高ヤング率層と層間絶縁膜ＩＬ２との界面がヤング率の異なる１つの界面であり、この場合、ヤング率の差は、高ヤング率と低ヤング率の差となり大きくなる。これに対し、本実施の形態１では、例えば、層間絶縁膜ＩＬ１（中ヤング率膜）と層間絶縁膜ＩＬ２（低誘電率膜）の界面に着目すると、ヤング率の差は、中ヤング率と低ヤング率の差となり小さくなるのである。
以上のように、本実施の形態１では、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から構成することにより、上述した第１の機能と第２の機能を実現することができる結果、第２ファイン層を構成する層間絶縁膜ＩＬ２（低ヤング率膜）の剥離を防止することができる。このため、半導体チップを樹脂で封止するパッケージ（半導体装置）で、かつ、半導体チップ内の層間絶縁膜の一部に低誘電率膜を使用する半導体装置において、信頼性を向上することができる。
以上の議論は、本実施の形態１の特徴をわかりやすく説明するために、第１ファイン層を構成する層間絶縁膜ＩＬ１（中ヤング率膜）と、第２ファイン層を構成する層間絶縁膜ＩＬ２（低ヤング率膜）との間に形成されているバリア絶縁膜ＢＩ１（高ヤング率膜）を無視して説明したが、このバリア絶縁膜ＢＩ１（高ヤング率膜）が設けられている場合であっても、本実施の形態１によれば、層間絶縁膜ＩＬ２（低ヤング率膜）の膜剥がれを防止できる。
具体的に説明する。この場合、層間絶縁膜ＩＬ２（低ヤング率膜）は、バリア絶縁膜ＢＩ１（高ヤング率膜）と接触しているので、剥離防止の効果が得られなくなるのではないかと思われる。しかし、この場合であっても、確実に、層間絶縁膜ＩＬ２（低ヤング率膜）の剥離防止の効果が得られるのである。この理由について説明する。
本実施の形態１では、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成している。このため、一体化した高ヤング率層は、層間絶縁膜ＩＬ１（中ヤング率膜）で分断されることになる。つまり、層間絶縁膜ＩＬ２（低ヤング率膜）は、バリア絶縁膜ＢＩ１（高ヤング率膜）と直接接触しているが、層間絶縁膜ＩＬ１（中ヤング率膜）で分断された一体化した高ヤング率層とは直接接触していない。この一体化した高ヤング率層は半導体基板１Ｓを含んでいるため体積が大きく、この体積の大きな高ヤング率層と層間絶縁膜ＩＬ２（低ヤング率膜）が直接接触すると、一体化した高ヤング率層と層間絶縁膜ＩＬ２（低ヤング率膜）の界面に大きな応力が発生するのである。したがって、この点を考慮すると、層間絶縁膜ＩＬ２（低ヤング率膜）がバリア絶縁膜ＢＩ１（高ヤング率膜）と直接接触していても、このバリア絶縁膜ＢＩ１（高ヤング率膜）が一体化した高ヤング率層と分断されていれば、バリア絶縁膜ＢＩ１（高ヤング率膜）の体積自体は小さいことから大きな応力は発生しないのである。このことから、本実施の形態１の重要な機能は、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成することにより、一体化した高ヤング率層と、第２ファイン層を構成する層間絶縁膜ＩＬ２とを直接接触させずに分断することにあるといえる。
本実施の形態１では、一体化した高ヤング率層と層間絶縁膜ＩＬ２（低ヤング率膜）の間に、中ヤング率膜である層間絶縁膜ＩＬ１が形成されていることになる。この場合、ヤング率の相違する界面は、一体化した高ヤング率層と層間絶縁膜ＩＬ１（中ヤング率膜）の界面と、層間絶縁膜ＩＬ１（中ヤング率膜）とバリア絶縁膜ＢＩ１（高ヤング率膜）の界面と、バリア絶縁膜ＢＩ１（高ヤング率膜）と層間絶縁膜ＩＬ２（低誘電率膜）の界面とが存在することになる。すなわち、比較例では、一体化した高ヤング率層と層間絶縁膜ＩＬ２との界面がヤング率の異なる１つの界面である。これに対し、本実施の形態１では、ヤング率の相違する界面は、一体化した高ヤング率層と層間絶縁膜ＩＬ１（中ヤング率膜）の界面と、層間絶縁膜ＩＬ１（中ヤング率膜）とバリア絶縁膜ＢＩ１（高ヤング率膜）の界面と、バリア絶縁膜ＢＩ１（高ヤング率膜）と層間絶縁膜ＩＬ２（低誘電率膜）の界面との３つが存在することになる。したがって、比較例では、１つの界面に応力が集中していたが、本実施の形態１では、ヤング率の異なる界面が３つ存在することになるので、この３つの界面に応力が分散される。このため、本実施の形態１では、個々の界面に発生する応力の大きさを小さくすることができるのである。この結果、層間絶縁膜ＩＬ２（低ヤング率膜）とバリア絶縁膜ＢＩ１（高ヤング率膜）との間の界面から層間絶縁膜ＩＬ２（低ヤング率膜）が剥離することを防止できるのである。以上のように、バリア絶縁膜ＢＩ１（高ヤング率膜）が設けられている場合であっても、本実施の形態１によれば、層間絶縁膜ＩＬ２（低ヤング率膜）の膜剥がれを防止できることがわかる。
さらに、本実施の形態１では、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から構成することにより、以下のような効果も得ることができる。すなわち、比較例では、層間絶縁膜ＩＬ１をＴＥＯＳ膜から形成しているので、高誘電率膜となる。これに対し、本実施の形態１では、層間絶縁膜ＩＬ１を中ヤング率膜から構成しているので、ヤング率と比誘電率の相関関係を考慮すると、層間絶縁膜ＩＬ１を中誘電率膜から形成していることになる。第１ファイン層も第２ファイン層と同様に、配線が微細化されているとともに、配線間隔も狭くなっている。したがって、本実施の形態１のように、層間絶縁膜ＩＬ１を中誘電率膜から形成することにより、配線間の寄生容量を低減できるのである。つまり、本実施の形態１によれば、配線を伝達する電気信号の遅延を抑制することができ、半導体装置の性能も向上することができる。
以上のように本実施の形態１の特徴は、コンタクト層間絶縁膜ＣＩＬと層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２の中で、コンタクト層間絶縁膜ＣＩＬは、最もヤング率の高い高ヤング率膜から形成され、層間絶縁膜ＩＬ２は、最もヤング率の低い低ヤング率膜から形成され、層間絶縁膜ＩＬ１は、コンタクト層間絶縁膜ＣＩＬのヤング率よりも低く、かつ、層間絶縁膜ＩＬ２のヤング率よりも高い中ヤング率膜から形成されていることにある。
そして、この特徴を、ヤング率と比誘電率の相関関係を考慮して言い換えると、コンタクト層間絶縁膜ＣＩＬと層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２の中で、コンタクト層間絶縁膜ＣＩＬは、最も誘電率の高い膜から形成され、層間絶縁膜ＩＬ２は、最も誘電率の低い膜から形成され、層間絶縁膜ＩＬ１は、コンタクト層間絶縁膜ＣＩＬの誘電率よりも低く、かつ、層間絶縁膜ＩＬ２の誘電率よりも高い膜から形成されているということできる。
さらに、比誘電率と密度の相関関係を考慮すると、本実施の形態１の特徴は、コンタクト層間絶縁膜ＣＩＬと層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２の中で、コンタクト層間絶縁膜ＣＩＬは、最も密度の高い膜から形成され、層間絶縁膜ＩＬ２は、最も密度の低い膜から形成され、層間絶縁膜ＩＬ１は、コンタクト層間絶縁膜ＣＩＬの密度よりも低く、かつ、層間絶縁膜ＩＬ２の密度よりも高い膜から形成されているということができる。
続いて、実際に、本実施の形態１によれば、応力を低減できることを説明する。図１２は、半導体基板表面からの距離とせん断応力との関係を示すグラフである。図１２において、横軸が半導体基板表面からの距離（ｎｍ）を示しており、縦軸がせん断応力を示している。なお、せん断応力の値は相対的な数値を示しており、およそ「−１」の値が膜剥がれを引き起こす大きさの応力値である。
図１２の上部に記載されている「１」〜「８」の数値は多層配線の各層を示している。例えば、「１」は第１ファイン層を示しており、「２」〜「５」は第２ファイン層を示している。さらに、「６」〜「７」はセミグローバル層を示しており、「８」はグローバル層を示している。なお、コンタクト層も示している。
曲線（Ａ）は比較例の構造を示している、つまり、比較例では、第１ファイン層を構成する層間絶縁膜をＴＥＯＳ膜から形成している場合を示している。この曲線（Ａ）を見ると、第１層配線（第１ファイン層）と第２層配線（第２ファイン層）の境界で最もせん断応力が大きくなっていることがわかる。これは、第１層配線（第１ファイン層）を構成する層間絶縁膜（高ヤング率膜）と、第２層配線（第２ファイン層）を構成する層間絶縁膜（低ヤング率膜）との間に最大応力が加わっていることを示している、このため、比較例では、第２層配線（第２ファイン層）を構成する層間絶縁膜（低ヤング率膜）が剥離する可能性が高いことがわかる。
これに対し、曲線（Ｂ）は本実施の形態１の構造を示している。つまり、本実施の形態１では、第１層配線（第１ファイン層）と第２層配線（第２ファイン層）の境界をＳｉＯＣ膜（中ヤング率膜）から形成している場合を示している。この曲線（Ｂ）を見ると、第１層配線（第１ファイン層）と第２層配線（第２ファイン層）の境界で発生する応力が、コンタクト層と第１層配線（第１ファイン層）との境界に分散されて小さくなっていることがわかる。したがって、本実施の形態１を示す曲線（Ｂ）によれば、比較例に比べて、第２層配線（第２ファイン層）を構成する層間絶縁膜（低ヤング率膜）の剥離を防止できることがわかる。
なお、本シミュレーションにおいては、第１ファイン層を１００〜２００ｎｍとし、第２ファイン層の厚さの合計を２００〜２０００ｎｍとし、セミグローバル層の厚さの合計を０〜１０００ｎｍとし、グローバル層の厚さの合計を１０００〜３０００ｎｍとしている。そして、第２ファイン層、セミグローバル層、グローバル層に設けられるバリア絶縁膜およびエッチングストッパ絶縁膜の厚さを３０〜６０ｎｍ、ファイン層に設けられるダメージ保護膜ＤＰの厚さを３０〜５０ｎｍと数値を変更してみて実行したが、いずれも良好な結果（本実施の形態１によれば、比較例に比べて、第２層配線（第２ファイン層）を構成する層間絶縁膜（低ヤング率膜）の剥離を防止できること）を得ることができた。なお、ここで第１ファイン層の厚さが大事であり、１００ｎｍ以下であると応力の分散が上手くいかなくなる恐れがあり、第２層配線（第２ファイン層）を構成する層間絶縁膜（低ヤング率膜）の剥離を十分に抑制できない恐れがある。第１ファイン層の厚さが２００ｎｍ以上であると剥離の抑制には問題はないが、第１ファイン層自体が厚くなり、配線遅延が大きくなる。
さらに、本実施の形態１と特許文献１とを比較してみると、特許文献１では、低誘電率であるポリアリルエーテルを用いている。このポリアリルエーテルは塗布工程により形成されるものであり、プラズマＣＶＤ法で形成されるものでないために、他の膜との密着力が弱く、剥離にも弱いものである。そして、この特許文献１では、半導体基板上に半導体素子が形成され、この半導体素子を覆うようにコンタクト層間絶縁膜が形成されている。このコンタクト層間絶縁膜には、半導体素子と電気的に接続されるプラグが形成されている。プラグを形成したコンタクト層間絶縁膜上には、通常の金属層よりなる配線が形成され、この配線を覆うように、ボロンリンシリケートガラスからなる平坦化絶縁層が形成されている。平坦化絶縁層上には、ＳｉＯＣ膜からなる第１絶縁層が形成され、この第１絶縁層に埋め込むように銅膜からなる第１埋め込み配線が形成されている。そのために第１絶縁層と第１埋め込み配線と半導体素子の間に配線層が設けられる構造となり、この配線層が埋め込み特性のよさそうなボロンリンシリケートガラス等の材料の絶縁膜で覆われている。そのために本実施の形態１と比較して半導体素子から第１埋め込み配線に至る経路が長く、この経路内の配線の周りに存在する絶縁膜の誘電率も高いために配線遅延が大きいものとなる。さらには、複雑な工程となり、コストも上がる。
さらに、本実施の形態１において、コンタクト層の層間絶縁膜は半導体素子の埋め込み特性のよいものを用いる必要があるために、ＴＥＯＳ系の膜を用いている。第１ファイン層においては、第１層配線の最小ピッチが第２ファイン層の第２層配線の最小ピッチよりも少し小さいために、第１層配線用の配線溝の加工精度を上げる必要がある。よって第２ファイン層の低ヤング率の層間絶縁膜よりも誘電率の高い、中ヤング率の層間絶縁膜を用いている。
なお、ボラジン系の絶縁膜というものが世の中には存在する。このボラジン系の絶縁膜は一例として比誘電率が２．３、ヤング率が６０ＧＰａというように上記説明を行った層間絶縁膜材料とは材料特性が異なったものとなっている。しかしながら、このボラジン系の絶縁膜を用いて配線構造を形成した場合、配線間のリーク電流が大きくなり、ＴＤＤＢ特性が悪化する問題があるために、本実施の形態１では用いていない。
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法の一例について図面を参照しながら説明する。
まず、通常の半導体製造技術を使用することにより、図１３に示すように、半導体基板１Ｓ上に複数のＭＩＳＦＥＴＱを形成する。続いて、図１４に示すように、複数のＭＩＳＦＥＴＱを形成した半導体基板１Ｓ上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、複数のＭＩＳＦＥＴＱを覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に配置され、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。なお、オゾンＴＥＯＳ膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。
次に、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴ１を形成する。このコンタクトホールＣＮＴ１は、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板１Ｓに形成されているＭＩＳＦＥＴＱのソース領域あるいはドレイン領域に達するように加工される。
続いて、図１６に示すように、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールＣＮＴ１に金属膜を埋め込むことによりプラグＰＬＧ１を形成する。具体的には、コンタクトホールＣＮＴ１を形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、スパッタリングを使用してバリア導体膜となるチタン／窒化チタン膜を形成する。そして、チタン／窒化チタン膜上にタングステン膜を形成する。これにより、コンタクトホールＣＮＴ１の内壁（側壁および底面）にチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上でコンタクトホールＣＮＴ１を埋め込むようにタングステン膜が形成される。その後、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン／窒化チタン膜およびタングステン膜を、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、コンタクトホールＣＮＴ１内にだけ、チタン／窒化チタン膜とタングステン膜を埋め込んだプラグＰＬＧ１を形成することができる。
次に、図１７に示すように、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、中ヤング率膜であるＳｉＯＣ膜から形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。このように本実施の形態１では、層間絶縁膜ＩＬ１を中ヤング率膜であるＳｉＯＣ膜から形成することに特徴がある。
そして、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に配線溝ＷＤ１を形成する。この配線溝ＷＤ１は、ＳｉＯＣ膜からなる層間絶縁膜ＩＬ１を貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、配線溝ＷＤ１の底部でプラグＰＬＧ１の表面が露出することになる。
その後、図１９に示すように、配線溝ＷＤ１を形成した層間絶縁膜ＩＬ１上にバリア導体膜（銅拡散防止膜）（図示せず）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
続いて、配線溝ＷＤ１の内部および層間絶縁膜ＩＬ１上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜Ｃｕ１を形成する。この銅膜Ｃｕ１は、配線溝ＷＤ１を埋め込みように形成される。この銅膜Ｃｕ１は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。なお、銅合金となる場合、シード膜が上で説明した合金となっているから、銅膜Ｃｕ１が銅合金となる。以降に登場する銅合金も同様である。
次に、図２０に示すように、層間絶縁膜ＩＬ１上に形成された不要なバリア導体膜および銅膜Ｃｕ１をＣＭＰ法で除去する。これにより、配線溝ＷＤ１にバリア導体膜と銅膜Ｃｕ１を埋め込んだ第１層配線Ｌ１（第１ファイン層）を形成することができる。
その後、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してアンモニアプラズマ処理を実施して、第１層配線Ｌ１の表面および層間絶縁膜ＩＬ１の表面を清浄化する。続いて、図２１に示すように、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１上にバリア絶縁膜ＢＩ１を形成する。このバリア絶縁膜ＢＩ１は、例えば、ＳｉＣＮ膜とＳｉＣＯ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。なお、本実施の形態１では、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してアンモニアプラズマ処理による清浄化処理を実施した後に、バリア絶縁膜ＢＩ１を形成しているので、層間絶縁膜ＩＬ１とバリア絶縁膜ＢＩ１の密着性が向上する。
そして、バリア絶縁膜ＢＩ１上に層間絶縁膜ＩＬ２を形成し、この層間絶縁膜ＩＬ２上にダメージ保護膜ＤＰ１を形成する。さらに、ダメージ保護膜ＤＰ１上にＣＭＰ保護膜ＣＭＰ１を形成する。具体的に、層間絶縁膜ＩＬ２は、例えば、空孔を有するＳｉＯＣ膜から形成されている。したがって、層間絶縁膜ＩＬ２は、低誘電率膜であり、かつ、低ヤング率膜である。この空孔を有するＳｉＯＣ膜は、例えば、プラズマＣＶＤ法を使用することにより形成することができる。ダメージ保護膜ＤＰ１は、例えば、ＳｉＯＣ膜から形成され、例えば、プラズマＣＶＤ法により形成することができる。したがって、ダメージ保護膜ＤＰ１は、中誘電率膜であり、かつ、中ヤング率膜ということになる。さらに、ＣＭＰ保護膜ＣＭＰ１は、例えば、ＴＥＯＳ膜、あるいは、酸化シリコン膜から構成される。このため、ＣＭＰ保護膜ＣＭＰ１は、高誘電率膜であり、高ヤング率膜であるということになる。
続いて、図２２に示すように、ＣＭＰ保護膜ＣＭＰ１上に化学増幅型レジストから構成されるフォトレジスト膜ＦＲ１を形成する。そして、このフォトレジスト膜ＦＲ１に対して、露光・現像処理を施すことにより、フォトレジスト膜ＦＲ１をパターニングする。パターニングは、ビアホールを形成する領域を開口するように行なわれる。その後、パターニングしたフォトレジスト膜ＦＲ１をマスクにして、ＣＭＰ保護膜ＣＭＰ１、ダメージ保護膜ＤＰ１および層間絶縁膜ＩＬ２をエッチングする。これにより、ＣＭＰ保護膜ＣＭＰ１、ダメージ保護膜ＤＰ１および層間絶縁膜ＩＬ２を貫通して、バリア絶縁膜ＢＩ１を露出するビアホールＶ１を形成することができる。このようにバリア絶縁膜ＢＩ１は、エッチングの際にエッチングストッパとして機能することがわかる。
次に、図２３に示すように、パターニングしたフォトレジスト膜ＦＲ１を除去した後、ＣＭＰ保護膜ＣＭＰ１上に化学増幅型レジストから構成されるフォトレジスト膜ＦＲ２を形成し、このフォトレジスト膜ＦＲ２に対して露光・現像処理を施すことにより、フォトレジスト膜ＦＲ２をパターニングする。フォトレジスト膜ＦＲ２のパターニングは、配線溝を形成する領域を開口するように行なわれる。このとき、バリア絶縁膜ＢＩ１としてＳｉＣＯ膜を形成していることにより、フォトレジスト膜ＦＲ２に対するレジストポイゾニングを防止することができる。このレジストポイゾニングとは、以下に説明する現象である。すなわち、上述したアンモニアプラズマ処理に含まれる窒素やバリア絶縁膜ＢＩ１を形成するＳｉＣＮ膜に含まれる窒素が化学反応してアミンが生成され、このアミンが層間絶縁膜ＩＬ２に拡散する。この拡散したアミンが層間絶縁膜ＩＬ２に形成されたビアホールＶ１に達する。このとき、フォトレジスト膜ＦＲ２を露光して配線溝を形成するパターンにパターニングする際、ビアホールＶ１近傍に形成されるフォトレジスト膜ＦＲ２が化学増幅レジストであり、この化学増幅レジストは露光される際に酸が発生して露光反応が進むものであるために、ビアホールＶ１から拡散する塩基であるアミンと反応し、酸が中和する。この結果、ビアホールＶ１近傍のフォトレジスト膜ＦＲ２が失活して露光不良となる現象である。このレジストポイゾニングが発生すると、フォトレジスト膜ＦＲ２のパターニングが不良となってしまう。そこで、本実施の形態１では、アミンの発生源となるＳｉＣＮ膜上にＳｉＣＯ膜を設けて、ＳｉＣＮ膜で発生したアミンが拡散することを防止している。つまり、バリア絶縁膜ＢＩ１は、ＳｉＣＮ膜とＳｉＣＯ膜の積層膜から形成されている。このＳｉＣＮ膜自体は、銅配線からの銅の拡散を防止する機能を有する銅拡散防止膜として機能する膜であり、ＳｉＣＯ膜は、ＳｉＣＮ膜で発生するアミンの拡散を防止してレジストポイゾニングを抑制するための膜である。なお、材料としてＳｉＣＯ膜の代わりに酸化シリコン膜、または、ＴＥＯＳ膜であっても同様の効果があり、ＳｉＣＮ膜の代わりにＳｉＮ膜を使用する場合であっても同様の効果がある。
その後、図２４に示すように、パターニングしたフォトレジスト膜ＦＲ２をマスクとした異方性エッチングにより、ＣＭＰ保護膜ＣＭＰ１をエッチングする。このときのエッチングでは、ＣＭＰ保護膜ＣＭＰ１の下層にあるダメージ保護膜ＤＰ１がエッチングストッパとなる。そして、図２５に示すように、パターニングしたフォトレジスト膜ＦＲ２をプラズマアッシング処理により除去する。このプラズマアッシング処理の際、低ヤング率膜から構成される層間絶縁膜ＩＬ２には配線溝に対応したパターニングが行われていないため、配線溝にプラズマアッシング処理によるダメージが加わらない。
続いて、図２６に示すように、エッチバック法により、ビアホールＶ１の底部に露出するバリア絶縁膜ＢＩ１を除去する。これにより、ビアホールＶ１の底部に第１層配線Ｌ１の表面が露出することになる。このときのエッチバック法により、パターニングされたＣＭＰ保護膜ＣＭＰ１から露出しているダメージ保護膜ＤＰ１やダメージ保護膜ＤＰ１の下層にある層間絶縁膜ＩＬ２の一部もエッチングされて配線溝ＷＤ２が形成される。このように、パターニングしたフォトレジスト膜ＦＲ２を用い、かつ、ダメージ保護膜ＤＰ１をエッチングストッパとして、ＣＭＰ保護膜ＣＭＰ１をパターニングする。その後、エッチバック法により、ビアホールＶ１の底面に露出するバリア絶縁膜ＢＩ１を除去しつつ、ダメージ保護膜ＤＰ１および層間絶縁膜ＩＬ２の一部をエッチングして配線溝ＷＤ２を形成することにより、エッチバック法のエッチング条件を設定しやすくなる。これは、ＳｉＣＮ膜やＳｉＣＯ膜のようなＳｉＣ系の絶縁膜からバリア絶縁膜ＢＩ１を構成し、かつ、ダメージ保護膜ＤＰ１や層間絶縁膜ＩＬ２をＳｉＯＣ膜で構成しているので、エッチバック法によって、バリア絶縁膜ＢＩ１をエッチングすると、ダメージ保護膜ＤＰ１や層間絶縁膜ＩＬ２がエッチングされやすくなるためである。さらに、ＣＭＰ保護膜ＣＭＰ１は、ＴＥＯＳ膜や酸化シリコン膜から形成されているが、これは、ＳｉＣＮ膜やＳｉＣＯ膜から構成されるバリア絶縁膜ＢＩ１をエッチングする際、ＣＭＰ保護膜ＣＭＰ１がエッチングされにくくするため（エッチング選択比を大きくするため）である。
次に、図２７に示すように、配線溝ＷＤ２を形成したＣＭＰ保護膜ＣＭＰ１上にバリア導体膜（銅拡散防止膜）（図示せず）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
続いて、配線溝ＷＤ２の内部およびＣＭＰ保護膜ＣＭＰ１上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜Ｃｕ２を形成する。この銅膜Ｃｕ２は、配線溝ＷＤ２を埋め込みように形成される。この銅膜Ｃｕ２は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
続いて、図２８に示すように、ＣＭＰ保護膜ＣＭＰ１上に形成されている不要なバリア導体膜および銅膜Ｃｕ２をＣＭＰ法で除去する。これにより、ダメージ保護膜ＤＰ１が露出し、かつ、配線溝ＷＤ２にバリア導体膜と銅膜Ｃｕ２を埋め込んだ第２層配線Ｌ２と、ビアホールにバリア導体膜と銅膜Ｃｕ２を埋め込んだプラグＰＬＧ２を形成することができる。
このときのＣＭＰ法による研磨圧力やスクラッチダメージに耐えるため、ＣＭＰ保護膜ＣＭＰ１は設けられている。ＣＭＰ法により露出されるダメージ保護膜ＤＰ１は、ある程度、このＣＭＰ法による研磨圧力やスクラッチダメージに耐えられるが、ＣＭＰ保護膜ＣＭＰ１が設けられていない場合には、充分に耐えられないおそれもある。さらに、例えば、ＣＭＰ法による研磨を実施する際、ＣＭＰ保護膜ＣＭＰ１やダメージ保護膜ＤＰ１を設けずに、低ヤング率膜よりなる層間絶縁膜ＩＬ２の表面を直接研磨すると、低ヤング率膜からなる層間絶縁膜ＩＬ２がＣＭＰ法による研磨圧力やスクラッチダメージに耐えることができず、層間絶縁膜ＩＬ２が破壊されて不良の原因となる。そこで、本実施の形態１では、ＣＭＰ法による研磨から層間絶縁膜ＩＬ２やダメージ保護膜ＤＰ１を保護するため、ＣＭＰ保護膜ＣＭＰ１を設けている。
このとき、層間絶縁膜ＩＬ２上にダメージ保護膜ＤＰ１が形成され、ダメージ保護膜ＤＰ１上にＣＭＰ保護膜ＣＭＰ１が形成されている。この場合、各膜をヤング率の観点から記載すると、低ヤング率膜（層間絶縁膜ＩＬ２）上に中ヤング率膜（ダメージ保護膜ＤＰ１）が形成され、この中ヤング率膜（ダメージ保護膜ＤＰ１）上に高ヤング率膜（ＣＭＰ保護膜ＣＭＰ１）が形成されていることになる。すなわち、低ヤング率膜（層間絶縁膜ＩＬ２）と高ヤング率膜（ＣＭＰ保護膜ＣＭＰ１）の間に、中ヤング率膜（ダメージ保護膜ＤＰ１）が設けられる構造となっている。したがって、例えば、中ヤング率膜（ダメージ保護膜ＤＰ１）を設けずに、低ヤング率膜（層間絶縁膜ＩＬ２）上に直接、高ヤング率膜（ＣＭＰ保護膜ＣＭＰ１）を形成する場合、界面にＣＭＰ法による大きな研磨圧力が加わって低ヤング率膜（層間絶縁膜ＩＬ２）が剥離するおそれがある。これに対し、本実施の形態１では、低ヤング率膜（層間絶縁膜ＩＬ２）と高ヤング率膜（ＣＭＰ保護膜ＣＭＰ１）の間に、中ヤング率膜（ダメージ保護膜ＤＰ１）を設けている。これにより、ＣＭＰ法による研磨圧力が、低ヤング率膜（層間絶縁膜ＩＬ２）と中ヤング率膜（ダメージ保護膜ＤＰ１）の界面と、中ヤング率膜（ダメージ保護膜ＤＰ１）と高ヤング率膜（ＣＭＰ保護膜ＣＭＰ１）との界面とに分散される。この結果、低ヤング率膜（層間絶縁膜ＩＬ２）に加わる研磨圧力が緩和され、ＣＭＰ法による研磨圧力によって、低ヤング率膜（層間絶縁膜ＩＬ２）が剥離することを防止できる。
このＣＭＰ法による研磨によって、ＣＭＰ保護膜ＣＭＰ１は除去される。したがって、高誘電率膜から構成されているＣＭＰ保護膜ＣＭＰ１を、ＣＭＰ法による研磨終了後に除去することにより、第２層配線Ｌ２の低誘電率化を図ることができ、半導体装置（デバイス）の高速動作が実現できる。以上のようにして、第２層配線Ｌ２を形成することができる。
その後、図２９に示すように、第２層配線Ｌ２を形成したダメージ保護膜ＤＰ１の表面に対してアンモニアプラズマ処理を実施して、第２層配線Ｌ２の表面およびダメージ保護膜ＤＰ１の表面を清浄化する。続いて、第２層配線Ｌ２を形成したダメージ保護膜ＤＰ１１上にバリア絶縁膜ＢＩ２を形成する。このバリア絶縁膜ＢＩ２は、例えば、ＳｉＣＮ膜とＳｉＣＯ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。なお、本実施の形態１では、第２層配線Ｌ２を形成したダメージ保護膜ＤＰ１の表面に対してアンモニアプラズマ処理による清浄化処理を実施した後に、バリア絶縁膜ＢＩ２を形成しているので、ダメージ保護膜ＤＰ１とバリア絶縁膜ＢＩ１の密着性が向上する。さらに、ダメージ保護膜ＤＰ１は、アンモニアプラズマ処理によるダメージから、低ヤング率膜である層間絶縁膜ＩＬ２を保護する機能も有しているといえる。このような製造工程を繰り返すことにより、第３層配線Ｌ３〜第５層配線Ｌ５を形成する。これにより、第２ファイン層（第２層配線Ｌ２〜第５層配線Ｌ５）を形成することができる。
続いて、第２ファイン層上にセミグローバル層を形成する工程について説明する。図３０に示すように、第５層配線Ｌ５を形成したダメージ保護膜ＤＰ４上の表面に対してアンモニアプラズマ処理を実施して、第５層配線Ｌ５の表面およびダメージ保護膜ＤＰ４の表面を清浄化する。続いて、第５層配線Ｌ５を形成したダメージ保護膜ＤＰ４上にバリア絶縁膜ＢＩ５を形成する。このバリア絶縁膜ＢＩ５は、例えば、ＳｉＣＮ膜とＳｉＣＯ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。なお、本実施の形態１では、第５層配線Ｌ５を形成したダメージ保護膜ＤＰ４の表面に対してアンモニアプラズマ処理による清浄化処理を実施した後に、バリア絶縁膜ＢＩ５を形成しているので、ダメージ保護膜ＤＰ４とバリア絶縁膜ＢＩ５の密着性が向上する。
次に、バリア絶縁膜ＢＩ５上に層間絶縁膜ＩＬ６を形成する。この層間絶縁膜ＩＬ６は、例えば、中ヤング率膜であるＳｉＯＣ膜から形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。
そして、図３１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ６に配線溝ＷＤ３およびビアホールＶ２を形成する。このビアホールＶ２は、ＳｉＯＣ膜からなる層間絶縁膜ＩＬ６を貫通して底面が第５層配線Ｌ５に達するように形成される。これにより、ビアホールＶ２の底部で第５層配線Ｌ５の表面が露出することになる。
その後、図３２に示すように、配線溝ＷＤ３およびビアホールＶ２を形成した層間絶縁膜ＩＬ６上にバリア導体膜（銅拡散防止膜）（図示せず）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
続いて、配線溝ＷＤ３とビアホールＶ２の内部および層間絶縁膜ＩＬ６上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜Ｃｕ３を形成する。この銅膜Ｃｕ３は、配線溝ＷＤ３およびビアホールＶ２を埋め込みように形成される。この銅膜Ｃｕ３は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
次に、図３３に示すように、層間絶縁膜ＩＬ６上に形成された不要なバリア導体膜および銅膜Ｃｕ３をＣＭＰ法で除去する。これにより、配線溝ＷＤ３にバリア導体膜と銅膜Ｃｕ３を埋め込んだ第６層配線Ｌ６と、ビアホールＶ２にバリア導体膜と銅膜Ｃｕ３を埋め込んだプラグＰＬＧ６を形成することができる。以上のようにして、第６層配線Ｌ６を形成することができる。このような製造工程を繰り返すことにより、図３４に示すような第７層配線Ｌ７も形成する。これにより、セミグローバル層（第６層配線Ｌ６〜第７層配線Ｌ７）を形成することができる。
続いて、セミグローバル層上にグローバル層を形成する工程について説明する。図３５に示すように、第７層配線Ｌ７を形成した層間絶縁膜ＩＬ７の表面に対してアンモニアプラズマ処理を実施して、第７層配線Ｌ７の表面および層間絶縁膜ＩＬ７の表面を清浄化する。続いて、第７層配線Ｌ７を形成した層間絶縁膜ＩＬ７上にバリア絶縁膜ＢＩ７ａを形成する。このバリア絶縁膜ＢＩ７ａは、例えば、ＳｉＣＮ膜とＳｉＣＯ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。なお、本実施の形態１では、第７層配線Ｌ７を形成した層間絶縁膜ＩＬ７の表面に対してアンモニアプラズマ処理による清浄化処理を実施した後に、バリア絶縁膜ＢＩ７ａを形成しているので、層間絶縁膜ＩＬ７とバリア絶縁膜ＢＩ７ａの密着性が向上する。
次に、バリア絶縁膜ＢＩ７ａ上に層間絶縁膜ＩＬ８ａを形成する。この層間絶縁膜ＩＬ８ａは、例えば、高ヤング率膜であるＴＥＯＳ膜や酸化シリコン膜から形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。さらに、層間絶縁膜ＩＬ８ａ上に、エッチングストップ絶縁膜ＢＩ７ｂを形成し、このエッチングストップ絶縁膜ＢＩ７ｂ上に層間絶縁膜ＩＬ８ｂを形成する。このエッチングストップ絶縁膜ＢＩ７ｂは、例えば、ＳｉＣＮ膜から形成され、例えば、この積層膜はＣＶＤ法により形成することができる。また、この層間絶縁膜ＩＬ８ｂは、例えば、高ヤング率膜であるＴＥＯＳ膜や酸化シリコン膜から形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。
そして、図３６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ８ｂおよびエッチングストップ絶縁膜ＢＩ７ｂに配線溝ＷＤ４を形成し、かつ、層間絶縁膜ＩＬ８ａおよびバリア絶縁膜ＢＩ７ａにビアホールＶ３を形成する。このビアホールＶ３は、ＴＥＯＳ膜や酸化シリコン膜からなる層間絶縁膜ＩＬ８ａを貫通して底面が第７層配線Ｌ７に達するように形成される。これにより、ビアホールＶ３の底部で第７層配線Ｌ７の表面が露出することになる。
その後、図３７に示すように、配線溝ＷＤ４を形成した層間絶縁膜ＩＬ８ｂ上およびビアホールＶ３を形成した層間絶縁膜ＩＬ８ａ上にバリア導体膜（銅拡散防止膜）（図示せず）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
続いて、配線溝ＷＤ４とビアホールＶ３の内部および層間絶縁膜ＩＬ８ｂ上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜Ｃｕ４を形成する。この銅膜Ｃｕ４は、配線溝ＷＤ４およびビアホールＶ３を埋め込みように形成される。この銅膜Ｃｕ４は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
次に、図３８に示すように、層間絶縁膜ＩＬ８ｂ上に形成された不要なバリア導体膜および銅膜Ｃｕ４をＣＭＰ法で除去する。これにより、配線溝ＷＤ４にバリア導体膜と銅膜Ｃｕ４を埋め込んだ第８層配線Ｌ８と、ビアホールＶ３にバリア導体膜と銅膜Ｃｕ４を埋め込んだプラグＰＬＧ８を形成することができる。以上のようにして、第８層配線Ｌ８を形成することができる。これにより、グローバル層（第８層配線Ｌ８）を形成することができる。
続いて、図３９に示すように、第８層配線Ｌ８を形成した層間絶縁膜ＩＬ８ｂ上にバリア絶縁膜ＢＩ８を形成し、このバリア絶縁膜ＢＩ８上に層間絶縁膜ＩＬ９を形成する。このバリア絶縁膜ＢＩ８は、例えば、ＳｉＣＮ膜とＳｉＣＯ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。また、層間絶縁膜ＩＬ９は、例えば、高ヤング率膜であるＴＥＯＳ膜や酸化シリコン膜から形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。そして、この層間絶縁膜ＩＬ９およびバリア絶縁膜ＢＩ８を貫通するビアホールを形成する。
次に、ビアホールの側壁と底面、および層間絶縁膜ＩＬ９上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次積層した積層膜を形成し、この積層膜をパターニングすることにより、プラグＰＬＧ９と最上層配線Ｌ９を形成する。
その後、図４０に示すように、最上層配線Ｌ９を形成した層間絶縁膜ＩＬ９上に表面保護膜となるパッシベーション膜ＰＡＳを形成する。このパッシベーション膜ＰＡＳは、例えば、酸化シリコン膜とこの酸化シリコン膜上に配置された窒化シリコン膜から形成され、例えば、ＣＶＤ法により形成することができる。そして、図４１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、パッシベーション膜ＰＡＳに開口部を形成して、最上層配線Ｌ９の一部を露出してパッドＰＤを形成する。
次に、図４２に示すように、パッドＰＤが露出したパッシベーション膜ＰＡＳ上にポリイミド膜ＰＩを形成する。そして、このポリイミド膜ＰＩをパターニングすることにより、パッドＰＤを露出させる。以上のようにして、半導体基板１Ｓ上に、ＭＩＳＦＥＴおよび多層配線を形成することができる。
続いて、図４３に示すように、半導体基板１Ｓをダイシングすることにより、複数の半導体チップＣＨＰを得る。図４３では、１つの半導体チップＣＨＰが示されており、この半導体チップＣＨＰの主面側（素子形成面側）にパッドＰＤが形成されている。
次に、図４４に示すように、配線基板ＷＢ上に半導体チップＣＨＰを搭載する。このとき、配線基板ＷＢのチップ搭載面側には端子ＴＥが形成されている。そして、図４５に示すように、半導体チップＣＨＰに形成されているパッドＰＤと、配線基板ＷＢに形成されている端子ＴＥとを、金線などからなるワイヤＷで接続する。その後、図４６に示すように、半導体チップＣＨＰおよびワイヤＷを覆うように樹脂ＭＲで封止する。
続いて、図４７に示すように、配線基板ＷＢの裏面（チップ搭載面とは反対側の面）に外部接続端子となる半田ボールＳＢを形成する。そして、図４８に示すように、配線基板ＷＢを個片化することにより、図２に示すような本実施の形態１における半導体装置を製造することができる。
このようにして完成したパッケージ（半導体装置）は、様々な温度条件で使用されるため、広範囲な温度変化に対応しても正常に動作する必要がある。このことから、半導体チップは、パッケージ化された後、温度サイクル試験が実施される。
例えば、樹脂で半導体チップを封止したパッケージに対して温度サイクル試験を実施すると、樹脂と半導体チップにおいて、熱膨張率やヤング率が相違するため、半導体チップに応力が印加される。このとき、半導体チップ内に発生する応力は、多層配線層の下層に近いほど大きく、かつ、ヤング率の相違する界面に最大応力が印加される。
ここで、本実施の形態１によれば、一体化した高ヤング率層（半導体基板１Ｓとコンタクト層間絶縁膜ＣＩＬ）と層間絶縁膜ＩＬ２（低ヤング率膜）の間に、中ヤング率膜である層間絶縁膜ＩＬ１が形成されていることになる。この場合、ヤング率の相違する界面は、一体化した高ヤング率層と層間絶縁膜ＩＬ１（中ヤング率膜）の界面と、層間絶縁膜ＩＬ１（中ヤング率膜）と層間絶縁膜ＩＬ２（低誘電率膜）の界面とが存在することになる。すなわち、本実施の形態１では、ヤング率の相違する界面は、一体化した高ヤング率層と層間絶縁膜ＩＬ１（中ヤング率膜）の界面と、層間絶縁膜ＩＬ１（中ヤング率膜）と層間絶縁膜ＩＬ２（低誘電率膜）の界面との２つが存在することになる。したがって、層間絶縁膜ＩＬ１を高ヤング率膜から構成する場合には、１つの界面に応力が集中するが、本実施の形態１では、層間絶縁膜ＩＬ１を中ヤング率膜から構成しており、ヤング率の異なる界面が２つ存在することになるので、この２つの界面に応力が分散される。このため、本実施の形態１では、個々の界面に発生する応力の大きさを小さくすることができるのである。この結果、層間絶縁膜ＩＬ２（低ヤング率膜）と層間絶縁膜ＩＬ１（中ヤング率膜）との間の界面から層間絶縁膜ＩＬ２（低ヤング率膜）が剥離することを防止できる顕著な効果を得ることができる。
本実施の形態１の特徴をわかりやすく説明するために、第１ファイン層を構成する層間絶縁膜ＩＬ１（中ヤング率膜）と、第２ファイン層を構成する層間絶縁膜ＩＬ２（低ヤング率膜）との間に形成されているバリア絶縁膜ＢＩ１（高ヤング率膜）を無視して説明したが、このバリア絶縁膜ＢＩ１（高ヤング率膜）が設けられている場合であっても、本実施の形態１によれば、層間絶縁膜ＩＬ２（低ヤング率膜）の膜剥がれを防止できる。なぜなら、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成することにより、一体化した高ヤング率層と、第２ファイン層を構成する層間絶縁膜ＩＬ２とを直接接触させずに分断することができ、かつ、応力を分散させることができるからである。
続いて、本実施の形態１のさらなる特徴について説明する。本実施の形態１では、第２ファイン層を構成する層間絶縁膜ＩＬ２を、例えば、空孔を有するＳｉＯＣ膜から形成している。この空孔を有するＳｉＯＣ膜は、低誘電率膜であるとともに、低ヤング率膜でもある。そして、本実施の形態１では、空孔を有するＳｉＯＣ膜をプラズマＣＶＤ法で形成している。この点が本実施の形態１のさらなる特徴である。つまり、本実施の形態１では、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成することにより、一体化した高ヤング率層と、第２ファイン層を構成する層間絶縁膜ＩＬ２とを直接接触させずに分断することに主眼を置いている。この構成は、層間絶縁膜ＩＬ２の接着力を大きくすることにより、さらに大きな効果を奏するのである。層間絶縁膜ＩＬ２は、例えば、バリア絶縁膜ＢＩ１と直接接触することになるが、この接触をより強固なものとすれば、さらに、層間絶縁膜ＩＬ２の剥離を防止できるのである。そのために、本実施の形態１では、層間絶縁膜ＩＬ２を構成する空孔を有するＳｉＯＣ膜をプラズマＣＶＤ法で形成している。プラズマＣＶＤ法によれば、高いエネルギーを与えて強固な結合を形成できるので、強固な結合を有する層間絶縁膜ＩＬ２を形成できるからである。
したがって、層間絶縁膜ＩＬ２を強固な接着力を有する膜から形成する観点からは、本実施の形態１では、層間絶縁膜ＩＬ２にＰＡＥ（ポリアリルエーテル）などの膜は使用しないほうが望ましい。ＰＡＥは、通常、塗布法で形成されるので、プラズマＣＶＤ法に比べて密着力が劣るからである。このように本実施の形態１は、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成することにより、一体化した高ヤング率層と、第２ファイン層を構成する層間絶縁膜ＩＬ２とを直接接触させずに分断することができ、かつ、応力を分散させることに特徴があるが、この特徴は、層間絶縁膜ＩＬ２を構成する絶縁膜をプラズマＣＶＤ法で形成することにより、さらなる大きな効果が得られるのである。
さらに、本実施の形態１の別の特徴についても説明する。一般的に、金属と絶縁膜との界面では密着性が悪いという問題が半導体デバイスには存在する。例えば、図３に示すように、第２層配線Ｌ２の配線パターンは適宜設けられるが、電源リングの近傍領域などでは、特に、金属配線の割合が大きくなる。このとき、半導体チップを覆う樹脂と半導体チップの熱膨張率およびヤング率の相違に起因した応力が、電源リングの近傍領域といった金属配線の割合が多い領域（第２層配線Ｌ２の一部領域）に加わる場合を考える。この場合、本実施の形態１では、低ヤング率膜から構成されている層間絶縁膜ＩＬ２上にダメージ保護膜ＤＰ１が形成されている。したがって、低ヤング率膜である層間絶縁膜ＩＬ２にダメージを与えることなく、ダメージ保護膜ＤＰ１の表面にアンモニアプラズマ処理を施すことができる。このことは、ダメージ保護膜ＤＰ１とバリア絶縁膜ＢＩ２との密着力が向上することを意味し、金属配線の割合が多い領域でも、上述した応力によって、ダメージ保護膜ＤＰ１とバリア絶縁膜ＢＩ２の界面が剥離することを防止できるのである。
さらに、本実施の形態１では、層間絶縁膜ＩＬ２上にダメージ保護膜ＤＰ１が形成され、このダメージ保護膜ＤＰ１上にバリア絶縁膜ＢＩ２が形成される構造となっている。これは、低ヤング率膜（層間絶縁膜ＩＬ２）と高ヤング率膜（バリア絶縁膜ＢＩ２）の間に、中ヤング率膜（ダメージ保護膜ＤＰ１）が形成された構造ということができる。したがって、低ヤング率膜（層間絶縁膜ＩＬ２）と高ヤング率膜（バリア絶縁膜ＢＩ２）の間にかかる応力が、中ヤング率膜（ダメージ保護膜ＤＰ１）を形成することにより分散される。この結果、上述した応力によって、低ヤング率膜（層間絶縁膜ＩＬ２）が剥がれることを抑制できるのである。
（実施の形態２）
前記実施の形態１では、半導体チップの全体を樹脂で封止するパッケージについて説明したが、本実施の形態２では、半導体チップの一部を樹脂で封止するパッケージについて説明する。
図４９は、本実施の形態２におけるパッケージの構成例を示す断面図である。図４９において、配線基板ＷＢ上には、半導体チップＣＨＰが搭載されている。具体的に、半導体チップＣＨＰにはバンプ電極（突起電極）ＢＭＰが形成されており、このバンプ電極ＢＭＰが、配線基板ＷＢに形成されている端子（図示せず）と電気的に接続されるように半導体チップＣＨＰが配線基板ＷＢ上に搭載されている。配線基板ＷＢの裏面には、外部接続端子として機能する半田ボールＳＢが形成されている。配線基板ＷＢでは、配線基板ＷＢの主面に形成されている端子と、配線基板ＷＢの裏面に形成されている半田ボールＳＢが、配線基板ＷＢの内部に形成されている配線（図示せず）を介して電気的に接続されている。したがって、半導体チップＣＨＰに形成されているバンプ電極ＢＭＰは、外部接続端子となる半田ボールＳＢと電気的に接続されていることになる。つまり、図４９に示すパッケージでは、半導体チップＣＨＰと外部回路とを半田ボールＳＢを介して電気的に接続できるように構成されている。
さらに、図４９に示すパッケージでは、半導体チップＣＨＰと配線基板ＷＢとを接続するバンプ電極ＢＭＰをアンダーフィルＵＦと呼ばれる樹脂で封止している。すなわち、図４９に示すパッケージでは、バンプ電極ＢＭＰを覆うようにアンダーフィルＵＦが形成されており、バンプ電極ＢＭＰは、アンダーフィルＵＦによって、湿度や温度といった外部環境から保護されているとともに、バンプ電極ＢＭＰによる接続強度を向上させていることになる。また、半導体チップＣＨＰの上面はカバーＣＯＶで覆われている。
このように、図４９に示すパッケージでは、半導体チップＣＨＰの一部（バンプ電極ＢＭＰ）をアンダーフィルＵＦで封止していることから、温度サイクル試験における温度変化によって、半導体チップＣＨＰに応力がかかることになる。つまり、温度サイクル試験による広範囲な温度変化がパッケージに加わると、半導体チップＣＨＰとアンダーフィルＵＦとの熱膨張率やヤング率の相違から半導体チップＣＨＰに応力が発生する。半導体チップＣＨＰに応力が発生すると、半導体チップＣＨＰ内に形成されている多層配線において膜剥がれという問題点が発生するおそれがある。本実施の形態２におけるパッケージでも前記実施の形態１におけるパッケージと同様の問題が発生することになる。
そこで、本実施の形態２でも、前記実施の形態１（図３）と同様に、層間絶縁膜の構成に工夫を施している。具体的に、図３に示すように、第１ファイン層を構成する層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜から構成されている。つまり、第１ファイン層を構成する層間絶縁膜ＩＬ１は、中誘電率膜、中ヤング率膜、言い換えれば、中密度膜から構成されていることになる。特に、層間絶縁膜ＩＬ１に特徴的機能からいえば、層間絶縁膜ＩＬ１は中ヤング率膜から構成されているということになる。このように第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成することにより、層間絶縁膜の一部（第２ファイン層）に酸化シリコン膜よりも誘電率の低い低誘電率膜を使用する場合であっても、低誘電率膜の膜剥がれを防止し、半導体装置の信頼性を向上することができるのである。
続いて、本実施の形態２における半導体装置の製造方法について図面を参照しながら説明する。図１３から図４２までの工程は、前記実施の形態１と同様である。次に、図５０に示すように、パッドＰＤを開口したポリイミド膜ＰＩ上に、アンダーバンプメタル膜ＵＢＭを形成する。アンダーバンプメタル膜ＵＢＭは、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、アンダーバンプメタル膜ＵＢＭは、バンプ電極とパッドや表面保護膜との接着性を向上させる機能の他、この後の工程で形成される金膜の金属元素が多層配線等に移動することや、反対に多層配線を構成する金属元素が金膜側に移動するのを抑制または防止するバリア機能を有する膜である。そして、アンダーバンプメタル膜ＵＢＭ上にフォトレジスト膜ＦＲ３を形成する。
次に、図５１に示すように、フォトリソグラフィ技術を使用することにより、フォトレジスト膜ＦＲ３をパターニングする。フォトレジスト膜ＦＲ３のパターニングは、パッドＰＤ上のバンプ電極形成領域を開口するように行なわれる。すなわち、フォトレジスト膜ＦＲ３をパターニングすることにより、パッドＰＤを露出する開口部ＯＰを形成する。
続いて、図５２に示すように、めっき法を使用することにより、パッドＰＤを露出している開口部ＯＰ内に金膜ＰＦを形成する。これにより、パッドＰＤ上に金膜ＰＦが積層形成される。その後、図５３に示すように、パターニングしたフォトレジスト膜ＦＲ３およびこのフォトレジスト膜ＦＲの下層に形成されているアンダーバンプメタル膜ＵＢＭを除去する。これにより、パッドＰＤ上にバンプ電極ＢＭＰが形成される。そして、図５４に示すように、半導体基板１Ｓに対してリフロー処理（熱処理）を施すことにより、バンプ電極ＢＭＰの形状を球状にする。以上のようにして、半導体基板１Ｓ上に、ＭＩＳＦＥＴ、多層配線およびバンプ電極ＢＭＰを形成することができる。
続いて、図５５に示すように、半導体基板１Ｓをダイシングすることにより、複数の半導体チップＣＨＰを得る。図５５では、１つの半導体チップＣＨＰが示されており、この半導体チップＣＨＰの主面側（素子形成面側）にバンプ電極ＢＭＰが形成されている。
次に、図５６に示すように、配線基板ＷＢ上に半導体チップＣＨＰを搭載する。このとき、半導体チップＣＨＰに形成されているバンプ電極ＢＭＰと、配線基板ＷＢに形成されている端子（図示せず）とが接触するように、半導体チップＣＨＰが配線基板ＷＢ上に搭載される。そして、図５７に示すように、半導体チップＣＨＰと配線基板ＷＢの隙間に配置されているバンプ電極ＢＭＰを覆うようにアンダーフィルＵＦを塗布する。その後、図５８に示すように、配線基板ＷＢの裏面（チップ搭載面とは反対側の面）に外部接続端子となる半田ボールＳＢを形成する。そして、図５９に示すように、半導体チップＣＨＰの上部にカバーを取り付けるとともに、配線基板ＷＢを個片化することにより、図４９に示すような本実施の形態２における半導体装置を製造することができる。
本実施の形態２における半導体装置では、半導体チップＣＨＰとアンダーフィルＵＦが接触しているので、温度サイクルが加わった場合、半導体チップＣＨＰとアンダーフィルＵＦとの熱膨張率およびヤング率の違いから半導体チップＣＨＰに応力が加わることになる。特に、半導体チップ内に発生する応力は、多層配線層の下層に近いほど大きく、かつ、ヤング率の相違する界面に最大応力が印加される。しかし、本実施の形態２によれば、図５４に示すように、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成しているので、一体化した高ヤング率層（半導体基板１Ｓとコンタクト層間絶縁膜ＣＩＬ）と、第２ファイン層を構成する層間絶縁膜ＩＬ２とを直接接触させずに分断することができ、応力を分散させることができる。この結果、低ヤング率膜から構成される層間絶縁膜ＩＬ２の膜剥がれを防止することができる。
（実施の形態３）
前記実施の形態１および前記実施の形態２では、ＢＧＡ（Ball Grid Array）タイプのパッケージについて説明したが、本実施の形態３では、リードフレームを使用したＱＦＰ（Quad Flat Package）タイプのパッケージについて説明する。
図６０は本実施の形態３におけるパッケージの構成例について説明する。図６０において、ダイパッドＤＰ上には半導体チップＣＨＰが搭載されており、このダイパッドＤＰの周囲に枠部ＦＰが形成されている。半導体チップＣＨＰに形成されているパッドＰＤは、インナリードＩＬとワイヤＷで電気的に接続されている。そして、半導体チップＣＨＰ、ワイヤＷ、インナリードＩＬ，ダイパッドＤＰおよび枠部ＦＰは樹脂ＭＲによって封止されている。この樹脂ＭＲからは、アウタリードＯＬが露出している。
このように、図６０に示すパッケージでは、半導体チップＣＨＰの全体が樹脂ＭＲで封止されていることから、温度サイクル試験における温度変化によって、半導体チップＣＨＰに応力がかかることになる。つまり、温度サイクル試験による広範囲な温度変化がパッケージに加わると、半導体チップＣＨＰと樹脂ＭＲとの熱膨張率やヤング率の相違から半導体チップＣＨＰに応力が発生する。半導体チップＣＨＰに応力が発生すると、半導体チップＣＨＰ内に形成されている多層配線において膜剥がれという問題点が発生するおそれがある。本実施の形態３におけるパッケージでも前記実施の形態１におけるパッケージと同様の問題が発生することになる。
そこで、本実施の形態３でも、前記実施の形態１（図３）と同様に、層間絶縁膜の構成に工夫を施している。具体的に、図３に示すように、第１ファイン層を構成する層間絶縁膜ＩＬ１は、例えば、ＳｉＯＣ膜から構成されている。つまり、第１ファイン層を構成する層間絶縁膜ＩＬ１は、中誘電率膜、中ヤング率膜、言い換えれば、中密度膜から構成されていることになる。特に、層間絶縁膜ＩＬ１に特徴的機能からいえば、層間絶縁膜ＩＬ１は中ヤング率膜から構成されているということになる。このように第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成することにより、層間絶縁膜の一部（第２ファイン層）に酸化シリコン膜よりも誘電率の低い低誘電率膜を使用する場合であっても、低誘電率膜の膜剥がれを防止し、半導体装置の信頼性を向上することができるのである。
続いて、本実施の形態３における半導体装置の製造方法について図面を参照しながら説明する。図１３から図４２までの工程は、前記実施の形態１と同様である。これにより、半導体基板１Ｓ上にＭＩＳＦＥＴおよび多層配線を形成することができる。その後、半導体基板１Ｓをダイシングすることにより、複数の半導体チップを得る。
次に、図６１に示すようなリードフレームＬＦを用意する。図６１に示すように、リードフレームＬＦは、半導体チップを搭載するダイパッドＤＰと、枠部ＦＰと、インナリードＩＬと、アウタリードＯＬとを主に有している。そして、リードフレームＬＦのうち、モールドラインＭＬで囲まれた領域が樹脂体で封止される領域である。以下に、このように構成されているリードフレームＬＦを使用してパッケージを製造する工程について説明する。
図６２にリードフレームの一断面を示す。図６２に示すように、中央部にダイパッドＤＰが配置されており、このダイパッドＤＰを囲む周囲に枠部ＦＰが形成され、その外側にインナリードＩＬが形成されている。
続いて、図６３に示すように、ダイパッドＤＰ上に半導体チップＣＨＰを搭載する。半導体チップＣＨＰとダイパッドＤＰとは、例えば、ダイアタッチフィルム（図示せず）や接着材（図示せず）などによって固着している。
その後、図６４に示すように、半導体チップＣＨＰに形成されているパッドＰＤとインナリードＩＬとをワイヤＷで電気的に接続する。そして、図６５に示すように、半導体チップＣＨＰ、ワイヤＷ、インナリードＩＬ、ダイパッドＤＰおよび枠部ＦＰを覆うように樹脂ＭＲで封止する。その後、図示しないアウタリードを成形して、図６０に示すような本実施の形態３における半導体装置を製造することができる。
本実施の形態３における半導体装置では、半導体チップＣＨＰが樹脂ＭＲで封止されているので、温度サイクルが加わった場合、半導体チップＣＨＰと樹脂ＭＲとの熱膨張率およびヤング率の違いから半導体チップＣＨＰに応力が加わることになる。特に、半導体チップ内に発生する応力は、多層配線層の下層に近いほど大きく、かつ、ヤング率の相違する界面に最大応力が印加される。しかし、本実施の形態３によれば、図３に示すように、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成しているので、一体化した高ヤング率層（半導体基板１Ｓとコンタクト層間絶縁膜ＣＩＬ）と、第２ファイン層を構成する層間絶縁膜ＩＬ２とを直接接触させずに分断することができ、応力を分散させることができる。この結果、低ヤング率膜から構成される層間絶縁膜ＩＬ２の膜剥がれを防止することができる。
（実施の形態４）
前記実施の形態１では、セミグローバル層を構成する層間絶縁膜ＩＬ６、ＩＬ７にＳｉＯＣ膜を使用する例について説明したが、本実施の形態４では、セミグローバル層を構成する層間絶縁膜にＴＥＯＳ膜、あるいは、酸化シリコン膜を使用する例について説明する。つまり、前記実施の形態１では、セミグローバル層を構成する層間絶縁膜ＩＬ６、ＩＬ７に中ヤング率膜を使用したが、本実施の形態４では、セミグローバル層を構成する層間絶縁膜に高ヤング率膜を使用している。本実施の形態４のそれ以外の構成は、前記実施の形態１と同様である。
図６６は、本実施の形態４における半導体装置のデバイス構造を示す断面図である。図６６において、本実施の形態４におけるデバイス構造は、前記実施の形態１におけるデバイス構造とほぼ同様である。異なる点は、図６６に示すように、本実施の形態４では、セミグローバル層（第６層配線Ｌ６、第７層配線Ｌ７）を構成する層間絶縁膜ＩＬ１０および層間絶縁膜ＩＬ１１が高ヤング率膜であるＴＥＯＳ膜、あるいは、酸化シリコン膜から構成されている点である。これにより、本実施の形態４では、セミグローバル層の機械的強度を向上できる利点がある。
例えば、パッドＰＤには電気的特性検査時にプローブ針（探針）が押し当てられるが、このときのプロービングダメージがセミグローバル層に加わりやすい。さらに、半導体基板１Ｓを複数の半導体チップに個片化するダイシング工程などのアセンブリ工程において、セミグローバル層は、下層にある第２ファイン層に比べてダメージを受けやすい層である。このことから、上述した様々なダメージに対して耐性を持たせるため、セミグローバル層にはある程度の機械的強度が必要である。この点を考慮して、前記実施の形態１では、セミグローバル層を構成する層間絶縁膜ＩＬ６、ＩＬ７を中ヤング率膜から構成したが、この場合でも機械的強度が不足するおそれがある。そこで、本実施の形態１では、ＳｉＯＣ膜（中ヤング率膜）よりも機械的強度の高いＴＥＯＳ膜や酸化シリコン膜を、セミグローバル層を構成する層間絶縁膜ＩＬ１０、ＩＬ１１に使用することにより、プロービングダメージなどに対する耐性を向上させている。
このように構成されている本実施の形態４でも、温度サイクルが加わった場合、半導体チップと樹脂との熱膨張率およびヤング率の違いから半導体チップに応力が加わることになる。特に、半導体チップ内に発生する応力は、多層配線層の下層に近いほど大きく、かつ、ヤング率の相違する界面に最大応力が印加される。この特性は、セミグローバル層を構成する層間絶縁膜の材質に影響は受けない。したがって、前記実施の形態１とほぼ同様な構成をしている本実施の形態４でも、図６６に示すように、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から形成しているので、一体化した高ヤング率層（半導体基板１Ｓとコンタクト層間絶縁膜ＣＩＬ）と、第２ファイン層を構成する層間絶縁膜ＩＬ２とを直接接触させずに分断することができ、応力を分散させることができる。この結果、低ヤング率膜から構成される層間絶縁膜ＩＬ２の膜剥がれを防止することができることは前記実施の形態１と同様である。
実際に、本実施の形態４によれば、応力を低減できることを説明する。図６７は、半導体基板表面からの距離とせん断応力との関係を示すグラフである。図６７において、横軸が半導体基板表面からの距離（ｎｍ）を示しており、縦軸がせん断応力を示している。なお、せん断応力の値は相対的な数値を示しており、およそ「−１」の値が膜剥がれを引き起こす大きさの応力値である。
図１２の上部に記載されている「１」〜「８」の数値は多層配線の各層を示している。例えば、「１」は第１ファイン層を示しており、「２」〜「５」は第２ファイン層を示している。さらに、「６」〜「８」はセミグローバル層とグローバル層を示している。なお、コンタクト層も示している。
本実施の形態４では、第１層配線（第１ファイン層）と第２層配線（第２ファイン層）の境界をＳｉＯＣ膜（中ヤング率膜）から形成している場合を示している。この曲線を見ると、第１層配線（第１ファイン層）と第２層配線（第２ファイン層）の境界で発生する応力が、コンタクト層と第１層配線（第１ファイン層）との境界に分散されて小さくなっていることがわかる。つまり、図６７に示すように、コンタクト層と第１層配線との境界に発生する応力と、第１層配線と第２層配線の境界に発生する応力は、ともに、膜剥がれが起きやすい応力値「−１」よりも充分に小さな値に抑えられている。これは、第１層配線を中ヤング率膜から形成することより、一体化した高ヤング率層（半導体基板１Ｓとコンタクト層間絶縁膜ＣＩＬ）と、第２ファイン層を構成する層間絶縁膜ＩＬ２とを直接接触させずに分断することができ、応力を分散させることができていることを示している。したがって、本実施の形態４を示す曲線によれば、第２層配線（第２ファイン層）を構成する層間絶縁膜（低ヤング率膜）の剥離を充分に防止できることがわかる。
（実施の形態５）
前記実施の形態１では、第１ファイン層を構成する層間絶縁膜ＩＬ１を中ヤング率膜から構成する例について説明したが、本実施の形態５では、第１ファイン層を構成する層間絶縁膜を中ヤング率膜と低ヤング率膜と中ヤング率膜の積層膜で形成する例について説明する。
図６８は、本実施の形態５における半導体装置のデバイス構造を示す断面図である。図６８において、本実施の形態５のデバイス構造は、前記実施の形態１のデバイス構造（図３参照）とほぼ同様の構成をしている。異なる点は、第１ファイン層を構成する層間絶縁膜の構成に相違点がある。具体的に、本実施の形態５では、図６８に示すように、第１ファイン層を構成する層間絶縁膜を、層間絶縁膜ＩＬ１ａと、この層間絶縁膜ＩＬ１ａ上に形成された層間絶縁膜ＩＬ１ｂと、層間絶縁膜ＩＬ１ｂ上に形成された層間絶縁膜ＩＬ１ｃから構成している。このとき、層間絶縁膜ＩＬ１ａは、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜などの中ヤング率膜から構成され、層間絶縁膜ＩＬ１ｂは、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜などの低ヤング率膜から構成している。一方、層間絶縁膜ＩＬ１ｃは、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜などからなる中ヤング率膜から構成している。
以下では、このように構成する理由について説明する。まず、基本的に第１ファイン層を構成する第１層配線Ｌ１は微細化されており、配線間隔も狭くなっている。このことから、配線間を埋め込む層間絶縁膜の誘電率が問題となる。つまり、層間絶縁膜の誘電率が高くなると、第１層配線Ｌ１を構成する配線間の寄生容量が増加して信号遅延が生じる。この信号遅延を防止する観点から、第１ファイン層を構成する層間絶縁膜の誘電率をできるだけ低くすることが望ましい。そこで、本実施の形態５では、まず、第１ファイン層を構成する層間絶縁膜を低誘電率膜である層間絶縁膜ＩＬ１ｂから構成している。つまり、層間絶縁膜ＩＬ１ｂは、誘電率を低くするため、空孔を有するＳｉＯＣ膜から構成している。層間絶縁膜ＩＬ１ｂを、空孔を有するＳｉＯＣ膜から構成することにより、層間絶縁膜の低誘電率化を図ることできるが、別の見方をすると、層間絶縁膜ＩＬ１ｂは、機械的強度の低い低ヤング率膜であるということになる。そこで、層間絶縁膜ＩＬ１ｂの機械的強度を補強するため、層間絶縁膜ＩＬ１ｂ上に、中ヤング率膜から構成される層間絶縁膜ＩＬ１ｃを形成している。すなわち、層間絶縁膜ＩＬ１ｃは、下層にある層間絶縁膜ＩＬ１ｂの機械的強度を補強するためや様々なダメージから層間絶縁膜ＩＬ１ｂを保護するために設けられる膜である。
次に、層間絶縁膜ＩＬ１ａの重要な機能について説明する。例えば、層間絶縁膜ＩＬ１ａが形成されていない場合には、低ヤング率膜である層間絶縁膜ＩＬ１ｂが、高ヤング率膜であるコンタクト層間絶縁膜ＣＩＬに接触することになる。さらにこのコンタクト層間絶縁膜ＣＩＬは、半導体基板１Ｓ上に形成されていることから、半導体基板１Ｓとコンタクト層間絶縁膜ＣＩＬからなる一体的な高ヤング率層に、低ヤング率膜である層間絶縁膜ＩＬ１ｂが直接接触することになる。
本実施の形態５でも、温度サイクルが加わった場合、半導体チップと樹脂との熱膨張率およびヤング率の違いから半導体チップに応力が加わることになる。特に、半導体チップ内に発生する応力は、多層配線層の下層に近いほど大きく、かつ、ヤング率の相違する界面に最大応力が印加される。したがって、本実施の形態５の場合、層間絶縁膜ＩＬ１ａが形成されていないと、一体的な高ヤング率層と低ヤング率膜である層間絶縁膜ＩＬ１ｂとの境界に最大の応力が印加されることになる。この結果、層間絶縁膜ＩＬ１ｂの膜剥がれが生じることになる。
そこで、本実施の形態５では、低ヤング率膜である層間絶縁膜ＩＬ１ｂの下層に、中ヤング率膜である層間絶縁膜ＩＬ１ａを形成しているのである。このように本実施の形態５によれば、低ヤング率膜からなる層間絶縁膜ＩＬ１ｂの下層に中ヤング率膜からなる層間絶縁膜ＩＬ１ａ形成しているので、一体化した高ヤング率層（半導体基板１Ｓとコンタクト層間絶縁膜ＣＩＬ）と、層間絶縁膜ＩＬ１ｂとを直接接触させずに分断することができ、応力を分散させることができる。この結果、低ヤング率膜から構成される層間絶縁膜ＩＬ１ｂの膜剥がれを防止することができるのである。
本実施の形態５における半導体装置は上記にように構成されており、以下に、その製造方法について図面を参照しながら説明する。図１３から図１６に示す工程は前記実施の形態１と同様である。続いて、図６９に示すように、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に、順次、層間絶縁膜ＩＬ１ａ、層間絶縁膜ＩＬ１ｂおよび層間絶縁膜ＩＬ１ｃを形成する。層間絶縁膜ＩＬ１ａは、例えば、中ヤング率膜であるＳｉＯＣ膜から構成され、例えば、ＣＶＤ法を使用することにより形成することができる。層間絶縁膜ＩＬ１ｂは、例えば、低ヤング率膜である空孔を有するＳｉＯＣ膜から構成され、例えば、ＣＶＤ法を使用することにより形成することができる。また、層間絶縁膜ＩＬ１ｃは、例えば、中ヤング率膜であるＳｉＯＣ膜から構成され、例えば、ＣＶＤ法を使用することにより形成することができる。
次に、図７０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１ａ〜ＩＬ１ｃを貫通して底面でプラグＰＬＧ１を露出する配線溝ＷＤ１を形成する。
その後、図７１に示すように、配線溝ＷＤ１を形成した層間絶縁膜ＩＬ１ｃ上にバリア導体膜（銅拡散防止膜）（図示せず）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
続いて、配線溝ＷＤ１の内部および層間絶縁膜ＩＬ１ｃ上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜Ｃｕ１を形成する。この銅膜Ｃｕ１は、配線溝ＷＤ１を埋め込みように形成される。この銅膜Ｃｕ１は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
次に、図７２に示すように、層間絶縁膜ＩＬ１ｃ上に形成された不要なバリア導体膜および銅膜Ｃｕ１をＣＭＰ法で除去する。これにより、配線溝ＷＤ１にバリア導体膜と銅膜Ｃｕ１を埋め込んだ第１層配線Ｌ１（第１ファイン層）を形成することができる。なお、このＣＭＰ法の研磨圧力に対するバリア膜として層間絶縁膜ＩＬ１ｃが設けられ、層間絶縁膜ＩＬ１ｂに対するＣＭＰの研磨圧力を防ぐ機能を持つ。
その後の工程は、前記実施の形態１と同様である。このようにして、本実施の形態５における半導体装置を製造することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
１Ｓ 半導体基板
ＢＩ１ バリア絶縁膜
ＢＩ１ａ ＳｉＣＮ膜
ＢＩ１ｂ ＳｉＣＯ膜
ＢＩ２ バリア絶縁膜
ＢＩ３ バリア絶縁膜
ＢＩ４ バリア絶縁膜
ＢＩ５ バリア絶縁膜
ＢＩ６ バリア絶縁膜
ＢＩ６ａ ＳｉＣＮ膜
ＢＩ６ｂ ＳｉＣＯ膜
ＢＩ７ａ バリア絶縁膜
ＢＩ７ａ１ ＳｉＣＮ膜
ＢＩ７ａ２ ＳｉＣＯ膜
ＢＩ７ｂ エッチングストップ絶縁膜
ＢＩ８ バリア絶縁膜
ＢＭ１ バリア導体膜
ＢＭ２ バリア導体膜
ＢＭ７ バリア導体膜
ＢＭ８ バリア導体膜
ＢＭＰ バンプ電極
ＣＨＰ 半導体チップ
ＣＩＬ コンタクト層間絶縁膜
ＣＭＰ１ ＣＭＰ保護膜
ＣＮＴ１ コンタクトホール
ＣＯＶ カバー
ＣＰ 配線
Ｃｕ１ 銅膜
Ｃｕ２ 銅膜
Ｃｕ３ 銅膜
Ｃｕ４ 銅膜
ＤＰ ダイパッド
ＤＰ１ ダメージ保護膜
ＤＰ２ ダメージ保護膜
ＤＰ３ ダメージ保護膜
ＤＰ４ ダメージ保護膜
ＦＰ 枠部
ＦＲ１ フォトレジスト膜
ＦＲ２ フォトレジスト膜
ＦＲ３ フォトレジスト膜
ＩＬ インナーリード
ＩＬ１ 層間絶縁膜
ＩＬ１ａ 層間絶縁膜
ＩＬ１ｂ 層間絶縁膜
ＩＬ１ｃ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＩＬ５ 層間絶縁膜
ＩＬ６ 層間絶縁膜
ＩＬ７ 層間絶縁膜
ＩＬ８ａ 層間絶縁膜
ＩＬ８ｂ 層間絶縁膜
ＩＬ９ 層間絶縁膜
ＩＬ１０ 層間絶縁膜
ＩＬ１１ 層間絶縁膜
ＬＦ リードフレーム
Ｌ１ 第１層配線
Ｌ２ 第２層配線
Ｌ３ 第３層配線
Ｌ４ 第４層配線
Ｌ５ 第５層配線
Ｌ６ 第６層配線
Ｌ７ 第７層配線
Ｌ８ 第８層配線
Ｌ９ 最上層配線
ＭＬ モールドライン
ＭＲ 樹脂
ＯＬ アウターリード
ＯＰ 開口部
ＰＡＳ パッシベーション膜
ＰＤ パッド
ＰＦ 金膜
ＰＩ ポリイミド膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＰＬＧ５ プラグ
ＰＬＧ６ プラグ
ＰＬＧ７ プラグ
ＰＬＧ８ プラグ
ＰＬＧ９ プラグ
Ｑ ＭＩＳＦＥＴ
ＳＢ 半田ボール
ＴＥ 端子
ＵＢＭ アンダーバンプメタル膜
ＵＦ アンダーフィル
Ｖ１ ビアホール
Ｖ２ ビアホール
Ｖ３ ビアホール
Ｗ ワイヤ
ＷＢ 配線基板
ＷＤ１ 配線溝
ＷＤ２ 配線溝
ＷＤ３ 配線溝
ＷＤ４ 配線溝

Claims (75)

  1. （ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、
    （ｂ）前記ＭＩＳＦＥＴを覆う前記半導体基板上にコンタクト層間絶縁膜を形成する工程と、
    （ｃ）前記コンタクト層間絶縁膜内に第１プラグを形成し、前記第１プラグと前記ＭＩＳＦＥＴとを電気的に接続する工程と、
    （ｄ）前記第１プラグを形成した前記コンタクト層間絶縁膜上に第１層間絶縁膜を形成する工程と、
    （ｅ）前記第１層間絶縁膜内に埋め込まれた第１層配線を形成し、前記第１層配線と前記第１プラグとを電気的に接続する工程と、
    （ｆ）前記第１層配線を形成した前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
    （ｇ）前記第２層間絶縁膜内に埋め込まれた第２プラグおよび第２層配線を形成し、前記第２層配線と前記第１層配線とを前記第２プラグを介して電気的に接続する工程と、
    （ｈ）前記第２層間絶縁膜上に、さらに、多層配線を形成する工程と、
    （ｉ）前記多層配線の最上層配線上にパッシベーション膜を形成する工程と、
    （ｊ）前記パッシベーション膜に開口部を形成し、前記開口部から前記最上層配線の一部を露出することによりパッドを形成する工程と、
    （ｋ）前記半導体基板を半導体チップに個片化する工程と、
    （ｌ）前記半導体チップをパッケージングする工程とを備え、
    前記（ｌ）工程は、少なくとも前記半導体チップの前記ＭＩＳＦＥＴが形成される側である主面側の一部を樹脂で封止する工程を有する半導体装置の製造方法であって、
    前記コンタクト層間絶縁膜と前記第１層間絶縁膜と前記第２層間絶縁膜の中で、前記コンタクト層間絶縁膜は、最もヤング率の高い高ヤング率膜から形成され、前記第２層間絶縁膜は、最もヤング率の低い低ヤング率膜から形成され、前記第１層間絶縁膜は、前記コンタクト層間絶縁膜のヤング率よりも低く、かつ、前記第２層間絶縁膜のヤング率よりも高い中ヤング率膜から形成されていることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法であって、
    前記（ｌ）工程は、
    （ｌ１）表面に端子を有する配線基板を用意する工程と、
    （ｌ２）前記配線基板上に前記半導体チップを搭載する工程と、
    （ｌ３）前記半導体チップに形成されている前記パッドと、前記配線基板に形成されている前記端子とをワイヤで電気的に接続する工程と、
    （ｌ４）前記半導体チップを覆うように前記樹脂で封止する工程を有することを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法であって、
    前記（ｊ）工程後で前記（ｋ）工程前に、前記パッドと電気的に接続するバンプ電極を形成する工程を有し、
    前記（ｌ）工程は、
    （ｌ１）表面に端子を有する配線基板を用意する工程と、
    （ｌ２）前記配線基板に形成されている前記端子と、前記半導体チップに形成されている前記バンプ電極とを電気的に接続するように、前記半導体チップを前記配線基板上に搭載する工程と、
    （ｌ３）前記半導体チップと前記配線基板との接続部を前記樹脂で封止する工程とを有することを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法であって、
    前記（ｌ）工程は、
    （ｌ１）ダイパッドとリードとを有するリードフレームを用意する工程と、
    （ｌ２）前記ダイパッド上に前記半導体チップを搭載する工程と、
    （ｌ３）前記半導体チップに形成された前記パッドと、前記リードフレームに形成されている前記リードとをワイヤで電気的に接続する工程と、
    （ｌ４）前記半導体チップを前記樹脂で封止する工程とを有することを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法であって、
    前記コンタクト層間絶縁膜は、酸化シリコン膜、ＳｉＯＦ膜、あるいは、窒化シリコン膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法であって、
    前記第１層間絶縁膜は、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法であって、
    前記第２層間絶縁膜は、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法であって、
    前記パッシベーション膜は、窒化シリコン膜を含み、
    前記第１層間絶縁膜と前記半導体基板の間に存在する絶縁膜は、すべて前記高ヤング率膜のヤング率以上のヤング率を持つことを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法であって、
    前記コンタクト層間絶縁膜は、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成され、
    前記第１層間絶縁膜は、ＳｉＯＣ膜から形成され、前記第２層間絶縁膜は、空孔を有するＳｉＯＣ膜から形成されていることを特徴とする半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法であって、
    前記第１層配線、前記第２層配線および前記多層配線は、銅膜を主成分とする銅配線から構成されており、
    さらに、前記第１層配線を形成した前記第１層間絶縁膜と前記第２層間絶縁膜の間に、前記銅配線を構成する銅原子の拡散を防止する銅拡散防止膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法であって、
    前記銅拡散防止膜は、炭化シリコン膜、炭窒化シリコン膜、あるいは、ＳｉＣＯ膜のいずれかを含む膜から形成されていることを特徴とする半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法であって、
    前記（ｈ）工程は、
    （ｈ１）前記第２層間絶縁膜よりもヤング率の高い中ヤング率膜からなる第３層間絶縁膜を形成し、前記第３層間絶縁膜に埋め込むように配線を形成する工程と、
    （ｈ２）前記第３層間絶縁膜よりも上層に形成され、かつ、前記第３層間絶縁膜よりもヤング率の高い高ヤング率膜からなる第４層間絶縁膜を形成し、前記第４層間絶縁膜に埋め込むように配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
  13. 請求項１記載の半導体装置の製造方法であって、
    前記（ｈ）工程で形成される前記多層配線は、すべて、前記第１層間絶縁膜および前記第２層間絶縁膜よりもヤング率の高い高ヤング率膜からなる層間絶縁膜に形成されていることを特徴とする半導体装置の製造方法。
  14. （ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、
    （ｂ）前記ＭＩＳＦＥＴを覆う前記半導体基板上にコンタクト層間絶縁膜を形成する工程と、
    （ｃ）前記コンタクト層間絶縁膜内に第１プラグを形成し、前記第１プラグと前記ＭＩＳＦＥＴとを電気的に接続する工程と、
    （ｄ）前記第１プラグを形成した前記コンタクト層間絶縁膜上に第１層間絶縁膜を形成する工程と、
    （ｅ）前記第１層間絶縁膜内に埋め込まれた第１層配線を形成し、前記第１層配線と前記第１プラグとを電気的に接続する工程と、
    （ｆ）前記第１層間絶縁膜上に、さらに、多層配線を形成する工程と、
    （ｇ）前記多層配線の最上層配線上にパッシベーション膜を形成する工程と、
    （ｈ）前記パッシベーション膜に開口部を形成し、前記開口部から前記最上層配線の一部を露出することによりパッドを形成する工程と、
    （ｉ）前記半導体基板を半導体チップに個片化する工程と、
    （ｊ）前記半導体チップをパッケージングする工程とを備え、
    前記（ｊ）工程は、少なくとも前記半導体チップの前記ＭＩＳＦＥＴが形成される側である主面側の一部を樹脂で封止する工程を有する半導体装置の製造方法であって、
    前記コンタクト層間絶縁膜は、前記第１層間絶縁膜よりもヤング率の高い高ヤング率膜から形成されており、
    前記（ｄ）工程は、
    （ｄ１）前記コンタクト層間絶縁膜上に、前記コンタクト層間絶縁膜よりもヤング率の低い中ヤング率膜を形成する工程と、
    （ｄ２）前記中ヤング率膜上に、前記中ヤング率膜よりもヤング率の低い低ヤング率膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法であって、
    前記（ｊ）工程は、
    （ｊ１）表面に端子を有する配線基板を用意する工程と、
    （ｊ２）前記配線基板上に前記半導体チップを搭載する工程と、
    （ｊ３）前記半導体チップに形成されている前記パッドと、前記配線基板に形成されている前記端子とをワイヤで電気的に接続する工程と、
    （ｊ４）前記半導体チップを覆うように前記樹脂で封止する工程とを有することを特徴とする半導体装置の製造方法。
  16. 請求項１４記載の半導体装置の製造方法であって、
    前記（ｈ）工程後で前記（ｉ）工程前に、前記パッドと電気的に接続するバンプ電極を形成する工程を有し、
    前記（ｊ）工程は、
    （ｊ１）表面に端子を有する配線基板を用意する工程と、
    （ｊ２）前記配線基板に形成されている前記端子と、前記半導体チップに形成されている前記バンプ電極とを電気的に接続するように、前記半導体チップを前記配線基板上に搭載する工程と、
    （ｊ３）前記半導体チップと前記配線基板との接続部を前記樹脂で封止する工程とを有することを特徴とする半導体装置の製造方法。
  17. 請求項１４記載の半導体装置の製造方法であって、
    前記（ｊ）工程は、
    （ｊ１）ダイパッドとリードとを有するリードフレームを用意する工程と、
    （ｊ２）前記ダイパッド上に前記半導体チップを搭載する工程と、
    （ｊ３）前記半導体チップに形成された前記パッドと、前記リードフレームに形成されている前記リードとをワイヤで電気的に接続する工程と、
    （ｊ４）前記半導体チップを前記樹脂で封止する工程とを有することを特徴とする半導体装置の製造方法。
  18. 請求項１４記載の半導体装置の製造方法であって、
    前記コンタクト層間絶縁膜は、酸化シリコン膜、ＳｉＯＦ膜、あるいは、窒化シリコン膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法であって、
    前記第１層間絶縁膜を構成する前記中ヤング率膜は、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜のいずれかの膜から形成され、前記第１層間絶縁膜を構成する前記低ヤング率膜は、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
  20. 請求項１４記載の半導体装置の製造方法であって、
    前記コンタクト層間絶縁膜は、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成され、
    前記第１層間絶縁膜を構成する前記中ヤング率膜は、ＳｉＯＣ膜から形成され、前記第１層間絶縁膜を構成する前記低ヤング率膜は、空孔を有するＳｉＯＣ膜から形成されていることを特徴とする半導体装置の製造方法。
  21. 請求項１４記載の半導体装置の製造方法であって、
    前記第１層配線は、銅膜を主成分とする銅配線から構成されており、
    さらに、前記第１層配線を形成した前記第１層間絶縁膜上に、前記銅配線を構成する銅原子の拡散を防止する銅拡散防止膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  22. 請求項２１記載の半導体装置の製造方法であって、
    前記銅拡散防止膜は、炭化シリコン膜、炭窒化シリコン膜、あるいは、ＳｉＣＯ膜のいずれかを含む膜から形成されていることを特徴とする半導体装置の製造方法。
  23. （ａ）パッドを有する半導体チップと、
    （ｂ）前記半導体チップをパッケージングするパッケージ体とを備え、
    前記パッケージ体は、少なくとも前記半導体チップのＭＩＳＦＥＴが形成される側である主面側の一部を封止する樹脂体を有し、
    前記半導体チップは、
    （ａ１）半導体基板と、
    （ａ２）前記半導体基板に形成された前記ＭＩＳＦＥＴと、
    （ａ３）前記ＭＩＳＦＥＴを覆う前記半導体基板上に形成されたコンタクト層間絶縁膜と、
    （ａ４）前記コンタクト層間絶縁膜を貫通して前記ＭＩＳＦＥＴと電気的に接続された第１プラグと、
    （ａ５）前記第１プラグを形成した前記コンタクト層間絶縁膜上に形成された第１層間絶縁膜と、
    （ａ６）前記第１層間絶縁膜内に形成され、前記第１プラグと電気的に接続された第１層配線と、
    （ａ７）前記第１層配線を形成した前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
    （ａ８）前記第２層間絶縁膜内に形成され、前記第１層配線と電気的に接続された第２プラグと、
    （ａ９）前記第２層間絶縁膜内に形成され、前記第２プラグと電気的に接続された第２層配線とを有する半導体装置であって、
    前記コンタクト層間絶縁膜と前記第１層間絶縁膜と前記第２層間絶縁膜の中で、前記コンタクト層間絶縁膜は、最もヤング率の高い高ヤング率膜から形成され、前記第２層間絶縁膜は、最もヤング率の低い低ヤング率膜から形成され、前記第１層間絶縁膜は、前記コンタクト層間絶縁膜のヤング率よりも低く、かつ、前記第２層間絶縁膜のヤング率よりも高い中ヤング率膜から形成されていることを特徴とする半導体装置。
  24. 請求項２３記載の半導体装置であって、
    前記パッケージ体は、表面に端子を有する配線基板を有し、前記配線基板上に前記半導体チップが搭載され、かつ、前記配線基板に形成されている前記端子と、前記半導体チップに形成されている前記パッドとは、ワイヤで接続されており、
    前記樹脂体は、前記半導体チップを覆うように形成されていることを特徴とする半導体装置。
  25. 請求項２３記載の半導体装置であって、
    前記パッケージ体は、表面に端子を有する配線基板を有し、
    前記半導体チップには、前記パッドと電気的に接続されるバンプ電極が形成されており、前記配線基板の前記端子と、前記半導体チップに形成されている前記バンプ電極が接触するように、前記配線基板上に前記半導体チップが搭載され、
    前記配線基板と前記半導体チップを接続する前記バンプ電極を封止するように前記樹脂体が形成されていることを特徴とする半導体装置。
  26. 請求項２３記載の半導体装置であって、
    前記パッケージ体は、ダイパッドと、前記ダイパッドの周囲に配置されたリードとを有し、前記ダイパッド上に前記半導体チップが搭載され、かつ、前記リードと、前記半導体チップに形成されている前記パッドとは、ワイヤで接続されており、
    前記樹脂体は、前記半導体チップを覆うように形成されていることを特徴とする半導体装置。
  27. 請求項２３記載の半導体装置であって、
    前記コンタクト層間絶縁膜は、酸化シリコン膜、ＳｉＯＦ膜、あるいは、窒化シリコン膜のいずれかの膜から形成されていることを特徴とする半導体装置。
  28. 請求項２７記載の半導体装置であって、
    前記第１層間絶縁膜は、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜のいずれかの膜から形成されていることを特徴とする半導体装置。
  29. 請求項２８記載の半導体装置であって、
    前記第２層間絶縁膜は、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜のいずれかの膜から形成されていることを特徴とする半導体装置。
  30. 請求項２３記載の半導体装置であって、
    前記コンタクト層間絶縁膜は、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成され、
    前記第１層間絶縁膜は、ＳｉＯＣ膜から形成され、前記第２層間絶縁膜は、空孔を有するＳｉＯＣ膜から形成されていることを特徴とする半導体装置。
  31. 請求項２３記載の半導体装置であって、
    前記第１層配線および前記第２層配線は、銅膜を主成分とする銅配線から構成されており、
    さらに、前記第１層配線を形成した前記第１層間絶縁膜と前記第２層間絶縁膜の間に、前記銅配線を構成する銅原子の拡散を防止する銅拡散防止膜を有し、
    前記第１層間絶縁膜と前記半導体基板の間に存在する絶縁膜は、すべて前記高ヤング率膜のヤング率以上のヤング率を持つことを特徴とする半導体装置。
  32. 請求項３１記載の半導体装置であって、
    前記銅拡散防止膜は、炭化シリコン膜、炭窒化シリコン膜、あるいは、ＳｉＣＯ膜のいずれかを含む膜から形成されていることを特徴とする半導体装置。
  33. （ａ）パッドを有する半導体チップと、
    （ｂ）前記半導体チップをパッケージングするパッケージ体とを備え、
    前記パッケージ体は、少なくとも前記半導体チップのＭＩＳＦＥＴが形成される側である主面側の一部を封止する樹脂体を有し、
    前記半導体チップは、
    （ａ１）半導体基板と、
    （ａ２）前記半導体基板に形成された前記ＭＩＳＦＥＴと、
    （ａ３）前記ＭＩＳＦＥＴを覆う前記半導体基板上に形成されたコンタクト層間絶縁膜と、
    （ａ４）前記コンタクト層間絶縁膜を貫通して前記ＭＩＳＦＥＴと電気的に接続された第１プラグと、
    （ａ５）前記第１プラグを形成した前記コンタクト層間絶縁膜上に形成された第１層間絶縁膜と、
    （ａ６）前記第１層間絶縁膜内に形成され、前記第１プラグと電気的に接続された第１層配線と、
    （ａ７）前記第１層配線を形成した前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
    （ａ８）前記第２層間絶縁膜内に形成され、前記第１層配線と電気的に接続された第２プラグと、
    （ａ９）前記第２層間絶縁膜内に形成され、前記第２プラグと電気的に接続された第２層配線とを有する半導体装置であって、
    前記コンタクト層間絶縁膜と前記第１層間絶縁膜と前記第２層間絶縁膜の中で、前記コンタクト層間絶縁膜は、最も誘電率の高い膜から形成され、前記第２層間絶縁膜は、最も誘電率の低い膜から形成され、前記第１層間絶縁膜は、前記コンタクト層間絶縁膜の誘電率よりも低く、かつ、前記第２層間絶縁膜の誘電率よりも高い膜から形成されていることを特徴とする半導体装置。
  34. （ａ）パッドを有する半導体チップと、
    （ｂ）前記半導体チップをパッケージングするパッケージ体とを備え、
    前記パッケージ体は、少なくとも前記半導体チップのＭＩＳＦＥＴが形成される側である主面側の一部を封止する樹脂体を有し、
    前記半導体チップは、
    （ａ１）半導体基板と、
    （ａ２）前記半導体基板に形成された前記ＭＩＳＦＥＴと、
    （ａ３）前記ＭＩＳＦＥＴを覆う前記半導体基板上に形成されたコンタクト層間絶縁膜と、
    （ａ４）前記コンタクト層間絶縁膜を貫通して前記ＭＩＳＦＥＴと電気的に接続された第１プラグと、
    （ａ５）前記第１プラグを形成した前記コンタクト層間絶縁膜上に形成された第１層間絶縁膜と、
    （ａ６）前記第１層間絶縁膜内に形成され、前記第１プラグと電気的に接続された第１層配線と、
    （ａ７）前記第１層配線を形成した前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
    （ａ８）前記第２層間絶縁膜内に形成され、前記第１層配線と電気的に接続された第２プラグと、
    （ａ９）前記第２層間絶縁膜内に形成され、前記第２プラグと電気的に接続された第２層配線とを有する半導体装置であって、
    前記コンタクト層間絶縁膜と前記第１層間絶縁膜と前記第２層間絶縁膜の中で、前記コンタクト層間絶縁膜は、最も密度の高い膜から形成され、前記第２層間絶縁膜は、最も密度の低い膜から形成され、前記第１層間絶縁膜は、前記コンタクト層間絶縁膜の密度よりも低く、かつ、前記第２層間絶縁膜の密度よりも高い膜から形成されていることを特徴とする半導体装置。
  35. （ａ）パッドを有する半導体チップと、
    （ｂ）前記半導体チップをパッケージングするパッケージ体とを備え、
    前記パッケージ体は、少なくとも前記半導体チップのＭＩＳＦＥＴが形成される側である主面側の一部を封止する樹脂体を有し、
    前記半導体チップは、
    （ａ１）半導体基板と、
    （ａ２）前記半導体基板に形成された前記ＭＩＳＦＥＴと、
    （ａ３）前記ＭＩＳＦＥＴを覆う前記半導体基板上に形成されたコンタクト層間絶縁膜と、
    （ａ４）前記コンタクト層間絶縁膜を貫通して前記ＭＩＳＦＥＴと電気的に接続された第１プラグと、
    （ａ５）前記第１プラグを形成した前記コンタクト層間絶縁膜上に形成された第１層間絶縁膜と、
    （ａ６）前記第１層間絶縁膜内に形成され、前記第１プラグと電気的に接続された第１層配線とを有する半導体装置であって、
    前記第１層間絶縁膜のヤング率は、前記コンタクト層間絶縁膜のヤング率よりも低く、かつ、前記第１層間絶縁膜は、
    （ａ５−１）前記コンタクト層間絶縁膜上に形成され、前記コンタクト層間絶縁膜よりもヤング率の低い中ヤング率膜と、
    （ａ５−２）前記中ヤング率膜上に形成され、前記中ヤング率膜よりもヤング率の低い低ヤング率膜とから構成されていることを特徴とする半導体装置。
  36. （ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、
    （ｂ）前記ＭＩＳＦＥＴを覆う前記半導体基板上にコンタクト層間絶縁膜を形成する工程と、
    （ｃ）前記コンタクト層間絶縁膜内に第１プラグを形成し、前記第１プラグと前記ＭＩＳＦＥＴとを電気的に接続する工程と、
    （ｄ）前記第１プラグを形成した前記コンタクト層間絶縁膜上に第１層間絶縁膜を形成する工程と、
    （ｅ）前記第１層間絶縁膜内に埋め込まれた第１層配線を形成し、前記第１層配線と前記第１プラグとを電気的に接続する工程と、
    （ｆ）前記第１層配線を形成した前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
    （ｇ）前記第２層間絶縁膜内に埋め込まれた第２プラグおよび第２層配線を形成し、前記第２層配線と前記第１層配線とを前記第２プラグを介して電気的に接続する工程と、
    （ｈ）前記第２層間絶縁膜上に、さらに、多層配線を形成する工程と、
    （ｉ）前記多層配線の最上層配線上にパッシベーション膜を形成する工程と、
    （ｊ）前記パッシベーション膜に開口部を形成し、前記開口部から前記最上層配線の一部を露出することによりパッドを形成する工程と、
    （ｋ）前記半導体基板を半導体チップに個片化する工程と、
    （ｌ）前記半導体チップをパッケージングする工程とを備え、
    前記（ｌ）工程は、少なくとも前記半導体チップの前記ＭＩＳＦＥＴが形成される側である主面側の一部を樹脂で封止する工程を有する半導体装置の製造方法であって、
    前記コンタクト層間絶縁膜は、酸化シリコン膜、ＳｉＯＦ膜、あるいは、ＴＥＯＳ膜のいずれかの膜から形成されており、
    前記第１層間絶縁膜は、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜のいずれかの膜から形成されており、
    前記第２層間絶縁膜は、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
  37. 請求項３６記載の半導体装置の製造方法であって、
    前記（ｌ）工程は、
    （ｌ１）表面に端子を有する配線基板を用意する工程と、
    （ｌ２）前記配線基板上に前記半導体チップを搭載する工程と、
    （ｌ３）前記半導体チップに形成されている前記パッドと、前記配線基板に形成されている前記端子とをワイヤで電気的に接続する工程と、
    （ｌ４）前記半導体チップを覆うように前記樹脂で封止する工程を有することを特徴とする半導体装置の製造方法。
  38. 請求項３６記載の半導体装置の製造方法であって、
    前記（ｊ）工程後で前記（ｋ）工程前に、前記パッドと電気的に接続するバンプ電極を形成する工程を有し、
    前記（ｌ）工程は、
    （ｌ１）表面に端子を有する配線基板を用意する工程と、
    （ｌ２）前記配線基板に形成されている前記端子と、前記半導体チップに形成されている前記バンプ電極とを電気的に接続するように、前記半導体チップを前記配線基板上に搭載する工程と、
    （ｌ３）前記半導体チップと前記配線基板との接続部を前記樹脂で封止する工程とを有することを特徴とする半導体装置の製造方法。
  39. 請求項３６記載の半導体装置の製造方法であって、
    前記（ｌ）工程は、
    （ｌ１）ダイパッドとリードとを有するリードフレームを用意する工程と、
    （ｌ２）前記ダイパッド上に前記半導体チップを搭載する工程と、
    （ｌ３）前記半導体チップに形成された前記パッドと、前記リードフレームに形成されている前記リードとをワイヤで電気的に接続する工程と、
    （ｌ４）前記半導体チップを前記樹脂で封止する工程とを有することを特徴とする半導体装置の製造方法。
  40. 請求項３６記載の半導体装置の製造方法であって、
    前記（ｆ）工程と（ｇ）工程との間には、
    （ｍ）前記第２層間絶縁膜上にＳｉＯＣ膜で構成されたダメージ保護膜を形成する工程と、
    （ｎ）前記ダメージ保護膜上にＴＥＯＳ膜または酸化シリコン膜で構成されたＣＭＰ保護膜を形成する工程とを有し、
    前記（ｇ）工程において、ＣＭＰ法により前記ＣＭＰ保護膜上の金属、前記ＣＭＰ保護膜および前記ダメージ保護膜の一部を除去することにより前記第２層配線を形成することを特徴とする半導体装置の製造方法。
  41. 請求項４０記載の半導体装置の製造方法であって、
    （ｏ）前記第１層間絶縁膜と前記第２層間絶縁膜の間に、ＳｉＣＮ膜またはＳｉＮ膜から選択された第１膜と、第１膜上に設けられ、ＳｉＣＯ膜、酸化シリコン膜、または、ＴＥＯＳ膜から選択された第２膜とにより構成される第１積層膜を設ける工程をさらに有し、
    前記（ｇ）工程において、
    前記第２プラグ用の第２プラグ孔を前記第１積層膜が露出するように形成した後、前記第２層配線用の溝を形成することを特徴とする半導体装置の製造方法。
  42. 請求項４１記載の半導体装置の製造方法であって、
    前記（ｇ）工程は、
    （ｇ１）前記ＣＭＰ保護膜、前記ダメージ保護膜および前記第２層間絶縁膜をエッチングすることにより、前記第１積層膜を露出して前記第２プラグ孔を形成する工程と、
    （ｇ２）前記第２層配線に対応した溝用パターンを、前記ダメージ保護膜を露出するエッチングにより前記ＣＭＰ保護膜に形成する工程と、
    （ｇ３）前記溝用パターンを形成するためのレジストパターンをアッシングにより除去する工程と、
    （ｇ４）エッチングにより前記溝用パターンを用いて前記第２配線用の溝を前記第２層間絶縁膜に形成しつつ、前記第２プラグ孔の底の前記第１積層膜を除去することにより、前記第１層配線を露出する工程とを有することを特徴とする半導体装置の製造方法。
  43. 請求項４２記載の半導体装置の製造方法であって、
    前記パッシベーション膜は、窒化シリコン膜を含み、
    前記第１層間絶縁膜と前記半導体基板の間に存在する絶縁膜は、すべて前記コンタクト層間絶縁膜のヤング率以上のヤング率を持つことを特徴とする半導体装置の製造方法。
  44. 請求項３６記載の半導体装置の製造方法であって、
    前記コンタクト層間絶縁膜は、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成され、
    前記第１層間絶縁膜は、ＳｉＯＣ膜から形成され、前記第２層間絶縁膜は、空孔を有するＳｉＯＣ膜から形成されていることを特徴とする半導体装置の製造方法。
  45. 請求項３６記載の半導体装置の製造方法であって、
    前記第１層配線、前記第２層配線および前記多層配線は、銅膜を主成分とする銅配線から構成されており、
    さらに、前記第１層配線を形成した前記第１層間絶縁膜と前記第２層間絶縁膜の間に、前記銅配線を構成する銅原子の拡散を防止する銅拡散防止膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  46. 請求項４５記載の半導体装置の製造方法であって、
    前記銅拡散防止膜は、炭化シリコン膜、あるいは、炭窒化シリコン膜、あるいは、ＳｉＣＯ膜のいずれかを含む膜から形成されていることを特徴とする半導体装置の製造方法。
  47. 請求項３６記載の半導体装置の製造方法であって、
    前記（ｈ）工程は、
    （ｈ１）ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜のいずれかの膜で構成される第３層間絶縁膜を形成し、前記第３層間絶縁膜に埋め込むように配線を形成する工程と、
    （ｈ２）前記第３層間絶縁膜よりも上層に形成され、かつ、酸化シリコン膜、ＳｉＯＦ膜、あるいは、ＴＥＯＳ膜のいずれかの膜で構成される第４層間絶縁膜を形成し、前記第４層間絶縁膜に埋め込むように配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
  48. 請求項３６記載の半導体装置の製造方法であって、
    前記（ｈ）工程で形成される前記多層配線が設けられる層間絶縁膜は、すべて、前記第１層間絶縁膜および前記第２層間絶縁膜よりもヤング率の高い高ヤング率膜であることを特徴とする半導体装置の製造方法。
  49. （ａ）パッドを有する半導体チップと、
    （ｂ）前記半導体チップをパッケージングするパッケージ体とを備え、
    前記パッケージ体は、少なくとも前記半導体チップのＭＩＳＦＥＴが形成される側である主面側の一部を封止する樹脂体を有し、
    前記半導体チップは、
    （ａ１）半導体基板と、
    （ａ２）前記半導体基板に設けられた前記ＭＩＳＦＥＴと、
    （ａ３）前記ＭＩＳＦＥＴを覆う前記半導体基板上に設けられたコンタクト層間絶縁膜と、
    （ａ４）前記コンタクト層間絶縁膜を貫通して前記ＭＩＳＦＥＴと電気的に接続された第１プラグと、
    （ａ５）前記第１プラグが設けられた前記コンタクト層間絶縁膜上に設けられた第１層間絶縁膜と、
    （ａ６）前記第１層間絶縁膜内に設けられ、前記第１プラグと電気的に接続された第１層配線と、
    （ａ７）前記第１層配線が設けられた前記第１層間絶縁膜上に設けられた第２層間絶縁膜と、
    （ａ８）前記第２層間絶縁膜内に設けられ、前記第１層配線と電気的に接続された第２プラグと、
    （ａ９）前記第２層間絶縁膜内に設けられ、前記第２プラグと電気的に接続された第２層配線とを有する半導体装置であって、
    前記コンタクト層間絶縁膜は、酸化シリコン膜、ＳｉＯＦ膜、あるいは、ＴＥＯＳ膜のいずれかの膜から構成されており、
    前記第１層間絶縁膜は、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜のいずれかの膜から構成されており、
    前記第２層間絶縁膜は、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜のいずれかの膜から構成されていることを特徴とする半導体装置。
  50. 請求項４９記載の半導体装置であって、
    前記パッケージ体は、表面に端子を有する配線基板を有し、前記配線基板上に前記半導体チップが搭載され、かつ、前記配線基板に設けられている前記端子と、前記半導体チップに設けられている前記パッドとは、ワイヤで接続されており、
    前記樹脂体は、前記半導体チップを覆うように設けられていることを特徴とする半導体装置。
  51. 請求項４９記載の半導体装置であって、
    前記パッケージ体は、表面に端子を有する配線基板を有し、
    前記半導体チップには、前記パッドと電気的に接続されるバンプ電極が設けられており、前記配線基板の前記端子と、前記半導体チップに形成されている前記バンプ電極が接触するように、前記配線基板上に前記半導体チップが搭載され、
    前記配線基板と前記半導体チップを接続する前記バンプ電極を封止するように前記樹脂体が設けられていることを特徴とする半導体装置。
  52. 請求項４９記載の半導体装置であって、
    前記パッケージ体は、ダイパッドと、前記ダイパッドの周囲に配置されたリードとを有し、前記ダイパッド上に前記半導体チップが搭載され、かつ、前記リードと、前記半導体チップに設けられている前記パッドとは、ワイヤで接続されており、
    前記樹脂体は、前記半導体チップを覆うように設けられていることを特徴とする半導体装置。
  53. 請求項４９記載の半導体装置であって、
    前記第２層間絶縁膜上にＳｉＯＣ膜で構成されたダメージ保護膜と、
    前記ダメージ保護膜上に設けられたＳｉＮ膜、ＳｉＣＮ膜およびＳｉＣ膜から選択された銅拡散防止膜をさらに有することを特徴とする半導体装置。
  54. 請求項５３記載の半導体装置であって、
    前記銅拡散防止膜はＳｉＣＮ膜またはＳｉＮ膜から選択された第１膜と、前記第１膜上に設けられ、ＳｉＣＯ膜、酸化シリコン膜またはＴＥＯＳ膜から選択された第２膜とにより構成される第１積層膜であることを特徴とする半導体装置。
  55. 請求項５４記載の半導体装置であって、
    前記第２層間絶縁膜上に設けられ、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜のいずれかの膜で構成される第３層間絶縁膜と、
    前記第３層間絶縁膜に埋め込まれる配線と、
    前記第３層間絶縁膜よりも上層に設けられ、酸化シリコン膜、ＳｉＯＦ膜、あるいは、ＴＥＯＳ膜のいずれかの膜で構成される第４層間絶縁膜と、
    前記第４層間絶縁膜に埋め込まれる配線とをさらに有すること特徴とする半導体装置。
  56. 請求項４９記載の半導体装置であって、
    前記コンタクト層間絶縁膜はオゾンＴＥＯＳ膜と、前記オゾンＴＥＯＳ膜上に設けられたプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成され、
    前記第１層間絶縁膜は、ＳｉＯＣ膜から形成され、前記第２層間絶縁膜は、空孔を有するＳｉＯＣ膜から形成されていることを特徴とする半導体装置。
  57. 請求項４９記載の半導体装置であって、
    前記第１層配線および前記第２層配線は、銅膜を主成分とする銅配線から構成されており、
    さらに、前記第１層配線を形成した前記第１層間絶縁膜と前記第２層間絶縁膜の間に、前記銅配線を構成する銅原子の拡散を防止する銅拡散防止膜を有し、
    前記第１層間絶縁膜と前記半導体基板の間に存在する絶縁膜は、すべて、前記コンタクト層間絶縁膜のヤング率以上のヤング率を持つことをすることを特徴とする半導体装置。
  58. 請求項５７記載の半導体装置であって、
    前記銅拡散防止膜は、炭化シリコン膜、炭窒化シリコン膜、あるいは、ＳｉＣＯ膜のいずれかを含む膜から形成されていることを特徴とする半導体装置。
  59. （ａ）半導体基板上にＭＩＳＦＥＴを形成する工程と、
    （ｂ）前記ＭＩＳＦＥＴを覆う前記半導体基板上にコンタクト層間絶縁膜を形成する工程と、
    （ｃ）前記コンタクト層間絶縁膜内に第１プラグを形成し、前記第１プラグと前記ＭＩＳＦＥＴとを電気的に接続する工程と、
    （ｄ）前記第１プラグを形成した前記コンタクト層間絶縁膜上に第１層間絶縁膜を形成する工程と、
    （ｅ）前記第１層間絶縁膜内に埋め込まれた第１層配線を形成し、前記第１層配線と前記第１プラグとを電気的に接続する工程と、
    （ｆ）前記第１層配線を形成した前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
    （ｇ）前記第２層間絶縁膜内に埋め込まれた第２プラグおよび第２層配線を形成し、前記第２層配線と前記第１層配線とを前記第２プラグを介して電気的に接続する工程と、
    （ｈ）前記第２層間絶縁膜上に、さらに、多層配線を形成する工程と、
    （ｉ）前記多層配線の最上層配線上にパッシベーション膜を形成する工程とを有する半導体装置の製造方法であって、
    前記コンタクト層間絶縁膜は、酸化シリコン膜、ＳｉＯＦ膜、あるいは、ＴＥＯＳ膜のいずれかの膜から形成されており、
    前記第１層間絶縁膜は、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜のいずれかの膜から形成されており、
    前記第２層間絶縁膜は、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
  60. 請求項５９記載の半導体装置の製造方法であって、
    前記（ｆ）工程と（ｇ）工程との間には、
    （ｍ）前記第２層間絶縁膜上にＳｉＯＣ膜で構成されたダメージ保護膜を形成する工程と、
    （ｎ）前記ダメージ保護膜上にＴＥＯＳ膜または酸化シリコン膜で構成されたＣＭＰ保護膜を形成する工程とを有し、
    前記（ｇ）工程において、ＣＭＰ法により前記ＣＭＰ保護膜上の金属、前記ＣＭＰ保護膜および前記ダメージ保護膜の一部を除去することにより、前記第２層配線を形成することを特徴とする半導体装置の製造方法。
  61. 請求項５９記載の半導体装置の製造方法であって、
    （ｏ）前記第１層間絶縁膜と前記第２層間絶縁膜の間に、ＳｉＣＮ膜またはＳｉＮ膜から選択された第１膜と、前記第１膜上に設けられ、ＳｉＣＯ膜、酸化シリコン膜またはＴＥＯＳ膜から選択された第２膜とにより構成される第１積層膜を設ける工程をさらに有し、
    前記（ｇ）工程において、
    前記第２プラグ用の第２プラグ孔を前記第１積層膜が露出するように形成した後、前記第２層配線用の溝を形成することを特徴とする半導体装置の製造方法。
  62. 請求項６０記載の半導体装置の製造方法であって、
    前記（ｇ）工程は、
    （ｇ１）前記ＣＭＰ保護膜、前記ダメージ保護膜および前記第２層間絶縁膜をエッチングすることにより、前記第１積層膜を露出して前記第２プラグ孔を形成する工程と、
    （ｇ２）前記第２層配線に対応した溝用パターンを、前記ダメージ保護膜を露出するエッチングにより前記ＣＭＰ保護膜に形成する工程と、
    （ｇ３）前記溝用パターンを形成するためのレジストパターンをアッシングにより除去する工程と、
    （ｇ４）エッチングにより前記溝用パターンを用いて前記第２層配線に対応した溝を前記第２層間絶縁膜に形成しつつ、前記第２プラグ孔の底の前記第１積層膜を除去することにより、前記第１層配線を露出する工程とを有することを特徴とする半導体装置の製造方法。
  63. 請求項６２記載の半導体装置の製造方法であって、
    前記パッシベーション膜は、窒化シリコン膜を含み、
    前記第１層間絶縁膜と前記半導体基板の間に存在する絶縁膜は、すべて、前記コンタクト層間絶縁膜のヤング率以上のヤング率を持つことを特徴とする半導体装置の製造方法。
  64. 請求項５９記載の半導体装置の製造方法であって、
    前記コンタクト層間絶縁膜は、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成され、
    前記第１層間絶縁膜は、ＳｉＯＣ膜から形成され、前記第２層間絶縁膜は、空孔を有するＳｉＯＣ膜から形成されていることを特徴とする半導体装置の製造方法。
  65. 請求項５９記載の半導体装置の製造方法であって、
    前記第１層配線、前記第２層配線および前記多層配線は、銅膜を主成分とする銅配線から構成されており、
    さらに、前記第１層配線を形成した前記第１層間絶縁膜と前記第２層間絶縁膜の間に、前記銅配線を構成する銅原子の拡散を防止する銅拡散防止膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  66. 請求項６５記載の半導体装置の製造方法であって、
    前記銅拡散防止膜は、炭化シリコン膜、あるいは、炭窒化シリコン膜、あるいは、ＳｉＣＯ膜のいずれかを含む膜から形成されていることを特徴とする半導体装置の製造方法。
  67. 請求項５９記載の半導体装置の製造方法であって、
    前記（ｈ）工程は、
    （ｈ１）ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜のいずれかの膜で構成される第３層間絶縁膜を形成し、前記第３層間絶縁膜に埋め込むように配線を形成する工程と、
    （ｈ２）前記第３層間絶縁膜よりも上層に形成され、かつ、酸化シリコン膜、ＳｉＯＦ膜、あるいは、ＴＥＯＳ膜のいずれかの膜で構成される第４層間絶縁膜を形成し、前記第４層間絶縁膜に埋め込むように配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
  68. 請求項５９記載の半導体装置の製造方法であって、
    前記（ｈ）工程で形成される前記多層配線が設けられる層間絶縁膜は、すべて、前記第１層間絶縁膜および前記第２層間絶縁膜よりもヤング率の高い高ヤング率膜であることを特徴とする半導体装置の製造方法。
  69. （ａ１）半導体基板と、
    （ａ２）前記半導体基板に設けられた前記ＭＩＳＦＥＴと、
    （ａ３）前記ＭＩＳＦＥＴを覆う前記半導体基板上に設けられたコンタクト層間絶縁膜と、
    （ａ４）前記コンタクト層間絶縁膜を貫通して前記ＭＩＳＦＥＴと電気的に接続された第１プラグと、
    （ａ５）前記第１プラグが設けられた前記コンタクト層間絶縁膜上に設けられた第１層間絶縁膜と、
    （ａ６）前記第１層間絶縁膜内に設けられ、前記第１プラグと電気的に接続された第１層配線と、
    （ａ７）前記第１層配線が設けられた前記第１層間絶縁膜上に設けられた第２層間絶縁膜と、
    （ａ８）前記第２層間絶縁膜内に設けられ、前記第１層配線と電気的に接続された第２プラグと、
    （ａ９）前記第２層間絶縁膜内に設けられ、前記第２プラグと電気的に接続された第２層配線とを有する半導体装置であって、
    前記コンタクト層間絶縁膜は、酸化シリコン膜、ＳｉＯＦ膜、あるいは、ＴＥＯＳ膜のいずれかの膜から構成されており、
    前記第１層間絶縁膜は、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜のいずれかの膜から構成されており、
    前記第２層間絶縁膜は、空孔を有するＳｉＯＣ膜、空孔を有するＨＳＱ膜、あるいは、空孔を有するＭＳＱ膜のいずれかの膜から構成されていることを特徴とする半導体装置。
  70. 請求項６９記載の半導体装置であって、
    前記第２層間絶縁膜上にＳｉＯＣ膜で構成されたダメージ保護膜と、
    前記ダメージ保護膜上に設けられ、ＳｉＮ膜、ＳｉＣＮ膜およびＳｉＣ膜から選択された銅拡散防止膜をさらに有することを特徴とする半導体装置。
  71. 請求項７０記載の半導体装置であって、
    前記銅拡散防止膜はＳｉＣＮ膜またはＳｉＮ膜から選択された第１膜と、前記第１膜上に設けられ、ＳｉＣＯ膜、酸化シリコン膜またはＴＥＯＳ膜から選択された第２膜とにより構成される第１積層膜であることを特徴とする半導体装置。
  72. 請求項６９記載の半導体装置であって、
    前記第２層間絶縁膜上に設けられ、ＳｉＯＣ膜、ＨＳＱ膜、あるいは、ＭＳＱ膜のいずれかの膜で構成される第３層間絶縁膜と、
    前記第３層間絶縁膜に埋め込まれる配線と、
    前記第３層間絶縁膜よりも上層に設けられ、酸化シリコン膜、ＳｉＯＦ膜、あるいは、ＴＥＯＳ膜のいずれかの膜で構成される第４層間絶縁膜と、
    前記第４層間絶縁膜に埋め込まれる配線とをさらに有すること特徴とする半導体装置。
  73. 請求項６９記載の半導体装置であって、
    前記コンタクト層間絶縁膜はオゾンＴＥＯＳ膜と、前記オゾンＴＥＯＳ膜上に設けられたプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成され、
    前記第１層間絶縁膜は、ＳｉＯＣ膜から形成され、前記第２層間絶縁膜は、空孔を有するＳｉＯＣ膜から形成されていることを特徴とする半導体装置。
  74. 請求項６９記載の半導体装置であって、
    前記第１層配線および前記第２層配線は、銅膜を主成分とする銅配線から構成されており、
    さらに、前記第１層配線を形成した前記第１層間絶縁膜と前記第２層間絶縁膜の間に、前記銅配線を構成する銅原子の拡散を防止する銅拡散防止膜を有し、
    前記第１層間絶縁膜と前記半導体基板の間に存在する絶縁膜は、すべて、前記コンタクト層間絶縁膜のヤング率以上のヤング率を持つことをすることを特徴とする半導体装置。
  75. 請求項７４記載の半導体装置であって、
    前記銅拡散防止膜は、炭化シリコン膜、炭窒化シリコン膜、あるいは、ＳｉＣＯ膜のいずれかを含む膜から形成されていることを特徴とする半導体装置。
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