JP2023032049A - 半導体装置 - Google Patents

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Takuya Konno
祥代 伊藤
Sachiyo Ito
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Abstract

【課題】反りを抑制することが可能な半導体装置を提供する。【解決手段】半導体装置は、第１の基板２００と、第２の基板２１０と、第１の基板と第２の基板との間に周辺回路を含む第１の領域Ｒ１と、第１の領域と第２の基板との間にメモリセルアレイを含む第２の領域Ｒ２と、第２の基板内に埋め込まれ、シリコンよりもヤング率が高いまたは酸化シリコンよりも内部応力が大きい層２２０と、を具備する。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
近年、メモリセルアレイを有する第１の半導体チップと、周辺回路を有する第２の半導体チップとを接合することにより形成可能な半導体記憶装置等の半導体装置が知られている。
米国特許出願公開第２０２０／０２８６９１３号明細書 米国特許出願公開第２０２１／００４３２３４号明細書
発明が解決しようとする課題の一つは、反りを抑制することが可能な半導体装置を提供することである。
実施形態の半導体装置は、第１の基板と、第２の基板と、第１の基板と第２の基板との間に周辺回路を含む第１の領域と、第１の領域と第２の基板との間にメモリセルアレイを含む第２の領域と、第２の基板内に埋め込まれ、シリコンよりもヤング率が高いまたは酸化シリコンよりも内部応力が大きい層と、を具備する。
半導体装置の構造例を示すＸ－Ｚ断面模式図である。 メモリピラーＭＰの構造例を説明するためのＸ－Ｚ断面模式図である。 半導体装置の他の構造例を示すＸ－Ｚ断面模式図である。 層２２０の第１の構造例を示すＸ－Ｙ平面模式図である。 層２２０の第１の構造例を示すＸ－Ｚ断面模式図である。 層２２０の第１の構造例の変形例を示すＸ－Ｚ断面模式図である。 層２２０の第２の構造例を示すＸ－Ｙ平面模式図である。 層２２０の第２の構造例を示すＸ－Ｚ断面模式図である。 層２２０の第２の構造例の変形例を示すＸ－Ｚ断面模式図である。 層２２０の第３の構造例を示すＸ－Ｙ平面模式図である。 層２２０の第３の構造例を示すＹ－Ｚ断面模式図である。 層２２０の第３の構造例の変形例を示すＹ－Ｚ断面模式図である。 層２２０の第４の構造例を示すＸ－Ｙ平面模式図である。 層２２０の第１の平面レイアウト例を示すＸ－Ｙ平面模式図である。 層２２０の第２の平面レイアウト例を示すＸ－Ｙ平面模式図である。 層２２０の第３の平面レイアウト例を示すＸ－Ｙ平面模式図である。 半導体装置の製造方法例を説明するためのＸ－Ｚ断面模式図である。 半導体装置の製造方法例を説明するためのＸ－Ｚ断面模式図である。 半導体装置の製造方法例を説明するためのＸ－Ｚ断面模式図である。 半導体装置の製造方法例を説明するためのＸ－Ｚ断面模式図である。 半導体装置の製造方法例を説明するためのＸ－Ｚ断面模式図である。 半導体装置の製造方法例を説明するためのＸ－Ｚ断面模式図である。
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
（半導体装置の構造例）
図１は、半導体装置の構造例を示すＸ－Ｚ断面模式図である。図１に示す半導体装置１は、三次元積層型半導体記憶装置である。
半導体装置１は、基板２００と、基板２００に設けられたトランジスタＴＲと、導電層２０１と、多層配線２０２と、導電層２０３と、層間絶縁膜２０４と、基板２１０と、導電層２１１と、積層体２１２と、メモリピラーＭＰと、多層配線２１３と、導電層２１４と、導電層２１５と、層間絶縁膜２１６と、層間絶縁膜２１７と、導電層２１８と、パッシベーション膜２１９と、を具備する。
基板２００は、例えばシリコン基板等の半導体基板である。
トランジスタＴＲは、Ｎチャネル型電界効果トランジスタまたはＰチャネル型電界効果トランジスタである。図１は、３つのトランジスタＴＲを図示するが、複数のトランジスタＴＲの数は、図１に示すトランジスタＴＲの数に限定されない。
複数のトランジスタＴＲは、例えば半導体記憶装置の周辺回路を形成する。周辺回路は、基板２００と基板２１０との間の領域Ｒ１に配置される。複数のトランジスタＴＲは、例えばＳｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）等の素子分離体により電気的に互いに分離されてもよい。
導電層２０１は、コンタクトプラグを含む。多層配線２０２は、導電層２０１を介して、トランジスタＴＲのゲート、ソース、ドレインのいずれかに電気的に接続される。導電層２０１および多層配線２０２は、金属材料を含む。
導電層２０３は、接続パッドを含む。導電層２０３の接続パッドは、多層配線２０２を介して、導電層２０１に電気的に接続される。導電層２０３は、金属材料を含む。
層間絶縁膜２０４は、トランジスタＴＲ、導電層２０１、および多層配線２０２を覆う。層間絶縁膜２０４の例は、酸化シリコン膜である。
基板２１０は、例えばシリコン基板等の半導体基板である。
導電層２１１は、基板２１０と積層体２１２との間に配置される。導電層２１１は、半導体記憶装置のソース線を形成する。導電層２１１は、例えば金属材料を含む。導電層２１１は、必ずしも設けられなくてもよい。
積層体２１２は、領域Ｒ１と基板２１０との間の領域Ｒ２に設けられる。積層体２１２は、複数の絶縁層と複数の導電層とを有し、複数の絶縁層のそれぞれおよび複数の導電層のそれぞれが、Ｚ軸方向に交互に積層されている。Ｚ軸方向は、例えば基板２００の厚さ方向である。
メモリピラーＭＰは、図１に示すように、積層体２１２内をＺ軸方向に貫通して延在する。図１は、７つのメモリピラーＭＰを図示するが、複数のメモリピラーＭＰの数は、図１に示すメモリピラーＭＰの数に限定されない。積層体２１２および複数のメモリピラーＭＰは、半導体記憶装置のメモリセルアレイを形成する。メモリセルアレイは、領域Ｒ１と基板２１０との間の領域Ｒ２に配置される。なお、図１では、Ｚ軸方向において、メモリピラーＭＰを含むメモリセルアレイは、トランジスタＴＲを含む周辺回路に重畳しているが、これに限定されず、メモリセルアレイは、周辺回路に重畳していなくてもよい。
図２は、メモリピラーＭＰの構造例を説明するためのＸ－Ｚ断面模式図である。図２は、絶縁層２１と、導電層２２と、メモリ層２３と、半導体層２４と、コア絶縁体２５と、を図示する。
絶縁層２１と導電層２２は、図１に示す積層体２１２を形成する。複数の導電層２２は、半導体記憶装置のワード線を形成する。絶縁層２１は、例えば酸化シリコンを含む。導電層２２は、金属材料を含む。
メモリ層２３は、ブロック絶縁膜２３ａと、電荷蓄積膜２３ｂと、トンネル絶縁膜２３ｃと、を有する。ブロック絶縁膜２３ａ、トンネル絶縁膜２３ｃは、例えば酸化シリコンを含む。電荷蓄積膜２３ｂは、例えば窒化シリコンを含む。
半導体層２４は、Ｚ軸方向に沿って積層体２１２を貫通する。半導体層２４は、導電層２１１に電気的に接続される。半導体層２４の外周はメモリ層２３で覆われる。半導体層２４は、例えば多結晶シリコンを含む。
コア絶縁体２５は、半導体層２４の内側に設けられる。コア絶縁体２５は、半導体層２４に沿って延在する。コア絶縁体２５は、例えば酸化シリコンを含む。
メモリピラーＭＰと、導電層２２との交点は、メモリトランジスタとして機能する。メモリトランジスタは、メモリセルアレイのメモリセルを形成する。
多層配線２１３は、導電層２１４に電気的に接続される。また、多層配線２１３は、半導体記憶装置のビット線を含む。ビット線は、プラグを介してメモリピラーＭＰのいずれかに接続される。多層配線２１３は、金属材料を含む。
導電層２１４は、プラグを含む。導電層２１４の複数のプラグの一つは、導電層２１８と周辺回路とを電気的に接続する。導電層２１４の複数のプラグの他の一つは、メモリトランジスタとトランジスタＴＲとを電気的に接続する。複数のプラグの数は、図１に示すプラグの数に限定されない。
導電層２１５は、接続パッドを含む。導電層２１５の接続パッドは、プラグを介して多層配線２１３に電気的に接続される。導電層２１５は、金属材料を含む。
導電層２１５の接続パッドは、導電層２０３の接続パッドに接合される。これにより、例えば積層体２１２およびメモリピラーＭＰを含むメモリセルアレイと、トランジスタＴＲを有する周辺回路と、を電気的に接続することができる。
層間絶縁膜２１６は、基板２１０におけるメモリピラーＭＰ側の表面を覆う。層間絶縁膜２１６は、導電層２１１、積層体２１２、メモリピラーＭＰ、多層配線２１３、および導電層２１４を覆うとともに、層間絶縁膜２０４との対向面が平坦化される。層間絶縁膜２１６の例は、酸化シリコン膜である。
層間絶縁膜２１７は、基板２１０におけるメモリピラーＭＰと反対側の表面を覆う。層間絶縁膜２１７の例は、酸化シリコン膜である。
導電層２１８は、ボンディングパッドを含む。ボンディングパッドの接続部は、基板２１０内をＺ軸方向に貫通する。導電層２１８は、例えばアルミニウム等の金属材料を含む。
パッシベーション膜２１９は、層間絶縁膜２１７の上に設けられる。パッシベーション膜２１９は、例えば酸化シリコン層と、窒化シリコン層と、ポリイミド層と、を順に積層することにより形成できる。
半導体装置１の構造は、図１に示す構造に限定されない。図３は、半導体装置の他の構造例を示すＸ－Ｚ断面模式図である。図３に示す半導体装置１は、図１に示す半導体装置１と比較して導電層２１１を具備しない点が異なる。メモリピラーＭＰの半導体層２４は、基板２１０に電気的に接続される。このとき、基板２１０は、半導体記憶装置のソース線として機能する。その他の部分については、図１に示す半導体装置１の説明を適宜援用できる。
従来の三次元積層型半導体記憶装置では、高積層化に伴い、反りが増大するという問題がある。これは、パッケージ不良等の不良を引き起こす原因となる。
反りを抑制するために、配線層やパッシベーション膜に所定のパターンを形成する方法が知られている。しかしながら、メモリセルアレイを有する第１の半導体チップと、周辺回路を有する第２の半導体チップとを接合して三次元積層型半導体記憶装置を製造する場合、第１の半導体チップと第２の半導体チップとの間で反りの状態が異なるため、ダイシング後のチップの反りが複雑な形状を有する。このため、上記配線層やパッシベーション膜に所定のパターンを形成するだけでは、十分な反りの抑制が困難である。
これに対し、半導体装置１は、図１および図３に示すように、基板２１０に埋め込まれた層２２０をさらに具備する。層２２０は、半導体装置１の反りを抑制するための支持層としての機能を有する。
層２２０は、シリコンよりもヤング率が高いまたは酸化シリコンよりも内部応力が大きい。層２２０は、基板２１０においてメモリピラーＭＰと反対側の表面に設けられる。よって、層２２０は、Ｚ軸方向において、メモリセルアレイに重畳する。なお、層２２０は、Ｚ軸方向において、必ずしも周辺回路に重畳しなくてもよい。
層２２０のヤング率をシリコンのヤング率よりも高くすることにより、半導体装置１の変形を抑制できる。よって、半導体装置１の反りを抑制できる。層２２０は、例えば基板２１０よりもヤング率が高いことが好ましい。
層２２０の内部応力の例は、圧縮応力、引張応力がある。層２２０の圧縮応力を酸化シリコンの圧縮応力よりも大きくすることにより、半導体装置１が下側（基板２００側）に向かって凸状に反ることを抑制できる。また、層２２０の引張応力を酸化シリコンの引張応力よりも大きくすることにより、半導体装置１が上側（基板２１０側）に向かって凸状に反ることを抑制できる。層２２０は、例えば層間絶縁膜２１７よりも内部応力が大きいことが好ましい。
層２２０の例は、シリコン窒化物層、金属酸化物層、金属窒化物層、金属層等が挙げられる。
シリコン窒化物は、成膜条件を制御することにより酸化シリコンよりも大きい引張応力または圧縮応力を付与できる。
金属酸化物層に用いられる金属酸化物の例は、酸化アルミニウム、酸化チタン、酸化ジルコニウム、酸化ハフニウム等が挙げられる。これらの金属酸化物は、シリコンよりもヤング率が高いとともに、成膜条件を制御することにより酸化シリコンよりも大きい引張応力または圧縮応力を付与できる。
金属窒化物層に用いられる金属窒化物の例は、窒化アルミニウム、窒化チタン、窒化タンタル等が挙げられる。これらの金属窒化物は、シリコンよりもヤング率が高いとともに、成膜条件を制御することにより酸化シリコンよりも大きい引張応力または圧縮応力を付与できる。
金属層に用いられる金属の例は、タングステン、チタン、アルミニウム、銅、モリブデン、タンタルの少なくとも一つが挙げられる。タングステンは、シリコンよりもヤング率が高いとともに、成膜条件を制御することにより酸化シリコンよりも大きい引張応力または圧縮応力を付与できる。チタン、アルミニウム、銅、タンタルは、酸化シリコンよりも大きい引張応力を付与できる。モリブデンは、シリコンよりもヤング率が高いとともに、酸化シリコンよりも大きい引張応力を付与できる。
層２２０の線膨張係数は、シリコンの線膨張係数と略同一であることが好ましい。層２２０と基板２１０との線膨張係数の差を小さくすることにより、例えばパッケージング等の後工程での熱処理により半導体装置１に熱が与えられる場合であっても半導体装置１の変形を抑制できる。よって、半導体装置１の反りをより抑制できる。層２２０に適用可能な上記材料の線膨張係数は、シリコンの線膨張係数との差が小さいため好適であり、シリコン窒化物、窒化アルミニウム、タングステン、タンタルは、シリコンと略同一の線膨張係数を有するため特に好ましい。
（層２２０の第１の構造例）
図４は、層２２０の第１の構造例を示すＸ－Ｙ平面模式図である。図５は、層２２０の第１の構造例を示すＸ－Ｚ断面模式図である。図６は、層２２０の第１の構造例の変形例を示すＸ－Ｚ断面模式図である。Ｘ－Ｙ平面は、基板２１０の基板面に平行である。
層２２０は、図４に示すように、基板２１０の領域２１０ａの全体に形成されてもよい。このとき、層２２０は、領域２１０ｂに形成されていない。領域２１０ａは、Ｘ－Ｙ平面に沿って、領域２１０ｂに囲まれ、メモリピラーＭＰを含むメモリセルアレイに重畳する領域である。領域２１０ｂに層２２０を形成しないことにより、反りが発生する場合であっても基板２１０から層２２０が剥がれることを抑制できる。図４において領域２１０ｂの幅Ｌ１は、特に限定されないが、例えば１００μｍ以下である。
図５に示すように、基板２１０における層２２０の下面に面する部分の厚さＬ２は、特に限定されないが、例えば１μｍ以下である。
層２２０は、図６に示すように、基板２１０をＺ軸方向に貫通してもよい。層２２０の体積を増やすことにより、半導体装置１の反りをより抑制できる。図６に示す構造は、例えば図１に示す半導体装置１のように、メモリピラーＭＰを導電層２１１に電気的に接続する場合に適用できる。
図４に示すような、領域２１０ａの全体に層２２０を有する構造は、Ｘ軸方向およびＹ軸方向の両方の方向の反りを効果的に抑制できる。このため、例えば半導体装置１がＸ軸方向およびＹ軸方向の一方の方向において上側（基板２１０側）に凸状に反るとともに、Ｘ軸方向およびＹ軸方向の他方の方向において下側（基板２００側）に凹状に反る場合に好適である。なお、図１に示す導電層２１８が基板２１０における層２２０を貫通して設けられる場合、層２２０には、層２２０に適用可能な上記材料例のうち、金属を除く非導電性の材料が用いられることが好ましい。非導電性の材料を層２２０に用いることにより、導電層２１８が含むボンディングパッドと基板２１０との間の電気的な干渉を効果的に抑制できる。
（層２２０の第２の構造例）
図７は、層２２０の第２の構造例を示すＸ－Ｙ平面模式図である。図８は、層２２０の第２の構造例を示すＸ－Ｚ断面模式図である。図９は、層２２０の第２の構造例の変形例を示すＸ－Ｚ断面模式図である。なお、第１の構造例と同じ部分については、第１の構造例の説明を適宜援用できる。
層２２０は、図７に示すように、Ｘ－Ｙ平面に沿って領域２１０ａに縞状に形成されてもよい。このとき、層２２０は、領域２１０ｂに形成されていない。領域２１０ｂに層２２０を形成しないことにより、反りが発生する場合であっても基板２１０から層２２０が剥がれることを抑制できる。縞状の層２２０は、Ｙ軸方向に延在する。図７において領域２１０ｂの幅Ｌ１は、特に限定されないが、例えば１００μｍ以下である。また、隣接する層２２０のＸ軸方向の間隔Ｄ１は、特に限定されないが、例えば０．２５μｍ以上３μｍ以下である。さらに、層２２０のＸ軸方向の幅Ｄ２は、特に限定されないが、例えば０．２５μｍ以上３μｍ以下である。
図８に示すように、基板２１０における層２２０の下面に面する部分の厚さＬ２は、特に限定されないが、例えば１μｍ以下である。また、層２２０のＸ軸方向の幅に対するＺ軸方向の厚さの比（アスペクト比）は、特に限定されないが、例えば３以下である。
層２２０は、図９に示すように、基板２１０をＺ軸方向に貫通してもよい。層２２０の体積を増やすことにより、基板２１０の反りをより抑制できる。図９に示す構造は、例えば図１に示す半導体装置１のように、メモリピラーＭＰを導電層２１１に電気的に接続する場合に適用できる。
図７に示すような、Ｙ軸方向に延在する縞状の層２２０を有する構造は、Ｙ軸方向における反りを効果的に抑制できる。このため、例えば半導体装置１がＹ軸方向において上側（基板２１０側）に凸状に反る、またはＹ軸方向において下側（基板２００側）に凸状に反る場合に好適である。
（層２２０の第３の構造例）
図１０は、層２２０の第３の構造例を示すＸ－Ｙ平面模式図である。図１１は、層２２０の第３の構造例を示すＹ－Ｚ断面模式図である。図１２は、層２２０の第３の構造例の変形例を示すＹ－Ｚ断面模式図である。なお、第１の構造例と同じ部分については、第１の構造例の説明を適宜援用できる。
層２２０は、図１０に示すように、領域２１０ａに縞状に形成されてもよい。このとき、層２２０は、領域２１０ｂに形成されていない。縞状の層２２０は、Ｘ軸方向に延在する。図１０において、領域２１０ｂの幅Ｌ１は、特に限定されないが、例えば１００μｍ以下である。また、隣接する層２２０のＹ軸方向の間隔Ｄ３は、特に限定されないが、例えば０．２５μｍ以上３μｍ以下である。さらに、層２２０のＹ軸方向の幅Ｄ４は、特に限定されないが、例えば０．２５μｍ以上３μｍ以下である。
図１１に示すように、基板２１０における層２２０の下面に面する部分の厚さＬ２は、特に限定されないが、例えば１μｍ以下である。また、層２２０のＹ軸方向の幅に対するＺ軸方向の厚さの比（アスペクト比）は、特に限定されないが、例えば３以下である。
層２２０は、図１２に示すように、基板２１０をＺ軸方向に貫通してもよい。層２２０の体積を増やすことにより、基板２１０の反りをより抑制できる。図１２に示す構造は、例えば図１に示す半導体装置１のように、メモリピラーＭＰを導電層２１１に電気的に接続する場合に適用できる。
図１０に示すような、Ｘ軸方向に延在する縞状の層２２０を有する構造は、Ｘ軸方向における反りを効果的に抑制できる。このため、例えば半導体装置１がＸ軸方向において上側（基板２１０側）に凸状に反る、またはＸ軸方向において下側（基板２００側）に凸状に反る場合に好適である。
（層２２０の第４の構造例）
図１３は、層２２０の第４の構造例を示すＸ－Ｙ平面模式図である。なお、層２２０のＸ－Ｚ断面は、図８または図９と同じであるため、図示を省略する。さらに、層２２０のＹ－Ｚ断面は、図１１または図１２と同じであるため、図示を省略する。なお、第１の構造例ないし第３の構造例と同じ部分については、第１の構造例ないし第３の構造例の説明を適宜援用できる。
層２２０は、図１３に示すように、領域２１０ａにドット状に形成されてもよい。このとき、層２２０は、領域２１０ｂに形成されていない。図１３において領域２１０ｂの幅Ｌ１は、特に限定されないが、例えば１００μｍ以下である。また、隣接する層２２０のＸ軸方向の間隔Ｄ１は、特に限定されないが、例えば０．２５μｍ以上３μｍ以下である。さらに、層２２０のＸ軸方向の幅Ｄ２は、特に限定されないが、例えば０．２５μｍ以上３μｍ以下である。また、隣接する層２２０のＹ軸方向の間隔Ｄ３は、特に限定されないが、例えば０．２５μｍ以上３μｍ以下である。さらに、層２２０のＹ軸方向の幅Ｄ４は、特に限定されないが、例えば０．２５μｍ以上３μｍ以下である。
基板２１０における層２２０の下面に面する部分の厚さＬ２は、特に限定されないが、例えば１μｍ以下である。また、層２２０のＸ軸方向の幅に対するＺ軸方向の厚さの比（アスペクト比）は、特に限定されないが、例えば３以下である。さらに、層２２０のＹ軸方向の幅に対するＺ軸方向の厚さの比（アスペクト比）は、特に限定されないが、例えば３以下である。
層２２０は、基板２１０をＺ軸方向に貫通してもよい。層２２０の体積を増やすことにより、基板２１０の反りをより抑制できる。上記構造は、例えば図１に示す半導体装置１のように、メモリピラーＭＰを導電層２１１に電気的に接続する場合に適用できる。
図１３に示すような、領域２１０ａにドット状の層２２０を有する構造は、Ｘ軸方向およびＹ軸方向の両方の方向の反りを効果的に抑制できる。このため、例えば半導体装置１がＸ軸方向およびＹ軸方向の一方の方向において上側（基板２１０側）に凸状に反るとともに、Ｘ軸方向およびＹ軸方向の他方の方向において下側（基板２００側）に凹状に反る場合に好適である。また、ドット状に層２２０を形成することにより、基板２１０の機械的強度の低下を抑制できる。
（層２２０の第１の平面レイアウト例）
図１４は、層２２０の第１の平面レイアウト例を示すＸ－Ｙ平面模式図である。層２２０は、図１４に示すように、基板２１０において、複数の領域２１０ａ、領域２１０ｃ、領域２１０ｄ、領域２１０ｅに形成されてもよい。このとき、層２２０は、基板２１０において、領域２１０ｂに形成されない。領域２１０ａにおける層２２０の形状は、例えば層２２０の第１ないし第４の構造例のいずれかを適用できる。
領域２１０ａのそれぞれは、Ｚ軸方向において、対応するメモリセルアレイに重畳する。よって、各領域２１０ａは、メモリコアを構成するプレーンに対応する。領域２１０ａの数は、図１４に示す領域２１０ａの数に限定されない。
領域２１０ｃは、Ｚ軸方向において、周辺回路に重畳する。図１に示す導電層２１８は、例えば領域２１０ｃを介して導電層２１１に電気的に接続されてもよい。
領域２１０ｄは、Ｘ－Ｙ平面において、領域２１０ｃを囲むように設けられる。
領域２１０ｅは、Ｘ－Ｙ平面において、領域２１０ａ、領域２１０ｂ、領域２１０ｃ、および領域２１０ｄを囲むように設けられる。
図１４に示すように、複数の領域２１０ａ、領域２１０ｃ、領域２１０ｄ、および領域２１０ｅのそれぞれに層２２０を形成することにより、反りの抑制効果を高めることができる。
（層２２０の第２の平面レイアウト例）
図１５は、層２２０の第２の平面レイアウト例を示すＸ－Ｙ平面模式図である。第２の平面レイアウト例は、第１の平面レイアウト例と比較して領域２１０ｅを囲む領域２１０ｆにおいて層２２０が形成されない点が異なる。その他の部分は、第１の平面レイアウト例の説明を適宜援用できる。
領域２１０ｆは、例えば半導体装置１を構成するチップの周縁部である。図１５に示すように、領域２１０ｆに層２２０を形成しないことにより、反りが発生する場合であっても、基板２１０から層２２０が剥がれることを抑制できる。
（層２２０の第３の平面レイアウト例）
図１６は、層２２０の第３の平面レイアウト例を示すＸ－Ｙ平面模式図である。層２２０は、図１６に示すように、領域２１０ａ、領域２１０ｃ、領域２１０ｅに形成されてもよい。このとき、層２２０は、領域２１０ａ、領域２１０ｄに形成されない。Ｘ－Ｙ平面において、領域２１０ａと領域２１０ｃは、互いに異なる層２２０の平面形状を有していてもよい。領域２１０ｃにおける層２２０の形状は、例えば層２２０の第１ないし第４の構造例のいずれかを適用できる。第１の平面レイアウト例と同じ部分について第１の平面レイアウト例の説明を適宜援用できる。
図１６に示すように、領域２１０ａと領域２１０ｃとの間で異なる平面形状を有する層２２０を形成することにより、領域毎に反りの状態が異なる場合であっても、各状態に好適な形状を選択できるため、反りの抑制効果を高めることができる。
第１の平面レイアウト例ないし第３の平面レイアウト例は、適宜組み合わせることができる。
（半導体装置の製造方法例）
図１７ないし図２２は、半導体装置の製造方法例を説明するためのＸ－Ｚ断面模式図である。以下では、一例として、図１に示す半導体装置１の製造方法例について説明する。
まず、図１７に示すように、ウェハＷ１と、ウェハＷ２と、をそれぞれ準備する。
ウェハＷ１は、基板２００にトランジスタＴＲを形成し、その後、基板２００上に導電層２０１、多層配線２０２、導電層２０３、および層間絶縁膜２０４を形成することにより、準備できる。
ウェハＷ２は、基板２１０上に、導電層２１１、積層体２１２、メモリピラーＭＰ、多層配線２１３、導電層２１４、導電層２１５、および層間絶縁膜２１６を形成することにより、準備できる。
次に、図１８に示すように、ウェハＷ２の向きを反転させ、ウェハＷ１とウェハＷ２とを貼り合わせる。本明細書において、貼合せとは熱処理前にウェハＷ１とウェハＷ２とを密着させることを表す。
その後、ウェハＷ１とウェハＷ２とを接合する。本明細書において接合とは、ウェハＷ１とウェハＷ２とを強固に固定することを表す。ウェハＷ１およびウェハＷ２は、例えば熱処理により接合される。導電層２０３および導電層２１５は、例えば金属間の元素拡散、ファンデルワールス力、体積膨張や溶融による再結晶化等により直接接合される。さらに、層間絶縁膜２０４と層間絶縁膜２１６との間の元素拡散、ファンデルワールス力、脱水縮合やポリマー化等の化学反応による直接接合や、金属と絶縁層間の接合により、ウェハＷ１とウェハＷ２とを接合することができる。これらの接合をハイブリッドボンディングともいう。なお、図１８は、ウェハＷ１とウェハＷ２との界面（貼合せ面）Ｘを示すが、熱処理後において界面Ｘを明確に観察できない場合がある。
次に、図１９に示すように、基板２１０を部分的に除去することにより基板２１０を薄く加工する。基板２１０は、例えばウェットエッチングにより部分的に除去できる。基板２１０のウェル領域が残存するように基板２１０を薄く加工することが好ましい。
次に、図２０に示すように、層２２０を形成する。層２２０は、基板２１０を部分的に除去して凹部を形成し、その後凹部を埋めるように層２２０に適用可能な材料層を形成することにより、形成される。基板２１０は、例えば反応性イオンエッチング（ＲＩＥ）を用いて部分的に除去可能である。層２２０は、例えば使用する材料に応じて化学気相成長法（ＣＶＤ）またはスパッタリングを用いて形成できる。層２２０の平面形状は、例えば凹部を形成する際のマスクパターンの形状により制御できる。
次に、図２１に示すように、層間絶縁膜２１７、導電層２１８を順に形成する。層間絶縁膜２１７は、基板２１０を部分的に除去して開口を形成することにより導電層２１４のプラグを部分的に露出させた後に形成される。層間絶縁膜２１７は、例えばＣＶＤを用いて形成できる。基板２１０は、例えばＲＩＥを用いて部分的に除去可能である。導電層２１８は、層間絶縁膜２１７を部分的に除去して導電層２１４のプラグを露出させた後に形成される。導電層２１８は、例えばスパッタリングを用いて形成できる。
次に、図２２に示すように、パッシベーション膜２１９を形成する。パッシベーション膜２１９は、例えばＣＶＤまたはスパッタリングを用いて形成できる。導電層２１８の少なくとも一部は、パッシベーション膜２１９を部分的に除去することにより露出される。
その後、ウェハＷ１およびウェハＷ２を、ダイシングにより複数のチップに切断する。以上の工程により半導体装置１を製造できる。以上が半導体装置１の製造方法例の説明である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、２１…絶縁層、２２…導電層、２３、メモリ層、２３ａ…ブロック絶縁膜、２３ｂ…電荷蓄積膜、２３ｃ…トンネル絶縁膜、２４…半導体層、２５…コア絶縁体、２００…基板、２０１…導電層、２０２…多層配線、２０３…導電層、２０４…層間絶縁膜、２１０…基板、２１０ａ…領域、２１０ｂ…領域、２１０ｃ…領域、２１０ｄ…領域、２１０ｅ…領域、２１０ｆ…領域、２１１…導電層、２１２…積層体、２１３…多層配線、２１４…導電層、２１５…導電層、２１６…層間絶縁膜、２１７…層間絶縁膜、２１８…導電層、２１９…パッシベーション膜、２２０…層。

Claims (5)

  1. 第１の基板と、
    第２の基板と、
    前記第１の基板と前記第２の基板との間に周辺回路を含む第１の領域と、
    前記第１の領域と前記第２の基板との間にメモリセルアレイを含む第２の領域と、
    前記第２の基板内に埋め込まれ、シリコンよりもヤング率が高いまたは酸化シリコンよりも内部応力が大きい層と、
    を具備する、半導体装置。
  2. 前記層は、前記メモリセルアレイに重畳し、
    前記第２の基板は、前記第２の基板の基板面に沿って前記層を囲む、請求項１に記載の半導体装置。
  3. 前記層は、前記第２の基板の基板面に沿って縞状またはドット状に設けられる、請求項１に記載の半導体装置。
  4. 前記層は、シリコン窒化物、金属酸化物、金属窒化物、または金属を含む、請求項１に記載の半導体装置。
  5. 第１の基板と、
    第２の基板と、
    前記第１の基板と前記第２の基板との間に周辺回路を含む第１の領域と、
    前記第１の領域と前記第２の基板との間にメモリセルアレイを含む第２の領域と、
    前記第２の基板内に埋め込まれ、前記メモリセルアレイに重畳し、シリコンよりもヤング率が高いまたは酸化シリコンよりも内部応力が大きい第１の層と、
    前記第２の基板内に埋め込まれ、前記周辺回路に重畳し、シリコンよりもヤング率が高いまたは酸化シリコンよりも内部応力が大きい第２の層と、
    を具備し、
    前記第２の層の平面形状は、前記第１の層の平面形状と異なる、半導体装置。
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