TW202310198A - 半導體裝置 - Google Patents
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Abstract
本發明之實施形態提供一種可抑制翹曲之半導體裝置。
實施形態之半導體裝置具備:第1基板;第2基板;第1區域,其於第1基板與第2基板之間包含周邊電路;第2區域,其於第1區域與第2基板之間包含記憶胞陣列;及層,其埋入於與記憶胞陣列重疊之區域中之第2基板內,且楊氏模量較矽高或內部應力較氧化矽大。
Description
本發明之實施形態係關於一種半導體裝置。
近年,已知有一種可藉由接合具有記憶胞陣列之第1半導體晶片、與具有周邊電路之第2半導體晶片而形成之半導體記憶裝置等半導體裝置。
實施形態提供一種可抑制翹曲之半導體裝置。
實施形態之半導體裝置具備:第1基板;第2基板;第1區域,其於第1基板與第2基板之間包含周邊電路;第2區域,其於第1區域與第2基板之間包含記憶胞陣列;及層,其埋入於與記憶胞陣列重疊之區域中之第2基板內,且楊氏模量較矽高或內部應力較氧化矽大。
以下,對實施形態,參考圖式進行說明。圖式所記載之各構成要件之厚度與平面尺寸之關係、各構成要件之厚度之比例等有時與實物不同。又,於實施形態中,對實質上相同之構成要件標注相同之符號,並適當省略說明。
(半導體裝置之構造例)
圖1係顯示半導體裝置之構造例之X-Z剖面模式圖。圖1所示之半導體裝置1為三維積層型半導體記憶裝置。
半導體裝置1具備基板200、設置於基板200之電晶體TR、導電層201、多層配線202、導電層203、層間絕緣膜204、基板210、導電層211、積層體212、記憶體柱MP、多層配線213、導電層214、導電層215、層間絕緣膜216、層間絕緣膜217、導電層218、及鈍化膜219。
基板200例如為矽基板等半導體基板。
電晶體TR為N通道型場效應電晶體或P通道型場效應電晶體。圖1圖示3個電晶體TR,但複數個電晶體TR之數量不限定於圖1所示之電晶體TR之數量。
複數個電晶體TR例如形成半導體記憶裝置之周邊電路。周邊電路配置於基板200與基板210之間之區域R1。複數個電晶體TR例如可藉由淺溝槽隔離(STI:Shallow Trench Isolation)等元件分離體互相電性分離。
導電層201包含接觸插塞。多層配線202經由導電層201,電性連接於電晶體TR之閘極、源極、汲極中之任一者。導電層201及多層配線202包含金屬材料。
導電層203包含連接墊。導電層203之連接墊經由多層配線202,電性連接於導電層201。導電層203包含金屬材料。
層間絕緣膜204覆蓋電晶體TR、導電層201、及多層配線202。層間絕緣膜204之例為氧化矽膜。
基板210例如為矽基板等半導體基板。
導電層211配置於基板210與積層體212之間。導電層211形成半導體記憶裝置之源極線。導電層211例如包含金屬材料。導電層211亦可無須設置。
積層體212設置於區域R1與基板210之間之區域R2。積層體212具有複數個絕緣層與複數個導電層,且複數個絕緣層各者及複數個導電層各者於Z軸方向交替積層。Z軸方向例如為基板200之厚度方向。
記憶體柱MP如圖1所示,於Z軸方向貫通延伸於積層體212內。圖1圖示7個記憶體柱MP,但複數個記憶體柱MP之數量不限定於圖1所示之記憶體柱MP之數量。積層體212及複數個記憶體柱MP形成半導體記憶裝置之記憶胞陣列。記憶胞陣列配置於區域R1與基板210之間之區域R2。另外,於圖1中,於Z軸方向上,包含記憶體柱MP之記憶胞陣列重疊於包含電晶體TR之周邊電路,但不限定於此,記憶胞陣列亦可不重疊於周邊電路。
圖2係用以說明記憶體柱MP之構造例之X-Z剖面模式圖。圖2圖示絕緣層21、導電層22、記憶體層23、半導體層24、及核心絕緣體25。
絕緣層21與導電層22形成圖1所示之積層體212。複數個導電層22形成半導體記憶裝置之字元線。絕緣層21例如包含氧化矽。導電層22包含金屬材料。
記憶體層23具有區塊絕緣膜23a、電荷累積膜23b、及隧道絕緣膜23c。區塊絕緣膜23a、隧道絕緣膜23c例如包含氧化矽。電荷累積膜23b例如包含氮化矽。
半導體層24沿Z軸方向貫通積層體212。半導體層24電性連接於導電層211。半導體層24之外周由記憶體層23覆蓋。半導體層24例如包含多晶矽。
核心絕緣體25設置於半導體層24之內側。核心絕緣體25沿半導體層24延伸。核心絕緣體25例如包含氧化矽。
記憶體柱MP、與導電層22之交點作為記憶體電晶體發揮功能。記憶體電晶體形成記憶胞陣列之記憶胞。
多層配線213電性連接於導電層214。又,多層配線213包含半導體記憶裝置之位元線。位元線經由插塞連接於記憶體柱MP之任一者。多層配線213包含金屬材料。
導電層214包含插塞。導電層214之複數個插塞中之一者電性連接導電層218與周邊電路。導電層214之複數個插塞中之另一者電性連接記憶體電晶體與電晶體TR。複數個插塞之數量不限定於圖1所示之插塞之數量。
導電層215包含連接墊。導電層215之連接墊經由插塞電性連接於多層配線213。導電層215包含金屬材料。
導電層215之連接墊接合於導電層203之連接墊。藉此,例如,可電性連接包含積層體212及記憶體柱MP之記憶胞陣列、與具有電晶體TR之周邊電路。
層間絕緣膜216覆蓋基板210中之記憶體柱MP側之表面。層間絕緣膜216覆蓋導電層211、積層體212、記憶體柱MP、多層配線213、及導電層214,且使與層間絕緣膜204之對向面平坦化。層間絕緣膜216之例為氧化矽膜。
層間絕緣膜217覆蓋基板210中與記憶體柱MP相反側之表面。層間絕緣膜217之例為氧化矽膜。
導電層218包含接合墊。接合墊之連接部於Z軸方向貫通基板210內。導電層218例如包含鋁等金屬材料。
鈍化膜219設置於層間絕緣膜217上。鈍化膜219例如可藉由依序積層氧化矽層、氮化矽層、聚醯亞胺層而形成。
半導體裝置1之構造不限定於圖1所示之構造。圖3係顯示半導體裝置之其他構造例之X-Z剖面模式圖。圖3所示之半導體裝置1與圖1所示之半導體裝置1相比不同點在於不具備導電層211。記憶體柱MP之半導體層24電性連接於基板210。此時,基板210作為半導體記憶裝置之源極線發揮功能。關於其他部分,可適當援用圖1所示之半導體裝置1之說明。
於先前之三維積層型半導體記憶裝置中,有隨著高積層化,而翹曲增大之問題。這是引起封裝不良等不良之原因。
已知有為抑制翹曲,於配線層或鈍化膜形成特定圖案之方法。然而,於接合具有記憶胞陣列之第1半導體晶片、與具有周邊電路之第2半導體晶片製造三維積層型半導體記憶裝置之情形時,由於在第1半導體晶片與第2半導體晶片之間翹曲之狀態不同,故切割後之晶片之翹曲具有複雜之形狀。因此,僅於上述配線層或鈍化膜形成特定圖案,難以充分抑制翹曲。
對此,半導體裝置1如圖1及圖3所示,進而具備埋入於基板210之層220。層220具有作為用以抑制半導體裝置1翹曲之支持層之功能。
層220之楊氏模量較矽高或內部應力較氧化矽大。層220於基板210中設置於與記憶體柱MP相反側之表面。因此,層220於Z軸方向上,重疊於記憶胞陣列。另,層220亦可不必於Z軸方向上,重疊於周邊電路。
藉由將層220之楊氏模量設得較矽之楊氏模量高,可抑制半導體裝置1之變形。因此,可抑制半導體裝置1翹曲。層220較佳為例如楊氏模量較基板210高。
層220之內部應力之例有壓縮應力、與拉伸應力。藉由將層220之壓縮應力設得較氧化矽之壓縮應力大,可抑制半導體裝置1朝下側(基板200側)凸狀翹曲。又,藉由將層220之拉伸應力設得較氧化矽之拉伸應力大,可抑制半導體裝置1朝上側(基板210側)凸狀翹曲。層220較佳為例如內部應力較層間絕緣膜217大。
層220之例列舉氮化矽層、金屬氧化物層、金屬氮化物層、金屬層等。
氮化矽可藉由控制成膜條件賦予較氧化矽大之拉伸應力或壓縮應力。
金屬氧化物層所使用之金屬氧化物之例列舉氧化鋁、氧化鈦、氧化鋯、氧化鉿等。該等金屬氧化物之楊氏模量較矽高,且可藉由控制成膜條件賦予較氧化矽大之拉伸應力或壓縮應力。
金屬氮化物層所使用之金屬氧化物之例列舉氮化鋁、氮化鈦、氮化鉭等。該等金屬氮化物之楊氏模量較矽高,且可藉由控制成膜條件賦予較氧化矽大之拉伸應力或壓縮應力。
金屬層所使用之金屬之例列舉鎢、鈦、鋁、銅、鉬、鉭中之至少一者。鎢之楊氏模量較矽高,且可藉由控制成膜條件賦予較氧化矽大之拉伸應力或壓縮應力。鈦、鋁、銅、鉭可賦予較氧化矽大之拉伸應力。鉬之楊氏模量較矽高,且可賦予較氧化矽大之拉伸應力。
較佳為層220之線膨脹係數與矽之線膨脹係數大致相同。藉由減小層220與基板210之線膨脹係數之差,例如即使於藉由封裝等後續步驟中之熱處理對半導體裝置1賦予熱之情形時,亦可抑制半導體裝置1之變形。因此,可進一步抑制半導體裝置1翹曲。可應用於層220之上述材料之線膨脹係數由於與矽之線膨脹係數之差較小故而較佳,且氮化矽、氮化鋁、鎢、鉭由於具有與矽大致相同之線膨脹係數故尤其較佳。
(層220之第1構造例)
圖4係顯示層220之第1構造例之X-Y平面模式圖。圖5係顯示層220之第1構造例之X-Z剖面模式圖。圖6係顯示層220之第1構造例之變化例之X-Z剖面模式圖。X-Y平面平行於基板210之基板面。
層220如圖4所示,可形成於基板210之區域210a之整體。此時,層220未形成於區域210b。區域210a為沿X-Y平面,由區域210b包圍,並重疊於包含記憶體柱MP之記憶胞陣列之區域。藉由不於區域210b形成層220,即使於産生翹曲之情形時亦可抑制層220自基板210剝離。於圖4中,區域210b之寬度L1無特別限定,例如為100 μm以下。
如圖5所示,基板210中面向層220之下表面之部分之厚度L2無特別限定,例如為1 μm以下。
層220如圖6所示,可於Z軸方向貫通基板210。藉由增加層220之體積,可進一步抑制半導體裝置1翹曲。圖6所示之構造例如圖1所示之半導體裝置1般,可應用於將記憶體柱MP電性連接於導電層211之情形。
如圖4所示般之於區域210a之整體具有層220之構造可有效地抑制X軸方向及Y軸方向之兩者之方向之翹曲。因此,例如適合半導體裝置1於X軸方向及Y軸方向之一方向上朝上側(基板210側)凸狀翹曲,且於X軸方向及Y軸方向之另一方向上朝下側(基板200側)凹狀翹曲之情形。另,於圖1所示之導電層218貫通基板210中之層220而設置之情形時,較佳為於層220,使用可應用於層220之上述材料例中除金屬外之非導電性材料。藉由將非導電性材料用於層220,可有效地抑制導電層218包含之接合墊與基板210之間之電性干涉。
(層220之第2構造例)
圖7係顯示層220之第2構造例之X-Y平面模式圖。圖8係顯示層220之第2構造例之X-Z剖面模式圖。圖9係顯示層220之第2構造例之變化例之X-Z剖面模式圖。另,關於與第1構造例相同之部分,可適當援用第1構造例之說明。
層220如圖7所示,可沿X-Y平面條紋狀形成於區域210a。此時,層220未形成於區域210b。藉由不於區域210b形成層220,即使於産生翹曲之情形時亦可抑制層220自基板210剝離。條紋狀之層220於Y軸方向延伸。於圖7中,區域210b之寬度L1無特別限定,例如為100 μm以下。另,相鄰之層220之X軸方向之間隔D1無特別限定,例如為0.25 μm以上且3 μm以下。再者,層220之X軸方向之寬度D2無特別限定,例如為0.25 μm以上且3 μm以下。
如圖8所示,基板210中面向層220之下表面之部分之厚度L2無特別限定,例如為1 μm以下。又,層220之Z軸方向之厚度相對於X軸方向之寬度之比(縱橫比)無特別限定,例如為3以下。
層220如圖9所示,亦可於Z軸方向貫通基板210。藉由增加層220之體積,可進一步抑制基板210翹曲。圖9所示之構造例如圖1所示之半導體裝置1般,可應用於將記憶體柱MP電性連接於導電層211之情形。
如圖7所示般之具有於Y軸方向延伸之條紋狀之層220之構造可有效地抑制Y軸方向上之翹曲。因此,例如適合半導體裝置1於Y軸方向上朝上側(基板210側)凸狀翹曲,或於Y軸方向上朝下側(基板200側)凸狀翹曲之情形。
(層220之第3構造例)
圖10係顯示層220之第3構造例之X-Y平面模式圖。圖11係顯示層220之第3構造例之Y-Z剖面模式圖。圖12係顯示層220之第3構造例之變化例之Y-Z剖面模式圖。另,關於與第1構造例相同之部分,可適當援用第1構造例之說明。
層220如圖10所示,可條紋狀形成於區域210a。此時,層220未形成於區域210b。條紋狀之層220於X軸方向延伸。於圖10中,區域210b之寬度L1無特別限定,例如為100 μm以下。又,相鄰之層220之Y軸方向之間隔D3無特別限定,例如為0.25 μm以上且3 μm以下。再者,層220之Y軸方向之寬度D4無特別限定,例如為0.25 μm以上且3 μm以下。
如圖11所示,基板210中面向層220之下表面之部分之厚度L2無特別限定,例如為1 μm以下。又,層220之Z軸方向之厚度相對於Y軸方向之寬度之比(縱橫比)無特別限定,例如為3以下。
層220如圖12所示,亦可於Z軸方向貫通基板210。藉由增加層220之體積,可進一步抑制基板210翹曲。圖12所示之構造例如圖1所示之半導體裝置1般,可應用於將記憶體柱MP電性連接於導電層211之情形。
如圖10所示般之具有於X軸方向延伸之條紋狀之層220之構造可有效地抑制X軸方向上之翹曲。因此,例如適合半導體裝置1於X軸方向上朝上側(基板210側)凸狀翹曲,或於X軸方向上朝下側(基板200側)凸狀翹曲之情形。
(層220之第4構造例)
圖13係顯示層220之第4構造例之X-Y平面模式圖。另,由於層220之X-Z剖面與圖8或圖9相同,故省略圖示。再者,由於層220之Y-Z剖面與圖11或圖12相同,故省略圖示。另,關於與第1構造例至第3構造例相同之部分,可適當援用第1構造例至第3構造例之說明。
層220如圖13所示,亦可點狀形成於區域210a。此時,層220未形成於區域210b。於圖13中,區域210b之寬度L1無特別限定,例如為100 μm以下。又,相鄰之層220之X軸方向之間隔D1無特別限定,例如為0.25 μm以上且3 μm以下。再者,層220之X軸方向之寬度D2無特別限定,例如為0.25 μm以上且3 μm以下。又,相鄰之層220之Y軸方向之間隔D3無特別限定,例如為0.25 μm以上且3 μm以下。再者,層220之Y軸方向之寬度D4無特別限定,例如為0.25 μm以上且3 μm以下。
基板210中面向層220之下表面之部分之厚度L2無特別限定,例如為1 μm以下。又,層220之Z軸方向之厚度相對於X軸方向之寬度之比(縱橫比)無特別限定,例如為3以下。再者,層220之Z軸方向之厚度相對於Y軸方向之寬度之比(縱橫比)無特別限定,例如為3以下。
層220亦可於Z軸方向貫通基板210。藉由增加層220之體積,可進一步抑制基板210翹曲。上述構造例如圖1所示之半導體裝置1般,可應用於將記憶體柱MP電性連接於導電層211之情形。
如圖13所示般之於區域210a具有點狀之層220之構造可有效地抑制X軸方向及Y軸方向之兩者之方向之翹曲。因此,例如適合半導體裝置1於X軸方向及Y軸方向之一方向上朝上側(基板210側)凸狀翹曲,且於X軸方向及Y軸方向之另一方向上朝下側(基板200側)凹狀翹曲之情形。又,藉由點狀形成層220,可抑制基板210之機械性強度降低。
(層220之第1平面佈局例)
圖14係顯示層220之第1平面佈局例之X-Y平面模式圖。層220如圖14所示,可於基板210中,形成於複數個區域210a、區域210c、區域210d、區域210e。此時,層220於基板210中,不形成於區域210b。區域210a中之層220之形狀例如可應用層220之第1至第4構造例中之任一者。
區域210a之各者於Z軸方向上,重疊於所對應之記憶胞陣列。因此,各區域210a與構成記憶體核心之平面對應。區域210a之數量不限定於圖14所示之區域210a之數量。
區域210c於Z軸方向上,重疊於周邊電路。圖1所示之導電層218例如可經由區域210c電性連接於導電層211。
區域210d設置為於X-Y平面中,包圍區域210c。
區域210e設置為於X-Y平面中,包圍區域210a、區域210b、區域210c、及區域210d。
如圖14所示,藉由於複數個區域210a、區域210c、區域210d、及區域210e之各者形成層220,而可提高抑制翹曲之效果。
(層220之第2平面佈局例)
圖15係顯示層220之第2平面佈局例之X-Y平面模式圖。第2平面佈局例與第1平面佈局例相比不同點在於在包圍區域210e之區域210f中不形成層220。其他部分可適當援用第1平面佈局例之說明。
區域210f例如為構成半導體裝置1之晶片之周緣部。如圖15所示,藉由不於區域210f形成層220,即使於産生翹曲之情形時,亦可抑制層220自基板210剝離。
(層220之第3平面佈局例)
圖16係顯示層220之第3平面佈局例之X-Y平面模式圖。層220如圖16所示,可形成於區域210a、區域210c、區域210e。此時,層220不形成於區域210a、區域210d。於X-Y平面中,區域210a與區域210c可具有互不相同之層220之平面形狀。區域210c中之層220之形狀例如可應用層220之第1至第4構造例中之任一者。關於與第1平面佈局例相同之部分,可適當援用第1平面佈局例之說明。
如圖16所示,由於藉由於區域210a與區域210c之間形成具有不同之平面形狀之層220,即使於每個區域中翹曲之狀態不同之情形時,亦可選擇適合各狀態之形狀,故可提高抑制翹曲之效果。
可將第1平面佈局例至第3平面佈局例適當組合。
(半導體裝置之製造方法例)
圖17至圖22係用以說明半導體裝置之製造方法例之X-Z剖面模式圖。以下,作為一例,對圖1所示之半導體裝置1之製造方法例進行說明。
首先,如圖17所示,分別準備晶圓W1、與晶圓W2。
晶圓W1可藉由於基板200形成電晶體TR,其後,於基板200上形成導電層201、多層配線202、導電層203、及層間絕緣膜204而準備。
晶圓W2可藉由於基板210上,形成導電層211、積層體212、記憶體柱MP、多層配線213、導電層214、導電層215、及層間絕緣膜216而準備。
接著,如圖18所示,使晶圓W2之朝向反轉,而使晶圓W1與晶圓W2貼合。於本說明書中,所謂貼合表示於熱處理前使晶圓W1與晶圓W2密接。
其後,接合晶圓W1與晶圓W2。於本說明書中,所謂接合表示牢固地固定晶圓W1與晶圓W2。晶圓W1及晶圓W2例如藉由熱處理接合。導電層203及導電層215例如藉由由金屬間之元素擴散、凡德瓦力、體積膨脹或熔融引起之再結晶化等而直接接合。再者,藉由由層間絕緣膜204與層間絕緣膜216之間之元素擴散、凡德瓦力、脫水縮合或聚合物化等化學反應引起之直接接合、或金屬與絕緣層間之接合,而可接合晶圓W1與晶圓W2。將該等接合亦稱為混合式接合。另,圖18顯示晶圓W1與晶圓W2之界面(貼合面)X,但有於熱處理後無法明確地觀察界面X之情形。
接著,如圖19所示,藉由部分去除基板210,而將基板210加工得較薄。基板210例如可藉由濕蝕刻部分去除。較佳以殘存基板210之井區域之方式將基板210加工得較薄。
接著,如圖20所示,形成層220。層220藉由部分去除基板210形成凹部,其後以填埋凹部之方式形成可應用於層220之材料層,而形成。基板210例如可使用反應性離子蝕刻(RIE:Reactive Ion Etching)進行部分去除。層220例如可根據所使用之材料使用化學氣相沈積法(CVD:Chemical Vapor Deposition)或濺鍍法形成。層220之平面形狀例如可藉由形成凹部時之掩模圖案之形狀進行控制。
接著,如圖21所示,依序形成層間絕緣膜217、導電層218。層間絕緣膜217藉由部分去除基板210形成開口而於使導電層214之插塞部分露出之後形成。層間絕緣膜217例如可使用CVD形成。基板210例如可使用RIE部分去除。導電層218於部分去除層間絕緣膜217且使導電層214之插塞露出之後形成。導電層218例如可使用濺鍍法形成。
接著,如圖22所示,形成鈍化膜219。鈍化膜219例如可使用CVD或濺鍍法形成。導電層218之至少一部分藉由部分去除鈍化膜219而露出。
其後,藉由切割將晶圓W1及晶圓W2切斷為複數個晶片。可藉由以上步驟製造半導體裝置1。以上為半導體裝置1之製造方法例之說明。
雖已說明本發明之若干個實施形態,但該等實施形態係作為例而提示者,並未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施,於不脫離發明之主旨之範圍內,可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨內,且包含於申請專利範圍所記載之發明與其均等之範圍內。
[相關申請案]
本申請案享受以日本專利申請案2021-137923號(申請日:2021年8月26日)為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之所有內容。
1:半導體裝置
21:絕緣層
22:導電層
23:記憶體層
23a:區塊絕緣膜
23b:電荷累積膜
23c:隧道絕緣膜
24:半導體層
25:核心絕緣體
200:基板
201:導電層
202:多層配線
203:導電層
204:層間絕緣膜
210:基板
210a:區域
210b:區域
210c:區域
210d:區域
210e:區域
210f:區域
211:導電層
212:積層體
213:多層配線
214:導電層
215:導電層
216:層間絕緣膜
217:層間絕緣膜
218:導電層
219:鈍化膜
220:層
D1:間隔
D2:寬度
D3:間隔
D4:寬度
L1:寬度
L2:厚度
MP:記憶體柱
R1:區域
R2:區域
TR:電晶體
W1:晶圓
W2:晶圓
X:界面
圖1係顯示半導體裝置之構造例之X-Z剖面模式圖。
圖2係用以說明記憶體柱MP之構造例之X-Z剖面模式圖。
圖3係顯示半導體裝置之其他構造例之X-Z剖面模式圖。
圖4係顯示層220之第1構造例之X-Y平面模式圖。
圖5係顯示層220之第1構造例之X-Z剖面模式圖。
圖6係顯示層220之第1構造例之變化例之X-Z剖面模式圖。
圖7係顯示層220之第2構造例之X-Y平面模式圖。
圖8係顯示層220之第2構造例之X-Z剖面模式圖。
圖9係顯示層220之第2構造例之變化例之X-Z剖面模式圖。
圖10係顯示層220之第3構造例之X-Y平面模式圖。
圖11係顯示層220之第3構造例之Y-Z剖面模式圖。
圖12係顯示層220之第3構造例之變化例之Y-Z剖面模式圖。
圖13係顯示層220之第4構造例之X-Y平面模式圖。
圖14係顯示層220之第1平面佈局例之X-Y平面模式圖。
圖15係顯示層220之第2平面佈局例之X-Y平面模式圖。
圖16係顯示層220之第3平面佈局例之X-Y平面模式圖。
圖17~圖22係用以說明半導體裝置之製造方法例之X-Z剖面模式圖。
1:半導體裝置
200:基板
201:導電層
202:多層配線
203:導電層
204:層間絕緣膜
210:基板
211:導電層
212:積層體
213:多層配線
214:導電層
215:導電層
216:層間絕緣膜
217:層間絕緣膜
218:導電層
219:鈍化膜
220:層
MP:記憶體柱
R1:區域
R2:區域
TR:電晶體
X:界面
Claims (20)
- 一種半導體裝置,其具備: 第1基板; 第2基板; 第1區域,其於上述第1基板與上述第2基板之間包含周邊電路; 第2區域,其於上述第1區域與上述第2基板之間包含記憶胞陣列;及 層,其埋入於與上述記憶胞陣列重疊之區域中之上述第2基板內,且楊氏模量較矽高或內部應力較氧化矽大。
- 如請求項1之半導體裝置,其中上述第2基板沿上述第2基板之基板面包圍上述層。
- 如請求項1之半導體裝置,其中上述層沿上述第2基板之基板面條紋狀設置。
- 如請求項1之半導體裝置,其中上述層沿上述第2基板之基板面點狀設置。
- 如請求項1之半導體裝置,其中上述層於上述第2基板之厚度方向貫通上述第2基板。
- 如請求項1之半導體裝置,其中上述層設置為於上述層與上述記憶胞陣列之間配置上述第2基板之一部分。
- 如請求項1之半導體裝置,其中上述層具有較氧化矽大之拉伸應力。
- 如請求項1之半導體裝置,其中上述層具有較氧化矽大之壓縮應力。
- 如請求項1之半導體裝置,其中上述層包含氮化矽。
- 如請求項1之半導體裝置,其中上述層包含金屬氧化物。
- 如請求項10之半導體裝置,其中上述金屬氧化物包含選自氧化鋁、氧化鈦、氧化鋯、及氧化鉿之至少1種。
- 如請求項1之半導體裝置,其中上述層包含金屬氮化物。
- 如請求項12之半導體裝置,其中上述金屬氮化物包含選自氮化鋁、氮化鈦、氮化鉭之至少1種。
- 如請求項1之半導體裝置,其中上述層包含金屬。
- 如請求項14之半導體裝置,其中上述金屬包含選自鎢、鈦、鋁、銅、鉬、鉭之至少1種。
- 一種半導體裝置,其具備: 第1基板; 第2基板; 第1區域,其於上述第1基板與上述第2基板之間包含周邊電路; 第2區域,其於上述第1區域與上述第2基板之間包含記憶胞陣列; 第1層,其埋入於上述第2基板內,重疊於上述記憶胞陣列,且楊氏模量較矽高或內部應力較氧化矽大;及 第2層,其埋入於上述第2基板內,重疊於上述周邊電路,且楊氏模量較矽高或內部應力較氧化矽大;且 上述第2層之第2平面形狀與上述第1層之第1平面形狀不同。
- 如請求項16之半導體裝置,其中上述第1層具有部分配置於與上述記憶胞陣列重疊之區域內之上述第1平面形狀,上述第2層具有跨及與上述周邊電路重疊之區域整體而配置之上述第2平面形狀。
- 如請求項16之半導體裝置,其中上述第1層具有沿上述第2基板之基板面條紋狀設置之上述第1平面形狀,上述第2層具有沿上述第2基板之基板面點狀設置之上述第2平面形狀。
- 如請求項16之半導體裝置,其中上述第2基板沿上述第2基板之基板面,包圍具有上述第1平面形狀之上述第1層及具有上述第2平面形狀之上述第2層。
- 如請求項16之半導體裝置,其中上述第1及第2層包含氮化矽、金屬氧化物、金屬氮化物、或金屬。
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