TWI767510B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI767510B
TWI767510B TW110101273A TW110101273A TWI767510B TW I767510 B TWI767510 B TW I767510B TW 110101273 A TW110101273 A TW 110101273A TW 110101273 A TW110101273 A TW 110101273A TW I767510 B TWI767510 B TW I767510B
Authority
TW
Taiwan
Prior art keywords
region
semiconductor device
substrate
layer
element region
Prior art date
Application number
TW110101273A
Other languages
English (en)
Other versions
TW202137463A (zh
Inventor
柴田潤一
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202137463A publication Critical patent/TW202137463A/zh
Application granted granted Critical
Publication of TWI767510B publication Critical patent/TWI767510B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/0807—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32052—Shape in top view
    • H01L2224/32054—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H01L2224/32059—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8013—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/80132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/83139—Guiding structures on the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Dicing (AREA)
  • Non-Volatile Memory (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Abstract

實施方式提供一種減少因切割引起之不良之半導體裝置。  實施方式之半導體裝置具備第1基板及第2基板，上述第1基板包含：第1元件區域；第1周邊區域，其包圍第1元件區域；第1絕緣體區域，其設置於第1元件區域及第1周邊區域，且於第1周邊區域包含第1凹部；第1金屬層，其設置於第1元件區域；環形第1導電體，其設置於第1周邊區域之第1絕緣體區域中，且包圍第1元件區域；上述第2基板包含：第2元件區域；第2周邊區域，其包圍第2元件區域；第2絕緣體區域，其設置於第2元件區域及第2周邊區域，於第2周邊區域包含與第1凹部對向之第2凹部，且與第1絕緣體區域相接；第2金屬層，其設置於第2元件區域，且與第1金屬層相接；及環形第2導電體，其設置於第2周邊區域之第2絕緣體區域中，且包圍第2元件區域。

Description

半導體裝置
本發明之實施方式係關於一種半導體裝置。
貼合技術係藉由使分別形成有積體電路之兩塊晶圓貼合，而實現高功能或高積體之半導體器件。例如，將形成有記憶胞陣列之半導體晶圓與形成有控制記憶胞陣列之控制電路之半導體晶圓貼合，然後施加熱處理進行接合，皆有利用切割將上述接合之半導體晶圓分割成複數個晶片，可實現高功能或高積體之半導體記憶體。
本發明提供一種減少因切割引起之不良之半導體裝置。
實施方式之半導體裝置具備第1基板及第2基板，上述第1基板包含：第1元件區域；第1周邊區域，其包圍上述第1元件區域；第1絕緣體區域，其設置於上述第1元件區域及上述第1周邊區域，且於上述第1周邊區域包含第1凹部；第1金屬層，其設置於上述第1元件區域；及環形第1導電體，其設置於上述第1周邊區域之上述第1絕緣體區域中，且包圍上述第1元件區域；上述第2基板包含：第2元件區域；第2周邊區域，其包圍上述第2元件區域；第2絕緣體區域，其設置於上述第2元件區域及上述第2周邊區域，於上述第2周邊區域包含與上述第1凹部對向之第2凹部，且與上述第1絕緣體區域相接；第2金屬層，其設置於上述第2元件區域，且與上述第1金屬層相接；及環形第2導電體，其設置於上述第2周邊區域之上述第2絕緣體區域中，且包圍上述第2元件區域。
以下，參照附圖來說明本發明之實施方式。另外，以下說明中，對相同或相似之構件等標註相同符號，關於已經說明之構件等將適當地省略其說明。
此外，本說明書中，有為了方便起見而使用“上”或“下”等術語之情況。“上”或“下”例如係表示附圖內之相對位置關係之術語。“上”或“下”等術語並不一定是規定相對於重力之位置關係之術語。
構成本說明書中之半導體裝置之構件之化學組成之定性分析及定量分析例如可藉由二次離子質譜法(Secondary Ion Mass Spectrometry：SIMS)、能量分散X光光譜法(Energy Dispersive X-ray Spectroscopy：EDX)進行。此外，測定構成半導體裝置之構件之厚度、構件間之距離等時，例如可使用穿透式電子顯微鏡(Transmission Electron Microscope：TEM)或掃描式電子顯微鏡(Scanning Electron Microscope：SEM)。
(第1實施方式)  第1實施方式之半導體裝置具備第1基板及第2基板，上述第1基板包含：第1元件區域；第1周邊區域，其包圍第1元件區域；第1絕緣體區域，其設置於第1元件區域及第1周邊區域，且於第1周邊區域包含第1凹部；第1金屬層，其設置於第1元件區域；及環形第1導電體，其設置於第1周邊區域之第1絕緣體區域中，且包圍第1元件區域；上述第2基板包含：第2元件區域；第2周邊區域，其包圍第2元件區域；第2絕緣體區域，其設置於第2元件區域及第2周邊區域，於第2周邊區域包含與第1凹部對向之第2凹部，且與第1絕緣體區域相接；第2金屬層，其設置於第2元件區域，且與第1金屬層相接；及環形第1導電體，其設置於第2周邊區域之第2絕緣體區域中，且包圍第2元件區域。
第1實施方式之半導體裝置係快閃記憶體100。快閃記憶體100係將記憶胞三維配置而成之三維NAND快閃記憶體。
圖1係第1實施方式之半導體裝置之示意性剖視圖。
第1實施方式之快閃記憶體100包含控制晶片101及記憶體晶片102。控制晶片101係第1基板之一例。記憶體晶片102係第2基板之一例。
控制晶片101與記憶體晶片102藉由貼合面S(sticking interface)而接合。
控制晶片101包含第1元件區域101a、第1周邊區域101b、第1半導體層10、第1層間區域11、第1凹部12、複數個第1金屬墊13、第1外側邊緣密封構造14(first outer edge sealing structure)、第1內側邊緣密封構造15(first inner edge sealing structure)、控制電路16、及第1防擴散層17。
第1層間區域11係第1絕緣體區域之一例。第1金屬墊13係第1金屬層之一例。第1外側邊緣密封構造14係第1導電體之一例。第1內側邊緣密封構造15係第3導電體之一例。第1防擴散層17係第1絕緣層之一例。
記憶體晶片102包含第2元件區域102a、第2周邊區域102b、第2半導體層20、第2層間區域21、第2凹部22、複數個第2金屬墊23、第2外側邊緣密封構造24、第2內側邊緣密封構造25、記憶胞陣列26、及第2防擴散層27。
第2層間區域21係第2絕緣體區域之一例。第2金屬墊23係第2金屬層之一例。第2外側邊緣密封構造24係第2導電體之一例。
快閃記憶體100具有空腔30(cavity)。
圖2、圖3、圖4、圖5係表示第1實施方式之半導體裝置之製造方法之示意性剖視圖。
首先，製造具有複數個控制晶片101之第1晶圓W1(圖2)。於第1晶圓W1之表面形成第1凹部12。
然後，製造具有複數個記憶體晶片102之第2晶圓W2(圖3)。於第2晶圓W2之表面形成第2凹部22。
其次，藉由機械壓力將第1晶圓W1與第2晶圓W2貼合(圖4、圖5)。第1晶圓W1與第2晶圓W2以第1凹部12與第2凹部22重疊之方式貼合。其次，對第1晶圓W1及第2晶圓W2進行退火。退火溫度例如為400℃。藉由退火，第1晶圓W1與第2晶圓W2接合。
將第1晶圓W1與第2晶圓W2接合後，例如利用刀片切割來切割晶圓。藉由切割晶圓，製造複數個圖1所示之接合了控制晶片101與記憶體晶片102之快閃記憶體100之晶片。
圖6係第1實施方式之控制晶片101之示意性俯視圖。圖6表示從貼合面S觀察之控制晶片101之圖案佈局。
控制晶片101具有第1元件區域101a及第1周邊區域101b。第1周邊區域101b包圍第1元件區域101a。
圖7係第1實施方式之記憶體晶片102之示意性俯視圖。圖7表示從貼合面S觀察之記憶體晶片102之圖案佈局。
記憶體晶片102具有第2元件區域102a及第2周邊區域102b。第2周邊區域102b包圍第2元件區域102a。
控制晶片101具有控制記憶體晶片102之功能。
於控制晶片101之第1元件區域101a設置有控制電路16。控制電路16包含複數個電晶體等半導體元件、及將半導體元件之間電性連接之多層配線層。
控制晶片101之垂直於貼合面S之方向上之厚度(圖1中之t1)例如為1 μm以上5 μm以下。
於第1周邊區域101b，並未設置構成控制電路16之半導體元件。
第1半導體層10例如為單晶矽。
第1層間區域11設置於第1半導體層10之記憶體晶片102側。第1層間區域11設置於第1元件區域101a及第1周邊區域101b。第1半導體層10與記憶體晶片102之間夾著第1層間區域11。
第1層間區域11具有確保控制電路16之複數個電晶體等半導體元件、及多層配線層之電性絕緣之功能。第1層間區域11例如包含氧化矽。
第1凹部12設置於第1周邊區域101b。第1凹部12設置於第1層間區域11之記憶體晶片102側。第1凹部12係形成於第1層間區域11之表面之槽。第1凹部12係第1層間區域11之一部分。
如圖6所示，第1凹部12包圍第1元件區域101a。第1凹部12呈包圍第1元件區域101a之環形。
第1金屬墊13設置於第1元件區域101a。第1金屬墊13設置於第1層間區域11之記憶體晶片102側。第1金屬墊13設置於第1層間區域11中。第1金屬墊13電性連接於控制電路16。
第1金屬墊13與第2金屬墊23相接。第1金屬墊13具有使控制晶片101與記憶體晶片102電性連接之功能。
第1金屬墊13例如包含銅(Cu)。第1金屬墊13例如為銅(Cu)。
第1外側邊緣密封構造14設置於第1周邊區域101b。第1外側邊緣密封構造14設置於第1層間區域11中。第1層間區域11存在於第1外側邊緣密封構造14與貼合面S之間。第1外側邊緣密封構造14與第1半導體層10相接。第1外側邊緣密封構造14之與第1半導體層10相接之部分亦可為矽化物。
第1外側邊緣密封構造14為導電體。第1外側邊緣密封構造14例如為金屬。第1外側邊緣密封構造14例如由與控制電路16之多層配線層中使用之接觸插塞、配線相同之材料同時形成。
如圖6所示，第1外側邊緣密封構造14包圍第1元件區域101a。第1外側邊緣密封構造14呈包圍第1元件區域101a之環形。
第1外側邊緣密封構造14具有如下功能：切割晶圓而製造快閃記憶體100時，阻止裂紋從第1周邊區域101b之端部向第1元件區域101a延伸。
第1內側邊緣密封構造15設置於第1周邊區域101b。第1內側邊緣密封構造15設置於第1層間區域11中。第1層間區域11存在於第1內側邊緣密封構造15與貼合面S之間。第1內側邊緣密封構造15與第1半導體層10相接。第1內側邊緣密封構造15之與第1半導體層10相接之部分亦可為矽化物。
第1內側邊緣密封構造15為導電體。第1內側邊緣密封構造15例如為金屬。第1內側邊緣密封構造15例如由與控制電路16之多層配線層中使用之接觸插塞、配線相同之材料同時形成。
如圖6所示，第1內側邊緣密封構造15包圍第1元件區域101a。第1內側邊緣密封構造15呈包圍第1元件區域101a之環形。第1內側邊緣密封構造15比第1外側邊緣密封構造14更靠近第1元件區域101a。第1內側邊緣密封構造15被第1外側邊緣密封構造14包圍。
第1內側邊緣密封構造15具有如下功能：切割晶圓而製造快閃記憶體100時，阻止裂紋從第1周邊區域101b之端部向第1元件區域101a延伸。
第1防擴散層17設置於第1層間區域11中。第1防擴散層17設置於貼合面S、與第1外側邊緣密封構造14及第1內側邊緣密封構造15之間。
第1防擴散層17具有防止多層配線層中使用之金屬、尤其是銅(Cu)擴散之功能。此外，第1防擴散層17具有防止第1層間區域11吸濕之功能。
第1防擴散層17例如包含矽(Si)及氮(N)。第1防擴散層17例如包含氮化矽、添加氮之碳化矽。
於記憶體晶片102之第2元件區域102a設置有記憶胞陣列26。於記憶胞陣列26中，三維積層地配置有複數個記憶胞。藉由將複數個記憶胞三維配置，可實現大容量之快閃記憶體100。
記憶體晶片102之垂直於貼合面S之方向上之厚度(圖1中之t2)例如為5 μm以上20 μm以下。
於第2周邊區域102b並未設置記憶胞陣列26。
第2半導體層20例如為單晶矽。
第2層間區域21設置於第2半導體層20之控制晶片101側。第2層間區域21設置於第2元件區域102a及第2周邊區域102b。第2層間區域21與第1層間區域11相接。第2半導體層20與控制晶片101之間夾著第2層間區域21。
第2層間區域21具有確保記憶胞陣列26之電性絕緣之功能。第2層間區域21例如包含氧化矽。
第2凹部22設置於第2周邊區域102b。第2凹部22設置於第2層間區域21之控制晶片101側。第2凹部22係形成於第2層間區域21之表面之槽。第2凹部22係第2層間區域21之一部分。
如圖7所示，第2凹部22包圍第2元件區域102a。第2凹部22呈包圍第2元件區域102a之環形。
第2凹部22與第1凹部12對向。藉由使第1凹部12與第2凹部22重疊而形成空腔30。
由第1凹部12與第2凹部22包圍之區域內包含氣體。由第1凹部12與第2凹部22包圍之區域內並不存在固體。空腔30中包含氣體。
空腔30設置於快閃記憶體100之周邊區域。快閃記憶體100之周邊區域包括第1周邊區域101b及第2周邊區域102b。空腔30包圍快閃記憶體100之元件區域。快閃記憶體100之元件區域包括第1元件區域101a及第2元件區域102a。空腔30呈包圍快閃記憶體100之元件區域之環形。
第2金屬墊23設置於第2元件區域102a。第2金屬墊23設置於第2層間區域21之控制晶片101側。第2金屬墊23設置於第2層間區域21中。第2金屬墊23電性連接於記憶胞陣列26。
第2金屬墊23與第1金屬墊13相接。第2金屬墊23具有使記憶體晶片102與控制晶片101電性連接之功能。
第2金屬墊23例如包含銅(Cu)。第2金屬墊23例如為銅(Cu)。
第2外側邊緣密封構造24設置於第2周邊區域102b。第2外側邊緣密封構造24設置於第2層間區域21中。第2層間區域21存在於第2外側邊緣密封構造24與貼合面S之間。第2外側邊緣密封構造24與第2半導體層20相接。
第2外側邊緣密封構造24為導電體。第2外側邊緣密封構造24例如由與記憶胞陣列26及記憶胞陣列26之上之多層配線層中使用之接觸插塞、配線相同之材料同時形成。
如圖7所示，第2外側邊緣密封構造24包圍第2元件區域102a。第2外側邊緣密封構造24為包圍第2元件區域102a之環形。
切割晶圓而製造快閃記憶體100時，第2外側邊緣密封構造24具有阻止裂紋從第2周邊區域102b之端部向第2元件區域102a延伸的功能。
第2內側邊緣密封構造25設置於第2周邊區域102b。第2內側邊緣密封構造25設置於第2層間區域21中。第2層間區域21存在於第2內側邊緣密封構造25與貼合面S之間。第2內側邊緣密封構造25與第2半導體層20相接。
第2內側邊緣密封構造25為導電體。第2內側邊緣密封構造25例如由與記憶胞陣列26及記憶胞陣列26之上的多層配線層中使用之接觸插塞、配線相同之材料同時形成。
如圖7所示，第2內側邊緣密封構造25包圍第2元件區域102a。第2內側邊緣密封構造25為包圍第2元件區域102a之環形。第2內側邊緣密封構造25比第2外側邊緣密封構造24更靠近第2元件區域102a。第2內側邊緣密封構造25被第2外側邊緣密封構造24包圍。
切割晶圓而製造快閃記憶體100時，第2內側邊緣密封構造25具有阻止裂紋從第2周邊區域102b之端部向第2元件區域102a延伸的功能。
第2防擴散層27設置於第2層間區域21中。第2防擴散層27設置於貼合面S與第2外側邊緣密封構造24及第2內側邊緣密封構造25之間。
第2防擴散層27具有防止多層配線層中使用之金屬、尤其是銅(Cu)擴散之功能。此外，第2防擴散層27具有防止第2層間區域21吸濕之功能。
第2防擴散層27例如包含矽(Si)及氮(N)。第2防擴散層27例如包含氮化矽、添加氮之碳化矽。
圖8係第1實施方式之半導體裝置之放大示意性剖視圖。圖8係由第1凹部12及第2凹部22形成之空腔30附近之放大示意性剖視圖。圖8中，圖之右側為第1元件區域101a側。
第1凹部12設置於第1外側邊緣密封構造14與第1內側邊緣密封構造15之間。從貼合面S到第1凹部12之底面之距離(圖8中之d1)大於從貼合面S到第1外側邊緣密封構造14及第1內側邊緣密封構造15之距離(圖8中之d2)。換句話說，第1凹部12之以貼合面S為基準之深度，大於以貼合面S為基準之第1外側邊緣密封構造14及第1內側邊緣密封構造15之深度。第1凹部12貫穿第1防擴散層17。
第1凹部12之寬度(圖8中之w1)例如為0.5 μm以上10 μm以下。第1凹部12之縱橫比(d1/w1)例如為3以上。
第2凹部22設置於第2外側邊緣密封構造24與第2內側邊緣密封構造25之間。從貼合面S到第2凹部22之底面之距離(圖8中之d3)，大於從貼合面S到第2外側邊緣密封構造24及第2內側邊緣密封構造25之距離(圖8中之d4)。換句話說，第2凹部22之以貼合面S為基準之深度大於以貼合面S為基準之第2外側邊緣密封構造24及第2內側邊緣密封構造25之深度。第2凹部22貫穿第2防擴散層27。
第2凹部22之寬度(圖8中之w2)例如為0.5 μm以上10 μm以下。第2凹部22之縱橫比(d3/w2)例如為3以上。
空腔30由第1凹部12及第2凹部22形成。空腔30之一個端部相較第1外側邊緣密封構造14及第1內側邊緣密封構造15更靠近第1半導體層10側。此外，空腔30之另一端部相較第2外側邊緣密封構造24及第2內側邊緣密封構造25更靠近第2半導體層20側。
接下來，說明第1實施方式之半導體裝置之作用及效果。
圖9係第1比較例之半導體裝置之示意性剖視圖。第1比較例之半導體裝置係快閃記憶體800。
第1比較例之快閃記憶體800並未設置空腔30，該點不同於第1實施方式之快閃記憶體100。此外，第1外側邊緣密封構造14與第2外側邊緣密封構造24相接，第1內側邊緣密封構造15與第2內側邊緣密封構造25相接，該點不同於第1實施方式之快閃記憶體100。快閃記憶體800中，第1外側邊緣密封構造14、及第1內側邊緣密封構造15具備第1金屬墊13，第2外側邊緣密封構造24、及第2內側邊緣密封構造25具備第2金屬墊23，該點不同於第1實施方式之快閃記憶體100。
於製造具有複數個控制晶片101之第1晶圓W1時，第1金屬墊13可藉由以化學機械拋光(CMP法，Chemical Mechanical Polishing法)使沈積之金屬膜平坦化而形成。於第1比較例中，第1外側邊緣密封構造14之最上部之第1金屬墊13、及第1內側邊緣密封構造15之最上部之第1金屬墊13必須在第1周邊區域101b形成為環形。
受到在第1周邊區域101b中環形殘留之第1金屬墊13之影響，於進行CMP時，第1晶圓W1之表面平坦性變差。由於相同之理由，具有複數個記憶體晶片102之第2晶圓W2之表面平坦性亦變差。因此，於將第1晶圓W1與第2晶圓W2貼合時，第1晶圓W1與第2晶圓W2之間之氣泡不會逸出，這使得貼合變得困難。
圖10係第2比較例之半導體裝置之示意性剖視圖。第2比較例之半導體裝置係快閃記憶體900。
第2比較例之快閃記憶體900並未設置空腔30，該點不同於第1實施方式之快閃記憶體100。不同於第1比較例之快閃記憶體800，快閃記憶體900中，第1外側邊緣密封構造14、及第1內側邊緣密封構造15不具備第1金屬墊13，且第2外側邊緣密封構造24、及第2內側邊緣密封構造25不具備第2金屬墊23。
控制晶片101中，第1外側邊緣密封構造14、及第1內側邊緣密封構造15不具備第1金屬墊13。因此，於製造具有複數個控制晶片101之第1晶圓W1時，能夠確保第1晶圓W1之表面平坦性。由於相同之理由，亦能確保具有複數個記憶體晶片102之第2晶圓W2之平坦性。因此，於將第1晶圓W1與第2晶圓W2貼合時，第1晶圓W1與第2晶圓W2之間之氣泡不易殘留，貼合變得容易。
於將第1晶圓W1與第2晶圓W2貼合後，例如利用刀片切割來切割晶圓。藉由切割晶圓，而製造控制晶片101與記憶體晶片102貼合而成之快閃記憶體900之晶片。
切割晶圓時，有可能產生從第1周邊區域101b之端部向第1元件區域101a延伸之裂紋。同樣地，有可能產生從第2周邊區域102b之端部向第2元件區域102a延伸之裂紋。若裂紋到達第1元件區域101a或第2元件區域102a，則快閃記憶體900變成缺陷產品。
快閃記憶體900中，第1外側邊緣密封構造14與第2外側邊緣密封構造24彼此分離。此外，第1內側邊緣密封構造15與第2內側邊緣密封構造25彼此分離。
因此，於切割時，裂紋有可能通過第1外側邊緣密封構造14與第2外側邊緣密封構造24之間、或者第1內側邊緣密封構造15與第2內側邊緣密封構造25之間而擴展。因此，裂紋有可能到達第1元件區域101a或第2元件區域102a，使得快閃記憶體900變成缺陷產品。
於第1實施方式之快閃記憶體100中，存在從第1周邊區域101b跨及第2周邊區域102b之空腔30。於切割時，利用空腔30阻礙裂紋通過第1外側邊緣密封構造14與第2外側邊緣密封構造24之間、及第1內側邊緣密封構造15與第2內側邊緣密封構造25之間而擴展。
若從第1周邊區域101b之端部或第2周邊區域102b之端部延伸之裂紋到達空腔30，則例如裂紋會在空腔30之深度方向即垂直於貼合面S之方向上改變方向地擴展。因此，可阻礙裂紋到達第1元件區域101a或第2元件區域102a。由此，根據第1實施方式之快閃記憶體100，能夠減少因切割引起之不良。
從阻礙裂紋擴展之觀點出發，空腔30較佳為環形包圍第1元件區域101a及第2元件區域102a。即，空腔30較佳為連續。因此，第1凹部12較佳為環形，第2凹部22較佳為環形。
從阻礙裂紋擴展之觀點出發，空腔30之一個端部較佳為較第1外側邊緣密封構造14及第1內側邊緣密封構造15更靠近第1半導體層10側。因此，從貼合面S到第1凹部12之底面之距離(圖8中之d1)較佳為大於從貼合面S到第1外側邊緣密封構造14及第1內側邊緣密封構造15之距離(圖8中之d2)。
從阻礙裂紋擴展之觀點出發，空腔30之另一端部較佳為較第2外側邊緣密封構造24及第2內側邊緣密封構造25更靠近第2半導體層20側。因此，從貼合面S到第2凹部22之底面之距離(圖8中之d3)較佳為大於從貼合面S到第2外側邊緣密封構造24及第2內側邊緣密封構造25之距離(圖8中之d4)。
從阻礙裂紋擴展之觀點出發，空腔30之縱橫比((d1+d3)/w1)較佳為較大。因此，第1凹部12之縱橫比(d1/w1)、及第2凹部22之縱橫比(d3/w2)較佳為3以上。
從阻礙裂紋擴展之觀點出發，第1凹部12之寬度(圖8中之w1)、及第2凹部22之寬度(圖5中之w2)較佳為0.5 μm以上。
從抑制快閃記憶體100之晶片面積增加之觀點出發，第1凹部12之寬度(圖5中之w1)、及第2凹部22之寬度(圖8中之w2)較佳為10 μm以下。
以上，根據第1實施方式，可提供減少因切割引起之不良之半導體裝置。
(第2實施方式)  第2實施方式之半導體裝置設置有複數個第1凹部，該點不同於第1實施方式之半導體裝置。以下，關於與第1實施方式重複之內容將省略部分描述。
第2實施方式之半導體裝置係快閃記憶體200。快閃記憶體200係將記憶胞三維配置而成之三維NAND快閃記憶體。
圖11係第2實施方式之半導體裝置之放大示意性剖視圖。圖11係與第1實施方式之圖8對應之剖視圖。於圖11中，圖之右側係第1元件區域101a側。
第1層間區域11包含第1凹部12a、第1凹部12b、及第1凹部12c。第2層間區域21包含第2凹部22a、第2凹部22b、及第2凹部22c。
快閃記憶體200具備3個空腔、即空腔30a、空腔30b、及空腔30c。藉由使快閃記憶體200具備3個空腔，與空腔為1個之情況相較，能夠進一步阻礙裂紋擴展。
以上，根據第2實施方式，能夠提供減少因切割引起之不良之半導體裝置。
(第3實施方式)  第3實施方式之半導體裝置中，第1導電體於第1凹部之底面露出，該點不同於第1實施方式之半導體裝置。以下，關於與第1實施方式重複之內容將省略部分描述。
第3實施方式之半導體裝置係快閃記憶體300。快閃記憶體300係將記憶胞三維配置而成之三維NAND快閃記憶體。
圖12係第3實施方式之半導體裝置之放大示意性剖視圖。圖12係與第1實施方式之圖8對應之剖視圖。圖12中，圖之右側係第1元件區域101a側。
第1層間區域11包含第1凹部12a、及第1凹部12b。第2層間區域21包含第2凹部22a、及第2凹部22b。
於第1凹部12a之底面，第1外側邊緣密封構造14露出。於第1凹部12b之底面，第1內側邊緣密封構造15露出。
於第2凹部22a之底面，第2外側邊緣密封構造24露出。於第2凹部22b之底面，第2內側邊緣密封構造25露出。
快閃記憶體300中，形成第1凹部12a及第1凹部12b時之深度控制變得容易。此外，形成第2凹部22a及第2凹部22b時之深度控制變得容易。
以上，根據第3實施方式，可提供減少因切割引起之不良之半導體裝置。
(第4實施方式)  第4實施方式之半導體裝置中，從第1基板與第2基板之貼合面到第1凹部之底面之距離小於從貼合面到第1絕緣層之距離，該點不同於第1實施方式之半導體裝置。以下，關於與第1實施方式重複之內容將省略部分描述。
第4實施方式之半導體裝置係快閃記憶體400。快閃記憶體400係將記憶胞三維配置而成之三維NAND快閃記憶體。
圖13係第4實施方式之半導體裝置之放大示意性剖視圖。圖13係與第1實施方式之圖8對應之剖視圖。圖13中，圖之右側係第1元件區域101a側。
從貼合面S到第1凹部12之底面之距離(圖13中之d5)小於從貼合面S到第1防擴散層17之距離(圖13中之d6)。第1凹部12不貫穿第1防擴散層17。
從貼合面S到第2凹部22之底面之距離(圖13中之d7)小於從貼合面S到第2防擴散層27之距離(圖13中之d8)。第2凹部22不貫穿第2防擴散層27。
在快閃記憶體400中，第1凹部12不貫穿第1防擴散層17。因此，能夠抑制第1層間區域11通過第1凹部12而吸濕之情況。尤其是，能夠抑制第1防擴散層17之第1半導體層10側之第1層間區域11吸濕之情況。
此外，第2凹部22不貫穿第2防擴散層27。因此，能夠抑制第2層間區域21通過第2凹部22吸濕之情況。尤其是，能夠抑制第2防擴散層27之第2半導體層20側之第2層間區域21吸濕之情況。
由此，快閃記憶體400之可靠性提高。
以上，根據第4實施方式，能夠提供減少因切割引起之不良之半導體裝置。此外，能夠提供可靠性提高之半導體裝置。
(第5實施方式)  第5實施方式之半導體裝置設置有形狀不同之第1凹部，該點不同於第1實施方式及第2實施方式之半導體裝置。以下，關於與第1實施方式及第2實施方式重複之內容將省略部分描述。
第5實施方式之半導體裝置係快閃記憶體500。快閃記憶體500係將記憶胞三維配置而成之三維NAND快閃記憶體。
圖14係第5實施方式之半導體裝置之放大示意性剖視圖。圖14係與第1實施方式之圖8對應之剖視圖。於圖14中，圖之右側係第1元件區域101a側。
第1層間區域11包含第1凹部12a、第1凹部12b、及第1凹部12c。第2層間區域21包含第2凹部22a、第2凹部22b、及第2凹部22c。
第1凹部12a及第1凹部12b之以貼合面S為基準之深度大於以貼合面S為基準之第1外側邊緣密封構造14及第1內側邊緣密封構造15之深度。於第1凹部12c之底面，第1內側邊緣密封構造15露出。
第2凹部22a及第2凹部22b之以貼合面S為基準之深度大於以貼合面S為基準之第2外側邊緣密封構造24及第2內側邊緣密封構造25之深度。於第2凹部22c之底面，第2內側邊緣密封構造25露出。
快閃記憶體500具備3個空腔、即空腔30a、空腔30b、及空腔30c。藉由使快閃記憶體500具備3個空腔，與空腔為1個之情況相較，能夠進一步阻礙裂紋擴展。
以上，根據第5實施方式，能夠提供減少因切割引起之不良之半導體裝置。
(第6實施方式)  第6實施方式之半導體裝置具備第1基板及第2基板，上述第1基板包含：第1元件區域；第1周邊區域，其包圍第1元件區域；第1絕緣體區域，其設置於第1元件區域及第1周邊區域，且於第1周邊區域包含第1凹部；第1金屬層，其設置於第1元件區域；環形第1導電體，其設置於第1周邊區域之第1絕緣體區域中，且包圍第1元件區域；及第1半導體層，其與第1金屬層之間夾著第1絕緣體區域；上述第2基板包含：第2元件區域；第2周邊區域，其包圍第2元件區域；第2絕緣體區域，其設置於第2元件區域及第2周邊區域，於第2周邊區域包含與第1凹部對向之第2凹部，且與第1絕緣體區域相接；第2金屬層，其設置於第2元件區域，且與第1金屬層相接；環形第2導電體，其設置於第2周邊區域之第2絕緣體區域中，且包圍第2元件區域；第2半導體層，其與第2金屬層之間夾著第2絕緣體區域；及環形導電層，其設置於第2周邊區域之第2半導體層中，與第2導電體相接，且包圍第2元件區域。
第6實施方式之半導體裝置中，第2基板包含環形導電層，上述環形導電層設置於第2周邊區域之第2半導體層中，與第2導電體相接，且包圍第2元件區域，該點不同於第1實施方式之半導體裝置。以下，關於與第1實施方式重複之內容將省略部分描述。
第6實施方式之半導體裝置係快閃記憶體600。快閃記憶體600係將記憶胞三維配置而成之三維NAND快閃記憶體。
圖15係第6實施方式之半導體裝置之示意性剖視圖。
第6實施方式之快閃記憶體600包含控制晶片101、及記憶體晶片102。控制晶片101係第1基板之一例。記憶體晶片102係第2基板之一例。
控制晶片101與記憶體晶片102在貼合面S(sticking interface)接合。
控制晶片101包含第1元件區域101a、第1周邊區域101b、第1半導體層10、第1層間區域11、第1凹部12、複數個第1金屬墊13、第1外側邊緣密封構造14(first outer edge sealing structure)、第1內側邊緣密封構造15(first inner edge sealing structure)、控制電路16、及第1防擴散層17。
第1層間區域11係第1絕緣體區域之一例。第1金屬墊13係第1金屬層之一例。第1外側邊緣密封構造14係第1導電體之一例。第1內側邊緣密封構造15係第3導電體之一例。第1防擴散層17係第1絕緣層之一例。
記憶體晶片102包含第2元件區域102a、第2周邊區域102b、第2半導體層20、第2層間區域21、第2凹部22、複數個第2金屬墊23、第2外側邊緣密封構造24、第2內側邊緣密封構造25、記憶胞陣列26、第2防擴散層27a、27b、背面絕緣膜40、鋁層42、側壁絕緣層44、保護絕緣層46、聚醯亞胺層48、及電極墊50。
第2層間區域21係第2絕緣體區域之一例。第2金屬墊23係第2金屬層之一例。第2外側邊緣密封構造24係第2導電體之一例。鋁層42係導電層之一例。側壁絕緣層44係絕緣層之一例。
快閃記憶體100具有空腔30(cavity)。
圖16係第1實施方式之記憶體晶片102之示意性俯視圖。圖16表示以第2半導體層20與第2層間區域21之界面觀察之記憶體晶片102之圖案佈局。
記憶體晶片102具有第2元件區域102a及第2周邊區域102b。第2周邊區域102b包圍第2元件區域102a。
鋁層42設置於第2周邊區域102b之第2半導體層20中。鋁層42與第2外側邊緣密封構造24及第2內側邊緣密封構造25相接。鋁層42貫穿第2半導體層20。
鋁層42例如由與設置於快閃記憶體600中之電極墊相同之材料同時形成。如圖16所示，鋁層42包圍第2元件區域102a。鋁層42呈包圍第2元件區域102a之環形。
鋁層42具有如下功能：於切割晶圓而製造快閃記憶體600時，阻止裂紋從第2周邊區域102b之端部向第2元件區域102a延伸。
側壁絕緣層44設置於鋁層42與第2半導體層20之間。側壁絕緣層44例如為氧化矽。
保護絕緣層46例如為氧化矽膜、與氧化矽膜之上之氮化矽膜之積層膜。於保護絕緣層46之上形成聚醯亞胺層48。於保護絕緣層46及聚醯亞胺層48設置有開口部，電極墊50從開口部中露出。
第1實施方式至第6實施方式中，定義了貼合面S。於快閃記憶體之最終產品中，控制晶片101與記憶體晶片102之貼合面S之位置有時並不能清晰可見。但是，例如可根據第1金屬墊13與第2金屬墊23之位置偏移、或者第1凹部12與第2凹部22之位置偏移等，確定貼合面S之位置。
第1實施方式至第6實施方式中，以第1凹部12、第2凹部22、及空腔30為環形即連續之情況為例進行了說明。但是，第1凹部12、第2凹部22、及空腔30例如亦可部分斷開而不連續。
第1實施方式至第6實施方式中，以對向之第1凹部12與第2凹部22之形狀對稱之情況為例進行了說明，但對向之第1凹部12與第2凹部22之形狀亦可為非對稱。
第1實施方式至第6實施方式中，以從貼合面S觀察時第1外側邊緣密封構造14為四邊形之情況為例進行了說明。但是，第1外側邊緣密封構造14並不限於四邊形，例如亦可為八邊形等其他多邊形。此外，第1外側邊緣密封構造14之相當於四角形之角部之區域亦可為曲線。關於第1內側邊緣密封構造15、第2外側邊緣密封構造24、及第2內側邊緣密封構造25亦相同。
第1實施方式至第6實施方式中，以第1凹部12在貼合面S為四邊形之情況為例進行了說明。但是，第1凹部12並不限於四邊形，例如亦可為八邊形等其他多邊形。此外，第1凹部12之相當於四邊形之角部之區域亦可為曲線。關於第2凹部22亦相同。
第1實施方式至第6實施方式中，以控制晶片101具備第1半導體層10、且記憶體晶片102具備第2半導體層20之情況為例進行了說明，但亦能夠省略第1半導體層10及第2半導體層20中之任一者或兩者。
第1實施方式至第6實施方式中，以具備控制晶片101作為第1基板之一例、具備記憶體晶片102作為第2基板之一例之快閃記憶體為例進行了說明。但是，本發明之半導體裝置並不限定於具備控制晶片101及記憶體晶片102之快閃記憶體。例如，本發明亦能應用於具備控制晶片作為第1基板、具備像素晶片作為第2基板之光感測器。
以上，對本發明之若干實施方式進行了說明，但這些實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能以其他各種形態實施，並且能夠在不脫離發明主旨之範圍內進行各種省略、置換、變更。例如，亦可將一個實施方式之構成要素與其他實施方式之構成要素進行置換或變更。這些實施方式及其變化包含在發明之範圍及主旨內，並且包含在申請專利範圍所記載之發明及其均等範圍內。
[相關申請案]  本申請案享有以日本專利申請案2020-51025號(申請日：2020年3月23日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:第1半導體層11:第1層間區域(第1絕緣體區域)12:第1凹部12a:第1凹部12b:第1凹部12c:第1凹部13:第1金屬墊(第1金屬層)14:第1外側邊緣密封構造(第1導電體)15:第1內側邊緣密封構造(第3導電體)16:控制電路17:第1防擴散層(第1絕緣層)20:第2半導體層21:第2層間區域(第2絕緣體區域)22:第2凹部22a:第2凹部22b:第2凹部22c:第2凹部23:第2金屬墊(第2金屬層)24:第2外側邊緣密封構造(第2導電體)25:第2內側邊緣密封構造26:記憶胞陣列27:第2防擴散層27a,27b:第2防擴散層30:空腔30a:空腔30b:空腔30c:空腔40:背面絕緣膜42:鋁層(導電層)44:側壁絕緣層(絕緣層)46:保護絕緣層48:聚醯亞胺層50:電極墊100:快閃記憶體(半導體裝置)101:控制晶片(第1基板)101a:第1元件區域101b:第1周邊區域102:記憶體晶片(第2基板)102a:第2元件區域102b:第2周邊區域200:快閃記憶體(半導體裝置)300:快閃記憶體(半導體裝置)400:快閃記憶體(半導體裝置)500:快閃記憶體(半導體裝置)600:快閃記憶體(半導體裝置)d1:距離d2:距離d3:距離d4:距離d5:距離d6:距離d7:距離d8:距離S:貼合面t1:厚度t2:厚度W1:第1晶圓W2:第2晶圓
圖1係第1實施方式之半導體裝置之示意性剖視圖。  圖2～5係表示第1實施方式之半導體裝置之製造方法之示意性剖視圖。  圖6係第1實施方式之控制晶片之示意性俯視圖。  圖7係第1實施方式之記憶體晶片之示意性俯視圖。  圖8係第1實施方式之半導體裝置之放大示意性剖視圖。  圖9係第1比較例之半導體裝置之示意性剖視圖。  圖10係第2比較例之半導體裝置之示意性剖視圖。  圖11係第2實施方式之半導體裝置之放大示意性剖視圖。  圖12係第3實施方式之半導體裝置之放大示意性剖視圖。  圖13係第4實施方式之半導體裝置之放大示意性剖視圖。  圖14係第5實施方式之半導體裝置之放大示意性剖視圖。  圖15係第6實施方式之半導體裝置之示意性剖視圖。  圖16係第6實施方式之記憶體晶片之示意性俯視圖。
10:第1半導體層
11:第1層間區域(第1絕緣體區域)
12:第1凹部
13:第1金屬墊(第1金屬層)
14:第1外側邊緣密封構造(第1導電體)
15:第1內側邊緣密封構造(第3導電體)
16:控制電路
17:第1防擴散層(第1絕緣層)
20:第2半導體層
21:第2層間區域(第2絕緣體區域)
22:第2凹部
23:第2金屬墊(第2金屬層)
24:第2外側邊緣密封構造(第2導電體)
25:第2內側邊緣密封構造
26:記憶胞陣列
27:第2防擴散層
30:空腔
100:快閃記憶體(半導體裝置)
101:控制晶片(第1基板)
101a:第1元件區域
101b:第1周邊區域
102:記憶體晶片(第2基板)
102a:第2元件區域
102b:第2周邊區域
S:貼合面
t1:厚度
t2:厚度

Claims (20)

  1. 一種半導體裝置，其具備第1基板及第2基板，上述第1基板包含：第1元件區域；第1周邊區域，其包圍上述第1元件區域；第1絕緣體區域，其設置於上述第1元件區域及上述第1周邊區域，且於上述第1周邊區域包含第1凹部；第1金屬層，其設置於上述第1元件區域；及環形第1導電體，其設置於上述第1周邊區域之上述第1絕緣體區域中，且包圍上述第1元件區域；上述第2基板包含：第2元件區域；第2周邊區域，其包圍上述第2元件區域；第2絕緣體區域，其設置於上述第2元件區域及上述第2周邊區域，於上述第2周邊區域包含與上述第1凹部對向之第2凹部，且與上述第1絕緣體區域相接；第2金屬層，其設置於上述第2元件區域，且與上述第1金屬層相接；及環形第2導電體，其設置於上述第2周邊區域之上述第2絕緣體區域中，且包圍上述第2元件區域。
  2. 如請求項1之半導體裝置，其中由上述第1凹部與上述第2凹部形成空腔。
  3. 如請求項1之半導體裝置，其中被上述第1凹部與上述第2凹部包圍之區域內包含氣體。
  4. 如請求項1至3中任一項之半導體裝置，其中上述第1凹部為包圍上述第1元件區域之環形，上述第2凹部為包圍上述第2元件區域之環形。
  5. 如請求項1至3中任一項之半導體裝置，其中上述第1基板進而包含第1半導體層，於上述第1半導體層與上述第2基板之間夾著上述第1絕緣體區域，且上述第1導電體與上述第1半導體層相接。
  6. 如請求項1至3中任一項之半導體裝置，其中從上述第1基板與上述第2基板之貼合面到上述第1凹部之底面之距離，大於從上述貼合面到上述第1導電體之距離。
  7. 如請求項1至3中任一項之半導體裝置，其中上述第1導電體於上述第1凹部之底面露出。
  8. 如請求項1至3中任一項之半導體裝置，其中上述第1基板於上述第1基板與上述第2基板之貼合面和上述第1導電體之間進而包含第1絕緣層，上述第1絕緣層包含矽(Si)及氮(N)， 從上述貼合面到上述第1凹部之底面之距離，小於從上述貼合面到上述第1絕緣層之距離。
  9. 如請求項1至3中任一項之半導體裝置，其中上述第1基板進而包含環形第3導電體，上述環形第3導電體設置於上述第1周邊區域之上述第1絕緣體區域中，包圍上述第1元件區域，且較上述第1導電體更靠近上述第1元件區域，上述第1凹部設置於上述第1導電體與上述第3導電體之間。
  10. 如請求項1至3中任一項之半導體裝置，其中上述第1凹部之縱橫比為3以上。
  11. 如請求項1至3中任一項之半導體裝置，其中上述第1凹部之寬度為0.5μm以上10μm以下。
  12. 如請求項1至3中任一項之半導體裝置，其中上述第1金屬層及上述第2金屬層包含銅(Cu)。
  13. 如請求項1至3中任一項之半導體裝置，其中上述第1元件區域包含控制電路，上述第2元件區域包含由上述控制電路控制之記憶胞陣列。
  14. 如請求項13之半導體裝置，其中 上述第1金屬層電性連接於上述控制電路，上述第2金屬層電性連接於上述記憶胞陣列。
  15. 如請求項1至3中任一項之半導體裝置，其中上述第1基板及上述第2基板中之至少一者在垂直於上述第1基板與上述第2基板之貼合面之方向上之厚度為5μm以上。
  16. 一種半導體裝置，其具備：元件區域；周邊區域，其包圍上述元件區域；及絕緣體區域，其設置於上述元件區域及上述周邊區域，且於上述周邊區域包含包圍上述元件區域之環形空腔。
  17. 如請求項16之半導體裝置，其進而具備：第1半導體層；及第2半導體層，其與上述第1半導體層之間夾著上述絕緣體區域。
  18. 一種半導體裝置，其具備第1基板及第2基板，上述第1基板包含：第1元件區域；第1周邊區域，其包圍上述第1元件區域；第1絕緣體區域，其設置於上述第1元件區域及上述第1周邊區域，且於上述第1周邊區域包含第1凹部； 第1金屬層，其設置於上述第1元件區域；環形第1導電體，其設置於上述第1周邊區域之上述第1絕緣體區域中，且包圍上述第1元件區域；及第1半導體層，其與上述第1金屬層之間夾著上述第1絕緣體區域；上述第2基板包含：第2元件區域；第2周邊區域，其包圍上述第2元件區域；第2絕緣體區域，其設置於上述第2元件區域及上述第2周邊區域，於上述第2周邊區域包含與上述第1凹部對向之第2凹部，且與上述第1絕緣體區域相接；第2金屬層，其設置於上述第2元件區域，且與上述第1金屬層相接；環形第2導電體，其設置於上述第2周邊區域之上述第2絕緣體區域中，且包圍上述第2元件區域；第2半導體層，其與上述第2金屬層之間夾著上述第2絕緣體區域；及環形導電層，其設置於上述第2周邊區域之上述第2半導體層中，與上述第2導電體相接，且包圍上述第2元件區域。
  19. 如請求項18之半導體裝置，其中上述第2基板進而包含絕緣層，上述絕緣層設置於上述導電層與上述第2半導體層之間。
  20. 如請求項18或19之半導體裝置，其中上述導電層貫穿上述第2半導體層。
TW110101273A 2020-03-23 2021-01-13 半導體裝置 TWI767510B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-051025 2020-03-23
JP2020051025A JP2021150574A (ja) 2020-03-23 2020-03-23 半導体装置

Publications (2)

Publication Number Publication Date
TW202137463A TW202137463A (zh) 2021-10-01
TWI767510B true TWI767510B (zh) 2022-06-11

Family

ID=77748532

Family Applications (2)

Application Number Title Priority Date Filing Date
TW110101273A TWI767510B (zh) 2020-03-23 2021-01-13 半導體裝置
TW111117992A TWI844018B (zh) 2020-03-23 2021-01-13 半導體裝置之製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW111117992A TWI844018B (zh) 2020-03-23 2021-01-13 半導體裝置之製造方法

Country Status (4)

Country Link
US (2) US11658169B2 (zh)
JP (1) JP2021150574A (zh)
CN (1) CN113437077B (zh)
TW (2) TWI767510B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150574A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 半導体装置
KR20210134141A (ko) * 2020-04-29 2021-11-09 삼성전자주식회사 반도체 장치
KR20220029987A (ko) * 2020-09-02 2022-03-10 에스케이하이닉스 주식회사 3차원 구조의 반도체 장치
JP7097489B2 (ja) * 2020-10-30 2022-07-07 Ｊｆｅスチール株式会社 溶融Ａｌ－Ｚｎ－Ｓｉ－Ｍｇ－Ｓｒ系めっき鋼板
CN112768411B (zh) * 2021-02-02 2023-04-18 长江存储科技有限责任公司 一种存储器及其制造方法
KR20220144022A (ko) * 2021-04-16 2022-10-26 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
JP2023032049A (ja) * 2021-08-26 2023-03-09 キオクシア株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015050000A1 (ja) * 2013-10-04 2015-04-09 ソニー株式会社 半導体装置および固体撮像素子
US20160284755A1 (en) * 2012-09-28 2016-09-29 Canon Kabushiki Kaisha Semiconductor apparatus
CN107564897A (zh) * 2016-06-30 2018-01-09 台湾积体电路制造股份有限公司 半导体封装及其制造方法
TW202010052A (zh) * 2018-08-16 2020-03-01 大陸商長江存儲科技有限責任公司 三維記憶體件的嵌入式焊盤結構及其製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4322347B2 (ja) * 1999-03-15 2009-08-26 エルピーダメモリ株式会社 半導体装置およびその製造方法
CN1617312A (zh) * 2003-11-10 2005-05-18 松下电器产业株式会社 半导体器件及其制造方法
US8513791B2 (en) * 2007-05-18 2013-08-20 International Business Machines Corporation Compact multi-port CAM cell implemented in 3D vertical integration
KR100824637B1 (ko) * 2007-06-26 2008-04-25 주식회사 동부하이텍 Ｎｏｒ 플래쉬 디바이스 및 그의 제조 방법
JP2011054637A (ja) * 2009-08-31 2011-03-17 Sony Corp 半導体装置およびその製造方法
JP2011083881A (ja) * 2009-10-19 2011-04-28 Toshiba Corp Ｍｅｍｓデバイスの製造方法、ｍｅｍｓデバイス
JP5630027B2 (ja) * 2010-01-29 2014-11-26 ソニー株式会社 固体撮像装置、および、その製造方法、電子機器、半導体装置
US9165829B2 (en) * 2013-10-02 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Double sided NMOS/PMOS structure and methods of forming the same
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9953941B2 (en) * 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9550667B1 (en) * 2015-09-08 2017-01-24 Taiwan Semiconductor Manufactruing Company Ltd. Semiconductor structure and manufacturing method thereof
US9673214B2 (en) * 2015-10-07 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device
US10157885B2 (en) * 2016-07-29 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having magnetic bonding between substrates
JP2019140178A (ja) 2018-02-07 2019-08-22 東芝メモリ株式会社 半導体装置
JP2019160833A (ja) * 2018-03-07 2019-09-19 東芝メモリ株式会社 半導体装置
US10608010B2 (en) * 2018-03-09 2020-03-31 Sandisk Technologies Llc Three-dimensional memory device containing replacement contact via structures and method of making the same
US20200075533A1 (en) * 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11398451B2 (en) * 2019-03-01 2022-07-26 Sandisk Technologies Llc Methods for reusing substrates during manufacture of a bonded assembly including a logic die and a memory die
US10790300B2 (en) * 2019-03-01 2020-09-29 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
JP2020145233A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
US10861873B2 (en) * 2019-05-07 2020-12-08 Sandisk Technologies Llc Three-dimensional memory device including signal and power connection lines extending through dielectric regions and methods of making the same
US10872899B2 (en) * 2019-05-07 2020-12-22 Sandisk Technologies Llc Three-dimensional memory device including signal and power connection lines extending through dielectric regions and methods of making the same
JP2021034560A (ja) * 2019-08-23 2021-03-01 キオクシア株式会社 半導体装置およびその製造方法
JP2021150574A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 半導体装置
CN112366195B (zh) * 2020-10-10 2022-02-22 长江存储科技有限责任公司 键合方法及键合结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160284755A1 (en) * 2012-09-28 2016-09-29 Canon Kabushiki Kaisha Semiconductor apparatus
WO2015050000A1 (ja) * 2013-10-04 2015-04-09 ソニー株式会社 半導体装置および固体撮像素子
CN107564897A (zh) * 2016-06-30 2018-01-09 台湾积体电路制造股份有限公司 半导体封装及其制造方法
TW202010052A (zh) * 2018-08-16 2020-03-01 大陸商長江存儲科技有限責任公司 三維記憶體件的嵌入式焊盤結構及其製造方法

Also Published As

Publication number Publication date
US20210296299A1 (en) 2021-09-23
CN113437077A (zh) 2021-09-24
US11658169B2 (en) 2023-05-23
US20230282633A1 (en) 2023-09-07
CN113437077B (zh) 2024-08-13
JP2021150574A (ja) 2021-09-27
TW202137463A (zh) 2021-10-01
US12119337B2 (en) 2024-10-15
TWI844018B (zh) 2024-06-01
TW202234638A (zh) 2022-09-01

Similar Documents

Publication Publication Date Title
TWI767510B (zh) 半導體裝置
US10741505B2 (en) Method of manufacturing semiconductor device and semiconductor device
US11462496B2 (en) Semiconductor device
TWI776616B (zh) 半導體裝置及其製造方法
US20060014364A1 (en) Semiconductor device and semiconductor wafer and a method for manufacturing the same
US11594514B2 (en) Semiconductor device and method of manufacturing the same
TWI760831B (zh) 半導體裝置及其製造方法
US8963319B2 (en) Semiconductor chip with through hole vias
TWI782400B (zh) 半導體裝置及其製造方法
TWI770794B (zh) 半導體記憶裝置及其製造方法
TWI786352B (zh) 半導體結構
TWI801811B (zh) 半導體裝置及其製造方法
US12002777B2 (en) Semiconductor device with bonded substrates
TW202310198A (zh) 半導體裝置
JP2013118312A (ja) 半導体ウェハ、半導体装置及びその製造方法
TW202349644A (zh) 半導體結構及其製造方法
JP2024031810A (ja) 半導体チップ及びこれを含む半導体パッケージ
JP2013110255A (ja) 半導体ウェハ、半導体装置及びその製造方法