JP2019140178A - 半導体装置 - Google Patents

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Shosuke Hatano
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Abstract

【課題】金属拡散に対する信頼性を向上させることが可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第1半導体基板と、第1絶縁膜と、第1金属膜と、第2半導体基板と、第2絶縁膜と、第2金属膜と、第1拡散防止膜と、第2拡散防止膜と、を備える。第1絶縁膜は、第1半導体基板に設けられ、表面部に第1凹部を有する。第1金属膜は、第1凹部に設けられ、第1絶縁膜から露出した第1表面を有する。第2絶縁膜は、第2半導体基板に設けられ、第1絶縁膜の表面と接合された表面を有する表面部に第2凹部を有する。第2金属膜は、第2凹部に設けられ、第2絶縁膜から露出した第2表面を有し、第2表面が第1表面と接合されている。第1拡散防止膜は、第1凹部と第2凹部とに設けられ、第1金属膜および第2金属膜を覆う。第2拡散防止膜は、第1拡散防止膜の外周部に設けられている。【選択図】 図2

Description

本発明の実施形態は、半導体装置に関する。
従来、複数の半導体基板を貼り合わせる貼合技術が知られている。この貼合技術では、メモリ等の半導体素子が形成された半導体基板と、その半導体素子の周辺回路とが形成された半導体基板とを貼り合わせる。このとき、パッドとして機能する金属膜同士が接合される。接合面を除く各金属膜の表面は、絶縁膜で覆われている。
特開2015−79901号公報
上記貼合技術では、金属膜間で位置ずれが発生し得る。この位置ずれが発生すると、接合面の一部から金属が絶縁膜内へ拡散する場合がある。この場合、TDDB(Time Dependent Dielectric Breakdown)等の信頼性が低下するおそれがある。
本発明の実施形態は、金属拡散に対する信頼性を向上させることが可能な半導体装置を提供する。
本実施形態に係る半導体装置は、第1半導体基板と、第1絶縁膜と、第1金属膜と、第2半導体基板と、第2絶縁膜と、第2金属膜と、第1拡散防止膜と、第2拡散防止膜と、を備える。第1絶縁膜は、第1半導体基板に設けられ、表面部に第1凹部を有する。第1金属膜は、第1凹部に設けられ、第1絶縁膜から露出した第1表面を有する。第2絶縁膜は、第2半導体基板に設けられ、第1絶縁膜の表面と接合された表面を有する表面部に第2凹部を有する。第2金属膜は、第2凹部に設けられ、第2絶縁膜から露出した第2表面を有し、第2表面が第1表面と接合されている。第1拡散防止膜は、第1凹部と第2凹部とに設けられ、第1金属膜および第2金属膜を覆う。第2拡散防止膜は、第1拡散防止膜の外周部に設けられている。
本実施形態に係る半導体装置を説明するための模式図である。 (a)は、本実施形態に係る半導体装置の接合部分を示す断面図であり、(b)は、(a)に示す切断線X−Xに沿った断面図である。 絶縁膜に凹部を形成する工程を示す断面図である。 絶縁膜の凹部に拡散防止膜を成膜する工程を示す断面図である。 拡散防止膜をエッチバックする工程を示す断面図である。 拡散防止膜および金属膜を凹部内に埋め込む工程を示す断面図である。 変形例に係る半導体装置を説明するための模式図である。
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
図1は、本実施形態に係る半導体装置を説明するための模式図である。図1に示すように、本実施形態に係る半導体装置は、第1半導体部材1と第2半導体部材2とを貼り合わせることによって構成される。第1半導体部材1および第2半導体部材2は、複数の半導体チップを有するウェハ状に形成されている。
第1半導体部材1では、半導体基板11上に、半導体素子層12と、配線層13と、パッド層14とが、形成されている。半導体素子層12には、半導体素子が形成されている。半導体素子が、例えば3次元半導体メモリである場合、この3次元半導体メモリは、電極膜(不図示)と絶縁膜(不図示)とが交互に積層された積層体を有する。また、この積層体を貫通するホール内には、電子を保持する機能膜が形成されている。配線層13には、上記半導体素子に接続された配線が形成されている。パッド層14には、この配線と接続されたパッドが形成されている。
第2半導体部材2では、半導体基板21上に、半導体素子層22と、配線層23と、パッド層24とが、形成されている。半導体素子層22には、半導体素子層12の半導体素子を駆動するための駆動素子が形成されている。この駆動素子には、例えばトランジスタを用いることができる。配線層23には、この駆動素子に接続された配線が形成されている。パッド層24には、この配線と接続されたパッドが形成されている。
本実施形態では、第1半導体部材1と第2半導体部材2との貼り合わせによって、パッド層14とパッド層24とが接合される。以下、図2(a)および図2(b)を参照して、この接合部分の構造について説明する。
図2(a)は、本実施形態に係る半導体装置の接合部分を示す断面図である。図2(b)は、図2(a)に示す切断線X−Xに沿った断面図である。
図2(a)および図2(b)に示すように、パッド層14は、絶縁膜141と、金属膜142と、拡散防止膜143と、拡散防止膜144と、を有する。一方、パッド層24は、絶縁膜241と、金属膜242と、拡散防止膜243と、拡散防止膜244と、を有する。
絶縁膜141は第1絶縁膜に相当し、絶縁膜241は第2絶縁膜に相当する。絶縁膜141および絶縁膜241は、例えばシリコン酸化膜(SiO)として形成される。これらの絶縁膜は互いに接合されている。
金属膜142は、第1金属膜に相当し、金属膜242は第2金属膜に相当する。金属膜142および金属膜242は、銅(Cu)、コバルト(Co)等の金属の単層膜または積層膜として形成される。本実施形態では、複数の金属膜142と複数の金属膜242が、同じ方向に配列されている。
また、金属膜142は、絶縁膜141から露出した表面142aを有し、金属膜242は、絶縁膜241から露出した表面242aを有する。表面142aは第1表面に相当し、表面242aは第2表面に相当する。表面142aおよび表面242aは、互いに接合されている。
拡散防止膜143および拡散防止膜243は、第1拡散防止膜に相当する。拡散防止膜143および拡散防止膜243は、例えばバリア膜として、タンタル(Ta)、ニオブ(Nb)、チタン(Ti)、タングステン(W)、バナジウム(V)等の高融点金属膜、高融点金属の窒化膜、あるいは高融点金属及び高融点金属の窒化物等の積層膜等として形成される。拡散防止膜143は、絶縁膜141内で金属膜142を覆う。これにより、金属膜142に含まれた金属が絶縁膜141内へ拡散することを防止できる。一方、拡散防止膜243は、絶縁膜241内で金属膜242を覆う。これにより、金属膜242が絶縁膜241内へ拡散することを防止できる。
拡散防止膜144および拡散防止膜244は、第2拡散防止膜に相当する。拡散防止膜144および拡散防止膜244は、Cu拡散する機能を持つ膜として形成される。例えば、シリコン窒化膜(SiN)、シリコン炭窒化膜(SiCN)等の絶縁性の窒化膜を用いることができる。また、タンタル(Ta)、ニオブ(Nb)、チタン(Ti)、タングステン(W)、バナジウム(V)等の高融点金属膜、高融点金属の窒化膜、あるいは高融点金属及び高融点金属の窒化物等の積層膜等の導電性膜を用いることもできる。なお、その導電性膜は、拡散防止膜143および拡散防止膜243と同膜種を選択しても問題はない。拡散防止膜144は、拡散防止膜143の外周部に設けられている。一方、拡散防止膜244は、拡散防止膜243の外周部に設けられている。
以下、図3〜図6を参照して、本実施形態に係る半導体装置の一部の製造工程について説明する。ここでは、パッド層14の製造工程について説明する。
まず、図3に示すように、絶縁膜141に凹部145を形成する。凹部145は、例えば、フォトリソグラフィおよびRIE(Reactive Ion Etching)等の技術を用いて形成される。
次に、図4に示すように、凹部145の内面および絶縁膜141の上面に拡散防止膜144を成膜する。拡散防止膜144は、例えばCVD(Chemical Vapor Deposition)等の技術を用いて成膜される。
次に、図5に示すように、凹部145の内側面のみに拡散防止膜144が残るように拡散防止膜144をエッチバックする。最後に、図6に示すように、拡散防止膜143および金属膜142が凹部145内に埋め込まれる。
パッド層24も、上述したパッド層14と同様の製造工程で形成される。その後、図2(a)に戻って、金属膜142の表面142aと金属膜242の表面242aとが接合され、また、絶縁膜141と絶縁膜241も接合される。このとき、図2(a)に示すように、金属膜142と金属膜242との間で位置ずれが発生し得る。
しかし、本実施形態よれば、図2(a)の領域Rに示すように、各金属膜の位置ずれ部分は、拡散防止膜144または拡散防止膜244に接触している。そのため、位置ずれ部分からの金属拡散を防止することができる。
なお、拡散防止膜144および拡散防止膜244の材料によっては、これらの拡散防止膜同士の接合力を十分に得られない可能性がある。
そこで、本実施形態では、図2(a)に示すように、拡散防止膜144および拡散防止膜244の幅Wは、位置ずれの許容値Aよりも大きくて距離Dの1/3よりも小さい。ここで、距離Dは、互いに隣り合う金属膜142(または金属膜242同士)をそれぞれ覆う拡散防止膜143(または拡散防止膜243)間の最短距離である。
幅Wの寸法を上記範囲に規定することによって、拡散防止膜144間または拡散防止膜244間に絶縁膜141と絶縁膜241との接合部分を確保することができる。そのため、パッド層14とパッド層24の貼合をより強化することができる。
(変形例)
図7は、変形例に係る半導体装置を説明するための模式図である。図7では、第1半導体部材1が、複数の半導体ウェハを積層することによって構成されている。各半導体ウェハには、半導体メモリ等の半導体素子が形成されている。本変形例に係る半導体装置は、最下層の第1半導体部材1に第2半導体部材2を貼り合わせることによって構成される。
この半導体装置にも、第1実施形態と同様に、拡散防止膜144および拡散防止膜244が設けられている。そのため、金属膜の位置ずれが発生しても、金属拡散を回避できる。よって、信頼性を向上させることが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
141 第1絶縁膜、142 第1金属膜、142a 第1表面、143、243 第1拡散防止膜、144、244 第2拡散防止膜、241 第2絶縁膜、242 第2金属膜、242a 第2表面

Claims (4)

  1. 第1半導体基板と、
    前記第1半導体基板に設けられ、表面部に第1凹部を有する第1絶縁膜と、
    前記第1凹部に設けられ、前記第1絶縁膜から露出した第1表面を有する第1金属膜と、
    第2半導体基板と、
    前記第2半導体基板に設けられ、前記第1絶縁膜の表面と接合された表面を有する表面部に第2凹部を有する第2絶縁膜と、
    前記第2凹部に設けられ、前記第2絶縁膜から露出した第2表面を有し、前記第2表面が前記第1表面と接合された第2金属膜と、
    前記第1凹部と前記第2凹部とに設けられ、前記第1金属膜及び前記第2金属膜を覆う第1拡散防止膜と、
    前記第1拡散防止膜の外周部に設けられた第2拡散防止膜と、
    を、備える半導体装置。
  2. 複数の前記第1金属膜および複数の前記第2金属膜が同じ方向に配列され、
    前記第2拡散防止膜の幅が、互いに隣り合う前記第1金属膜または前記第2金属膜をそれぞれ覆う前記第1拡散防止膜間の最短距離の1/3よりも小さい、請求項1に記載の半導体装置。
  3. 前記第2拡散防止膜が窒化膜である、請求項1または2に記載の半導体装置。
  4. 前記窒化膜が、シリコン窒化膜またはシリコン炭窒化膜である、請求項3に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11411016B2 (en) 2020-03-19 2022-08-09 Kioxia Corporation Semiconductor memory device
US11658169B2 (en) 2020-03-23 2023-05-23 Kioxia Corporation Semiconductor device
US12002777B2 (en) 2021-03-16 2024-06-04 Kioxia Corporation Semiconductor device with bonded substrates

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088076B2 (en) * 2019-12-27 2021-08-10 Sandisk Technologies Llc Bonding pads embedded in a dielectric diffusion barrier and having recessed metallic liners
JP2021136271A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012019147A (ja) * 2010-07-09 2012-01-26 Canon Inc 固体撮像装置
JP2012084881A (ja) * 2010-10-14 2012-04-26 Soytec 接続構造体を実現するためのプロセス
US20140117546A1 (en) * 2012-06-05 2014-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7402509B2 (en) * 2005-03-16 2008-07-22 Intel Corporation Method of forming self-passivating interconnects and resulting devices
JP5380901B2 (ja) * 2008-05-12 2014-01-08 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8482132B2 (en) * 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
JP2011166015A (ja) * 2010-02-12 2011-08-25 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
FR2963158B1 (fr) * 2010-07-21 2013-05-17 Commissariat Energie Atomique Procede d'assemblage par collage direct entre deux elements comprenant des portions de cuivre et de materiaux dielectriques
EP3534399A1 (en) * 2011-05-24 2019-09-04 Sony Corporation Semiconductor device
US8896125B2 (en) * 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
JP5994274B2 (ja) * 2012-02-14 2016-09-21 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
JP5925006B2 (ja) 2012-03-26 2016-05-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2014003081A (ja) 2012-06-15 2014-01-09 Ps4 Luxco S A R L 半導体装置及びその製造方法
US9034769B2 (en) * 2012-12-12 2015-05-19 Micron Technology, Inc. Methods of selectively removing a substrate material
US9276195B2 (en) * 2013-03-22 2016-03-01 Hiroyuki Kanaya Magnetic random access memory
JP2015079901A (ja) 2013-10-18 2015-04-23 株式会社東芝 半導体装置及び半導体装置の製造方法
FR3021455B1 (fr) * 2014-05-21 2017-10-13 St Microelectronics Crolles 2 Sas Procede d'aplanissement d'evidements remplis de cuivre
CN105206561B (zh) * 2014-05-28 2018-08-10 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法和半导体结构
KR102211143B1 (ko) * 2014-11-13 2021-02-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11031285B2 (en) * 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012019147A (ja) * 2010-07-09 2012-01-26 Canon Inc 固体撮像装置
JP2012084881A (ja) * 2010-10-14 2012-04-26 Soytec 接続構造体を実現するためのプロセス
US20140117546A1 (en) * 2012-06-05 2014-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11411016B2 (en) 2020-03-19 2022-08-09 Kioxia Corporation Semiconductor memory device
TWI785480B (zh) * 2020-03-19 2022-12-01 日商鎧俠股份有限公司 半導體記憶裝置
US11658169B2 (en) 2020-03-23 2023-05-23 Kioxia Corporation Semiconductor device
US12002777B2 (en) 2021-03-16 2024-06-04 Kioxia Corporation Semiconductor device with bonded substrates

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