JP2012084881A - 接続構造体を実現するためのプロセス - Google Patents

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Abstract

【課題】半導体基板（１０００）において接続構造体（２２００）を実現するためのプロセス、および、そのように実現された半導体基板を提供すること。
【解決手段】半導体基板（１０００）は、第１の表面に沿って第２の基板（１７００）と３Ｄ集積される。本発明のプロセスは、導電層から半導体基板の残部の中への素子の拡散を防止するための拡散バリア構造体（２２１１）を成長させる。第１の端面が、拡散バリア構造体（２２１１）の、第１の表面に対して平行であり、第１の表面に対して垂直な方向に沿いかつ基板から第１の表面の方に延びる拡散バリア構造体（２２１１）の最も外側の表面であり、横方向のミスアライメントの方向の長さを有する。３Ｄ集積された構造体において、第２の基板（１７００）の導電層からの素子の拡散を集積された状態で防止するように拡散バリア構造体（２２１１）の長さが選択される。
【選択図】図２

Description

本発明は、半導体基板において接続構造体を実現するためのプロセス、およびそのような接続構造体が実現されている半導体基板を含む半導体システムに関する。
標準的な半導体製造技法は、ゲート長の短縮に向かって推し進められたので、従来の半導体技術の製造限界に近づいている。性能をさらに改善し、電力消費およびパッケージングコストを低減するために、３Ｄ集積などの集積技法がますます一般的になってきている。
３Ｄ集積は、半導体ダイ、光モジュール、放熱モジュール、生物学的モジュール、およびメモリなどの少なくとも２つのモジュールを互いに積み重ねることにより、それらを接続することにある。そのような手法は、いくつかの利点を有する。集積が垂直方向に実施されるので、ＰＣＢ要件が緩和される。入力／出力インターフェースの電力消費ならびに信号品質は、モジュールを長い接続ケーブルまたは接続線を使用することなく相互に接続することにより改善される。複数のパッケージではなく単一のパッケージしか必要とされないので、コストが低減される。そのような集積技法によって、複雑性の高いシステムを単一のパッケージに入れて小型化することが可能になる。
互いに積み重ねられた複数のモジュールを接続するための様々な技法が開発されてきた。互いに重ねられた少なくとも２つのモジュールを接続するために、１つの可能な技法は、直接接合にある。そのような技法では、２つのモジュール、例えば２つの半導体ダイを、互いに重ねて置き、比較的低い温度で相互に押しつけ、その結果、２つのダイの間の接触面における電気的接触を生み出すことができる。
例えば、図８Ａに見られるように、第１の表面８１００を有する第１の半導体ダイ８０００は、拡散バリア層８２１１によって取り囲まれた導電層８２２０によって構成された接続構造体８２００を含んでもよい。同時に、第２の半導体ダイ８７００は、第１の表面８７１０を有してもよく、導電層８２２０および拡散バリア層８２１１を含む接続構造体８２００を包含してもよい。第１の半導体ダイ８０００の接続構造体８２００および第２の半導体ダイ８７００の接続構造体８２００は、実質上同様でもよい。
３Ｄ集積は、第２の半導体ダイ８７００を第１の半導体ダイ８０００の上に押しつけることにより実施することができ、その結果、第２の半導体ダイ８７００の第１の表面８７１０が第１の半導体ダイ８０００の第１の表面８１００を押しつける。そのような手順中に、第１の半導体ダイ８０００および第２の半導体ダイ８７００は、少なくとも１９００方向に沿って位置合わせされるべきであり、その結果、第１の半導体ダイ８０００の接続構造体８２００は、第２の半導体ダイ８７００の実質上同様の接続構造体８２００と位置合わせされる。これは図８Ｂ、および特許文献１に例示されている。
米国特許第６，９６２，８３５号明細書
Di Cioccio and Al (IITC 2009)からの「Enabling 3D Interconnects with Metal Direct Bonding」
しかし、技術的限界のために、完全なアライメントを達成するのは難しい可能性がある。実際には、少なくとも１つの方向、１つの例として、図８Ａにおいてミスアライメント値Ｍによって例示された１９００方向に小さなミスアライメントが存在する可能性がある。ミスアライメント値Ｍを受けるそのような３Ｄ集積が実施された場合、図８Ｃに例示するような結果が得られる可能性がある。
図８Ｃに見られるように、第１の半導体ダイ８０００の接続構造体８２００は、第２の半導体ダイ８７００の接続構造体８２００と位置合わせされないことがある。したがって、ミスマッチ領域８５００が存在する可能性があり、この場合、第２の半導体ダイ８７００の接続構造体８２００の導電層８２２０は、第１の半導体ダイ８０００の接続構造体８２００の拡散バリア層８２１１の上に配置され、さらに、第１の半導体ダイ８０００の接続構造体８２００を含まない半導体ダイ８０００の領域の上に配置される。
そのような場合、第２の半導体ダイ８７００の接続構造体８２００の導電層８２２０が銅で実現され、第１の半導体ダイが、例えばシリコン半導体ダイである場合は、銅が、領域８５００を通って、第１の半導体ダイ８０００の接続構造体８２００に対応しない第１の半導体ダイ８０００の一部分の中に拡散する可能性があり得る。
この問題は、現在の３Ｄ集積技法に存在し、したがって、集積システムの工業生産におけるそのような技法の適用を妨げるまたは制限する可能性がある。
したがって、本発明の目的は、３Ｄ集積プロセス中にミスアライメントが存在する場合でさえ接続構造体を構成する金属の拡散を防止するような、３Ｄ集積を受ける半導体基板において使用されるべき接続構造体を提供することである。
上記の目的は、本発明の教示によって達成することができる。
本発明の一実施形態による、半導体基板において接続構造体を実現するためのプロセスにおいて、半導体基板は、少なくとも第１の表面を有し、第１の表面に沿って第２の基板と３Ｄ集積されることになっており、３Ｄ集積は、ミスアライメント値（Ｍ）を有する少なくとも１つの次元における横方向のミスアライメントを受け、このプロセスは、導電層から半導体基板の残部の中への素子の拡散を防止するための拡散バリア構造体を成長させるステップを含むことができ、第１の端面が、拡散バリア構造体の、第１の表面に対して実質上平行であり、第１の表面に対して垂直な方向に沿いかつ基板から第１の表面の方に延びる拡散バリア構造体の最も外側の表面であり、横方向のミスアライメントの方向の長さを有することができ、長さがミスアライメント値に依存し、３Ｄ集積構造体において第２の基板の導電層からの素子の拡散を集積された状態で防止するように拡散バリア構造体の長さが選択されることを特徴する。
そのようなプロセスを実施することにより、３Ｄ集積中にミスアライメントが存在する場合でさえ、第１の集積基板上の対応する接続構造体に対して、３Ｄ集積プロセス中に位置合わせすることができる接続構造体を実現することが可能である。ミスアライメント値を考慮することにより、拡散バリア構造体は、ミスアライメントを補償し導電素子の拡散を防止するようなサイズにすることができる。
いくつかの実施形態では、長さは、少なくとも横方向のミスアライメント値と同程度の長さでもよい。
拡散バリア構造体の長さを少なくともミスアライメント値であるように選択することにより、最大のミスアライメントの場合でさえ、導電素子の拡散の防止を保証することができる。
いくつかの実施形態では、長さは、少なくともミスアライメントの方向に沿った第２の基板の導電層の長さと同程度の長さでもよい。
少なくともミスアライメントの方向に沿った第２の基板の導電層の長さと同程度の長さであるように、拡散バリア構造体の長さを選択することにより、第１の基板と第２の基板の導電層間の接触が達成されるときはいつでも、導電素子の拡散の防止を保証することができる。
いくつかの実施形態では、接続構造体を実現するためのプロセスは、拡散バリア構造体を成長させた後に、導電層が少なくとも拡散バリア構造体によって半導体基板から分離されるように少なくとも導電層を成長させるステップをさらに含むことができる。
拡散バリア構造体を成長させた後に導電素子を成長させることにより、拡散バリア構造体の厚さに対応する第１の端面の長さを有する拡散バリア構造体を実現し、次いで、拡散バリア構造体の上に直接導電素子を堆積することが可能である。そのようにして、２つの堆積物、すなわち拡散バリア構造体および導電素子しか、必要とされない。
いくつかの実施形態では、接続構造体を実現するためのプロセスは、拡散バリア構造体を成長させる前に、少なくとも導電層を成長させるステップをさらに含むことができる。
拡散バリア構造体を成長させる前に導電素子を成長させることにより、すでに成長させた導電素子の位置に関して特定のゾーンにおいてのみ、必要とされる長さを有する拡散バリア構造体を実現することが可能である。
いくつかの実施形態では、拡散バリア構造体を成長させるステップは、拡散バリア層を成長させるステップを含むことができる。
拡散バリア層を拡散バリア構造体として使用することにより、拡散バリア構造体を成長させるプロセスを正確に制御することができる。さらに、拡散バリア層を拡散バリア構造体として使用することにより、拡散バリア構造体を成長させるために、単一の製造ステップしか必要としなくてもよい。
いくつかの実施形態では、拡散バリア構造体を成長させるステップは、拡散バリア層上に拡散バリア層より高い成長速度を有する第２の層を成長させるステップをさらに備えることができる。
拡散バリア構造体を成長させるために２つの層を使用することにより、低い成長速度を有する１つのより薄い拡散バリア層、およびより速い成長率を有する第２の層を利用することが可能である。そのような場合には、同じセットのマスクを使用して両方の層を堆積することが可能であり得る。しかし、第２の層のより速い成長速度のおかげで、より迅速な生産を達成することができる。
いくつかの実施形態では、拡散バリア層を成長させるステップは、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化シリコン（Ｓｉ３Ｎ４）のうちの少なくとも１つの層を成長させるステップを備えることができる。
それらの素子間で拡散バリア層を選択することにより、導電性材料の拡散を防止する最適の効果を達成することができる。
いくつかの実施形態では、拡散バリア構造体の長さは２０ｎｍから１μｍまでの間でもよい。
標準的な拡散バリア層の通常の長さより実質上長い長さを有する拡散バリア構造体を成長させることにより、ミスアライメントの場合でさえ、導電素子拡散を防止する利点を達成することができる。
本発明の他の実施形態による、少なくとも２つの半導体基板の３Ｄ集積を実現するためのプロセスは、前述のような本発明の一実施形態による、半導体基板において接続構造体を実現するためのプロセスによる２つの半導体基板の少なくとも１つ、好ましくは各１つにおいて、接続構造体を実現するステップ、２つの半導体基板のそれぞれの第１の表面に沿って２つの半導体基板を接着するステップを含むことができる。
本発明の一実施形態による、半導体基板において接続構造体を実現するためのプロセスによって得た２つの基板を使用して３Ｄ集積を実現することにより、３Ｄ集積プロセス中にミスアライメントが存在する場合でさえ、導電性材料の望ましくない拡散を防止することができる、２つの基板間の接続を実現することが可能である。
いくつかの実施形態では、２つの半導体基板を接着するステップは、２つの半導体基板を相互に、具体的には接合することにより、接着するステップを含むことができる。
２つの基板を相互に接合することにより、安定した接続を保証することができ、接続領域のさらなるミスアライメントを防止することができる。
本発明の他の実施形態によれば、半導体システムは、少なくとも第１の基板および第２の基板を含むことができ、少なくとも第１の基板は、接続構造体を含み、第１の基板は、少なくとも第１の表面を有し、第１の表面に沿った第２の基板と３Ｄ集積され、３Ｄ集積は、ミスアライメント値（Ｍ）を有する少なくとも１つの次元における横方向のミスアライメントを有し、接続構造体は、導電層から基板の材料の中への素子の拡散を防止するための拡散バリア構造体を含み、半導体システムは、拡散バリア構造体が、拡散バリア構造体の、第１の表面に対して実質上平行であり、第１の表面に対して垂直な方向に沿いかつ基板から第１の表面の方に延びる拡散バリア構造体の最も外側の表面である第１の端面が横方向のミスアライメントの方向の長さ（Ｌ）を有するように構成され、長さがミスアライメント値に依存し、拡散バリア構造体の長さ（Ｌ）が、第２の基板の導電層からの素子の拡散を防止するように選択されることを特徴とする。
そのようなやり方で半導体システムを実現することにより、３Ｄ集積中にミスアライメントが存在する場合でさえ、第１の基板および第２の基板上の対応する接続構造体間で、３Ｄ集積プロセス中に安定した電気的接続を実現することが可能である。ミスアライメント値を考慮することにより、拡散バリア構造体は、ミスアライメントを補償し導電素子の拡散を防止するようなサイズにすることができる。
いくつかの実施形態では、長さは、少なくとも横方向のミスアライメント値と同程度の長さでもよい。
少なくともミスアライメント値であるように拡散バリア構造体の長さを選択することにより、最大のミスアライメントの場合でさえ、導電素子の拡散の防止を保証することができる。
いくつかの実施形態では、長さは、少なくともミスアライメントの方向に沿った第２の基板の導電層の長さと同程度の長さでもよい。
少なくともミスアライメントの方向に沿った第２の基板の導電層の長さと同程度の長さであるように拡散バリア構造体の長さを選択することにより、第１の基板および第２の基板の導電層間の接触が達成されるときはいつでも、導電素子の拡散の防止を保証することができる。
いくつかの実施形態では、接続構造体は、導電層が少なくとも拡散バリア構造体によって第１の基板から分離されるように、少なくとも導電層をさらに含むことができる。
拡散バリア構造体によって導電素子を基板から分離することにより、第１の基板の中への第１の基板の接続構造の導電素子の拡散を防止することと、第１の基板の中への第２の基板の接続構造体の導電素子の拡散を防止することの両方のために、拡散バリア構造体を使用することが可能であり得る。
いくつかの実施形態では、拡散バリア構造体は拡散バリア層を含むことができる。
拡散バリア層を拡散バリア構造体として使用することにより、拡散バリア構造体を成長させるプロセスを正確に制御することができる。さらに、拡散バリア層を拡散バリア構造体として使用することにより、拡散バリア構造体を成長させるために、単一の製造ステップしか必要としなくてもよい。
いくつかの実施形態では、拡散バリア構造体は、拡散バリア層、および拡散バリア層上に拡散バリア層より高い成長速度を有する第２の層を含むことができる。
拡散バリア構造体を成長させるための２つの層を使用することにより、低い成長速度を有する１つのより薄い拡散バリア層、およびより速い成長率を有する第２の層を利用することが可能である。そのような場合には、同じセットのマスクを使用して両方の層を堆積することが可能であり得る。しかし、第２の層のより速い成長速度のおかげで、より迅速な生産を達成することができる。
いくつかの実施形態では、拡散バリア層は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化シリコン（Ｓｉ３Ｎ４）のうちのいずれでもよい。
それらの素子間で拡散バリア層を選択することにより、導電性材料の拡散を防止する最適の効果を達成することができる。
添付の図面は、明細書の一部分に組み込まれ、明細書の一部分を形成し、本発明のいくつかの実施形態を例示する。これらの図面は、説明と共に、本発明の特徴、利点および原理を説明するのに役立つ。図面は、本発明をどのように達成し使用することができるかの好ましい実施例および代替実施例を例示する目的のためだけであり、本発明を、例示し説明した実施形態だけに限定すると解釈されるべきではない。同様の参照符号は同様の要素を指す添付の図面に例示するような本発明の様々な実施形態の以下のより具体的な説明からさらなる特徴および利点が明らかになるであろう。
本発明の諸実施形態において使用される、３Ｄ集積のための２つの基板を例示する概略図である。 本発明の第１の実施形態による接続構造体を実現するためのプロセスを例示する概略図である。 本発明の一実施形態による３Ｄ集積のプロセスを受ける２つの基板を例示する概略図である。 本発明の一実施形態による２つの基板の３Ｄ集積の結果を例示する概略図である。 本発明の第２の実施形態による接続構造体を実現するためのプロセスを例示する概略図である。 本発明の第３の実施形態による接続構造体を実現するためのプロセスを例示する概略図である。 本発明の第４の実施形態による接続構造体を実現するためのプロセスを例示する概略図である。 本発明の第４の実施形態による接続構造体を実現するためのプロセスを例示する概略図である。 本発明の第５の実施形態による２つの基板を含む３Ｄシステムを例示する概略図である。 本発明の第５の実施形態による２つの基板を含む３Ｄシステムを例示する概略図である。 従来技術による３Ｄ集積のプロセスを受ける２つの基板を例示する概略図である。 集積ミスアライメントがない場合の、従来技術による２つの基板の３Ｄ集積の結果を例示する概略図である。 集積ミスアライメントがある場合の、従来技術による２つの基板の３Ｄ集積の結果を例示する概略図である。
以下の説明では、説明の目的のために、説明の完全な理解を提供するために具体的な詳細について記載する。しかし、本発明をこれらの具体的な詳細なしに実施することができることは明らかである。
図８に見られるように、第１の表面８１００に対応する表面に沿った、第１の半導体ダイ８０００の接続構造体８２００の導電層８２２０および拡散バリア層８２１１の形状は、第１の表面８７１０に対応する表面に沿った、第２の半導体ダイ８７００の接続構造体８２００の導電層８２２０および拡散バリア層８２１１の形状と実質上同じでもよい。
導電層８２２０は、電気信号を搬送するために使用されてもよく、そのような信号の伝搬に適応された電気特性を有する材料で実現されてもよい。拡散バリア層は、導電層８２２０の材料が第１の半導体ダイ８０００の中に、または第２の半導体ダイ８７００の中に拡散するのを防止するために使用されてもよい。
位置合わせするとは、第１の半導体ダイ８０００が、第１の半導体ダイ８０００の接続構造体８２００の導電層８２２０の表面および第２の半導体ダイ８７００の接続構造体８２００の導電層８２２０の表面が、１９００方向を含みかつ１８００方向に対して垂直である平面に沿って同じ領域を実質上占めるようなやり方で、１９００方向に沿って配置されてもよいことを意味する。同時に、位置合わせするとは、第１の半導体ダイ８０００が、第１の半導体ダイ８０００の接続構造体８２００の拡散バリア層８２１１の表面および第２の半導体ダイ８７００の接続構造体８２００の拡散バリア層８２１１の表面が、１９００方向を含みかつ１８００方向に対して垂直である平面に沿って同じ領域を実質上占めるようなやり方で、１９００方向に沿って配置されてもよいことを意味する。そのような状態を図８Ｂに例示する。
しかし、図８Ｂに例示する状態は、技術的限界のために達成することができない可能性があるので、構造は、ミスアライメントが存在する場合でさえ、半導体基板における導電性材料の拡散を防止するように実現しなければならない。
図１は、３Ｄ集積を受ける第１の半導体基板１０００および第２の半導体基板１７００を例示する。３Ｄ集積は、接合プロセスを備えてもよい。
第１の半導体基板１０００は、少なくとも第１の表面１１００を有し、第２の半導体基板１７００は、少なくとも第１の表面１７１０を有する。両方の半導体基板１０００および１７００は、参照数字１６００によって識別された、トランジスタ、ダイオード、キャパシタ、金属線およびビアなど、複数の回路を含んでもよい。第１の半導体基板１０００および第２の半導体基板１７００は両方とも、図１に例示していないさらなるモジュール、例えば、光モジュール、生物学的モジュール、メモリ、および／または電力モジュールをさらに含んでもよい。さらに、第１の半導体基板１０００および第２の半導体基板１７００のいずれか一方または両方とも、シリコンウェハ、シリコンオンインシュレータウェハ、ガラス基板、または、より一般に、基板のうちのいずれかを含んでよい。
第１の半導体基板１０００および第２の半導体基板１７００は、１８００方向に沿ってそれらを相互に近づけることにより、および矢印１１５０によって示すように、所定の環境において所定の温度で所定の量の圧力をかけることにより、第１の表面１１００および第１の表面１７１０に対応する表面に沿ってそれらを接合することにより、集積することができる。
接合は、具体的には、特許文献１に開示されている技法、または、より好ましくは、非特許文献１に開示されている技法に相当してもよい。接合は、外部熱圧着のような他の技法でもよい。
さらに、第１の半導体基板１０００および第２の半導体基板１７００は両方とも、２つの半導体基板が１８００方向に沿って相互に近づいたときに、第１の半導体基板１０００の接続構造体１２００が第２の半導体基板１７００の対応する接続構造体１２００と接触するように、１９００方向を含みかつ１８００方向に対して垂直である平面に沿って実質上同様の位置に配置された接続構造体１２００を含む。例えば、第１の半導体基板１０００の接続構造体１２０１は、第２の半導体基板１７００の接続構造体１２０２と接触することになる。図１には、２つの接続構造体しか例示していないが、もちろん、より多くがあってもよい。
図２は、本発明の第１の実施形態による接続構造体を実現するためのプロセスを例示する概略図である。より具体的には、図２は、例えば、図１の第１の半導体基板１０００の接続構造体１２０１、および／または第２の半導体基板１７００の接続構造体１２０２、および／または接続構造体１２００のいずれかなどの接続構造体２２００を実現するプロセスを例示する。
半導体基板２０００Ａは、図２に見られるように、穴２３００を含む。穴２３００は、例えば、フォトリソグラフィおよびエッチングを実施することにより、ステップＳ２０によって半導体基板から開始して実現することができる。穴２３００の大きさ、形状、深さ、および位置は、半導体製造の技術分野で知られているやり方で制御することができる。
堆積および／または成長ステップＳ２１を実施することにより、拡散バリア層２２１１が半導体基板２０００Ａの上に実現され、その結果、半導体基板２０００Ｂを得る。拡散バリア層２２１１の実現は、例えば、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）、エピタキシ法、または他の技法を含めて、堆積および／または成長などの知られている半導体基板製造プロセスにおいて実施することができる。拡散バリア層は、例えば、タンタル（ＴＡ）、窒化タンタル（ＴＡＮ）、または窒化シリコン（ＳＩ３Ｎ４）などの金属原子の拡散をブロックする特性を有する材料の層でもよい。
続いて、導電層２２２１のシード堆積から成るステップＳ２２Ａによって、半導体基板２０００Ｃを得る。シード堆積プロセスは、ＰＶＤシードまたはＣＶＤシードなど当技術分野で知られている技法で実施することができる。導電層２２２１は、例えば、銅、銀、金、または電気伝導性を有するいかなる他の材料でもよい。
続いて、導電層２２２２の堆積から成るステップＳ２２Ｂによって、半導体基板２０００Ｄを得る。ステップＳ２２Ｂは、電着法（ＥＣＤ）から成ってもよい。導電層２２２２は、導電層２２２２の導電層２２２１上への接着を容易にすることができる、導電層２２２１と同じ材料でもよい。代替として、導電層２２２２は、成長プロセスをスピードアップすることができ、より良い電気伝導性を提供することができ、または生産コストを低減することができる、導電層２２２１とは異なる材料でもよい。
続いて、半導体基板２０００Ｄは、化学的機械的研磨（ＣＭＰ）にあるステップＳ２３を受けることができ、結果として、半導体基板２０００Ｅを得る。
このプロセスのおかげで、半導体基板２０００Ｅにおいて例示したものなどの接続構造体２２００を得る。
接続構造体２２００は、拡散バリア層２２１１および導電層２２２０を含む。さらに、拡散バリア層２２１１は、半導体基板２０００Ｅの第１の表面２１００に対して実質上平行な表面２２３０を有する。この実施形態における端面２２３０の大きさは、ステップＳ２１中に堆積された拡散バリア層２２１１を形成する材料の厚さｄによって実質上定められる。したがって、ステップＳ２１中に堆積される材料の量を制御することにより、少なくとも１９００方向に沿った端面２２３０の長さＬを制御することが可能であり得る。
半導体基板２０００Ｅにおいて、拡散バリア層２２１１の表面２２３０は、拡散バリア構造体として機能することができ、それによって、ミスアライメントが存在する場合でさえ、第２の半導体基板の導電層から半導体基板２０００Ｅの中への素子の拡散を防止する。
図３Ａは、本発明の第１の実施形態による３Ｄ集積のプロセスを受ける２つの基板を例示する概略図である。より具体的には、図３Ａは、１８００方向に沿って３Ｄ集積を受ける第１の半導体基板１０００および第２の半導体基板１７００を例示する。
図３Ａに見られるように、第１の半導体基板１０００は、第２の半導体基板１７００に関して１９００方向に沿って横方向のミスアライメントを有する可能性がある。１９００方向に沿った横方向のミスアライメントは、例えば、約２０ｎｍから約１μｍのオーダ、または例えばさらには１μｍ超の値Ｍを有してもよい。第１の半導体基板１０００および第２の半導体基板１７００は、図２に示したプロセスによって得た接続構造体２２００を含む。したがって、接続構造体２２００は、１９００方向に、通常２０ｎｍから１μｍのオーダの値Ｌに相当する長さを有する表面２２３０を有し、拡散バリア構造体として機能する。
図３Ｂは、本発明の一実施形態による２つの基板の３Ｄ集積の結果を例示する概略図である。より具体的には、図３Ｂは、第１の半導体基板１０００および第２の半導体基板１７００の３Ｄ集積によって得た半導体システムを例示する。
一代替実施形態では、第１の半導体基板１０００の表面２２３０の長さＬは、１９００方向に沿った第２の半導体基板１７００の導電層２２２０の長さより長くてもよい。そのようなやり方で長さＬを選択することにより、第１の半導体基板１０００の導電層２２２０と第２の半導体基板１７００の導電層２２２０との間の接触が実現されるときはいつでも、拡散を防止することを保証することが可能である。
図３Ｂに見られるように、第１の半導体基板１０００の接続構造体２２００は、第２の半導体基板１７００の接続構造体２２００に関してミスアラインされている。しかし、第１の半導体基板１０００の接続構造体２２００の拡散バリア層２２１１のおかげで、第２の半導体基板１７００の接続構造体２２００の導電層２２２０が第１の半導体基板１０００の中に拡散することを防止することができる。したがって、導電性材料が領域８５００を通って拡散し得る図８Ｃに例示した従来技術と違って、第２の半導体基板１７００の導電層２２００は、常に、第１の半導体基板１０００の導電層２２００を含む領域の上に、または、第１の半導体基板の導電層２２００および表面２２３０を含む領域の上に配置される。そのようなやり方で、半導体基板１０００の中への導電層２２００を構成する材料の拡散を防止することができる。
より具体的には、図３Ａに見られるように、第１の半導体基板１０００の接続構造体２２００の拡散バリア層２２１１は、ミスアライメントの１９００方向に長さＬを有する端面２２３０を有することができる。少なくともミスアライメント値Ｍと同程度の大きさであるように長さ値Ｌを選択することにより、図３Ｂに例示した結果を得ることができる。より具体的には、少なくとも１９００方向のミスアライメント値Ｍに相当するように表面２２３０の１９００方向の長さＬを選択することにより、第２の半導体基板１７００の接続構造体２２００の導電層２２２０が、第１の半導体基板１０００の接続構造体２２００の導電層２２２０、または第１の半導体基板１０００の接続構造体２２００の拡散バリア層２２１１の表面２２３０の上に配置されるだけであることが保証される。言い換えれば、少なくともミスアライメント値Ｍと同程度の大きさであるように、表面２２３０の長さＬを選択することにより、第１の半導体基板１０００の中への第２の半導体基板１７００の接続構造体２２００の電気伝導性材料２２２０の拡散を防止することができる。
代替として、または追加として、表面２２３０の長さＬは、例えば、連続した３Ｄ集積における最大のミスアライメント値Ｍ、または連続した３Ｄ集積における平均のミスアライメント値Ｍに応じて設定することができる。このようにして、絶対的に、または平均して、ミスアライメントが半導体基板１０００および／または１７００において導電性材料２２００の拡散を生じさせないことを保証することができる。
代替として、または追加として、第１の半導体基板１０００における表面２２３０の長さＬを、少なくとも第２の半導体基板１７００の接続構造体の導電性材料２２００の長さと同程度の大きさであるように設定することができる。このようにして、第１の半導体基板１０００の導電性材料２２００と第２の半導体基板１７００の導電性材料２２００との間の接触が達成されるときはいつでも、拡散を防止することが保証される。これは、ミスアライメントの値は知られていないが、第２の半導体基板１７００の接続構造体の導電性材料２２００の長さは知られている場合に有利である。
さらに、ミスアライメント値Ｍは、半導体基板１０００の異なる位置ごとに異なってもよい。例えば、製造機械または処理機械の公差によるミスアライメントに加えて、半導体基板に加えられる圧力によるミスアライメント、または基板全体にわたる温度勾配によるミスアライメントがあり得る。ミスアライメント値Ｍがウェハ全体にわたって一定でない場合には、ウェハの異なる部分に配置された異なる接続構造体２２００のための表面２２３０の値Ｌを選択するときに、これを考慮することができる。
図４は、本発明の第２の実施形態による接続構造体４２００を実現するためのプロセスを例示する概略図である。より具体的には、図４は、例えば、第１の半導体基板１０００の接続構造体１２０１、および／または第２の半導体基板１７００の接続構造体１２０２、および／または図１の接続構造体１２００のいずれかなどの接続構造体４２００を実現するプロセスを例示する。
図４に見られるように、ステップＳ４０によって、第１の穴４３２０および第１の穴を取り囲み表面４１００の方に向いた第２の穴４３１０を有する半導体基板４０００Ａを得ることができる。第１の穴４３２０は、例えば、フォトリソグラフィおよびエッチングを実施することにより、ステップＳ４０によって半導体基板から開始して実現することができる。第１の穴４３２０の大きさ、形状、深さ、および位置は、半導体製造の技術分野で知られているやり方で制御することができる。同様に、第２の穴４３１０は、例えば、フォトリソグラフィおよびエッチングのよく知られているプロセスを実施することにより、ステップＳ４０によってバルク半導体基板から開始して実現することができる。第２の穴４３１０の大きさ、形状、深さ、および位置は、半導体製造の技術分野で知られているやり方で制御することができる。代替として、または追加として、第１の穴４３２０および第２の穴４３１０は両方とも、単一のフォトリソグラフィステップにおいて実現することができる。
少なくとも１９００方向の第２の穴４３１０の長さは、所望の長さＬに相当するように選択することができる。
続いて、ステップＳ４１を介して、半導体基板４０００Ａ上に拡散バリア層４２１１を堆積し、その結果、半導体基板４０００Ｂを得る。ステップＳ４１を実施するための技法は、図２におけるステップＳ２１を実施するための技法と実質上同様でもよい。さらに、拡散バリア層４２１１は、図２における拡散バリア層２２１１と実質上同様でもよい。
続いて、ステップＳ４２ＡおよびＳ４２Ｂを介して、半導体基板４０００Ｂ上に導電層４２２１および導電層４２２２を堆積し、その結果、それぞれ半導体基板４０００Ｃおよび４０００Ｄを得る。ステップＳ４２ＡおよびＳ４２Ｂは、図２におけるステップＳ２２ＡおよびＳ２２Ｂと実質上同様でもよい。さらに、導電層４２２１および導電層４２２２は、それぞれ図２における導電層２２２１および導電層２２２２と実質上同様でもよい。
最後に、ステップＳ４３を介して、半導体基板４０００Ｅを得る。ステップＳ４３は、図２におけるステップＳ２３と実質上同様でもよい。ステップＳ４３に続いて、第２の穴４３１０に残る拡散バリア層４２１１の材料は、少なくとも表面４１００の表面領域４２３０において、少なくとも１９００方向に、所望の値Ｌに相当する長さを有し、したがって、ミスアライメントが存在する場合でさえ、３Ｄ構造における拡散バリア構造体として機能する。
図４に概略的に示したプロセスのおかげで、導電素子４２２０および拡散バリア層４２１１を含む接続構造体４２００を得ることができる。導電素子４２２０は、図２における導電素子２２２０と実質上同じでもよい。一方、第２の穴４３１０のおかげで、拡散バリア層４２１１は、実質上図２の拡散バリア層２２１１よりはるかに薄くてもよい。より薄いが、穴４３１０に堆積された拡散バリア層４２１１は、それでもなお、図２の表面２２３０と実質上同様の表面４２３０を提供する。したがって、図２の接続構造体２２００によって得た同じ利点を、図４の接続構造体４２００によって得ることができる。さらに、ステップＳ４１における拡散バリア層４２１１の成長は、比較的長い動作であり得るので、より薄い層４２１１を成長させ、それでもなお所望の長さＬを有する大きな表面４２３０を実現する可能性は、コスト低減の点からも処理時間低減の点からも有利であり得る。
半導体基板４０００Ｅにおいて、拡散バリア層４２１１の表面４２３０は、拡散バリア構造体として機能することができ、それによって、ミスアライメントが存在する場合でさえ、第２の半導体基板の導電層から半導体基板４０００Ｅの中への素子の拡散を防止する。
図５は、本発明の第３の実施形態による接続構造体５２００を実現するためのプロセスを例示する概略図である。より具体的には、図５は、例えば、図１の第１の半導体基板１０００の接続構造体１２０１、および／または第２の半導体基板１７００の接続構造体１２０２、および／または接続構造体１２００のいずれかなどの接続構造体５２００を実現するプロセスを例示する。
図５は、ステップＳ５２によって達成された導電層５２２０および拡散バリア層５２１２を有する半導体基板５０００Ａを例示する。ステップＳ５２を実施するための技法は、図２におけるステップＳ２２ＡおよびＳ２２Ｂを実施するための技法と実質上同様でもよい。
続いて、ステップＳ５０によって、導電層５２２０を取り囲むまたは表面５１００の近くの拡散バリア層５２１２上に穴５３１０を有する半導体基板５０００Ｂを得る。穴５３１０の大きさ、形状、深さ、および位置は、半導体製造の技術分野で知られているやり方で制御することができる。ステップＳ５０を実施するための技法は、図２におけるステップＳ２０を実施するための技法と実質上同様でもよい。
続いて、ステップＳ５１を介して、半導体基板５０００Ｂ上に拡散バリア層５２１１を堆積し、その結果、半導体基板５０００Ｃを得る。ステップＳ５１を実施するための技法は、図２におけるステップＳ２１を実施するための技法と実質上同様でもよい。さらに、拡散バリア層５２１１は、図２における拡散バリア層２２１１と実質上同様でもよい。このステップ中に、少なくとも穴５３１０をバリア層材料で満たす。
最後に、ステップＳ５３を介して、半導体基板５０００Ｄを得る。ステップＳ５３は、図２におけるステップＳ２３と実質上同様のＣＭＰでもよく、過剰な材料を除去する。ステップＳ４３に続いて、穴５３１０に残っている拡散バリア層５２１１の材料は、少なくとも表面５２３０において、少なくとも１９００方向に所望の値Ｌに相当する長さを有してもよく、拡散バリア構造体として機能する。
図５に示したプロセスを実施することにより、導電性材料をすでに堆積した後に拡散バリア層５２１１を実現することが可能である。さらに、比較的薄いバリア拡散層５２１１と共に、所望の長さＬを有する表面５２３０を実現することが可能である。これは、製造速度を高め、したがってコストを低減するという利点を有することができる。
半導体基板５０００Ｄにおいて、拡散バリア層５２１１の表面５２３０は、拡散バリア構造体として機能することができ、それによって、ミスアライメントが存在する場合でさえ、第２の半導体基板の導電層から半導体基板５０００Ｄの中への素子の拡散を防止する。
図６Ａおよび図６Ｂは、本発明の第４の実施形態による接続構造体６２００を実現するためのプロセスを例示する概略図である。より具体的には、図６Ａおよび６Ｂは、例えば、図１の第１の半導体基板１０００の接続構造体１２０１、および／または第２の半導体基板１７００の接続構造体１２０２、および／または接続構造体１２００のいずれかなどの接続構造体６２００を実現するプロセスを例示する。
図６Ａに見られるように、ステップＳ４０によって、第１の穴６３２０を有する半導体基板６０００Ａを得る。ステップＳ６０によって、バルク半導体基板から第１の穴６３２０を実現することができる。ステップＳ６０を実施するための技法は、図２におけるステップＳ２０を実施するための技法と実質上同様でもよい。
続いて、ステップＳ６１Ａを介して、半導体基板６０００Ａ上に拡散バリア層６２１１を堆積し、その結果、半導体基板６０００Ｂを得る。ステップＳ６１Ａを実施するための技法は、図２におけるステップＳ２１を実施するための技法と実質上同様でもよい。さらに、拡散バリア層６２１１は、図２における拡散バリア層２２１１と実質上同様でもよい。
続いて、ステップＳ６１Ｂを介して、半導体基板６０００Ｂ上に第２の層６２１３を堆積し、その結果、半導体基板６０００Ｃを得る。拡散バリア層６２１１の上に第２の層６２１３を堆積する。第２の層６２１３はまた、拡散バリア層として機能しており、例えばＴｉＮでもよく、拡散バリア層６２１１より高い成長速度を有する。
第２の層６２１３は、堆積する動作条件のおかげで拡散バリア層６２１１より速い成長速度を有することができる。すなわち、拡散バリア層６２１１の成長速度は、拡散バリア層６２１１を半導体基板６０００Ａ上に堆積するという事実によって影響される可能性があるが、一方、第２の層６２１３の成長速度は、拡散バリア層６２１１上に第２の層６２１３を堆積することができるという事実のために、より速い可能性がある。言い換えれば、半導体基板６０００Ａ上に、良好な特性を有し、穴を有しない拡散バリア層６２１１の堆積を実現する制約のために、拡散バリア層６２１１の堆積は、遅い可能性がある。一方、半導体基板６０００Ａ上ではなく拡散バリア層６２１１上に堆積することにより、第２の層６２１３をより速い成長速度で堆積することができる。
代替として、第２の層６２１３および拡散バリア層６２１１のために説明された材料の間で、第２の層６２１３および拡散バリア層６２１１を同じ材料で実現することができ、堆積中に材料の成長速度だけを高めることができ、その結果、より遅い成長速度を使用することにより堆積の第１の部分により高い品質の層を実現し、より迅速な成長速度を使用することにより堆積の第２の部分により速い成長層を実現する。
続いて、ステップＳ６２ＡおよびＳ６２Ｂを介して、半導体基板６０００Ｃの第２の層６２１３上に導電層６２２１および導電層６２２２を堆積し、その結果、それぞれ半導体基板６０００Ｄおよび６０００Ｅを得る。ステップＳ６２ＡおよびＳ６２Ｂは、図２におけるステップＳ２２ＡおよびＳ２２Ｂと実質上同様でもよい。さらに、導電層６２２１および導電層６２２２は、それぞれ図２における導電層６２２１および導電層６２２２と実質上同様でもよい。
この実施形態、ならびに前の諸実施形態では、シード導電層６２２１は、必ずしも必要でなく、導電層６２２１および導電層６２２２の堆積ではなく、導電層６２２２の単一の堆積を実施することができる。
最後に、ステップＳ６３を介して、半導体基板６０００Ｆを得る。材料を除去するためのステップＳ６３は、図２におけるステップＳ２３と実質上同様のＣＭＰでもよい。ステップＳ６３に続いて、結合された拡散バリア層６２１１および６１２３は、表面６２３０を提示し、拡散バリア構造体として機能する。
図６Ａおよび６Ｂに概略的に示したプロセスを実施することにより、１９００方向の類似の長さを有する拡散バリア層を実現するために必要とされる時間より比較的短い時間で、少なくとも１９００方向の長さＬを有する表面６２３０を有する拡散バリア構造体を実現する。そのようなやり方では、表面６２３０を有する拡散バリア構造体６２１１、６２１３を実施するのにかかる時間は、例えば、より厚い拡散バリア層２２１１を堆積することができる図２のステップＳ２１より少ない時間でもよい。したがって、製造コストを低減することができる。
半導体基板６０００Ｆにおいて、拡散バリア層６２１１および６２１３の表面６２３０は、拡散バリア構造体として機能することができ、それによって、ミスアライメントが存在する場合でさえ、第２の半導体基板の導電層から半導体基板６０００Ｆの中への素子の拡散を防止する。
図７Ａおよび７Ｂは、本発明の第５の実施形態による半導体システム７０００を例示する。図７Ａは、２つの半導体基板に対して垂直な面に沿って取ったシステムの断面図である。図７Ｂは、図７Ａの面に対して垂直な面に沿って取ったシステムの上面図である。３Ｄ集積を介して、第１の半導体基板１０００および第２の半導体基板１７００を集積することにより、半導体システム７０００を得る。第１の１０００半導体基板および第２の１７００半導体基板は両方とも、少なくとも１つの接続構造体２２００を含む。接続構造体２２００は、前の諸実施形態によって定義したプロセスのいずれかで実現することができる。参照２２１１Ａは、第１の半導体基板１０００の拡散バリアを示し、一方、参照２２１１Ｂは、第２の半導体基板１７００の拡散バリアを示す。
さらに、図７Ｂの上面図に見られるように、第１の半導体基板１０００は、１８００方向および１９００方向の両方に沿って、第２の半導体基板１７００に関してミスアラインされる可能性がある。それら２つの方向に沿ったミスアライメント値は、それぞれＭ１８００およびＭ１９００である。そのような場合には、拡散バリア２２１１Ａの寸法７８１０、７８２０、７９１０、７９２０は、以下のように選択することができる。
− １８００方向に沿った寸法７８１０は、任意の値、好ましくは少なくとも製造することができる値でもよい。
− １９００方向に沿った寸法７９１０は、任意の値、好ましくは少なくとも製造することができる値でもよい。
− １８００方向に沿った寸法７８２０は、前の諸実施形態において説明したやり方でミスアライメントＭ１８００を訂正するように選択することができる。例えば、これは、少なくともミスアライメント値Ｍ１８００に相当するように選択することができる。
− １９００方向に沿った寸法７９２０は、前の諸実施形態において説明したやり方でミスアライメントＭ１９００を訂正するように選択することができる。例えば、これは、少なくともミスアライメント値Ｍ１９００に相当するように選択することができる。
代替として、または追加として、寸法７８１０は、寸法７８２０に相当するように選択することができ、代替として、または追加として、寸法７９１０は、寸法７９２０に相当するように選択することができ、その結果、設計および製造を簡単にする。
代替として、または追加として、Ｍ１８００がＭ１９００より大きいと仮定すると、寸法７８１０、７９１０、７９２０は、寸法７８２０に相当するように選択することができ、その結果、設計プロセスをさらに簡単にする。
上記で説明したように半導体システム７０００を実現することにより、
第１の半導体基板１０００の導電領域２２２０Ａおよび第２の半導体基板１７００の導電領域２２２０Ｂは、少なくとも部分的に重なり合うはずであり、導電領域２２２０Ｂは、第１の半導体基板１０００の導電領域２２２０Ａおよび拡散バリア２２１１Ａを含む領域と重なり合うだけであるはずである。そのようなやり方で、導電領域２２２０Ｂから第１の半導体基板１０００の中への導電素子の拡散を防止することができる。
前の諸実施形態のいくつかでは、第１の半導体基板１０００だけの接続構造体を実現するためのプロセスおよびその寸法に言及してきたが、もちろん、同じ教示は、第２の半導体基板１７００にも適用することができる。
本発明のいくつかの実施形態では、例えば、接続構造体１００、１２０１、１２０２、４２００、５２００、６２００を含む、例えば、半導体基板１０００、１７００、２０００Ｅ、４０００Ｅ、５０００Ｄ、６０００Ｆなどの接続構造体を集積する半導体基板は、１９００方向を含む表面に対して実質上平行でありかつ１８００方向に対して垂直である面に沿って層構造を移動させる層移動プロセスを受けることができる。移動プロセスは、イオンよる基板の注入によって実施することができ、内部に所定の薄弱化層を形成し、基板を加熱するステップを含むことができ、その結果、イオンを注入した薄弱化層に沿って、移動するべき層を分離する。分離は、機械的動作によって実現することもできる。代替として、移動プロセスは、移動される層の過剰な材料を研磨および／またはエッチングすることにより実施することができる。移動プロセスは、接続構造体の実現の前または後に実施することができる。さらに、移動プロセスは、３Ｄ集積プロセスの前または後に実施することができる。
本発明のいくつかの実施形態では、例えば、半導体基板１０００、１７００、２０００Ｅ、４０００Ｅ、５０００Ｄ、６０００Ｆなどの接続構造体を集積する半導体基板は、例えば、シリコン（Ｓｉ）ウェハ、ガリウム砒素（ＧａＡｓ）ウェハ、ＳＯＩ（シリコンオンインシュレータ）ウェハ、ゲルマニウム（Ｇｅ）ウェハなど、いかなる種類の半導体ウェハでもよい。
本発明は、３Ｄ集積のプロセスを受ける２つの基板の文脈で提示してきた。
基板という用語は、例えば２００ｍｍまたは３００ｍｍのシリコンウェハまたはＳＯＩウェハのような半導体ウェハに相当してもよい。基板という用語は、ダイ、すなわち、ダイシングして個々の部品にした後のウェハの１片に相当してもよい。言い換えれば、本発明の概念は、ウェハにおいて、またはダイレベルにおいて実施する３Ｄ集積に適用可能である。
上記の説明では、成長させる、堆積する、実現するという用語は、相互交換可能に使用され、例えば、化学気相成長法（ＣＶＤ）、エピタキシ法、物理気相成長法（ＰＶＤ）、スパッタ堆積法、印刷技法のいずれかなど、半導体製造の分野で知られている技法を示す。
１０００、１７００ 半導体基板
１２００、２２００、４２００、５２００、６２００ 接続構造体
２２１１、４２１１、５２１１、６２１１、６２１３ 拡散バリア構造体
２２２０、４２２０、５２２０、６２２０ 導電層

Claims (18)

  1. 半導体基板（１０００）において接続構造体（１２００、２２００、４２００、５２００、６２００）を実現するためのプロセスであって、前記半導体基板は、
    少なくとも第１の表面（１１００）を有し、
    前記第１の表面に沿って第２の基板（１７００）と３Ｄ集積されることになっており、前記３Ｄ集積は、ミスアライメント値（Ｍ）を有する少なくとも１つの次元における横方向のミスアライメントを受け、導電層から前記半導体基板の残部の中への素子の拡散を防止するための拡散バリア構造体（２２１１、４２１１、５２１１、６２１１、６２１３）を成長させるステップ（Ｓ２１、Ｓ４１、Ｓ５１、Ｓ６１Ａ、Ｓ６１Ｂ）を含むプロセスにおいて、
    前記拡散バリア構造体の、前記第１の表面に対して実質上平行であり、前記第１の表面に対して垂直である方向（１８００）に沿いかつ前記基板から前記第１の表面の方に延びる前記拡散バリア構造体の最も外側の表面である第１の端面（２２３０、４２３０、５２３０、６２３０）は、前記横方向のミスアライメントの方向の長さ（Ｌ）を有し、前記長さは前記ミスアライメント値に依存し、
    ３Ｄ集積された構造において、前記第２の基板の導電層からの素子の拡散を集積された状態で防止するように前記拡散バリア構造体の長さ（Ｌ）が選択されることを特徴とするプロセス。
  2. 前記長さは、少なくとも前記横方向のミスアライメント値（Ｍ）と同程度の長さであることを特徴とする請求項１に記載の接続構造体を実現するためのプロセス。
  3. 前記長さは、少なくとも前記ミスアライメントの前記方向に沿った前記第２の基板の前記導電層の長さと同程度であることを特徴とする請求項１に記載の接続構造体を実現するためのプロセス。
  4. 前記拡散バリア構造体を成長させた後に、少なくとも導電層（２２２０、４２２０、６２２０）を成長させ、その結果、前記導電層を少なくとも前記拡散バリア構造体によって前記半導体基板から分離するステップ（Ｓ２２Ａ、Ｓ２２Ｂ、Ｓ４２Ａ、Ｓ４２Ｂ、Ｓ６２Ａ、Ｓ６２Ｂ）をさらに含むことを特徴とする請求項１から３のいずれかに記載の接続構造体を実現するためのプロセス。
  5. 前記拡散バリア構造体を成長させる前に、少なくとも導電層（５２２０）を成長させるステップ（Ｓ５２）をさらに含むことを特徴とする請求項１から３のいずれかに記載の接続構造体を実現するためのプロセス。
  6. 前記拡散バリア構造体を成長させる前記ステップは、拡散バリア層（２２１１、４２１１、５２１１）を成長させるステップ（Ｓ２１、Ｓ４１、Ｓ５１）を含むことを特徴とする請求項１から５のいずれかに記載の接続構造体を実現するためのプロセス。
  7. 前記拡散バリア構造体を成長させる前記ステップは、前記拡散バリア層上に前記拡散バリア層より高い成長速度を有する第２の層（６２１３）を成長させるステップ（Ｓ６１Ｂ）をさらに備えることを特徴とする請求項１から５のいずれかに記載の接続構造体を実現するためのプロセス。
  8. 前記拡散バリア層を成長させる前記ステップは、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化シリコン（Ｓｉ３Ｎ４）のうちの少なくとも１つの層を成長させるステップを備えることを特徴とする請求項１から７のいずれかに記載の接続構造体を実現するためのプロセス。
  9. 前記拡散バリア構造体の前記長さ（Ｌ）は、２０ｎｍから１μｍまでの間であることを特徴とする請求項１から７のいずれかに記載の接続構造体を実現するためのプロセス。
  10. 少なくとも２つの半導体基板の３Ｄ集積を実現するためのプロセスであって、
    請求項１から９に記載のプロセスによる前記２つの半導体基板の少なくとも１つ、好ましくは各１つにおいて、接続構造体を実現するステップと、
    前記２つの半導体基板のそれぞれの前記第１の表面に沿った前記２つの半導体基板を接着するステップと
    を実施することを含むことを特徴とするプロセス。
  11. 前記２つの半導体基板を接着する前記ステップは、前記２つの半導体基板を相互に、具体的には接合することにより、接着するステップを含むことを特徴とする請求項１０に記載の少なくとも２つの半導体基板の３Ｄ集積を実現するためのプロセス。
  12. 少なくとも第１の基板（１０００）および第２の基板（１７００）または層を含む半導体システムであって、少なくとも前記第１の基板は、接続構造体（１２００、２２００、４２００、５２００、６２００）を含み、前記第１の基板は、
    少なくとも第１の表面（１１００）を有し、
    前記第１の表面に沿った前記第２の基板（１７００）または層と３Ｄ集積され、前記３Ｄ集積は、ミスアライメント値（Ｍ）を有する少なくとも１つの次元における横方向のミスアライメントを有し、
    前記接続構造体は、導電層から前記基板の前記材料の中への素子の拡散を防止するための拡散バリア構造体（２２１１、４２１１、５２１１、６２１１、６２１３）を含む、半導体システムにおいて、
    前記拡散バリア構造体は、前記拡散バリア構造体の、前記第１の表面に対して実質上平行であり、前記第１の表面に対して垂直な方向（１８００）に沿いかつ前記基板から前記第１の表面の方向に延びる前記拡散バリア構造体の最も外側の表面である第１の端面（２２３０、４２３０、５２３０、６２３０）が前記横方向のミスアライメントの方向の長さ（Ｌ）を有するように構成され、前記長さは前記ミスアライメント値に依存し、
    前記第２の基板の導電層からの素子の拡散を防止するように前記拡散バリア構造体の前記長さ（Ｌ）が選択されることを特徴とする半導体システム。
  13. 前記長さは、少なくとも前記横方向のミスアライメント値（Ｍ）と同程度の長さであることを特徴とする請求項１２に記載の半導体システム。
  14. 前記長さは、少なくとも前記ミスアライメントの前記方向に沿った前記第２の基板の前記導電層の長さと同程度の長さであることを特徴とする請求項１２に記載の半導体システム。
  15. 前記接続構造体は、少なくとも導電層（２２２０、４２２０、５２２０、６２２０）をさらに含み、その結果、前記導電層は、少なくとも前記拡散バリア構造体によって前記第１の基板から分離されることを特徴とする請求項１２から１４のいずれかに記載の半導体システム。
  16. 前記拡散バリア構造体は、拡散バリア層（２２１１、４２１１、５２１１）を含むことを特徴とする請求項１２から１５のいずれかに記載の半導体システム。
  17. 前記拡散バリア構造体は、拡散バリア層（６２１１）、および前記拡散バリア層上に前記拡散バリア層より高い成長速度を有する第２の層（６２１３）を含むことを特徴とする請求項１２から１５のいずれかに記載の半導体システム。
  18. 前記拡散バリア層は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化シリコン（Ｓｉ３Ｎ４）のうちのいずれかであることを特徴とする請求項１２から１７のいずれかに記載の半導体システム。
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