JP2010219526A - 半導体デバイスおよび半導体デバイスの製造方法 - Google Patents

半導体デバイスおよび半導体デバイスの製造方法 Download PDF

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Meiken Ra
明 健 羅
Kokuyu Go
國 雄 呉
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

【課題】シリコン貫通ビア（TSV)を用いて半導体ダイ接続部を作製するシステムおよび方法を提供する。
【解決手段】隣接するダイ５０１、５０５、５０７同士の間のダイ接続部に対して低抵抗経路を確立するとともに、複数のダイの間の貫通チャネルに対して低抵抗経路を提供するために、ビアファーストのTSV４０１およびビアラストのTSV４０３の両方を用いて半導体ダイが製造される。
【選択図】図５

Description

この出願は、２００９年３月６日に出願された、「３次元システムインパッケージ構造（Three-Dimensional System-in-Package Architecture）」という名称を有する米国仮特許出願連続番号第６１／１５８，２６０号の利益を請求し、当該仮特許出願はここに参照により援用される。
本発明は、半導体デバイスを接続するためのシステムおよび方法に関し、より詳細には、ビアファースト（via-first）のシリコン貫通ビア（through-silicon via; TSV）とビアラスト（via-last）のTSVとを用いてシステムインパッケージ（SiP）構成においてダイを接続するためのシステムおよび方法に関する。
一般的に、シリコン貫通ビア（TSV）は、電気的接続をシステムインパッケージ（SiP）構造内に形成し、半導体ダイ基板を通って複数の半導体ダイを接続するように用いられている。これらのTSVを形成する１つの方法は、半導体ダイの金属化層の形成前に基板を貫通するようにTSVを形成するビアファースト法として知られている。TSVは、基板の近くの金属化層に電気的に接続される。しかし、このような接続は実際には、基板上に配置されたアクティブデバイスへの接続のための低抵抗経路を維持している間、（たとえば、電力を他のダイに供給するための）如何なる貫通接続の抵抗も増加させる。この抵抗には、ダイの他方の側に到達するよう電気が必ず通る金属化層の抵抗も必ず含まれる。
この貫通抵抗（feedthrough resistance）を低下させるために、ビアラスト法として知られている別の方策を用いることができる。この方法では、金属化層がまず基板の上に形成され、TSVが基板および金属化層の両方を通って延在するように形成される。この方策によって、金属化層からの抵抗を加えることなく、ダイを通る直線経路が可能になる。しかし、このようなTSVは、ダイの一方の側からダイの他方の側（および他のダイ）までの抵抗を低下つつも、自身が配置されるダイ上のアクティブデバイスへの抵抗を増加させる。なぜならば、電気信号は、ビアラストTSVに沿って半導体ダイ中を通って伝わり、さらに、アクティブデバイスに到着するよう金属化層を通って戻らなければならないからである。
よって、アクティブデバイスへの接続について抵抗を増加させることなく貫通抵抗を低下することができるシステムが必要とされている。
システムインパッケージ（SiP）構造においてシリコン貫通ビア（TSV）のハイブリッド構造を提供する本発明の実施例によって、これらの問題およびその他の問題は概して解決または解消され、技術的な利点が概して達成される。
本発明の実施例に基づいて、半導体デバイスは、第１の側および第１の側と対向する第２の側を有する基板と、基板の第１の側の上に配置される第１導電領域とを含む。第１導電ビアが、第１導電領域を通って延伸することなく基板の第２の側から第１導電領域に延伸し、第２導電ビアが、基板の第２の側から第１導電領域を通って延伸する。
本発明の別の実施例に基づいて、半導体デバイスは、第１基板と第１金属化領域とを含む第１半導体ダイを含み、第１基板は、第１の側と第２の側とを含む。第１導電ビアが、第１基板の第２の側から第１基板の第１の側に延伸し、第１金属化領域で終端する。第２導電ビアが、第１半導体ダイを通って延伸する。
本発明のさらに別の実施例に基づいて、半導体デバイスを製造する方法は、第１基板を提供し、第１基板を通るように第１導電ビアを形成するステップを含む。第１導電領域が第１基板の上に形成され、第２導電ビアが第１基板および第１導電領域の両方を通るように形成される。
本発明の実施例の利点は、ビアファーストのTSVを通じて、隣接するダイの接続部に対して低抵抗経路を提供しながら、ビアラストのTSVを通じて、複数のダイの接続部に対して貫通チャネル（feedthrough channel）も提供することができることである。TSVの正確な使用法に依って異なるTSVを設けることで、相互接続部の全体的な抵抗を低下することができる。
ここで、本発明およびその利点のより完全な理解のために、添付の図面に関連して以下の説明を参照する。
本発明の実施例に基づいてビアファーストのシリコン貫通ビア（TSV）を形成する開始ステップを示す図である。 本発明の実施例に基づいてラインプロセスの最終段階を示す図である。 本発明の実施例に基づいてビアラストのTSVを形成する開始ステップを示す図である。 本発明の実施例に基づくウエハの薄化を示す図である。 本発明の実施例に基づいて複数のダイをビアファーストおよびビアラストのTSVのハイブリッド構造に接続することを示す図である。
異なる図面における対応する数字および符号は一般的に、特に指定のない限り、対応する部分を指す。これらの図面は、実施例の対応する局面を明確に例示するよう描かれるが、必ずしも尺度決めされて描かれているわけではない。
本発明の実施例の作製および使用を以下に論じる。しかしながら、本発明は、幅広い様々な文脈において具現化され得る多くの適用可能な発明概念を提供すると理解されるべきである。論じられる具体的な実施例は単に、この発明を作製および使用するための具体的な方法を例示するのみであり、この発明の範囲を限定するものではない。
本発明は、特定の文脈において、本発明の実施例、即ちビアファーストのシリコン貫通ビア（TSV）とビアラストのTSVとのハイブリッド構造を有する３次元システムインパッケージ（SiP）構造に関して説明される。しかし、本発明は、他のタイプの電気的接続にも適用され得る。
図１を参照して、アクティブデバイス１０２と層間誘電体（interlayer dielectric; ILD）１０４とを有する基板１０１が示される。この基板は、第１の側１０５と、第１の側１０５と反対側の第２の側１０７と、その中に形成されるビアファーストのTSVビア１０３とを有する。基板１０１は、ドープまたは非ドープのバルクシリコン、またはシリコンオンインシュレータ（silicon-on-insulator; SOI）基板のアクティブ層を含み得る。一般的に、SOI基板は、例えばシリコン、ゲルマニウム、シリコンゲルマニウム、SOI、シリコンゲルマニウムオンインシュレータ（silicon germanium-on-insulator; SGOI）、またはそれらの組み合わせなどの半導体材料の層を含む。用いられ得る他の基板は、多層基板、傾斜基板（gradient substrate)、またはハイブリッド配向基板(hybrid orientation substrate）を含む。
アクティブデバイス１０２は、２つのトランジスタとして図１に表される。しかし、当業者には認識されるであろうように、例えばコンデンサ、レジスタ、インダクタ、high-kメタルゲートデバイスなどのさまざまなアクティブデバイスを用いて、設計における所望の構造上および機能上の必要条件を作り出すことができる。アクティブデバイス１０２は、任意の好適な方法を用いて、基板１０１の表面内または基板の表面上のいずれかに形成され得る。
ILD１０４は、当該技術においてILD１０４を形成するために公知であるとともに使用されている、化学気相成長、スパッタリング、または任意の他の方法によって基板１０１およびアクティブデバイス１０２の上に形成される。ILD１０４は、典型的には、平坦化された表面を有し得、酸化ケイ素からなり得るが、例えばhigh-k材料などの他の材料も代替的に用いられ得る。随意であるが、ILD１０４は、アクティブデバイス１０２内において、基板１０１に歪み（strain）を与えるように形成されてもよく、これにより、当該技術において公知のように、アクティブデバイス１０２の全体的な性能が向上することになる。
ビアファーストのTSV（via-first TSV）１０３は、まず好適なフォトレジスト（図示せず）を塗布して現像し、次いでILD１０４と基板１０１とをエッチングして開口を形成することで形成され得る。この段階の開口は、少なくともアクティブデバイス１０２よりも更に基板１０１内に延伸し、完成した基板１０１の最終的な所望の厚さよりも少なくとも大きい深さまで延伸するよう形成される。よって、この深さは、第１基板１０１の全体設計に依存するが、基板１０１の表面から約１μｍ〜約７００μｍ間、例えば約５０μｍ下であり得る。開口は、約１μｍ〜約１００μｍ間、例えば約６μｍの直径を有するように形成され得る。
一旦この開口が形成されると、開口は、バリア層と導電材料とで充填され、これによりビアファーストのTSV１０３を形成することができる。バリア層は、例えば窒化チタンのような導電材料を含み得るが、例えば窒化タンタル、チタン、または誘電材料などの他の材料が代替的に用いられてもよい。バリア層は、例えばプラズマ化学気相成長法（PECVD）といった化学気相成長（CVD）を用いて形成され得る。しかし、他の代替的なプロセス、例えばスパッタリングまたは有機金属化学気相成長法（MOCVD）も代替的に用いられてもよい。バリア層は、ビアファーストのTSV１０３のための開口の下部形状に合致するように形成される。
導電材料は、銅を含み得るが、例えばアルミニウム、合金、ドープされたポリシリコン、それらの組み合わせなどの他の好適な材料も代替的に用いることができる。導電材料は、シード層を堆積して、シード層上に銅を電気めっきし、ビアファーストのTSV１０３のための開口を充填および過剰充填することによって形成することができる。一旦ビアファーストのTSV１０３のための開口が充填されれば、ビアファーストのTSV１０３のための開口の外部の余分なバリア層と余分な導電材料とが、例えば化学機械研磨（chemical mechanical polishing; CMP）の研削プロセスによって除去される。しかしながら、任意の好適な除去プロセスが用いられてもよい。
図２は、金属化層２０１をILD１０４、基板１０１、およびビアファーストのTSV１０３の上に形成することを示す。金属化層２０１は、基板１０１、アクティブデバイス１０２、ILD１０４、およびビアファーストのTSV１０３の上に形成され、さまざまなアクティブデバイス１０２を接続して機能回路網を形成するように設計されている。金属化層２０１は、誘電材料と導電材料とが交互に重なった層から形成され、任意の好適なプロセス（例えば、堆積、ダマシン（damascene）、デュアルダマシン(dual damascene)など）によって形成され得る。実施例では、ILD１０４によって基板１０１から分離された少なくとも４つの金属化層が存在するが、金属化層２０１の明確な数は、半導体ダイの全体設計に少なくとも部分的に依存する。
接触パッド２０３は、回路網（アクティブデバイス１０２および金属化層２０１を含む）から他のデバイス（例えば下記において図５に関して述べられるような他の半導体ダイ）への接続を提供するために、金属化層２０１の上層内に形成され得る。接触パッド２０３は、アルミニウムを含み得、金属化層２０１の下層から接続部に接触するようにアルミニウム層を適合させて堆積することで形成され得る。一旦アルミニウム層が堆積されると、フォトレジストが次いでこの層の上に形成される。次いで、アルミニウム層はエッチングされて、これにより接触パッド２０３を形成する。
図３は、ビアラストのTSV（via-last TSV）３０１の形成を示している。ビアラストのTSV３０１は、好適なフォトレジスト（図示せず）を塗布して現像し、次いで金属化層２０１、ILD１０４、および基板１０１の少なくとも一部をエッチングすることで形成され得る。ビアファーストのTSV１０３に類似したビアラストのTSV３０１は、少なくともアクティブデバイス１０２よりも更に基板１０１内に延伸し、基板１０１の最終的な所望の高さより大きい深さまで延在するように形成される。よって、基板１０１の表面からのビアラストのTSV３０１の深さは、デバイスの全体設計に依存するが、約１μｍ〜約７００μｍの間、例えば約５０μｍであり得る。また、ビアラストのTSV３０１は、約１μｍ〜約１００μｍの間、例えば約６μｍの直径を有し得る。
随意であるが、ビアラストの接触パッド（図示せず）がさらに、他のデバイスへの外部接続を提供するためにビアラストのTSV３０１の上に形成されてもよい。ビアラストの接触パッドは、図２に関連して上述した接触パッド２０３に類似の態様かつ類似の材料で形成することができる。しかし、ビアラストの接触パッドを形成する任意の好適な材料および方法が代替的に用いられてもよい。
図４は、ビアファーストのTSV１０３とビアラストのTSV３０１とを露出させてビアファーストのTSV４０１とビアラストのTSV４０３とを形成するための基板１０１の薄化を示している。基板１０１を薄化するには、基板１０１の第２の側１０７の部分が除去され、これによりビアファーストのTSV１０３およびビアラストのTSV３０１内に位置する導電材料が露出する。この除去は、例えば化学機械研磨（CMP）のような研削プロセスによって行うことができるが、例えばエッチングなどの他の好適なプロセスも代替的に用いられ得る。
しかし、当業者ならば認識するであろうように、上述のビアファーストのTSV４０１およびビアラストのTSV４０３を形成する方法は、単に１つの例示的な実施例であり、本発明をこれらの方法にのみ限定するよう意図されるものではない。他の好適な方法が代替的に用いられ得る。例えば、ビアファーストのTSV１０３およびビアラストのTSV３０１のための開口は、基板１０１の第２の側１０７の薄化の後まで誘電材料で充填され得る。この時点で、誘電材料が除去されて導電材料に置き換えられ得る。ビアファーストのTSV４０１とビアラストのTSV４０３とを形成するのに、この実施例、または代替的には任意の他の好適な実施例が用いられ得る。
基板１０１の第２の側１０７の一部の除去後、洗浄エッチングが行われ得る。この洗浄エッチングは、CMP後、基板１０１を洗浄および研磨するよう意図されたものである。また、この洗浄エッチングはさらに、基板１０１を研削するCMPプロセス中に生じ得る応力を解放する助けをする。この洗浄エッチングはHNO3を用い得るが、他の好適なエッチング液が代替的に用いられてもよい。
さらに、例えば酸化銅などの残っている研磨残留物を除去する洗浄プロセスの後、導電層４０５が、ビアファーストのTSV４０１とビアラストTSV４０３とに電気的接続して基板１０１の第２の側１０７上に形成され得る。導電層４０５は、アルミニウムを含み得、スパッタ堆積プロセスによって形成され得る。しかし、例えばニッケルまたは銅などの他の材料、および例えば電気めっきまたは無電解めっきなどの他の形成プロセスも代替的に用いられてもよい。導電層４０５は、例えば約２μｍなど、約１μｍ〜約３μｍの間の厚さで形成され得る。
導電層４０５の形成の後、無電解ニッケル金（Electroless Nickel Gold; ENIG）プロセスが行なわれ、これにより基板１０１から導電層４０５に対向するENIG層４０７を形成する。ENIGプロセスは、基板１０１から他のデバイス（図５に関連して以下に説明される）への接触部の形成のために均一な金属表面処理を提供する。ENIGプロセスは、導電層４０５を洗浄することと、基板をジンケート活性溶液（zincate activation solution）に浸すことと、導電層４０５上にニッケルの無電解めっきを施すことと、ニッケル上に金の無電解めっきを施すこととを含み得る。ENIG層４０７は、約２μｍと約４μｍとの間の厚さ、たとえば約３μｍ、に形成され得る。一旦形成されると、導電層４０５とENIG層４０７とは、好適なフォトリソグラフィープロセスによってパターニングされ、不要な材料は図４に示されるように好適なエッチングプロセスによって除去される。
なお、上述の導電層４０５およびENIG層４０７は、基板１０１の薄化された第２の側１０７に沿って用いられることができる、単に１つの潜在的なプロセスにより形成される。代替的には、基板１０１の第２の側１０７は、ビアファーストのTSV４０１とビアラストのTSV４０３とが基板１０１の第２の側１０７の表面から離れるよう延伸するように窪みが設けられてもよい。また、ビアファーストのTSV４０１もしくはビアラストのTSV４０３を保護するためにパッシベーション層が形成されてもよく、または再配線層（redistribution layer）もしくは他のタイプの好適な相互接続部が基板１０１の第２の側１０７上に代替的に形成されてもよい。
図５は、図１〜４に関連して記載したプロセスを用いて形成される第１ダイ５０１が、パッケージ基板５０３、第２ダイ５０５、および第３ダイ５０７とともにSiP構造内に集積される本発明の実施例を示している。パッケージ基板５０３は、出力／入力Ｉ／Ｏと、電力と、接触バンプ５０９によるビアファーストのTSV４０１およびビアラストのTSV４０３への接地接続とを提供する。パッケージ基板５０３は、信号、電力、および接地を第１ダイ５０１、第２ダイ５０５、および第３ダイ５０７に与えつつ搭載され得るプリント回路基板（printed circuit board; ＰＣＢ）、ＩＣパッケージ、または他の基板であってもよい。
接触バンプ５０９は、スズのような材料、または銀、無鉛のスズ、もしくは銅などの他の好適な材料を含み得る。接触バンプ５０９がスズはんだバンプである実施例では、接触バンプ５０９はまず、例えば蒸着法、電気めっき法、プリント法、はんだ転写法、ボール搭載（ball placement）法などの一般的に用いられている方法によってスズ層を約１００μｍの厚さに形成することによって形成され得る。一旦スズ層が構造上に形成されると、材料を所望のバンプ形状にするためにリフロー処理が行われ得る。
第２ダイ５０５と第３ダイ５０７も、図１〜図４を参照して記載したように、第１ダイ５０１と同様に形成され得る。例えば、この実施例では、第２ダイ５０５および第３ダイ５０７の両方は、ビアファーストのTSV４０１、ビアラストのTSV４０３、および接触パッド２０３を含み得る。また、ビアファーストのTSV４０１およびビアラストのTSV４０３の正確な数、設置、および位置は必ずSiPの全体設計に少なくとも部分的に依存するが、ビアファーストのTSV４０１は、接触パッド２０３（第１囲み領域５１１によって示される）、または隣接するダイのビアラストのTSV４０３（第２囲み領域５１３によって示される）のいずれかへの接続を提供するように配置される。また、ビアラストのTSV４０３は、接触パッド２０３（第３囲み領域５１５によって示される）、または他のビアラストのTSV４０３（第４囲み領域５１７によって示される）のいずれかへの接続を提供するように配置される。
しかし、当業者ならば認識するであろうように、任意の数の好適なダイを相互接続するのに用いられ得る多くの組合せが存在し、上述の実施例は本発明を限定するよう意図されるものではない。本発明の範囲内に存在する限り、どのようなダイの好適な組み合わせ（電力および信号経路を提供する任意の数のビアファーストのTSV４０１およびビアラストのTSV４０３を有するダイ、これらのいずれも含まないダイ）でも用いられ得、これらの全ての組合せは、本発明の範囲内に含まれると完全に意図されるものである。また、再配線層またはインターポーザー（図示せず）が、第１ダイ５０１と、第２ダイ５０５と、第３ダイ５０７との間の接続部（たとえば導電層４０５およびENIG層４０７）の適切な位置合わせを確実にするように形成または配置され得る。
ビアファーストのTSV４０１およびビアラストのTSV４０３の組合せを用いることで、ビアファーストのTSV４０１およびビアラストのTSV４０３の両方の利点が活用され、ビアファーストのTSV４０１によって、隣接するダイの接続部について低抵抗経路を提供しながら、ビアラストのTSV４０３によって、複数のダイの接続部について貫通チャネル（feedthrough channel）も提供することができる。TSVの正確な使用法に依って適切なTSVを提供することで、相互接続部の全体の抵抗が低下され得る。
例えば、ビアファーストのTSV４０１およびビアラストのTSV４０３の両方を含む図５に示されたようなSiPの第３ダイ５０７内のアクティブデバイス１０２の１つへの、パッケージ基板５０３との間の相互接続経路の抵抗は、以下の式１によって計算され得る。
相互接続抵抗＝R’+(n-1)R” （１）
式中、nは、ダイの数であり、
Rは、各ダイの金属化層の抵抗であり、
R’は、各ダイのビアファーストのTSVの抵抗であり、
R”は、各ダイのビアラストのTSVの抵抗である。
言い換えると、第３ダイ５０７上のアクティブデバイス１０２の１つへの抵抗経路は、第１ダイ５０１および第２ダイ５０５を通って延伸する２つのビアラストのTSV４０３の抵抗と第３ダイ５０７のビアファーストのTSV４０１の抵抗とである。
これは、ビアファーストのTSV４０１またはビアラストのTSV４０３のいずれかのみを通じて第３ダイ５０７上のアクティブデバイス１０２の１つへの接続を提供する標準の先行技術の構造よりも、３次元システムインパッケージ（3D SiP）構造についてさらに費用対効果の高い解決策を提供する。ビアファーストのTSV４０１のみの場合では、第３ダイ５０７上のアクティブデバイス１０２に達するには、抵抗経路は、以下の式２に要約されるように第１ダイ５０１のビアファーストのTSV４０１、第１ダイ５０１の金属化層２０１、第２ダイ５０５のビアファーストのTSV４０１、第２ダイ５０５の金属化層２０１、および第３ダイ５０７のビアファーストのTSV４０１の抵抗を含むことになる。
ビアファーストのTSV抵抗＝(n-1)R+nR’ （２）
ビアラストのTSV４０３のみの場合では、第３ダイ５０７上のアクティブデバイス１０２の１つに達する抵抗経路は、以下の式３に要約されるように、第１ダイ５０１、第２ダイ５０５、および第３ダイ５０７の各々のビアラストのTSV４０３を通した抵抗と、第３ダイ５０７の金属化層２０１の抵抗とを含むことになる。
ビアラストのTSV抵抗= R+nR” （３）
本発明およびその利点が詳述されたが、特許請求の範囲によって規定される本発明の精神及び範囲を逸脱しない限りにおいては、様々な変化、代替、変更が可能であるということは理解されるべきである。例えば、別個のダイをともに接続するために、ビアファーストのTSVとビアラストのTSVの異なる組合せが用いられてもよい。別の例として、ビアファーストのTSVとビアラストのTSVとを形成するのに用いられる任意の数の方法も代替的に用いられてもよい。
さらに、本出願の範囲は、本明細書中に記載される主題、手段、方法、およびステップのプロセス、機械、製造、および構成の特定の実施例に限定されるようには意図されていない。当業者ならば本発明の開示から、ここで記載される対応する実施例と実質的に同じ機能を実行するとともに実質的に同じ結果を達成する既存または後に開発されることになる主題、手段、方法、またはステップのプロセス、機械、製造、構成が、本発明に従って利用され得るということを容易に理解するであろう。したがって、特許請求の範囲は、それらの範囲において、このような主題、手段、方法、またはステップのプロセス、機械、製造、構成を含むよう意図される。
１０１ 基板
１０２ アクティブデバイス
１０３ TSVビア
１０４ 層間誘電体
１０５ 基板の第１の側
１０７ 基板の第２の側
２０１ 金属化層
２０３ 接触パッド
３０１ ビアラストのシリコン貫通ビア（via-last TSV）
４０１ ビアファーストのTSV
４０３ ビアラストのTSV
４０５ 導電層
４０７ ENIG層
５０１ 第１ダイ
５０３ パッケージ基板
５０５ 第２ダイ
５０７ 第３ダイ
５０９ 接触バンプ
５１１、５１３、５１５、５１７ 囲み領域

Claims (13)

  1. 半導体デバイスであって、
    第１基板と、
    第１複数誘電体層と、
    前記第１基板と前記第１複数誘電体層の１つ以上とを通って延伸する第１ビアと、
    前記第１基板と前記第１複数誘電体層の２つ以上とを通って延伸する第２ビアとを含み、前記第２ビアは、前記第１ビアよりもより多くの前記第１複数誘電体層を通って延伸する、半導体デバイス。
  2. 前記第１基板上に配置されるアクティブデバイスと、
    前記アクティブデバイスの上の複数の金属化層とを更に含み、前記第１基板に最も近い第１金属化層は、前記第１ビアを前記アクティブデバイスに電気的に接続する、請求項１に記載の半導体デバイス。
  3. 前記アクティブデバイスと比べて、前記第１基板の反対側に位置する導電層を更に含み、前記導電層は前記第１ビアと電気的に接触する、請求項２に記載の半導体デバイス。
  4. 第２基板と、
    第２複数誘電体層と、
    前記第２基板と前記第２複数誘電体層の１つ以上とを通って延伸する第３ビアと、
    前記第２基板と前記第２複数誘電体層の２つ以上とを通って延伸する第４ビアとを含み、前記第４ビアは、前記第３ビアよりもより多くの前記第２複数誘電体層を通って延伸し、前記第４のビアは前記第２のビアに電気的に接続される、請求項１に記載の半導体デバイス。
  5. 前記第３ビアは、前記第１複数誘電体層内に配置される金属化層を通って前記第１ビアに電気的に接続される、請求項４に記載の半導体デバイス。
  6. 第１基板を含む第１半導体ダイと、
    前記第１半導体ダイを通って延伸する第１導電ビアと、
    前記第１半導体ダイを部分的に通って延伸する第２導電ビアとを含み、前記第２導電ビアは前記第１基板を通って延伸する、半導体デバイス。
  7. 前記第１基板の上の複数の誘電体層を更に含み、前記第２導電ビアは、前記第１基板に隣接して配置される単一の誘電体層を通って延伸する、請求項６に記載の半導体デバイス。
  8. 前記第１基板上のアクティブデバイスを更に含み、前記アクティブデバイスは、金属化層を通って前記第２導電ビアに電気的に接続される、請求項６に記載の半導体デバイス。
  9. 第２基板を含む第２半導体ダイと、
    前記第２半導体ダイを通って延伸し、前記第２導電ビアに電気的に接続される第３導電ビアと、
    前記第２半導体ダイを通ってより短く延伸し、前記第２基板を通って延伸する第４導電ビアとを含む、請求項６に記載の半導体デバイス。
  10. 半導体デバイスの製造方法であって、前記方法は、
    第１基板を提供するステップと、
    前記第１基板の上に１つ以上の第１誘電体層を形成するステップと、
    前記第１基板および前記１つ以上の第１誘電体層を通る第１導電ビアを形成するステップと、
    前記１つ以上の第１誘電体層および前記第１導電ビアの上に複数の第２誘電体層を形成するステップと、
    前記第１基板、前記１つ以上の第１誘電体層、および前記複数の第２誘電体層を通る第２導電ビアを形成するステップとを含む、方法。
  11. 前記第１基板上にアクティブデバイスを形成するステップと、
    前記アクティブデバイスの上に第１金属化層を形成するステップとを更に含み、前記第１金属化層は前記アクティブデバイスを前記第１導電ビアに電気的に接続する、請求項１０に記載の方法。
  12. 前記第１導電ビアを形成するステップは、
    前記基板の第１の側内に開口を形成するステップと、
    前記開口に導電材料を充填するステップと、
    前記第１の側と反対の前記基板の第２の側を薄化し、前記導電材料を露出するステップとを更に含む、請求項１０に記載の方法。
  13. 前記第２導電ビアに、第２基板を通って延伸する第３導電ビアを接続するステップを更に含む、請求項１０に記載の方法。
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