WO2013057886A1 - 集積回路、マルチコアプロセッサ装置及び集積回路の製造方法 - Google Patents

集積回路、マルチコアプロセッサ装置及び集積回路の製造方法 Download PDF

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silicon
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bump
chips
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高志 森本
橋本　隆
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パナソニック株式会社
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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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Definitions

  • the present invention relates to a three-dimensional integrated circuit.
  • An integrated circuit in which a plurality of chips are stacked to connect the plurality of chips with a through silicon via (Through Silicon Via; hereinafter referred to as “TSV”) or a micro bump is usually a three-dimensional integrated circuit. It is called. Three-dimensional integrated circuits are attracting attention as high-performance integrated circuits that realize high-speed circuits, wideband data communication, low power consumption, and the like.
  • Patent Document 1 discloses a semiconductor integrated circuit having an output drive circuit
  • Patent Document 2 discloses a memory controller in which the current drive capability of an output buffer is variable.
  • An object of the present invention is to provide a three-dimensional integrated circuit in which each chip constituting the three-dimensional integrated circuit has a common mask for chip manufacture, and manufacturing costs are reduced.
  • An integrated circuit according to the present invention is an integrated circuit including one or more chips having the same layout to be stacked, the chip having a silicon through electrode and a wiring layer connected to the silicon through electrode, When the end of the silicon through electrode and the wiring layer are stacked facing each other on the chip, the position of the end of the silicon through electrode matches the position of the contact pad on the wiring layer. When the wiring layers are stacked facing each other, the position of the contact pad of one wiring layer matches the position of the contact pad of the other wiring layer, and the chip further includes a first bump. The first number of through silicon vias in the chip are connected to one first bump, and the first number is a natural number of 2 or more.
  • the drive capability of the buffer for TSV can be designed in accordance with the bump for inter-chip connection, and a plurality of buffers are provided when connecting the chip and the bump for board connection. It can be used in parallel to ensure a large driving capacity. As a result, it is not necessary to secure a useless area for a larger buffer on the chip, and it is possible to obtain a sufficient driving capability for board connection bumps. That is, a single chip can be used for both chip-to-chip connection and board-to-board connection. Therefore, by utilizing the present invention, it is possible to make each chip constituting the three-dimensional integrated circuit the same, and therefore, it is possible to make a mask for chip manufacture common, and as a result, manufacture Cost can be reduced.
  • (1) is a sectional side view of a three-dimensional integrated circuit according to the first embodiment of the present invention.
  • (2) is a diagram showing how TSVs connect to corresponding inter-chip connection bumps.
  • (3) is a diagram showing a state in which a plurality of TSVs are connected to one corresponding board connection bump.
  • (1) is a partial plan view showing a state of arrangement of TSVs in the processor chip according to the first embodiment of the present invention, and a broken line shows an installation position of a board connection bump on the lower surface of the processor chip.
  • (2) is a partial plan view showing a state of arrangement of TSVs in the processor chip according to the first embodiment of the present invention, and a broken line shows an installation position of inter-chip connection bumps on the lower surface of the processor chip. .
  • (1) is a partial plan view showing a state of arrangement of TSVs in a processor chip in a modification of the first embodiment of the present invention, and a broken line indicates an installation range of board connection bumps on the lower surface of the processor chip.
  • (2) is a partial plan view showing a state of arrangement of TSVs in a processor chip in a modification of the first embodiment of the present invention, and a broken line indicates placement of inter-chip connection bumps on the lower surface of the processor chip. Indicates the range. It is a sectional side view of the three-dimensional integrated circuit in another modification of the 1st Embodiment of this invention.
  • FIG. 1 is a sectional side view of a three-dimensional integrated circuit according to a second embodiment of the present invention.
  • (2) is a side sectional view of a three-dimensional integrated circuit in a modification of the second embodiment of the present invention. It is the figure which showed concretely the structure of the chip
  • FIG. 11A is a diagram illustrating a state in which the TSV is connected to a buffer whose drive capability is designed based on the inter-chip connection bump and the board connection bump.
  • FIG. 11B is a diagram illustrating a state in which the TSV is connected to the buffer whose drive capability is designed with respect to the board connection bump and the inter-chip connection bump.
  • FIG. 10 is a diagram showing an example of the configuration of a conventional three-dimensional integrated circuit 2 ′.
  • the three-dimensional integrated circuit 2 ′ shown in FIG. 10 is for mounting a processor and is configured by stacking two chips (first chip 10 ′ and second chip 10 ′′) having the same configuration.
  • 10 (1) is a side sectional view of a conventional three-dimensional integrated circuit 2 ′
  • FIG. 10 (2) is a circuit layout diagram of the first chip 10 ′
  • FIG. It is a circuit layout diagram.
  • each chip first chip 10 ′ and second chip 10 ′′
  • Each of the chips 10 ′ and 10 ′′ is mainly composed of a processor core, a level 1 cache memory (CPU0, CPU1, CPU2, and CPU3) and a level 2 (L2) cache memory in the layout.
  • each chip 10 ′, 10 ′′ is formed by laminating a wiring layer 12 ′ and a transistor layer 14 ′ in which a plurality of TSVs 6 are arranged.
  • the wiring layer 12 ' is connected to the back surface (lower surface) of the transistor layer 14' through the TSV6.
  • Each chip is designed to operate as a single chip.
  • peripheral circuits for accessing an external graphic circuit, an external memory, etc. are mounted around these circuit portions.
  • a plurality of inter-chip connection bumps 4 are arranged in the central portion of 10 ′′.
  • Each chip is connected to an upper layer chip via these inter-chip connection bumps 4. That is, the second chip 10 ′′ is connected to the first chip 10 ′ via the inter-chip connection bump 4.
  • the second chip 10 ′′ which is the lower chip, is used for inter-chip connection.
  • the board (circuit board) 31 is connected by a board connection bump 8 larger than the bump 4.
  • products of various grades can be designed. For example, it is possible to design a low-end integrated circuit that includes only one chip and includes four processor cores. Similarly, it is possible to design a middle-range integrated circuit composed of 2 chips and having 8 processor cores, or a high-end integrated circuit composed of 4 chips and having 16 processor cores.
  • chips having the same configuration are stacked. That is, since the manufacturer only has to manufacture a single type of chip in large quantities, the manufacturing cost inherently caused by chip variations including a mask for manufacturing the chip can be greatly reduced.
  • the TSV 6 is conducted from the wiring layer 12 ′ on the chip surface to the chip back surface side. Further, in the chip connected to the board 31, that is, the second chip 10 ′′, the TSV6 is connected to the board connecting bump 8. The chip stacked above the lowermost layer, that is, the first chip 10 ′, TSV6. Are connected to the inter-chip connection bumps 4.
  • the first chip 10 ′ and the second chip 10 ′′ have the same configuration.
  • the TSV formed on the chip is used as a bump for chip connection. It needs to be designed so that it can be connected and connected to bumps for board connection.
  • the following problems occur in the design of bumps and buffers connected to TSV6.
  • a fine bump such as a micro bump is used for the inter-chip connection bump 4. Its diameter is about several ⁇ m, and its capacity is several pF. Therefore, a large driving capability is not required for the buffer connected to the inter-chip connection bump 4.
  • the diameter of the board connecting bumps 8 is 10 times or more the diameter of the inter-chip connecting bumps 4, and the capacity thereof increases with the diameter.
  • FIG. 11A is a diagram illustrating a state in which the TSV 6 is connected to the buffer 18 whose drive capability is designed based on the inter-chip connection bump 4 and the board connection bump 8.
  • FIG. 11B is a diagram showing a state in which the TSV 6 is connected to the buffer 18 ′ whose drive capability is designed with respect to the board connection bump 8 and the inter-chip connection bump 4.
  • Patent Document 1 As a method for solving the above-mentioned problem, for example, there is a buffer switching method as shown in Patent Document 1 or Patent Document 2.
  • a buffer switching method as shown in Patent Document 1 or Patent Document 2.
  • a method of dynamically changing the driving capacities by switching the output destination by a selector switch, and on / off control of a buffer for assisting the driving capacities is performed.
  • the driving ability is dynamically changed.
  • the three-dimensional integrated circuit has a three-dimensional integrated circuit in which a mask for manufacturing the chip is made common, and the manufacturing cost is reduced as a whole.
  • An integrated circuit is provided.
  • FIG. 1A is a side sectional view of the 3D integrated circuit according to the first embodiment.
  • the three-dimensional integrated circuit 2 shown in FIG. 1A is configured by stacking three chips 10.
  • the individual chips 10 having three layers have the same configuration.
  • Each chip 10 is configured by laminating a wiring layer 12 and a transistor layer 14 in which a plurality of TSVs (silicon through electrodes) 6 are arranged.
  • the wiring layer 12 is connected to the back surface (lower surface) of the transistor layer 14 through the TSV 6.
  • the upper chip 10 and the lower chip 10 are connected via bumps 4 (hereinafter referred to as “chip-to-chip bumps”).
  • the lowermost chip 10 is connected to a board (circuit board) 31 via bumps 8 (hereinafter referred to as “board connection bumps”).
  • each chip 10 constituting the three-dimensional integrated circuit 2 the configuration of the TSV6 and the buffer 18 for the TSV6 is the same. That is, whether the chip 10 is connected to the inter-chip connection bump 4 or the chip 10 is connected to the board connection bump 8, the sizes and load capacities of the TSV 6 and the buffer 18 are common among the chips. .
  • each TSV 6 is connected to one interchip connection bump 4 corresponding to the TSV6.
  • Each TSV 6 is driven with a signal for each TSV 6 by a buffer 18 connected to the TSV 6.
  • the drive capability of each buffer 18 is set based on the load capacity based on the chip-chip connection.
  • connection between the chip 10 and the board 31 a plurality of TSVs 6 are connected to one corresponding board connection bump 8 as shown in FIG. Circuit settings are made so that the same signal is driven to a plurality of TSVs 6 connected to one board connection bump 8. Since a buffer 18 is connected to each of the plurality of TSVs 6 connected to one board connection bump 8, one board connection bump 8 is driven by a plurality of buffers 18 having sufficient drive capability. become.
  • a signal for each TSV 6 is driven in each TSV 6, and in the case of connection between the chip 10 and the board 31, one board connection bump 8
  • a switching selector is mounted in front of the buffer 18 that drives the signals to the TSVs 6. That is, by switching the switching selector, wiring is set for whether different signals are driven for each TSV 6 or whether the same signal is driven for a plurality of predetermined TSVs 6.
  • FIG. 2 is a diagram showing a state of arrangement of TSVs 6 of the chip 10 according to the present embodiment.
  • a broken line indicates an installation range of the board connecting bump 8 (FIG. 2 (1)) and the inter-chip connecting bump 4 (FIG. 2 (2)) on the lower surface of the chip 10.
  • the four TSVs 6 connected to one board connecting bump 8 are preferably arranged within the diameter range of the board connecting bump 8 indicated by a broken line.
  • each TSV 6 is connected to a corresponding inter-chip connection bump 4 as shown in FIG.
  • the board connecting bump 8 has a diameter of 100 ⁇ m and the TSV has a diameter of 7 ⁇ m.
  • the TSV 6 is laid out so that four TSVs 6 are arranged within a diameter range of 100 ⁇ m.
  • the diameter of the inter-chip connection bump 4 is, for example, 10 ⁇ m. At this time, each inter-chip connection bump 4 can be connected to each TSV 6.
  • each wiring layer 12 of the chip 10 constituting the three-dimensional integrated circuit 2 shown in FIG. 1A the inter-chip connection bump 4 connected to the lower end of each TSV 6 of the chip 10 stacked on the upper layer.
  • a contact pad (not shown) is arranged so that it can be properly connected.
  • a plurality of chips 10 are stacked to construct the three-dimensional integrated circuit 2.
  • one TSV 6 and one buffer 18 are connected to the inter-chip connection bump 4.
  • a plurality of TSVs 6 and the same number of buffers 18 as those TSVs 6 are connected to one board connection bump 8.
  • one buffer 18 having a driving capability required for the inter-chip connection bump 4 is used. That is, a buffer having an excessive driving capability for the inter-chip connection bump 4 is not used. Therefore, a useless area for buffer mounting is not divided by the chip 10.
  • a plurality of buffers 18 are used in order to realize the drive capability necessary for the board connection bumps 8. That is, it does not occur that a buffer having a sufficient driving capability for the board connection bumps 8 is not used.
  • the driving capability of the buffer 18 for the TSV 6 can be designed according to the inter-chip connection bump 4.
  • a plurality of buffers 18 having low driving ability can be used in parallel to ensure a large driving ability. Therefore, it is not necessary to secure a useless area for a larger buffer on the chip 10 and the drive capability for the board connection bumps 8 is not insufficient. That is, it is not necessary to provide a buffer for the board connection bumps 8.
  • each processor chip 10 constituting the three-dimensional integrated circuit 2 a mask for chip manufacture can be made common, and the manufacturing cost can be suppressed.
  • one TSV 6 is connected to the inter-chip connection bump 4 and two to four TSVs 6 are connected to the board connection bump 8. Even if a plurality of TSVs 6 are connected to the bumps 4 for use and a larger number of TSVs 6 are connected to the bumps 8 for board connection, this embodiment can be realized. That is, even if the chip 10 and the three-dimensional integrated circuit 2 are configured in this way, the buffer drive capability for the board connection bumps 8 is sufficiently large, and the buffer drive capability for the inter-chip connection bumps 4 is increased. Therefore, the area does not become larger than necessary, and an area for a large buffer on the chip 10 does not need to be secured.
  • FIG. 3 is a diagram showing a state of arrangement of TSVs 6 of the chip 10 in a modified example of the first embodiment.
  • a broken line indicates an installation range of the board connection bumps 8 (FIG. 3 (1)) and the inter-chip connection bumps 4 (FIG. 3 (2)) on the lower surface of the chip 10.
  • each TSV6 has the same diameter. For this reason, when there is a possibility that a large current flows from the TSV 6 to the board connection bumps 8, attention is required in design. This is because if a large current flows from TSV6 to the bump, electromigration occurs in TSV6, which may lead to disconnection. In order to avoid such a phenomenon, in the chip 10 shown in FIG. 3A, 16 (that is, a sufficiently large number) TSVs 6 are concentrated so as to be connected to the board connection bumps 8. Are arranged. In such an arrangement, when connecting to the inter-chip connection bump 4, only a part of the TSVs 6 may be used as shown in FIG.
  • FIG. 4 is a side sectional view of the three-dimensional integrated circuit 22 in another modification of the first embodiment
  • FIG. 5 is a state of arrangement of the TSVs 6 on the chip 10 in the same another modification.
  • FIG. 4 in another modification of the present embodiment shown in FIG. 4, in the case of chip-to-chip connection, the TSV 6 of the upper chip 10 is directly connected to the wiring layer 12 of the lower chip 10. That is, when the chip 10 and the board 31 are connected, as shown in FIG. 5A, a plurality (16 in the figure) of TSVs 6 in the chip 10 are connected to one board connecting bump 8.
  • the TSV 6 in the chip 10 is connected to the wiring layer 12 of the chip 10 without passing through the inter-chip connection bump 4.
  • each wiring layer 12 of the chip 10 constituting the three-dimensional integrated circuit 22 shown in FIG. 4 the wiring is configured so that it can be appropriately connected to the lower end of each TSV 6 in the chip 10 stacked on the upper layer. Yes.
  • the wiring of the wiring layer 12 of the lower chip 20 and the lower end of the corresponding TSV 6 in the upper chip 10 are appropriately connected.
  • the three-dimensional integrated circuit according to the second embodiment is substantially the same as the three-dimensional integrated circuit according to the first embodiment, and therefore the difference between the two will be mainly described.
  • FIG. 6A is a side sectional view of the 3D integrated circuit according to the second embodiment.
  • the three-dimensional integrated circuit 22 a according to the second embodiment shown in FIG. 6A is configured by stacking three chips 10, that is, the lowermost layer, the middle layer, and the uppermost layer chip 10. Individual chips 10 having three layers have the same configuration.
  • Each chip 10 is configured by laminating a wiring layer 12 and a transistor layer 14 in which a plurality of TSVs 6 are arranged.
  • the wiring layer 12 is connected to the back surface of the transistor layer 14 through the TSV 6.
  • the lowermost chip 10 and the upper chip 10 (that is, the middle chip) have the wiring layers 12 facing each other. Laminated.
  • the two opposing wiring layers 12 are connected via inter-chip connection bumps 4.
  • the wiring layers 12 that face each other via the inter-chip connection bumps 4 are used.
  • a plurality of contact pads (not shown) for inter-chip connection bumps 4 are arranged.
  • the uppermost chip 10 and the lower chip 10 are stacked with the wiring layer 12 and the transistor layer 14 facing each other. That is, the contact pad (not shown) of the wiring layer 12 in the uppermost chip 10 is connected to the end of the TSV 6 in the middle chip 10 via the inter-chip connection bump 4. Therefore, the contact pads for the inter-chip connection bumps 4 in the wiring layer 12 of the chip 10 are arranged so that the connection with the end of the TSV 6 in another chip 10 can also be realized.
  • the TSV 6 of the lowermost chip 10 is connected to the board 31 via the board connecting bumps 8.
  • each chip 10 constituting the three-dimensional integrated circuit 22a according to the second embodiment the configurations of the TSV6 and the buffer 18 for the TSV6 are the same. That is, the TSV 6 and the buffer 18 have the same size, load capacity, and the like in any of the lowermost, middle and uppermost chips 10. Accordingly, in the case of connection between the lowermost chip 10 and the board 31, a plurality of TSVs 6 are connected to one corresponding board connection bump 8 as shown in FIG. Since a buffer 18 is connected to each of the plurality of TSVs 6 connected to one board connection bump 8, one board connection bump 8 is driven by a plurality of buffers 18 having sufficient drive capability.
  • one buffer 18 having a driving capability required for the inter-chip connection bump 4 is used. That is, a buffer having an excessive driving capability for the inter-chip connection bump 4 is not used. Therefore, a useless area for buffer mounting is not required in the chip 10.
  • a plurality of buffers 18 are used in order to realize a driving capability necessary for the board connection bumps 8. That is, it does not occur that a buffer having a sufficient driving capability for the board connection bumps 8 is not used.
  • both the wiring layers 12 transmit signals without using the TSV, so that high-speed processing is performed. Is realized.
  • one TSV6 is connected to one chip connection bump between the uppermost layer chip 10 and the middle layer chip 10. Connect to 4. A plurality of TSVs 6 are connected to one board connection bump 8 between the lowermost chip 10 and the board 31. Furthermore, between the middle-layer chip 10 and the lowermost-layer chip 10, both wiring layers 12 are directly connected through only the inter-chip connection bumps 4.
  • the drive capability of the buffer 18 for the TSV 6 can be designed in accordance with the inter-chip connection bump 4.
  • a plurality of buffers 18 having a low driving capability can be used in parallel to ensure a large driving capability.
  • high-speed signal transmission between these chips 10 can be realized by connecting the wiring layers 12 of the two chips 10 facing each other only through the inter-chip connection bumps 4. For these reasons, in the three-dimensional integrated circuit 22a, it is not necessary to provide a special buffer for the board connection bumps 8, and it is used in a processor or the like between the middle layer chip 10 and the lowermost layer chip 10. Appropriate high-speed processing can be realized.
  • each processor chip 10 constituting the three-dimensional integrated circuit 22a in each processor chip 10 constituting the three-dimensional integrated circuit 22a, a mask for chip manufacture can be made common, and the manufacturing cost can be suppressed. Furthermore, high-speed processing can be realized by the three-dimensional integrated circuit 22a.
  • FIG. 6A shows the three-dimensional integrated circuit 22a configured by the three-layer chip 10
  • the three-dimensional integrated circuit according to the present embodiment may be configured by the multilayer chip 10.
  • the three-dimensional integrated circuit 22b may be configured by a two-layer chip 10.
  • the lower layer chip 10 is connected to the board 31 via the board connection bumps 8 connected to the plurality of TSVs 6, and the lower layer chip 10 and the upper layer chip 10 face each other with the wiring layers 12 facing each other.
  • the wiring layer 12 to be connected is connected via the inter-chip connection bump 4.
  • FIG. 7 is a diagram specifically showing the configuration of one chip in the three-dimensional stacked circuit of the third embodiment.
  • FIG. 7 shows a block configuration inside the lowermost chip 110 of the laminated circuit.
  • FIG. 7 mainly shows a CPU inter-core communication I / F (interface) circuit, an external memory I / F circuit, and circuits related to them.
  • processor 7 is a processor chip that is stacked on the bottom layer and is connected to an external memory (not shown). Although not shown, one or more identical processor chips 110b are laminated on the upper layer of the chip 110.
  • Each processor chip 110 includes two CPU cores 114a and 114b, two level 1 cache memories 116a and 116b, and a level 2 cache memory 118 as shown in FIG.
  • Each of the CPU cores 114 a and 114 b communicates with CPU cores and cache memories of other processor chips 110 via a BCU (Bus Control Unit) 120.
  • the BCU 120 is also passed through when accessing the external memory from the CPU cores 114 a and 114 b in the processor chip 110.
  • the external memory I / F circuit 124 is a circuit portion that performs communication with the external memory.
  • the inter-core communication I / F circuits (RX) 112a and 112b are circuit portions that perform communication with the processor chip 110b stacked on the upper layer. These circuits include a communication protocol processing circuit for transferring data between CPU cores.
  • the communication protocol may be a uniquely determined communication protocol, or a general-purpose one such as PCI may be used.
  • the inter-core communication I / F circuits (RX) 112a and 112b may include a synchronizer circuit that receives an asynchronous signal.
  • the inter-core communication I / F circuits (TX) 122a and 122b are circuit portions that perform communication with the processor chip 110 stacked in the lower layer.
  • the inter-core communication I / F circuit (RX) (TX) is a circuit mainly used for two purposes. One is for communication between CPU cores existing between different processor chips 110. The other is that the CPU core of the upper layer processor chip 110b accesses the external memory. Since the external memory is connected to the lowermost processor chip 110, in order to access the external memory from the CPU core in the upper layer processor chip 110, data is transferred to the lowermost processor chip 110 connected to the external memory. In this case, the inter-core communication I / F circuit (RX) (TX) is used.
  • Selectors 126 a and 126 b and an e-fuse 128 are disposed below the inter-core communication I / F circuits (TX) 122 a and 122 b and the external memory I / F circuit 124.
  • the selectors 126a and 126b are circuits that set the selection of the next [1] or [2].
  • the inter-core communication I / F circuit (TX) 122a is connected to one buffer 18a and the TSV 6a
  • the inter-core communication I / F circuit (TX) 122b is connected to another buffer 18b and the TSV 6b.
  • the external memory I / F circuit 124 is connected to the two buffers 18a and 18b and the TSVs 6a and 6b.
  • the selectors 126a and 126b set the selection [1] when the chip is connected, and set the selection [2] when the board 31 and the chip 110 are connected. Note that the processor chip 110 of FIG. 7 is set to selection [2] by the selectors 126a and 126b.
  • the selectors 126a and 126b in the chip 110 of the three-dimensional stacked circuit of the third embodiment shown in FIG. 7 will be described.
  • the processor chip 110 shown in FIG. 7 is configured such that one TSV 6 is connected to the inter-chip connection bump 4 and a plurality of TSVs 6 are connected to the board connection bump 8. Therefore, it is necessary to drive the same signal to the plurality of TSVs 6 connected to the same board connection bump 8.
  • the drive of the same signal to the plurality of TSVs 6 connected to the same board connection bump 8 is realized by the setting of the selectors 126a and 126b.
  • the processor chip 110 shown in FIG. 7 is connected between the chip 110 b and the board 31, and two TSVs 6 a and 6 b are connected to the board connection bumps 8.
  • the selection of the selectors 126a and 126b is set so that the two TSVs 6 and the buffer 18 drive the signal of the external memory I / F circuit 124 to the board connection bump 8.
  • the same signal is driven by the two buffers 18 to the board connection bumps 8. That is, it is driven by a buffer having a large driving capability.
  • a signal for setting the selection of the selectors 126a and 126b is written by the e-fuse 128.
  • a nonvolatile memory element may be used instead of the combination of the selector and the e-fuse. Further, a memory element in which an initial value is written from an external terminal may be used.
  • the signal of the inter-core communication I / F circuit (TX) 122a is sent to one buffer 18a and TSV 6a. Is driven with respect to the inter-chip connection bump 4, and at the same time, the signal of the inter-core communication I / F circuit (TX) 122b is driven by another buffer 18b and the TSV 6b with respect to the other inter-chip connection bump 4. , The selection of the selector 124 is set.
  • the two sets of buffers 18a and 18b and TSVs 6a and 18b and inter-chip connection bumps 4 shown at the top of the processor chip 110 in FIG. 7 are connected when the same processor chip 110b is connected (laminated) to the upper layer. Represents the form.
  • FIG. 8 is a diagram illustrating another example of the configuration of the chip in the three-dimensional stacked circuit of the third embodiment.
  • the selectors 126a and 126b shown in FIG. 8 are circuits that set the selection of the next [2-1], [2-2], or [2-3].
  • the inter-core communication I / F circuit (TX) 122a is connected to one buffer 18 and TSV6, and the inter-core communication I / F circuit (TX) 122b is connected to another buffer 18 and TSV6.
  • the inter-core communication I / F circuit (TX) 122a is connected to one buffer 18 and TSV6, and the inter-core communication I / F circuit (TX) 122c is connected to another one buffer 18 and TSV6.
  • the external memory I / F circuit 124 is connected to the two buffers 18 and TSV6.
  • selectors 136a and 136b installed on the top of the chip 210 are also circuits for setting the selection of the next [3-1] or [3-2].
  • One inter-chip connection bump 8 is connected to the inter-core communication I / F circuit (RX) 112b.
  • One inter-chip connection bump 8 is connected to the inter-core communication I / F circuit (RX) 112c.
  • FIG. 9 is a diagram specifically showing the configuration of one chip in the three-dimensional multilayer circuit of the fourth embodiment.
  • FIG. 9 also shows a block configuration inside the lowermost chip 310 of the laminated circuit.
  • the processor chip 310 shown in FIG. 9 is a chip that uses a part of the TSV6 of the processor chip 310 located in the upper layer as a redundant relief TSV. Note that the processor-related portions such as the CPU core in the block configuration shown in FIG. 9 are substantially the same as the block configuration shown in FIG.
  • Redundancy relief in a chip means that a plurality of spare TSVs (hereinafter referred to as “redundancy relief TSV”) are arranged around a normal TSV (hereinafter referred to as “normal TSV”).
  • this embodiment is applied to the redundant relief TSV.
  • the lower right TSV (6s) of the processor chip 310 located in the upper layer of the processor chip 310 shown in the center of FIG. 9 corresponds to the redundant relief TSV for the left normal TSV6.
  • a redundant relief TSV 6s around the normal TSV 6 is used as a TSV for transmitting a signal to the outside of the chip. It is comprised so that it can switch to.
  • a selector 136 for setting selection between the normal TSV6 and the redundant relief TSV6s is provided in the processor chip 310 on the signal receiver side.
  • the selection setting of the selector 136 is set by the e-fuse 138 before shipment of the three-dimensional multilayer circuit.
  • the board connecting bumps 8 are correspondingly large, so that connection defects hardly occur. That is, there is almost no need for redundant relief TSV when connecting boards.
  • the board connection bump 8 is connected to the normal TSV 6 and the redundant relief TSV 6 s so that the same signal is driven. In this way, the two TSVs, the normal TSV6 and the redundant relief TSV6s, drive the same signal by the two buffers 18 with respect to the board connection bumps 8, so that the signals are driven by a buffer having a large driving capability. Will be.
  • the selectors 126a and 126b arranged together with the e-fuse 128 below the processor core 310 are circuits for setting the next [4-1] or [4-2] selection.
  • the inter-core communication I / F circuit (TX) 122a is connected to the buffer 18, the normal TSV6, and the buffer 18s and the redundant relief TSV6s.
  • the external memory I / F circuit 124 is connected to the buffer 18 and the normal TSV6, and to the buffer 18s and the redundant relief TSV6s.
  • the processor chip 310 when the processor chip 310 is further connected to the lower layer of the processor chip 310, the selection of [4-1] is set. At this time, the inter-chip connection bump 4 is connected to both the normal TSV 6 and the redundant relief TSV 6 s, and the redundant relief TSV 6 s functions as an original redundancy relief means.
  • the selection [4-2] is set. At this time, the normal TSV6 and the redundant relief TSV6s are connected to one board connecting bump 8, and the two buffers 18 of the normal TSV6 and the redundant relief TSV6s drive the same signal.
  • the same processor chip is stacked.
  • the idea of these embodiments is a three-dimensional integrated circuit formed by stacking other chips. It can also be applied to circuits.
  • the chip may be an FPGA (Field-Programmable Gate Array) or a system LSI for a television receiver or a recorder.
  • the number of stacked chips, the diameter of bumps and TSVs, and the like are not limited to the above example, and may be other numbers and sizes.
  • An integrated circuit according to a first aspect of the present invention includes: An integrated circuit comprising one or more chips of the same layout stacked, The chip is Having a silicon through electrode and a wiring layer connected to the silicon through electrode, When two silicon chips are stacked with the end of the silicon through electrode facing the wiring layer, the position of the end of the silicon through electrode matches the position of the contact pad of the wiring layer.
  • the position of the contact pad of one of the wiring layers matches the position of the contact pad of the other wiring layer, Furthermore, the chip is Connected to the board via a first bump, and a first number of through silicon vias in the chip are connected to one first bump; The first number is a natural number of 2 or more.
  • the drive capability of the buffer for TSV can be designed in accordance with the inter-chip connection bump, and a plurality of buffers can be used when the chip and the board connection bump are connected. Can be used in parallel to ensure a large driving capability. As a result, it is not necessary to secure a useless area for a larger buffer on the chip, and it is possible to obtain a sufficient driving capability for board connection bumps. That is, a single chip can be used for both chip-to-chip connection and board-to-board connection. Therefore, by utilizing the present invention, it is possible to make each chip constituting the three-dimensional integrated circuit the same, and therefore, it is possible to make a mask for chip manufacture common, and as a result, manufacture Cost can be reduced.
  • the integrated circuit according to the second aspect of the present invention is the integrated circuit according to the first aspect of the present invention, in which a plurality of the chips are stacked.
  • the manufacturing cost can be reduced while making a mask for chip manufacture common.
  • An integrated circuit according to a third aspect of the present invention is the integrated circuit according to the first aspect of the present invention.
  • the chip is connected to another multilayer chip via a second bump, At that time, in the chip, a second number of through silicon vias are connected to one second bump, The second number is a natural number smaller than the first number.
  • a manufacturing cost can be reduced while making a mask for manufacturing a chip common.
  • An integrated circuit according to a fourth aspect of the present invention is the integrated circuit according to the third aspect of the present invention.
  • a plurality of through silicon vias are concentrated in the diameter of the first bump.
  • An integrated circuit according to a fifth aspect of the present invention is the integrated circuit according to the fourth aspect of the present invention.
  • a redundant relief silicon through electrode is included.
  • An integrated circuit according to a sixth aspect of the present invention is the integrated circuit according to the third aspect of the present invention.
  • the silicon through electrode of the chip is directly connected to the wiring layer of another multilayer chip without a bump.
  • An integrated circuit according to a seventh aspect of the present invention is An integrated circuit including a plurality of stacked chips having the same layout,
  • the chip is Having a silicon through electrode and a wiring layer connected to the silicon through electrode, When two silicon chips are stacked with the end of the silicon through electrode facing the wiring layer, the position of the end of the silicon through electrode matches the position of the contact pad of the wiring layer. And When the wiring layers are stacked facing each other for the two chips, the position of the contact pad of one of the wiring layers matches the position of the contact pad of the other wiring layer, Furthermore, the chip is When connecting to the board, the first bump is connected to the board via the first bump, and the first number of through silicon vias in the chip are connected to one first bump, and the first number is 2 or more.
  • the chip is A setting unit is provided for setting the wiring of the input circuit for each of the through silicon vias so that the through silicon vias connected to the same bump output the same signal.
  • a multi-core processor device including the integrated circuit according to the second aspect of the present invention, comprising: The chip includes a processor core, a level 1 cache memory, a level 2 cache memory, and a peripheral circuit for accessing an external circuit.
  • a method of manufacturing an integrated circuit according to the ninth aspect of the present invention in which a plurality of chips having the same layout are stacked, A step of forming a laminated chip having a silicon through electrode and a wiring layer connected to the silicon through electrode, wherein the two silicon chips are laminated so that the end of the silicon through electrode and the wiring layer face each other;
  • the position of the end portion of the through silicon via and the position of the contact pad of the wiring layer coincide with each other, when the wiring layers are stacked facing each other for two chips,
  • the position of the contact pad of the wiring layer matches the position of the contact pad of the other wiring layer; Connecting one of the first bumps connected to the board to a first number of through silicon vias, which is a natural number of 2 or more, in the chip.
  • the present invention can be effectively used for a three-dimensional integrated circuit formed by stacking processor chips, FPGAs, system LSIs, or the like.

Abstract

三次元集積回路を構成する各チップにおいて、チップ製造のためのマスクを共通のものとし、特に、バンプのためのバッファの領域も共通のものとして、製造コストを抑えた三次元集積回路を提供する。本発明に係る集積回路は、複数のチップを積層して構成される集積回路であって、シリコン貫通電極のレイアウトが同じである第１及び第２のチップを含み、第１のチップは、第１のバンプを介してボードに接続され、第１のチップにおいて、第１の個数のシリコン貫通電極が１つの第１のバンプに接続され、第１の個数は、２以上の自然数である。

Description

[規則37.2に基づきISAが決定した発明の名称]　集積回路、マルチコアプロセッサ装置及び集積回路の製造方法
　本発明は、三次元集積回路に関する。
　複数のチップを積層してシリコン貫通電極（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ；以下、「ＴＳＶ」と称するものとする。）やマイクロバンプなどでそれら複数のチップ間を接続する集積回路は、通常、三次元集積回路と称される。三次元集積回路は、回路の高速化、データ通信の広帯域化、及び低電力化などを実現する高性能の集積回路として期待を集めている。
　なお、特許文献１には出力駆動回路を有する半導体集積回路が開示され、特許文献２には、出力バッファの電流駆動能力を可変としたメモリコントローラが開示される。
特開平２－１２５５１８号公報 特開平１０－０５００７０号公報
　本発明は、三次元集積回路を構成する各チップにおいて、チップ製造のためのマスクを共通のものとし、製造コストを抑えた、三次元集積回路を提供することを目的とする。
　本発明は、上記の目的を達成するために為されたものである。本発明に係る集積回路は、積層される同一レイアウトのチップを一つ若しくはそれ以上含む集積回路であって、チップは、シリコン貫通電極とシリコン貫通電極に接続する配線層とを有し、二つのチップにつきシリコン貫通電極の端部と配線層とを対向させて積層させたとき、シリコン貫通電極の端部の位置と配線層のコンタクト用パッドの位置とが合致するものであり、二つのチップにつき配線層同士を対向させて積層させたとき、一方の配線層のコンタクト用パッドの位置と他方の配線層のコンタクト用パッドの位置とが合致するものであり、更に、チップは、第１のバンプを介してボードに接続され、チップにおける第１の個数のシリコン貫通電極が１つの第１のバンプに接続され、第１の個数は、２以上の自然数である。
　本発明によれば、ＴＳＶのためのバッファの駆動能力はチップ間接続用バンプに合わせて設計しておくことができ、且つ、チップとボード接続用バンプとの接続の際には複数のバッファを並列で用いて大きな駆動能力を確保できる。このことにより、チップ上にてより大きなバッファのための無駄な領域を確保する必要がなく、且つ、ボード接続用バンプのための駆動能力も十分に得ることができる。即ち、１つのチップで、チップ間接続用及びボード間接続用の双方の用途に対応できる。従って、本発明を利用することにより、三次元集積回路を構成する各チップを同一とすることができ、よって、チップ製造のためのマスクを共通のものとすることができるから、その結果として製造コストを抑えることができる。
（１）は、本発明の第１の実施形態に係る三次元集積回路の側断面図である。（２）は、ＴＳＶが、対応するチップ間接続用バンプに接続する様子を示す図である。（３）は、複数のＴＳＶが、対応する１つのボード接続用バンプに接続する様子を示す図である。 （１）は、本発明の第１の実施形態に係るプロセッサチップでのＴＳＶの配置の様子を示す一部平面図であり、破線はプロセッサチップの下面におけるボード接続用バンプの設置位置を示す。（２）は、本発明の第１の実施形態に係るプロセッサチップでのＴＳＶの配置の様子を示す一部平面図であり、破線はプロセッサチップの下面におけるチップ間接続用バンプの設置位置を示す。 （１）は、本発明の第１の実施形態の変形例における、プロセッサチップでのＴＳＶの配置の様子を示す一部平面図であり、破線はプロセッサチップの下面におけるボード接続用バンプの設置範囲を示す。（２）は、本発明の第１の実施形態の変形例における、プロセッサチップでのＴＳＶの配置の様子を示す一部平面図であり、破線はプロセッサチップの下面におけるチップ間接続用バンプの設置範囲を示す。 本発明の第１の実施形態の別の変形例における、三次元集積回路の側断面図である。 本発明の第１の実施形態の別の変形例における、プロセッサチップでのＴＳＶの配置の様子を示す一部平面図である。 （１）は、本発明の第２の実施形態に係る三次元集積回路の側断面図である。（２）は、本発明の第２の実施形態の変形例における三次元集積回路の側断面図である。 本発明の第３の実施形態に係る三次元積層回路におけるチップの構成を具体的に示した図である。 本発明の第３の実施形態に係る三次元積層回路におけるチップの構成の別の例を示した図である。 本発明の第４の実施形態に係る三次元積層回路におけるチップの構成を具体的に示した図である。 従来の三次元集積回路の構成を示す図である。 図１１（１）は、ＴＳＶが、チップ間接続用バンプを基準として駆動能力を設計されたバッファと、ボード接続用バンプとに接続している様子を示す図である。図１１（２）は、ＴＳＶが、ボード接続用バンプを基準として駆動能力を設計されたバッファと、チップ間接続用バンプとに接続している様子を示す図である。
[本発明の実施形態に到った経緯]
　図１０は、従来の三次元集積回路２’の構成の一例を示す図である。図１０に示す三次元集積回路２’はプロセッサを実装するものであり、同じ構成を有する２枚のチップ（第１のチップ１０’と第２のチップ１０”）が積層して構成されている。図１０（１）は従来の三次元集積回路２’の側断面図、図１０（２）は第１のチップ１０’の回路レイアウト図、図１０（３）は第２のチップ１０”の回路レイアウト図である。図１０に示すように、各チップ（第１のチップ１０’と第２のチップ１０”）は同一のレイアウト（構成）を備えている。
　夫々のチップ１０’、１０”は、レイアウト上、主としてプロセッサコア及びレベル１キャッシュメモリ（ＣＰＵ０、ＣＰＵ１、ＣＰＵ２、ＣＰＵ３）と、レベル２（Ｌ２）キャッシュメモリとにより構成される。また、図１０（１）に示すように、夫々のチップ１０’、１０”は、配線層１２’と、複数のＴＳＶ６が配置されるトランジスタ層１４’とが積層して構成される。配線層１２’はＴＳＶ６を介してトランジスタ層１４’の裏面（下面）と接続される。
　個々のチップは、チップ単体で動作するように設計されている。第１のチップ１０’、第２のチップ１０”において、これらの回路部分の周辺には、外部のグラフィック回路や外部メモリ等へアクセスするための周辺回路が実装されている。各チップ１０’、１０”の中央部分には、複数のチップ間接続用バンプ４が配置される。各チップは、これらのチップ間接続バンプ４を経由して上層のチップと接続する。即ち、第２のチップ１０”は、チップ間接続バンプ４を経由して第１のチップ１０’と接続している。なお、下層のチップである第２のチップ１０”は、チップ間接続用バンプ４よりも大きいボード接続用バンプ８により、ボード（回路基板）３１と接続する。
　図１０に示すような積層の構成を利用してプロセッサコア数を変えることにより、様々なグレードの商品を設計することができる。例えば、１チップのみで構成され、４個のプロセッサコアを備えるローエンドの集積回路を設計することができる。同様に、２チップで構成され８個のプロセッサコアを備えるミドルレンジの集積回路や、４チップで構成され１６個のプロセッサコアを備えるハイエンドの集積回路を設計することができる。
　図１０に示す集積回路は、同一の構成を有するチップが積層される。つまり、製造者は一種類のみのチップを大量に製造すればよいから、チップ製造のためのマスク等を含む、チップのバリエーションにより本来生じる製造コストを、大きく抑えることができる。
　図１０に示す三次元集積回路２’を構成する個々のチップでは、ＴＳＶ６がチップ表面の配線層１２’からチップ裏面側へ導通する。更に、ボード３１と接続するチップ、即ち第２のチップ１０”では、ＴＳＶ６はボード接続用バンプ８と接続される。最下層より上に積層されるチップ、即ち第１のチップ１０’では、ＴＳＶ６はチップ間接続用バンプ４と接続される。
　集積回路の製造コストを抑えるためには、第１のチップ１０’と第２のチップ１０”を同じ構成にすることが望ましい。この場合、チップに形成されるＴＳＶは、チップ接続用のバンプに接続され得ると共に、ボード接続のためのバンプに接続され得るように、設計される必要がある。
　しかし、この場合、ＴＳＶ６に接続するバンプ及びバッファの設計に、次のような問題が生じる。図１０に示すように、チップ間接続用バンプ４には、マイクロバンプのような微細なバンプが用いられる。その径は数μｍ程度であり、その容量も数ｐＦである。よって、チップ間接続用バンプ４につながるバッファには、大きい駆動能力は要求されない。一方、ボード接続用バンプ８の径は、チップ間接続用バンプ４の径の１０倍以上であり、その容量も径に応じて大きくなる。
　このため、チップ間接続用バンプ４を基準としてＴＳＶ６に接続するバッファの駆動能力を設計するならば、そのようなバッファはボード接続用バンプ８を駆動するには能力が不足する可能性がある。図１１（１）は、ＴＳＶ６が、チップ間接続用バンプ４を基準として駆動能力を設計されたバッファ１８と、ボード接続用バンプ８とに接続している様子を示す図である。
　反対に、ボード接続用バンプ８を基準として、ＴＳＶ６に接続するバッファの駆動能力を設計するならば、そのようなバッファは、チップ間接続用バンプ４を駆動するには能力が過剰なものとなる。つまり、過剰な電力を消費する可能性がある。また、チップ上の、バッファのための領域としてより大きいものを設定しなければならない。図１１（２）は、ＴＳＶ６が、ボード接続用バンプ８を基準として駆動能力を設計されたバッファ１８’と、チップ間接続用バンプ４とに接続している様子を示す図である。
　上述の問題を解決するための方法として、例えば、特許文献１や特許文献２に示されるようなバッファ切換の方法が挙げられる。これらは、異なる駆動能力を持つバッファを複数用意しておき、その出力先をセレクタスイッチにより切り替えることで駆動能力を動的に変更する方法、及び、駆動能力をアシストするバッファのオンオフの制御を行うことで駆動能力を動的に変更する方法である。しかしながら、いずれの方法においても、１つのバンプに対応するバッファの性能として、ボード接続用バンプに合わせた最大の駆動能力を備えさせる必要がある。このため、チップ上のバッファのための領域（面積）が大きくなり、他のトランジスタ等のための領域を圧迫する。
　以下の実施形態は、このような問題点を解決するものであり、三次元集積回路を構成する各チップにおいてチップ製造のためのマスクを共通のものとしつつ、全体として製造コストを抑えた三次元集積回路を提供する。
　以下、図面を参照して、好適な実施形態を説明する。
[第１の実施形態]
１．１．三次元集積回路の構成
　図１（１）は、第１の実施形態に係る三次元集積回路の側断面図である。図１（１）に示す三次元集積回路２は、３つのチップ１０が、積層されて構成されている。３層を成す個々のチップ１０は同一の構成を有する。各チップ１０は、配線層１２と、複数のＴＳＶ（シリコン貫通電極）６が配置されるトランジスタ層１４とが積層して構成される。配線層１２はＴＳＶ６を介してトランジスタ層１４の裏面（下面）と接続される。
　上層のチップ１０と下層のチップ１０とは、バンプ４（以下、「チップ間接続用バンプ」と言う。）を介して接続される。また、最下層のチップ１０は、バンプ８（以下、「ボード接続用バンプ」と言う。）を介してボード（回路基板）３１に接続される。
　三次元集積回路２を構成する各チップ１０において、ＴＳＶ６、及びＴＳＶ６のためのバッファ１８の構成は、同一である。つまり、チップ間接続用バンプ４に接続するチップ１０であっても、ボード接続用バンプ８に接続するチップ１０であっても、ＴＳＶ６及びバッファ１８のサイズや負荷容量等はチップ間で共通である。
　チップ間接続の場合、図１（２）に示すように、１つのＴＳＶ６はそのＴＳＶ６に対応する１つのチップ間接続用バンプ４に接続する。個々のＴＳＶ６は、夫々のＴＳＶ６に接続するバッファ１８により、夫々のＴＳＶ６に対する信号が駆動される。なお、本実施形態では、個々のバッファ１８の駆動能力は、チップ間接続を前提とする負荷容量を基準にして設定されている。
　チップ１０とボード３１間の接続の場合、図１（３）に示すように、複数のＴＳＶ６が、対応する１つのボード接続用バンプ８に接続する。１つのボード接続用バンプ８に接続する複数のＴＳＶ６には同一の信号が駆動されるように、回路設定がなされる。１つのボード接続用バンプ８に接続する複数のＴＳＶ６の夫々には、バッファ１８が接続されているから、１つのボード接続用バンプ８を十分な駆動能力を備えた複数のバッファ１８で駆動することになる。
　ここで、チップ間接続の場合には、各ＴＳＶ６に夫々のＴＳＶ６のための信号が駆動されるようにし、且つ、チップ１０とボード３１間の接続の場合には、１つのボード接続用バンプ８に接続する複数のＴＳＶ６に同一の信号が駆動されるようにするために、ＴＳＶ６へ信号を駆動するバッファ１８の手前に切換セレクタが実装されている。つまり、この切換セレクタの切換により、個々のＴＳＶ６に別々の信号が駆動されるのか、又は、所定の複数のＴＳＶ６に同一の信号が駆動されるのか、についての配線が設定される。
　本実施形態では、複数のＴＳＶ６をボード接続用バンプ８に接続することを可能にするために、各チップ１０において、ＴＳＶ６が所定の径の範囲内に集められて配置されるようにレイアウトされることが好ましい。この所定の径は、ボード接続用バンプ８の径に対応する。図２は、本実施形態に係るチップ１０のＴＳＶ６の配置の様子を示す図である。破線はチップ１０の下面におけるボード接続用バンプ８（図２（１））とチップ間接続用バンプ４（図２（２））の設置範囲を示す。図２（１）に示すように、１つのボード接続用バンプ８に接続する４個のＴＳＶ６は、破線で示すボード接続用バンプ８の径の範囲内に配置されることが好ましい。なお、チップ間接続の場合には、図２（２）に示すように、各ＴＳＶ６は対応する個々のチップ間接続用バンプ４に接続する。
　図２において、例えば、ボード接続用バンプ８の径は１００μｍ、ＴＳＶの径は７μｍである。ボード接続用バンプ８と接続するために、その１００μｍの径の範囲内に、４個ＴＳＶ６を並べるようにレイアウトされている。チップ間接続バンプ４の径は、例えば、１０μｍである。このとき、夫々のＴＳＶ６に夫々のチップ間接続バンプ４が接続され得る。
　なお、図１（１）に示す三次元集積回路２を構成するチップ１０の夫々の配線層１２においては、上層に積層されるチップ１０の個々のＴＳＶ６の下端と接続するチップ間接続用バンプ４に対して、適切に接続できるように、コンタクト用パッド（図示せず）が配置されている。下層のチップ１０上に上層のチップ１０を適切に積層することにより、下層のチップ２０の配線層１２のコンタクト用パッドと、上層のチップ１０内の対応するＴＳＶ６及びチップ間接続用バンプ４とが適切に接続される。
１．２．三次元集積回路の動作
　チップ１０が複数積層されて三次元集積回路２が構築される。チップ間接続用バンプ４が用いられるチップ間接続では、チップ間接続用バンプ４に、１つのＴＳＶ６及び１つのバッファ１８が接続する。一方、ボード接続用バンプ８が用いられるチップ１０とボード３１間の接続では、１つのボード接続用バンプ８に、複数のＴＳＶ６、及び、それらＴＳＶ６と同数のバッファ１８が接続する。
　従って、チップ１０同士間でのＴＳＶ６を介する信号の通信では、チップ間接続用バンプ４のために必要な駆動能力を備える１つのバッファ１８が用いられる。つまり、チップ間接続用バンプ４のために過剰な駆動能力を備えるバッファが用いられることはない。よって、バッファ実装のための無駄な領域がチップ１０にて割かれることもない。
　また、チップ１０とボード３１間でのＴＳＶ６を介する信号の通信では、ボード接続用バンプ８のために必要な駆動能力を実現するため、複数のバッファ１８が用いられる。つまり、ボード接続用バンプ８のために十分な駆動能力を備えるバッファが用いられない、ということは生じない。
１．３．まとめ
　本実施形態では、複数のチップ１０を積層して構成される三次元集積回路２において、チップ間の接続の場合には、１つのＴＳＶ６を１つのチップ間接続用バンプ４に接続し、ボード３１とチップ１０間の接続の場合には、複数のＴＳＶ６を１つのボード接続用バンプ８に接続する。
　このように構成することにより、同一の構成を有するチップ１０の使用が可能となり、特に、ＴＳＶ６のためのバッファ１８の駆動能力はチップ間接続用バンプ４に合わせて設計しておくことができ、且つ、ボード接続用バンプ８との接続の際には複数の駆動能力の低いバッファ１８を並列で用いて大きな駆動能力を確保できる。このことから、チップ１０上にてより大きなバッファのための無駄な領域を確保する必要がなく、且つ、ボード接続用バンプ８のための駆動能力が不十分である、ということもない。即ち、ボード接続用バンプ８に対するバッファを設ける必要が無い。
　従って、本実施形態では、三次元集積回路２を構成する各プロセッサチップ１０において、チップ製造のためのマスクを共通のものとすることができ、製造コストを抑制できる。
　なお、図１及び図２に示す実施形態では、チップ間接続用バンプ４には１つのＴＳＶ６が接続し、ボード接続用バンプ８には２乃至４つのＴＳＶ６が接続しているが、チップ間接続用バンプ４に複数のＴＳＶ６が接続し、ボード接続用バンプ８にそれよりも多い数のＴＳＶ６が接続しても、本実施形態は実現される。つまり、このようにチップ１０及び三次元集積回路２を構成しても、ボード接続用バンプ８のためのバッファの駆動能力は十分大きいものとなり、チップ間接続用バンプ４のためのバッファの駆動能力は必要以上に大きくならず、且つ、チップ１０上にて大きなバッファのための領域を確保しなくてよいことになる。
１．４．変形例
　図３は、第１の実施形態の変形例における、チップ１０のＴＳＶ６の配置の様子を示す図である。破線はチップ１０の下面におけるボード接続用バンプ８（図３（１））とチップ間接続用バンプ４（図３（２））の設置範囲を示す。
　通常、各ＴＳＶ６は、径の大きさが同一である。このため、ＴＳＶ６からボード接続用バンプ８へ大電流が流れる可能性がある場合には、設計上、注意が求められる。なぜならば、ＴＳＶ６からバンプへ大電流が流れると、ＴＳＶ６にてエレクトロマイグレーションを生じ、このことが断線に繋がるおそれがあるからである。このような現象の発生を回避するために、図３（１）に示すチップ１０では、１６個の（即ち、十分に多数の）ＴＳＶ６が、ボード接続用バンプ８に接続されるように集中して配置されている。なお、このような配置において、チップ間接続用バンプ４に接続する際には、図３（２）に示すように、一部のＴＳＶ６のみを用いるようにしてもよい。
　更に、図４は、第１の実施形態の別の変形例における、三次元集積回路２２の側断面図であり、図５は、同じ別の変形例における、チップ１０でのＴＳＶ６の配置の様子を示す図である。図４に示す本実施形態の別の変形例では、チップ間接続の場合、上層のチップ１０のＴＳＶ６が下層のチップ１０の配線層１２と直接接続する。即ち、チップ１０とボード３１を接続する場合は、図５（１）に示すように、そのチップ１０における複数（図では１６本）のＴＳＶ６は、１つのボード接続用バンプ８に接続するが、チップ１０とチップ１０を接続する場合、図５（２）に示すように、そのチップ１０におけるＴＳＶ６は、チップ間接続用バンプ４を介することなく、チップ１０の配線層１２に接続する。
　図４に示す三次元集積回路２２を構成するチップ１０の夫々の配線層１２においては、上層に積層されるチップ１０における個々のＴＳＶ６の下端と適切に接続できるように、その配線が構成されている。下層のチップ１０上に上層のチップ１０を適切に積層することにより、下層のチップ２０の配線層１２の配線と、上層のチップ１０内の対応するＴＳＶ６の下端とが適切に接続される。
　このように、図４に示す三次元集積回路２２では、チップ１０同士の接続においてバンプが用いられないので、三次元積層回路２２全体の容量を小さくすることができる。
[第２の実施形態]
　次に、第２の実施形態に係る三次元集積回路を説明する。第２の実施形態に係る三次元集積回路は、第１の実施形態に係る三次元集積回路と略同様のものであり、よって、両者の差異を中心に説明する。
２．１．三次元集積回路の構成
　図６（１）は、第２の実施形態に係る三次元集積回路の側断面図である。図６（１）に示す第２の実施形態に係る三次元集積回路２２ａは、３つのチップ１０、即ち、最下層、中層及び最上層のチップ１０が、積層されて構成されている。３層を成す個々のチップ１０は同一の構成を有するものである。各チップ１０は、配線層１２と、複数のＴＳＶ６が配置されるトランジスタ層１４とが積層して構成される。配線層１２はＴＳＶ６を介してトランジスタ層１４の裏面と接続される。
　図６（１）に示す第２の実施形態に係る三次元集積回路２２ａでは、最下層のチップ１０とその上層のチップ１０（即ち、中層のチップ）とは、配線層１２同士を対向させて積層される。対向する２つの配線層１２は、チップ間接続用バンプ４を介して接続される。第２の実施形態に係る三次元集積回路２２ａを構成するチップ１０の夫々の配線層１２においては、配線層１２同士が対向する場合に、チップ間接続用バンプ４を介して相対する配線層１２と適切に接続し得るように、チップ間接続用バンプ４のためのコンタクト用パッド（図示せず）が複数配置されている。
　最上層のチップ１０とその下層のチップ１０（即ち、中層のチップ）とは、配線層１２とトランジスタ層１４とを対向させて積層される。すなわち、最上層のチップ１０における配線層１２のコンタクト用パッド（図示せず）は、チップ間接続用バンプ４を介して、中層のチップ１０におけるＴＳＶ６の端部と接続する。よって、チップ１０の配線層１２における、チップ間接続用バンプ４のためのコンタクト用パッドは、別のチップ１０におけるＴＳＶ６の端部との接続も実現できるように、配置がなされている。
　最下層のチップ１０のＴＳＶ６は、ボード接続用バンプ８を介してボード３１に接続する。
　第２の実施形態に係る三次元集積回路２２ａを構成する各チップ１０においても、ＴＳＶ６、及びＴＳＶ６のためのバッファ１８の構成は、同一である。すなわち、最下層、中層及び最上層のいずれのチップ１０においても、ＴＳＶ６及びバッファ１８のサイズ及び負荷容量等は共通である。従って、最下層のチップ１０とボード３１間の接続の場合、図１（３）に示したように、複数のＴＳＶ６が、対応する１つのボード接続用バンプ８に接続する。１つのボード接続用バンプ８に接続する複数のＴＳＶ６の夫々にはバッファ１８が接続されているから、１つのボード接続用バンプ８は十分な駆動能力を備えた複数のバッファ１８で駆動される。
２．２．三次元集積回路の動作
　図６（１）に示す第２の実施形態においては、チップ１０が３層積層されて三次元集積回路２２ａが構築される。チップ間接続用バンプ４が用いられる、最上層のチップ１０と中層のチップ１０との間の接続では、１つのチップ間接続用バンプ４に対して、中層のチップ１０における１つのＴＳＶ６及び１つのバッファ１８が接続する。一方、ボード接続用バンプ８が用いられる、最下層のチップ１０とボード３１との間の接続では、１つのボード接続用バンプ８に対して、最下層のチップ１０における複数のＴＳＶ６、及び、それらＴＳＶ６と同数のバッファ１８が接続する。
　従って、最上層のチップ１０と中層のチップ１０との間のＴＳＶ６を介する信号の通信では、チップ間接続用バンプ４のために必要な駆動能力を備える１つのバッファ１８が用いられる。つまり、チップ間接続用バンプ４のために過剰な駆動能力を備えるバッファが用いられることはない。よって、バッファ実装のための無駄な領域がチップ１０にて必要になるようなことはない。
　また、最下層のチップ１０とボード３１間でのＴＳＶ６を介する信号の通信では、ボード接続用バンプ８のために必要な駆動能力を実現するため、複数のバッファ１８が用いられる。つまり、ボード接続用バンプ８のために十分な駆動能力を備えるバッファが用いられない、ということは生じない。
　更に、中層のチップ１０と最下層のチップ１０との間のチップ間接続用バンプ４のみを介する信号の通信では、ＴＳＶを介さずに両方の配線層１２が信号の伝送を行うため、高速処理が実現される。
２．３．まとめ
　３層のチップ１０を積層して構成される本実施形態の三次元集積回路２２ａにおいて、最上層のチップ１０と中層のチップ１０との間では、１つのＴＳＶ６を１つのチップ間接続用バンプ４に接続する。最下層のチップ１０とボード３１との間では、複数のＴＳＶ６を１つのボード接続用バンプ８に接続する。更に、中層のチップ１０と最下層のチップ１０との間では、チップ間接続用バンプ４のみを介して両方の配線層１２が直接接続する。
　このように構成することにより、同一の構成を有する複数のチップ１０の使用が可能となり、特に、ＴＳＶ６のためのバッファ１８の駆動能力はチップ間接続用バンプ４に合わせて設計しておくことができ、且つ、ボード接続用バンプ８との接続の際には複数の駆動能力の低いバッファ１８を並列で用いて大きな駆動能力を確保できる。更に、チップ間接続用バンプ４のみを介する、対向する２つのチップ１０の配線層１２の接続によって、これらチップ１０間の高速信号伝送を実現できる。これらのことから、三次元集積回路２２ａにおいて、ボード接続用バンプ８に対するバッファを特別に設ける必要が無く、且つ、中層のチップ１０と最下層のチップ１０との間でプロセッサ等にて用いるのが相応しい高速処理を実現できる。
　従って、本実施形態では、三次元集積回路２２ａを構成する各プロセッサチップ１０において、チップ製造のためのマスクを共通のものとすることができ、製造コストを抑制できる。更に、三次元集積回路２２ａにて高速処理を実現できる。
　なお、図６（１）には、３層のチップ１０により構成される三次元集積回路２２ａを示したが、本実施形態に係る三次元集積回路は、更に多層のチップ１０により構成されてもよい。また、図６（２）に示すように、三次元集積回路２２ｂは、２層のチップ１０により構成されてもよい。この場合、下層のチップ１０は、複数のＴＳＶ６と接続するボード接続用バンプ８を介してボード３１と接続し、下層のチップ１０と上層のチップ１０とは、配線層１２同士を対向させ、対向する配線層１２はチップ間接続用バンプ４を介して接続する。
[第３の実施形態]
　本実施形態では、第１の実施形態に示した三次元集積回路におけるチップの具体的な構成例を説明する。
３．１．チップの構成
　図７は、第３の実施形態の三次元積層回路における１つのチップの構成を具体的に示した図である。図７では、積層回路の最下層のチップ１１０内部のブロック構成を示している。図７では、主としてＣＰＵコア間通信Ｉ／Ｆ（インタフェース）回路、外部メモリＩ／Ｆ回路、及びそれらに関連する回路について示している。
　図７に示すチップ１１０は、最下層に積層され外部メモリ（図示せず）と接続するプロセッサチップである。なお図示されていないが、このチップ１１０の上層には１層又は複数層の同一のプロセッサチップ１１０ｂが積層されている。
　夫々のプロセッサチップ１１０は、図７に示すように、２つのＣＰＵコア１１４ａ、１１４ｂ、２つのレベル１キャッシュメモリ１１６ａ、１１６ｂ、及びレベル２キャッシュメモリ１１８を備える。各ＣＰＵコア１１４ａ、１１４ｂは、ＢＣＵ（Ｂｕｓ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１２０を経由して、他のプロセッサチップ１１０のＣＰＵコアやキャッシュメモリと通信を行う。また、プロセッサチップ１１０内のＣＰＵコア１１４ａ、１１４ｂから、外部メモリへアクセスする際にもＢＣＵ１２０が経由される。なお、外部メモリＩ／Ｆ回路１２４は、外部メモリとの通信を行なう回路部分である。
　コア間通信Ｉ／Ｆ回路（ＲＸ）１１２ａ、１１２ｂは、上層に積層されたプロセッサチップ１１０ｂとの通信を行う回路部分である。これらの回路内には、ＣＰＵコア間のデータ受け渡しのための通信プロトコル処理回路等が含まれている。通信プロトコルは独自に決められた通信プロトコルでもよいし、ＰＣＩ等のような汎用のものが用いられてもよい。通信方法によっては、コア間通信Ｉ／Ｆ回路（ＲＸ）１１２ａ、１１２ｂには、非同期信号を受けるシンクロナイザ回路等も含まれる。なお、コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａ、１２２ｂは、下層に積層されたプロセッサチップ１１０との通信を行う回路部分である。
　コア間通信Ｉ／Ｆ回路（ＲＸ）（ＴＸ）は、主として、２つの目的のために用いられる回路である。一つは、異なるプロセッサチップ１１０間に存在するＣＰＵコア間の通信のためである。もう一つは、上層のプロセッサチップ１１０ｂのＣＰＵコアが外部メモリへアクセスするためである。外部メモリは最下層のプロセッサチップ１１０に接続しているので、上層のプロセッサチップ１１０内のＣＰＵコアから外部メモリへアクセスするには、外部メモリと接続している最下層のプロセッサチップ１１０にまでデータを受け渡す必要があり、この際、コア間通信Ｉ／Ｆ回路（ＲＸ）（ＴＸ）が用いられる。
　コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａ、１２２ｂ、及び、外部メモリＩ／Ｆ回路１２４の下部には、セレクタ１２６ａ、１２６ｂ及びｅヒューズ１２８が配置されている。セレクタ１２６ａ、１２６ｂは、次の[１]又は[２]の選択を設定する回路である。
[１]コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａを１つのバッファ１８ａ及びＴＳＶ６ａに接続し、且つ、コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ｂを別のバッファ１８ｂ及びＴＳＶ６ｂに接続すること。
[２]外部メモリＩ／Ｆ回路１２４を、２つのバッファ１８ａ、１８ｂ及びＴＳＶ６ａ、６ｂに接続すること。
　前述の選択[１][２]のうち、セレクタ１２６ａ、１２６ｂは、チップ間接続のときには選択[１]を設定し、ボード３１とチップ１１０間接続のときには選択[２]を設定する。なお、図７のプロセッサチップ１１０は、セレクタ１２６ａ、１２６ｂにより、選択[２]に設定されている。
　図７に示す第３の実施形態の三次元積層回路のチップ１１０における、セレクタ１２６ａ、１２６ｂについて説明する。
　図７に示すプロセッサチップ１１０は、チップ間接続用バンプ４には１個のＴＳＶ６が接続され、ボード接続用バンプ８には複数のＴＳＶ６が接続されるように構成される。よって、同一のボード接続用バンプ８に接続する複数のＴＳＶ６には同一信号が駆動される必要がある。ここで、同一のボード接続用バンプ８に接続する複数のＴＳＶ６に同一信号が駆動されることは、セレクタ１２６ａ、１２６ｂの設定により実現される。
　具体的に述べると、図７に示すプロセッサチップ１１０は、チップ１１０ｂとボード３１との間に接続されるものであり、ボード接続用バンプ８に２つのＴＳＶ６ａ、６ｂが接続されている。ここで、２つのＴＳＶ６及びバッファ１８が、外部メモリＩ／Ｆ回路１２４の信号をボード接続用バンプ８に対して駆動するように、セレクタ１２６ａ、１２６ｂの選択が設定される。このことにより、ボード接続用バンプ８には２個のバッファ１８で同一信号が駆動される。即ち、駆動能力の大きなバッファで駆動されることになる。
　セレクタ１２６ａ、１２６ｂの選択を設定する信号は、ｅヒューズ１２８によって書き込まれる。セレクタとｅヒューズの組み合わせの代わりに、不揮発性の記憶素子が用いられてもよい。また、外部端子から初期値が書き込まれる記憶素子が用いられてもよい。
　なお、図７に示すプロセッサチップ１１０の下層に、同一のプロセッサチップ１１０が接続（積層）される場合には、コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａの信号を、１つのバッファ１８ａ及びＴＳＶ６ａがチップ間接続バンプ４に対して駆動し、同時に、コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ｂの信号を、別のバッファ１８ｂ及びＴＳＶ６ｂが別のチップ間接続バンプ４に対して駆動するように、セレクタ１２４の選択が設定される。図７のプロセッサチップ１１０の上部に示される、２組のバッファ１８ａ、１８ｂ及びＴＳＶ６ａ、１８ｂ並びにチップ間接続用バンプ４は、上層に同一のプロセッサチップ１１０ｂが接続（積層）される場合の、接続形態を表している。
３．２．チップの別の例について
　図７に示す、第３の実施形態の三次元積層回路のチップ１１０では、バッファ１８ａ、１８ｂの直前のセレクタ１２６ａ、１２６ｂは、２つの選択肢（選択[１][２]）から１つを選択するものであったが、セレクタが３つの選択肢から１つを選択するものであってもよい。図８は、第３の実施形態の三次元積層回路におけるチップの構成の別の例を示した図である。図８に示すセレクタ１２６ａ、１２６ｂは、次の[２－１]、[２－２]又は[２－３]の選択を設定する回路である。
[２－１]コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａを１つのバッファ１８及びＴＳＶ６に接続し、且つ、コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ｂを別の１つのバッファ１８及びＴＳＶ６に接続すること。
[２－２]コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａを１つのバッファ１８及びＴＳＶ６に接続し、且つ、コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ｃを別の１つのバッファ１８及びＴＳＶ６に接続すること。
[２－３]外部メモリＩ／Ｆ回路１２４を、２つのバッファ１８及びＴＳＶ６に接続すること。
　なお、チップ２１０の上部に設置されているセレクタ１３６ａ、１３６ｂも、次の [３－１]又は[３－２]の選択を設定する回路である。
[３－１]１つのチップ間接続用バンプ８をコア間通信Ｉ／Ｆ回路（ＲＸ）１１２ｂに接続すること。
[３－２]１つのチップ間接続用バンプ８をコア間通信Ｉ／Ｆ回路（ＲＸ）１１２ｃに接続すること。
[第４の実施形態]
　本実施形態でも、第１の実施形態に示した三次元集積回路におけるチップの具体的な構成例を説明する。
４．１．チップの構成
　図９は、第４の実施形態の三次元積層回路における１つのチップの構成を具体的に示した図である。図９でも、積層回路の最下層のチップ３１０内部のブロック構成を示している。図９に示すプロセッサチップ３１０は、上層に位置するプロセッサチップ３１０のＴＳＶ６の一部を冗長救済ＴＳＶとして利用するチップである。なお、図９に示すブロック構成におけるＣＰＵコア等のプロセッサ関連部分は、図７に示すブロック構成と略同一であるため、同一部分には同一符号を付して説明を省略する。
　一般的に、チップ間の接続の場合、チップ間接続用バンプ４は微細なバンプであることから、接続欠陥が発生しやすい。このため、仮に接続欠陥が発生しても良品として出荷できるようにするために、冗長救済という方策が採られることがある。チップにおける冗長救済とは、複数のスペア用のＴＳＶ（以下、「冗長救済ＴＳＶ」と称する）を通常のＴＳＶ（以下、「通常ＴＳＶ」と称する）の周辺に配置しておくことである。
　図９に示す三次元積層回路では、冗長救済ＴＳＶに対して本実施形態を応用している。まず、図９に示す回路では、図９中央に示されるプロセッサチップ３１０の上層に位置するプロセッサチップ３１０の下端右のＴＳＶ（６ｓ）が、その左の通常ＴＳＶ６に対する冗長救済ＴＳＶに当たる。
　図９に示す回路において、もし、通常ＴＳＶ６とチップ間接続用バンプ４との接続に欠陥があったならば、チップ外部に信号を送信するためのＴＳＶとして、その通常ＴＳＶ６の周辺の冗長救済ＴＳＶ６ｓに切り替えられるように構成されている。この構成を実現するため、信号の受け手側のプロセッサチップ３１０内部にて、通常ＴＳＶ６と冗長救済ＴＳＶ６ｓとの間の選択を設定するセレクタ１３６が設けられている。一般に、通常ＴＳＶ６とチップ間接続用バンプ４の間の接続欠陥の有無は、チップ積層後のチップに対する良品検査にて判明する。よって、セレクタ１３６の選択の設定は、三次元積層回路の出荷前に、ｅヒューズ１３８によって設定される。
　一方で、プロセッサチップ３１０がボード接続用バンプ８を介してボード３１に接続する際には、ボード接続用バンプ８が相応に大きいことから、接続欠陥が発生することが殆ど無い。つまり、ボード接続時には冗長救済ＴＳＶが必要になることは殆ど無い。この特徴を利用して、ボード接続用バンプ８には通常ＴＳＶ６と冗長救済ＴＳＶ６ｓとを接続して、同一信号が駆動されるように回路構成をする。このようにすることにより、通常ＴＳＶ６と冗長救済ＴＳＶ６ｓの２つのＴＳＶは、ボード接続用バンプ８に対して２個のバッファ１８により同一信号を駆動するので、駆動能力の大きなバッファで信号を駆動していることになる。
　なお、プロセッサコア３１０下部に、ｅヒューズ１２８と共に配置されているセレクタ１２６ａ、１２６ｂは、次の[４－１]又は[４－２]の選択を設定する回路である。
[４－１]コア間通信Ｉ／Ｆ回路（ＴＸ）１２２ａを、バッファ１８及び通常ＴＳＶ６、並びに、バッファ１８ｓ及び冗長救済ＴＳＶ６ｓに接続すること。
[４－２]外部メモリＩ／Ｆ回路１２４を、バッファ１８及び通常ＴＳＶ６、並びに、バッファ１８ｓ及び冗長救済ＴＳＶ６ｓに接続すること。
　つまり、プロセッサチップ３１０の下層に更にプロセッサチップ３１０が接続される場合には、上記[４－１]の選択が設定される。このとき、通常ＴＳＶ６にも冗長救済ＴＳＶ６ｓにも夫々チップ間接続用バンプ４が接続され、冗長救済ＴＳＶ６ｓは本来の冗長救済の手段として機能する。また、プロセッサチップ３１０の下層にボード３１が接続される場合には、上記[４－２]の選択が設定される。このとき、通常ＴＳＶ６と冗長救済ＴＳＶ６ｓは１つのボード接続用バンプ８に接続され、通常ＴＳＶ６と冗長救済ＴＳＶ６ｓとの２個のバッファ１８が同一信号を駆動することになる。
[その他の実施形態]
　前述の、第１乃至第４の実施形態の三次元積層回路では、同一のプロセッサチップが積層されているが、これらの実施形態の思想は、その他のチップを積層して形成される三次元集積回路にも適用することができる。例えば、チップがＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）であってもよいし、テレビ受像機やレコーダ向けのシステムＬＳＩであってもよい。
　また、積層チップ数、バンプやＴＳＶの径などは、上述の例に限定されるものではなく、その他の数や大きさであってもよい。
　また、図１や図４に示す三次元集積回路では、同一のチップが複数積層されているが、ボード３１に接続するチップ１０と最上層のチップ１０が同一のものであり、その間に構成の異なるチップが挟まるような三次元集積回路であっても、前述の実施形態の思想を適用できる。即ち、このような三次元集積回路でも、最下層のチップ１０と最上層のチップ１０において、チップ製造のためのマスクを共通のものとすることができ、製造コストを抑制できる。更に同様に、ボード３１に接続するチップ１０と、複数の積層中の途中に挟まるチップ１０が同一のものであり、その他のチップが構成の異なるものであるような三次元集積回路であっても、前述の実施形態の思想を適用できる。
［発明の一態様の概要］
（１）本発明の第１の態様の集積回路は、
　積層される同一レイアウトのチップを一つ若しくはそれ以上含む集積回路であって、
　前記チップは、
シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有し、
二つの前記チップにつき前記シリコン貫通電極の端部と前記配線層とを対向させて積層させたとき、前記シリコン貫通電極の端部の位置と前記配線層のコンタクト用パッドの位置とが合致するものであり、
二つの前記チップにつき前記配線層同士を対向させて積層させたとき、一方の前記配線層のコンタクト用パッドの位置と他方の前記配線層のコンタクト用パッドの位置とが合致するものであり、
　更に、前記チップは、
第１のバンプを介してボードに接続され、前記チップにおける第１の個数のシリコン貫通電極が１つの前記第１のバンプに接続され、
前記第１の個数は、２以上の自然数である。
　このようにすることにより、ＴＳＶのためのバッファの駆動能力はチップ間接続用バンプに合わせて設計しておくことができ、且つ、チップとボード接続用バンプとの接続の際には複数のバッファを並列で用いて大きな駆動能力を確保できる。このことにより、チップ上にてより大きなバッファのための無駄な領域を確保する必要がなく、且つ、ボード接続用バンプのための駆動能力も十分に得ることができる。即ち、１つのチップで、チップ間接続用及びボード間接続用の双方の用途に対応できる。従って、本発明を利用することにより、三次元集積回路を構成する各チップを同一とすることができ、よって、チップ製造のためのマスクを共通のものとすることができるから、その結果として製造コストを抑えることができる。
（２）本発明の第２の態様の集積回路は、本発明の第１の態様の集積回路において、前記チップが複数積層される。
　これにより、複数層集積される三次元集積回路において、チップ製造のためのマスクを共通のものとした上で、製造コストを抑えることができる。
（３）本発明の第３の態様の集積回路は、本発明の第１の態様の集積回路において、
　前記チップは、第２のバンプを介して他の積層チップに接続され、
　その際前記チップにおいて、第２の個数のシリコン貫通電極が１つの前記第２のバンプに接続され、
　前記第２の個数は、前記第１の個数より小さい自然数である。
　これにより、３層以上のチップが集積される三次元集積回路において、チップ製造のためのマスクを共通のものとした上で、製造コストを抑えることができる。
（４）本発明の第４の態様の集積回路は、本発明の第３の態様の集積回路において、
　前記チップにおいて、複数のシリコン貫通電極が前記第１のバンプの径内に集中して配置されている。
　これにより、複数層のチップが集積される三次元集積回路において、エレクトロマイグレーションによるＴＳＶの断線を防ぐことができる。
（５）本発明の第５の態様の集積回路は、本発明の第４の態様の集積回路において、
　１つの前記第１のバンプに接続する第１の個数のシリコン貫通電極のうちに、冗長救済用シリコン貫通電極が含まれる。
　これにより、複数層のチップが集積される三次元集積回路において、冗長救済用シリコン貫通電極を適切に組む込むことができる。
（６）本発明の第６の態様の集積回路は、本発明の第３の態様の集積回路において、
　前記チップのシリコン貫通電極がバンプを介さずに直接的に他の積層チップの配線層に接続される。
　これにより、複数層のチップが集積される三次元集積回路全体の容量を小さくすることができる。
（７）本発明の第７の態様の集積回路は、
　積層される同一レイアウトのチップを複数含む集積回路であって、
　前記チップは、
シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有し、
二つの前記チップにつき前記シリコン貫通電極の端部と前記配線層とを対向させて積層させたとき、前記シリコン貫通電極の端部の位置と前記配線層のコンタクト用パッドの位置とが合致するものであり、
二つの前記チップにつき前記配線層同士を対向させて積層させたとき、一方の前記配線層のコンタクト用パッドの位置と他方の前記配線層のコンタクト用パッドの位置とが合致するものであり、
　更に、前記チップは、
ボードに接続する際、第１のバンプを介してボードに接続され、前記チップにおける第１の個数のシリコン貫通電極が１つの前記第１のバンプに接続され、前記第１の個数は、２以上の自然数であり、
他の積層チップに接続する際、第２のバンプを介して他の積層チップに接続され、前記チップにおける第２の個数のシリコン貫通電極が１つの前記第２のバンプに接続され、前記第２の個数は、前記第１の個数より小さい自然数であり、
　更に、前記チップは、
同一のバンプに接続されるシリコン貫通電極が同一の信号を出力するように、それらシリコン貫通電極の各々に対する入力回路の配線を設定する設定部を含む。
　このようにすることにより、複数層集積される三次元集積回路において、チップ製造のためのマスクを共通のものとした上で、チップの集積時に回路の配線を設定することができる。よって、三次元集積回路の製造コストを抑えることができる。
（８）本発明の第８の態様のマルチコアプロセッサ装置は、
　本発明の第２の態様の集積回路を含むマルチコアプロセッサ装置であって、
前記チップが、プロセッサコア及びレベル１キャッシュメモリと、レベル２キャッシュメモリと、及び、外部回路へアクセスするための周辺回路とにより構成される。
　このようにすることにより、マルチコアプロセッサ装置の製造において、チップ製造のためのマスクを共通のものとした上で、製造コストを抑えることができる。
（９）本発明の第９の態様の、同一レイアウトのチップを複数積層して成る集積回路の製造方法は、
　シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有する積層チップを形成する工程であって、二つの前記チップにつき前記シリコン貫通電極の端部と前記配線層とを対向させて積層させたとき、前記シリコン貫通電極の端部の位置と前記配線層のコンタクト用パッドの位置とが合致するものであり、二つの前記チップにつき前記配線層同士を対向させて積層させたとき、一方の前記配線層のコンタクト用パッドの位置と他方の前記配線層のコンタクト用パッドの位置とが合致するものである、工程と、
　ボードに接続する第１のバンプの一つに対して、前記チップにおける、２以上の自然数である第１の個数のシリコン貫通電極を接続する工程と
を含む。
　このようにすることにより、複数層集積される三次元集積回路の製造において、チップ製造のためのマスクを共通のものとした上で、全体のコストを抑えることができる。
　本発明は、プロセッサチップ、ＦＰＧＡ、若しくはシステムＬＳＩ等を積層して構成される三次元集積回路に有効に利用できる。
２・・・三次元集積回路、４・・・チップ間接続用バンプ、６・・・ＴＳＶ（シリコン貫通電極）、８・・・ボード接続用バンプ、１０、１１０、２１０、３１０・・・プロセッサチップ、１２・・・配線層、１４・・・トランジスタ層、１８・・・バッファ、３１・・・ボード（回路基板）。

Claims (9)

  1. 　積層される同一レイアウトのチップを一つ若しくはそれ以上含む集積回路であって、
    　前記チップは、
    シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有し、
    二つの前記チップにつき前記シリコン貫通電極の端部と前記配線層とを対向させて積層させたとき、前記シリコン貫通電極の端部の位置と前記配線層のコンタクト用パッドの位置とが合致するものであり、
    二つの前記チップにつき前記配線層同士を対向させて積層させたとき、一方の前記配線層のコンタクト用パッドの位置と他方の前記配線層のコンタクト用パッドの位置とが合致するものであり、
    　更に、前記チップは、
    第１のバンプを介してボードに接続され、前記チップにおける第１の個数のシリコン貫通電極が１つの前記第１のバンプに接続され、
    前記第１の個数は、２以上の自然数である
    集積回路。
  2. 　前記チップが複数積層される、請求項１に記載の集積回路。
  3. 　前記チップは、第２のバンプを介して他の積層チップに接続され、
    　その際前記チップにおいて、第２の個数のシリコン貫通電極が１つの前記第２のバンプに接続され、
    　前記第２の個数は、前記第１の個数より小さい自然数である
    請求項２に記載の集積回路。
  4. 　前記チップにおいて、複数のシリコン貫通電極が前記第１のバンプの径内に集中して配置されている
    請求項３に記載の集積回路。
  5. 　１つの前記第１のバンプに接続する第１の個数のシリコン貫通電極のうちに、冗長救済用シリコン貫通電極が含まれる
    請求項４に記載の集積回路。
  6. 　前記チップのシリコン貫通電極がバンプを介さずに直接的に他の積層チップの配線層に接続される
    請求項３に記載の集積回路。
  7. 　積層される同一レイアウトのチップを複数含む集積回路であって、
    　前記チップは、
    シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有し、
    二つの前記チップにつき前記シリコン貫通電極の端部と前記配線層とを対向させて積層させたとき、前記シリコン貫通電極の端部の位置と前記配線層のコンタクト用パッドの位置とが合致するものであり、
    二つの前記チップにつき前記配線層同士を対向させて積層させたとき、一方の前記配線層のコンタクト用パッドの位置と他方の前記配線層のコンタクト用パッドの位置とが合致するものであり、
    　更に、前記チップは、
    ボードに接続する際、第１のバンプを介してボードに接続され、前記チップにおける第１の個数のシリコン貫通電極が１つの前記第１のバンプに接続され、前記第１の個数は、２以上の自然数であり、
    他の積層チップに接続する際、第２のバンプを介して他の積層チップに接続され、前記チップにおける第２の個数のシリコン貫通電極が１つの前記第２のバンプに接続され、前記第２の個数は、前記第１の個数より小さい自然数であり、
    　更に、前記チップは、
    同一のバンプに接続されるシリコン貫通電極が同一の信号を出力するように、それらシリコン貫通電極の各々に対する入力回路の配線を設定する設定部を含む、
    集積回路。
  8. 　請求項２に記載の集積回路を含むマルチコアプロセッサ装置であって、
    前記チップが、プロセッサコア及びレベル１キャッシュメモリと、レベル２キャッシュメモリと、及び、外部回路へアクセスするための周辺回路とにより構成される
    マルチコアプロセッサ装置。
  9. 　同一レイアウトのチップを複数積層して成る集積回路の製造方法において、
    　シリコン貫通電極と前記シリコン貫通電極に接続する配線層とを有する積層チップを形成する工程であって、二つの前記チップにつき前記シリコン貫通電極の端部と前記配線層とを対向させて積層させたとき、前記シリコン貫通電極の端部の位置と前記配線層のコンタクト用パッドの位置とが合致するものであり、二つの前記チップにつき前記配線層同士を対向させて積層させたとき、一方の前記配線層のコンタクト用パッドの位置と他方の前記配線層のコンタクト用パッドの位置とが合致するものである、工程と、
    　ボードに接続する第１のバンプの一つに対して、前記チップにおける、２以上の自然数である第１の個数のシリコン貫通電極を接続する工程と
    を含む製造方法。
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