KR20080094147A - 반도체 장치, 반도체 패키지, 및 메모리 적층 방법 - Google Patents

반도체 장치, 반도체 패키지, 및 메모리 적층 방법 Download PDF

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KR20080094147A
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Abstract

멀티-코어 로직 칩의 데이터 병렬처리를 위한 반도체 장치, 반도체 패키지, 및 메모리 적층 방법이 개시된다. 반도체 장치는 독립적으로 동작하는 복수의 코어들을 포함하는 멀티-코어 로직 칩, 복수의 층으로 적층되고 상기 코어들 중 하나에 각각 대응되는 메모리 칩들, 및 상기 코어들 및 상기 메모리 칩들을 전기적으로 접속시키기 위한 통신 경로들을 포함한다. 따라서 반도체 장치는 내부 버스 폭을 넓게 할 수 있고, 병렬처리가 가능하여 고속의 시스템 구현이 가능하다.
메모리 적층, 멀티-코어 로직 칩(multi-core logic chip), 병렬처리(parallel process)

Description

반도체 장치, 반도체 패키지, 및 메모리 적층 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR PACKAGE AND METHOD OF STACKING MEMORIES}
도 1은 종래의 멀티-코어 로직 칩과 멀티-코어 로직 칩에 적층된 메모리 칩을 나타내는 개념도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 개념도이다.
도 3은 도 2의 I-I'선에 의한 단면도이다.
도 4는 도 2의 II-II'선에 의한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 개념도이다.
<도면의 주요 부분에 대한 부호의 설명>
400 : 멀티-코어 로직 칩
410, 420, 430, 440 : 코어
510, 520, 530, 540 : 메모리 칩
610, 620, 630, 640 : 통신 경로
611a, 611b, 611c, 611d, 611e, 611f, 611g, 611h, 611i : 범프
613a, 613b, 613c, 613d : 관통-실리콘-비아
700 : 기판
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 멀티-코어 로직 칩에 적층된 메모리 칩들을 포함하는 반도체 장치, 이를 포함하는 반도체 패키지, 및 메모리 적층 방법에 관한 것이다.
최근 반도체 분야에서는 다수의 고속연산을 처리하는 로직 칩의 요구에 따라 하나의 로직 칩 내에 복수의 코어를 구비하는 멀티-코어 로직 칩(multi-core logic chip)들이 개발되었다. 멀티-코어 로직 칩은 복수의 코어들이 작업을 분담하여 처리하기 때문에 처리 성능을 향상시킬 수 있다. 또한 여러 개의 프로세서를 부가하여 사용하는 것에 비해 코어 이외의 부분을 공용할 수 있기 때문에 제조 비용이 저렴하고 크기를 소형화할 수 있는 이점을 가진다.
한편, 멀티-코어 로직 칩의 동작속도가 빨라짐에 따라 멀티-코어 로직 칩의 동작속도와 외부 메모리의 동작속도 사이의 차이가 커질 수 있다. 이러한 차이로 인하여 시스템의 성능이 극대화되지 못하는 문제점이 발생한다. 이러한 문제점의 해결을 위해 메모리를 멀티-코어 로직 칩 내부에 내장하거나, 멀티-코어 로직 칩에 메모리 칩을 한 층으로 형성하는 방법을 모색할 수 있다. 메모리를 멀티-코어 로직 칩 내부에 내장하는 경우에는, 어플리케이션에 따라 메모리가 변화하면 전체 칩을 새로이 만들어야 하는 문제점이 있고, 코어 크기가 증가하면서 캐쉬 메모리 영역이 메인 코어에서 멀리 떨어져 배치되는 기하학적인 문제로 인하여 칩 내부의 블록간의 거리가 증가하게 되고 이로 인해 지연(delay) 등이 발생하여 고속 시스템 구현 에 어려움이 있다. 이러한 문제점들을 고려하여 멀티-코어 로직 칩에 메모리 칩을 한 층으로 형성하는 방법이 사용된다.
도 1은 종래의 멀티-코어 로직 칩과 멀티-코어 로직 칩에 형성된 메모리 칩을 나타내는 개념도이다.
도 1을 참조하면, 멀티-코어 로직 칩(100)은 네 개의 코어들(110, 120, 130, 140)을 포함한다. 멀티-코어 로직 칩(100)에 한 층의 메모리 칩(200)이 형성되어 있고, 코어(110)와 메모리 칩(200)은 통신 경로들(300)을 통하여 전기적으로 접속되어 있다. 통신 경로들(300)은 코어(110)와 메모리 칩(200)을 페이스-투-페이스(face-to-face)로 접속하는 범프(bump)들로 구성될 수 있다. 네 개의 코어들(110, 120, 130, 140)이 하나의 메모리 칩(200)을 공유하는 이유는 메모리 칩(200)을 분할하여 일대 일로 대응시킬 경우에 비하여 메모리 집적도(density)가 커지기 때문이다. 이때, 메모리 칩(200)과 코어들(110, 120, 130, 140) 간의 데이터의 입출력은 메모리 칩(200)과 범프들을 통해 직접적으로 접속된 코어(110)를 통해서만 이루어진다.
그러므로 나머지 코어들(120, 130, 140)이 메모리 칩(200)과 데이터를 송수신하기 위해서는 메모리 칩(200)과 직접적으로 접속된 코어(110)를 통해야만 한다. 예를 들어, 도 1에서 코어(120)가 메모리 칩(200)에 데이터를 전송할 때 메모리 칩(200)과 직접적으로 접속된 코어(110)를 통하여 데이터가 전송된다. 이러한 경우, 데이터가 전송되는 경로가 길어지므로 레이턴시(latency)가 증가하며, 각 코어들(110, 120, 130, 140)이 메모리 칩(200)을 동시에 액세스(access)하지 못하므로 병렬처리가 불가능하다. 이에 따라 시스템 효율이 떨어진다는 문제점이 있다.
따라서, 메모리 집적도를 유지하면서 코어들의 병렬처리가 가능하도록 멀티-코어 로직 칩에 메모리 칩을 적층하는 방법이 요구된다.
본 발명의 일 목적은 메모리 집적도를 높일 수 있고, 병렬처리가 가능하여 시스템 성능을 향상시킬 수 있는 반도체 장치, 반도체 패키지, 및 메모리 적층 방법을 제공하는데 있다.
본 발명의 다른 목적은 내부 버스 폭이 넓은 고속의 시스템 구현이 가능한 반도체 장치, 반도체 패키지, 및 메모리 적층 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 멀티-코어 로직 칩, 메모리 칩들, 및 통신 경로들을 포함한다.
상기 멀티-코어 로직 칩은 독립적으로 동작하는 복수의 코어들을 포함하고, 상기 메모리 칩들은 복수의 층으로 적층되고 상기 코어들 중 하나에 각각 대응되고, 상기 통신 경로들은 상기 코어들 및 상기 메모리 칩들을 전기적으로 접속시킨다. 상기 코어들의 각각은 상기 메모리 칩들 중 하나의 메모리 칩과 각각 대응 될 수 있다. 또한, 상기 코어들의 각각은 상기 메모리 칩들 중 두 개 이상의 메모리 칩들과 각각 대응될 수 있다.
상기 통신 경로들의 각각은 상기 코어들 중 하나에 각각 전기적으로 접속되고, 상기 메모리 칩들은 상기 코어들에 전기적으로 접속된 상기 통신 경로들을 통 하여 상기 대응되는 코어에 각각 전기적으로 접속될 수 있다. 상기 메모리 칩들은 서로 다른 금속 배선 층을 포함하고, 상기 메모리 칩들은 상기 코어들에 전기적으로 접속된 상기 통신 경로들 및 상기 각각의 금속 배선 층을 통하여 상기 대응되는 코어에 각각 전기적으로 접속될 수 있다. 한편, 상기 메모리 칩들은 퓨즈(fuse)들을 포함하고, 상기 퓨즈들은 상기 메모리 칩들이 상기 대응되는 코어에 전기적으로 접속되도록 서로 다른 위치에서 커팅되며, 상기 메모리 칩들은 상기 코어들에 전기적으로 접속된 상기 통신 경로들 및 상기 퓨즈들을 통하여 상기 대응되는 코어에 각각 전기적으로 접속될 수 있다.
일 실시예에 있어서, 상기 통신 경로들 각각은 상기 멀티-코어 로직 칩의 하부에 접속된 범프, 상기 메모리 칩들 각각의 상부에 접속된 N개(N은 상기 메모리 칩들의 개수)의 범프들, 상기 메모리 칩들 각각에 형성된 N개의 관통-실리콘-비아(Through-Silicon-Via, 이하 TSV)들, 및 상기 메모리 칩들 각각의 하부에 접속된 N개의 범프들을 포함하고, 상기 멀티-코어 로직 칩의 하부에 접속된 범프, 상기 메모리 칩들 각각의 상부에 접속된 N개의 범프들, 상기 메모리 칩들 각각에 형성된 N개의 TSV들, 및 상기 메모리 칩들 각각의 하부에 접속된 N개의 범프들은 동일한 수직선 상에 위치할 수 있다. 상기 메모리 칩들 각각의 상기 TSV들의 위치가 동일하여 상기 메모리 칩들은 동일한 TSV 공정으로 생성될 수 있다.
일 실시예에 있어서, 상기 멀티-코어 로직 칩은 멀티-코어 중앙 처리 장치(central processing unit, CPU)이고, 상기 메모리 칩들은 캐쉬 메모리(cache memory)들일 수 있다.
본 발명의 일 실시예에 따른 메모리 적층 방법은 독립적으로 동작하는 복수의 코어들을 포함하는 멀티-코어 로직 칩의 상부 또는 하부에 상기 코어들 중 하나에 각각 대응되는 메모리 칩들을 적층하는 단계 및 상기 코어들 및 상기 메모리 칩들을 전기적으로 접속하는 단계를 포함한다. 상기 코어들의 각각은 상기 메모리 칩들 중 하나의 메모리 칩과 각각 대응될 수 있다. 한편, 상기 코어들의 각각은 상기 메모리 칩들 중 두 개 이상의 메모리 칩들과 각각 대응될 수 있다.
상기 코어들 및 상기 메모리 칩들을 전기적으로 접속하는 단계는 상기 통신 경로들의 각각을 상기 코어들 중 하나에 각각 전기적으로 접속하는 단계 및 상기 메모리 칩들을 상기 코어들에 전기적으로 접속된 상기 통신 경로들을 통하여 상기 대응되는 코어에 각각 전기적으로 접속하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 멀티-코어 로직 칩, 메모리 칩들, 제 1 통신 경로들, 기판, 및 제 2 통신 경로들을 포함한다.
상기 멀티-코어 로직 칩은 독립적으로 동작하는 복수의 코어들을 포함하고, 상기 메모리 칩들은 복수의 층으로 적층되고 상기 코어들 중 하나에 각각 대응되고, 상기 제 1 통신 경로들은 상기 코어들 및 상기 메모리 칩들을 전기적으로 접속시키고, 상기 기판 외부 회로와 연결되고 상기 멀티-코어 로직 칩 및 상기 메모리들이 장착되고, 상기 제 2 통신 경로들은 상기 기판, 상기 메모리 칩들, 및 상기 멀티-코어 로직 칩을 전기적으로 접속시키기 위한 포함한다.
따라서 본 발명의 일 실시예에 따른 메모리 적층 방법, 반도체 장치, 및 반도체 패키지는 멀티-코어 로직 칩이 데이터를 병렬처리하여 시스템 성능을 향상시 킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이 해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 나타내는 개념도이다.
도 2를 참조하면, 반도체 장치는 멀티 코어 로직 칩(400), 메모리 칩들(510, 520, 530, 540), 및 통신 경로들(610, 620, 630, 640)을 포함한다. 멀티-코어 로직 칩(400)은 코어들(410, 420, 430, 440)을 포함한다.
멀티-코어 로직 칩은 독립적으로 동작하는 적어도 2개 이상의 코어들을 가지는 로직 칩을 말하고, 도 2에는 일 예로서 4개의 코어들(410, 420, 430, 440)을 포함하는 멀티-코어 로직 칩(400)이 도시되어 있다. 멀티-코어 로직 칩(400)에는 복수의 메모리 칩들(510, 520, 530, 540)이 적층되어 있다. 코어들(410, 420, 430, 440) 각각은 서로 다른 통신 경로들(610, 620, 630, 640)을 통하여 서로 다른 메모리 칩들(510, 520, 530, 540)에 전기적으로 접속된다. 즉, 제 1 코어(410)는 제 1 통신 경로들(610)을 통하여 제 1 메모리 칩(510)과 접속되고, 제 2 코어(420)는 제 2 통신 경로들(620)을 통하여 제 2 메모리 칩(520)과 접속되며, 제 3 코어(430)는 제 3 통신 경로들(630)을 통하여 제 3 메모리 칩(530)과 접속되고, 제 4 코어(440)는 제 4 통신 경로들(640)을 통하여 제 4 메모리 칩(540)과 접속된다. 따라서, 코어들(410, 420, 430, 440) 각각은 서로 다른 메모리 칩들(510, 520, 530, 540)에 데이터를 저장하고 서로 다른 메모리 칩들(510, 520, 530, 540)로부터 상기 저장된 데이터를 출력하므로, 멀티-코어 로직 칩(400)의 데이터 병렬처리(parallel process)가 가능하다. 또한, 코어들(410, 420, 430, 440)이 메모리 칩들(510, 520, 530, 540)에 접근(access)할 때에 레이턴시(latency)가 감소하고, 내부 버스 폭이 넓은 고속의 시스템 구현이 가능하다.
특히, 멀티-코어 로직 칩(400)이 멀티-코어 중앙 처리 장치(central processing unit, CPU)이고, 메모리 칩들(510, 520, 530, 540)이 캐쉬 메모리(cache memory)들인 경우, 메모리들의 집적도(density)가 메모리 칩을 단층으로 적층할 경우 보다 높으므로, 각각의 캐쉬 메모리가 높은 히트율(hit rate)을 가지게 되어 시스템 성능이 더욱 향상될 수 있다.
도 3은 도 2의 I-I'선에 의한 단면도이다.
도 3을 참조하면, 멀티 코어 로직 칩(400)의 일 단면은 제 1 코어(410)와 제 2 코어(420)를 포함한다. 멀티 코어 로직 칩(400)에는 메모리 칩들(510, 520, 530, 540)이 적층되어 있고, 제 1 코어(410)는 제 1 통신 경로들(610)을 통하여 제 1 메모리 칩(510)과 접속되고, 제 2 코어(420)는 제 2 통신 경로들(620)을 통하여 제 2 메모리 칩(520)과 접속된다. 제 1통신 경로들(610) 중 하나는 범프들(611a, 611b, 611c, 611d, 611e, 611f, 611g, 611h, 611i)과 관통-실리콘-비아(Through-Silicon-Via, 이하 TSV)들(613a, 613b, 613c, 613d)을 포함한다. TSV는 실리콘을 관통하여 형성된 비아로서 범프들과 함께 통신 경로를 형성한다. 제 1 통신 경로들(610) 중 하나는 코어(410)에서부터 범프(611i)까지 모두 전기적으로 접속되어 있다. 다만, 제 1 통신 경로들(610) 중 하나는 실질적으로 범프들(611a, 611b)만을 포함하고, 범프들(611a, 611b)을 통하여 제 1 코어(410)와 제 1 메모리 칩(510)을 전기적으로 접속할 수 있다.
여기서 제 1 통신 경로들(610)과 제 1 메모리 칩(510)은 금속 배선 층(도시되지 않음)을 통하여 전기적으로 접속될 수 있다. 또한, 실시예에 따라 제 1 통신 경로들(610)과 제 1 메모리 칩(510)은 메모리의 공정 과정에서 미리 형성된 퓨 즈(fuse, 도시되지 않음)들을 통하여 전기적으로 접속될 수 있다. 도2의 통신 경로들(610, 620, 630, 640)이 각각 메모리 칩들(510, 520, 530, 540) 중 어느 하나와 전기적으로 접속되는지는 서로 다른 금속 배선 층을 증착하거나, 미리 형성된 퓨즈들을 서로 다른 위치에서 커팅하여 결정될 수 있다. 서로 다른 금속 배선 층을 증착하여 통신 경로들과 메모리 칩을 전기적으로 접속하는 경우에는, 메모리 칩 별로 금속 배선 층의 패터닝을 달리하여 서로 다른 금속 배선층을 형성함으로써 각각의 메모리 칩에 접속되는 통신경로들을 결정할 수 있다. 서로 다른 위치에서 미리 형성된 퓨즈를 커팅하여 통신 경로들과 메모리 칩을 전기적으로 접속하는 경우에는, 메모리 칩들에 모두 동일한 위치에 퓨즈들을 형성한 후, 퓨즈들을 커팅하는 위치만을 다르게 하여 각각의 메모리 칩에 접속되는 통신 경로들을 결정할 수 있다. 예를 들어, 도 3의 제 1 메모리 칩(510)에서는, 제 1 통신 경로들(610)과 접속되어 있는 퓨즈들을 제외한 퓨즈들은 모두 커팅되어, 제 1 메모리 칩(510)이 제 1 통신경로들(610) 및 커팅되지 않은 퓨즈들을 통하여 대응되는 제 1 코어(410)에 전기적으로 접속될 수 있다. 이 경우 동일한 위치에 형성된 퓨즈들을 활용할 수 있어 제조 비용 측면에서 더욱 유리할 수 있다.
또한, 멀티 코어 로직 칩(400) 및 메모리 칩들(510, 520, 530, 540)에서의 범프들(611a, 611b, 611c, 611d, 611e, 611f, 611g, 611h, 611i)과 TSV들(613a, 613b, 613c, 613d)의 위치가 동일하여 동일한 공정을 활용할 수 있어 제조 비용을 절감할 수 있다. 특히, 메모리 칩들(510, 520, 530, 540)에서 TSV들(613a, 613b, 613c, 613d)의 위치가 동일하여 동일한 TSV 공정을 활용하는 것은 제조 비용 측면 에서 더욱 바람직하다. 상기와 같은 구조로 코어들은 서로 독립적으로 메모리 칩들에 데이터를 저장하고, 서로 독립적으로 메모리 칩들로부터 데이터를 출력한다.
도 4는 도 2의 II-II'선에 의한 단면도이다.
도 4를 참조하면, 멀티 코어 로직 칩(400)의 일 단면은 제 3 코어(430)와 제 4 코어(440)를 포함한다. 제 3 코어(430)는 제 3 통신 경로들(630)을 통하여 제 3 메모리 칩(530)과 접속되고, 제 4 코어(440)는 제 4 통신 경로들(640)을 통하여 제 4 메모리 칩(540)과 접속된다. 따라서, 제 3 코어 및 제 4 코어는 서로 독립적으로 제 3 메모리 칩 및 제 4 메모리 칩과 각각 데이터를 입출력 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 개념도이다.
도 5를 참조하면, 반도체 패키지는 멀티 코어 로직 칩(400a), 메모리 칩들(510a, 520a, 530a, 540a), 제 1 통신 경로들(610a, 620a, 630a, 640a), 기판(700), 및 제 2 통신 경로들(650)을 포함한다. 멀티-코어 로직 칩(400a)은 코어들(410a, 420a, 430a, 440a)을 포함한다.
기판(700) 상에 멀티-코어 로직 칩(400a) 및 메모리 칩들(510a, 520a, 530a, 540a)이 장착되어 하나의 반도체 패키지가 형성된다. 실시예에 따라 기판(700)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 멀티-코어 로직 칩(400a)에는 복수의 메모리 칩들(510a, 520a, 530a, 540a)이 적층되어 있다. 제 1 코어(410a)는 제 1 통신 경로들(610a)을 통하여 제 1 메모리 칩(510a)과 접속되고, 제 2 코어(420a)는 제 2 통신 경로들(620a)을 통하여 제 2 메모리 칩(520a)과 접속되며, 제 3 코어(430a)는 제 3 통신 경로들(630a)을 통하여 제 3 메모리 칩(530a) 과 접속되고, 제 4 코어(440a)는 제 4 통신 경로들(640a)을 통하여 제 4 메모리 칩(540a)과 접속된다. 제 1 통신 경로들(610a, 620a, 630a, 640a)을 통하여 코어들(410a, 420a, 430a, 440a) 각각은 서로 독립적으로 메모리 칩들(510a, 520a, 530a, 540a)과 데이터를 입출력 한다. 제 2 통신 경로들(650)은 기판(700), 메모리 칩들(510a, 520a, 530a, 540a), 및 상기 멀티-코어 로직 칩(400a)을 전기적으로 접속한다. 제 2 통신 경로들(650)을 통하여 외부 회로로부터 기판(700), 메모리 칩들(510a, 520a, 530a, 540a), 및 상기 멀티-코어 로직 칩(400a)에 전력(power)이 공급되거나, 신호가 전송될 수 있다. 한편, 기판(700)에 인접한 제 4 메모리 칩(540a)의 하부에 형성되는 범프들(600)은 제 4 메모리 칩(540a)과 기판(700)간의 데이터의 입출력이 필요하지 않은 경우 제 1 통신 경로들(610a, 620a, 630a, 640a)로부터 어긋나서 형성되는 더미 범프(dummy bump)들이 될 수 있다. 제 4 메모리 칩(540a)의 하부에 형성되는 범프들(600)이 더미 범프들인 경우 원하지 않는 신호의 전송을 방지할 수 있다.
한편, 코어들의 개수에 따라 적층되는 메모리들의 개수는 적절하게 변경될 수 있다. 상술한 바와 같이 코어들과 적층되는 메모리들은 일대 일로 대응될 수 있고, 실시예에 따라 코어들과 적층되는 메모리들은 일대 다로 대응되어 메모리들의 집적도(density)를 더욱 높일 수 있다.
상기와 같은 본 발명의 실시예들에 따른 반도체 장치, 반도체 패키지, 및 메모리 적층 방법은 메모리 집적도를 높일 수 있고, 병렬처리가 가능하여 시스템 성 능을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 장치, 반도체 패키지 및 메모리 적층 방법은 내부 버스 폭이 넓은 고속의 시스템 구현이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 독립적으로 동작하는 복수의 코어들을 포함하는 멀티-코어 로직 칩;
    복수의 층으로 적층되고 상기 코어들 중 하나에 각각 대응되는 메모리 칩들; 및
    상기 코어들 및 상기 메모리 칩들을 전기적으로 접속시키기 위한 통신 경로들을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 코어들의 각각은 상기 메모리 칩들 중 하나의 메모리 칩과 각각 대응되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 코어들의 각각은 상기 메모리 칩들 중 두 개 이상의 메모리 칩들과 각각 대응되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 통신 경로들의 각각은 상기 코어들 중 하나에 각각 전기적으로 접속되고,
    상기 메모리 칩들은 상기 코어들에 전기적으로 접속된 상기 통신 경로들을 통하여 상기 대응되는 코어에 각각 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 메모리 칩들은 서로 다른 금속 배선 층을 포함하고,
    상기 메모리 칩들은 상기 코어들에 전기적으로 접속된 상기 통신 경로들 및 상기 각각의 금속 배선 층을 통하여 상기 대응되는 코어에 각각 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 메모리 칩들은 퓨즈(fuse)들을 포함하고,
    상기 퓨즈들은 상기 메모리 칩들이 상기 대응되는 코어에 전기적으로 접속되도록 서로 다른 위치에서 커팅되며,
    상기 메모리 칩들은 상기 코어들에 전기적으로 접속된 상기 통신 경로들 및 상기 퓨즈들을 통하여 상기 대응되는 코어에 각각 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 통신 경로들 각각은
    상기 멀티-코어 로직 칩의 하부에 접속된 범프;
    상기 메모리 칩들 각각의 상부에 접속된 N개(N은 상기 메모리 칩들의 개수) 의 범프들;
    상기 메모리 칩들 각각에 형성된 N개의 관통-실리콘-비아(Through-Silicon-Via, 이하 TSV)들; 및
    상기 메모리 칩들 각각의 하부에 접속된 N개의 범프들을 포함하고,
    상기 멀티-코어 로직 칩의 하부에 접속된 범프, 상기 메모리 칩들 각각의 상부에 접속된 N개의 범프들, 상기 메모리 칩들 각각에 형성된 N개의 TSV들, 및 상기 메모리 칩들 각각의 하부에 접속된 N개의 범프들은 동일한 수직선 상에 위치하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 메모리 칩들 각각의 상기 TSV들의 위치가 동일하여 상기 메모리 칩들은 동일한 TSV 공정으로 생성된 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 멀티-코어 로직 칩은 멀티-코어 중앙 처리 장치(central processing unit, CPU)이고,
    상기 메모리 칩들은 캐쉬 메모리(cache memory)들인 것을 특징으로 하는 반도체 장치.
  10. 독립적으로 동작하는 복수의 코어들을 포함하는 멀티-코어 로직 칩의 상부 또는 하부에 상기 코어들 중 하나에 각각 대응되는 메모리 칩들을 적층하는 단계; 및
    상기 코어들 및 상기 메모리 칩들을 전기적으로 접속하는 단계를 포함하는 메모리 적층 방법.
  11. 제10항에 있어서,
    상기 코어들의 각각은 상기 메모리 칩들 중 하나의 메모리 칩과 각각 대응되는 것을 특징으로 하는 메모리 적층 방법.
  12. 제10항에 있어서,
    상기 코어들의 각각은 상기 메모리 칩들 중 두 개 이상의 메모리 칩들과 각각 대응되는 것을 특징으로 하는 메모리 적층 방법.
  13. 제10항에 있어서,
    상기 코어들 및 상기 메모리 칩들을 전기적으로 접속하는 단계는
    상기 통신 경로들의 각각을 상기 코어들 중 하나에 각각 전기적으로 접속하는 단계; 및
    상기 메모리 칩들을 상기 코어들에 전기적으로 접속된 상기 통신 경로들을 통하여 상기 대응되는 코어에 각각 전기적으로 접속하는 단계를 포함하는 것을 특징으로 하는 메모리 적층 방법.
  14. 독립적으로 동작하는 복수의 코어들을 포함하는 멀티-코어 로직 칩;
    복수의 층으로 적층되고 상기 코어들 중 하나에 각각 대응되는 메모리 칩들;
    상기 코어들 및 상기 메모리 칩들을 전기적으로 접속시키기 위한 제 1 통신 경로들;
    외부 회로와 연결되고 상기 멀티-코어 로직 칩 및 상기 메모리들이 장착된 기판; 및
    상기 기판, 상기 메모리 칩들, 및 상기 멀티-코어 로직 칩을 전기적으로 접속시키기 위한 제 2 통신 경로들을 포함하는 반도체 패키지.
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