CN111384053A - 微控制器及其制作方法 - Google Patents

Abstract

本发明提供一种微控制器及其制作方法，所述微控制器包括逻辑控制基板以及设置在所述逻辑控制基板上的至少一个存储器裸芯和至少一个非存储器裸芯，所述逻辑控制基板包括半导体器件层以及互连介质层，所述半导体器件层中形成有中央处理器和至少一个逻辑控制器，所有的所述存储器裸芯以并排或堆叠的方式设置在所述互连介质层上，且至少一个所述存储器裸芯通过所述互连介质层中相应的电互连结构电连接所述中央处理器；所有的所述非存储器裸芯以并排或堆叠的方式设置在所述互连介质层上，并通过所述互连介质层中相应的电互连结构电连接对应的所述逻辑控制器。本发明可减少在集成电路器件制造工艺阶段所需的版图以及一些不必要的虚拟结构，能降低成本。

Description

微控制器及其制作方法

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种微控制器及其制作方法。

背景技术

微控制器(Microcontroller Unit，MCU)，又称单片微型计算机(Single ChipMicrocomputer)或者单片机，是把中央处理器(Central Process Unit，CPU，也可以称作logic core)的频率与规格做适当缩减，并将存储器(Memory，也可以称为内存)、计数器(Timer)、输入/输出(I/O)模块、各种接口(例如Debug接口、USB接口)和其他的控制算法模块等基础模块以及MEMS传感器或RF通讯模块等扩展的功能模块都整合在单一芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。

现有技术中制作MCU的一种方式是采用SIP(System In a Package系统级封装)方式，具体地，将包括中央处理器裸芯、存储器裸芯等多种功能裸芯以及一些无源器件，以并排的方式装配到一基板上，并通过注塑工艺将这些裸芯和无源器件塑封起来，以实现一个MCU的完整功能，即在目前的SIP布局中，请参考图1A，中央处理器裸芯11a和存储器裸芯14a是并排分布在基板100上的，这很难满足目前主流的RISC(Reduced Instruction SetComputer，精简指令集计算机)架构的中央处理器的精简指令对一级存储的速度要求。

现有技术中制作MCU的另一种方式是SoC(System on Chip,芯片级系统，也称为片上系统、系统级芯片)的方式，这种方式也是目前主流的方式，因为现有的MCU中的中央处理器的主流是RISC架构，其精简指令对一级存储的速度要求很高，为了保障这一点，要求MCU的各个存储器中至少是一级存储器(即指令存储器)要和中央处理器直接电连接在一起，且为了尽可能的减小面积和降低成本，所以现有的MCU的各个模块一般是通过SoC的方式集成在一起，且SoC的布局特点是MCU中的各个模块均并排分布在一半导体衬底中，但这种方案仍存在以下缺陷：

(1)MCU采用的SoC工艺是制造MCU所包含的各模块的工艺兼容的结果，但事实上有些模块的工艺是存在很大差别的，具体地，请参考图1B，MCU1中，包括中央处理器(logicCore)11、逻辑控制器(logic controller)12、输入/输出模块13以及各种接口和控制算法等模块)等的逻辑部分(logic)10的工艺与指令存储器工艺有很大不同，当MCU 1仅具有逻辑部分10时，MCU1中具有相应的版图结构的层的数量为28～30层(对应于28～30张光罩)，而当MCU 1除了逻辑部分10，还有其他非逻辑的器件或模块时，MCU 1中具有相应的版图结构的层的数量会相应地增加(即通常对应地增加5张或更多张光罩)，例如该逻辑部分10兼容指令存储器14之后，MCU 1中具有相应的版图结构的层的数量会由约30层变成约40层，增加的附加层15具有用于电连接指令存储器14和中央处理器11的电互连结构(未图示，也可以说是走线)，即制造该MCU1的光罩会由约30张变成约40张，导致制版费用的急剧增加。

(2)由于有些模块的工艺不同而增加的版图层，在后道互连工艺中客观导致了某些模块顶层的后道版图层往往没有实际意义，不需要走线，但是为了保证工艺的一致性和稳定性，就需要在这些模块对应的后道版图层中增加大量的虚拟结构(dummy)，而这些虚拟结构本身就是浪费，浪费材料、浪费时间，例如图1B所示，当MCU1仅具有逻辑部分10时，其具有相应的版图结构的层的数量为28层，中央处理器11兼容指令存储器后，MCU 1中增加了5层具有相应的后道工艺版图结构(即电连接指令存储器14和中央处理器11的走线)的附加层15，此时，增加的附加层15(总厚度为μm级别)是MCU 1的逻辑部分10中除中央处理器11以外的模块不需要的，但是由于平面工艺的缘故，即逻辑部分10中除中央处理器11以外的模块顶上也会形成附加层16，附加层16会有与附加层15相同的层数和厚度，且需要在附加层1中放置大量虚拟结构(dummy，未图示)，进而造成浪费。

(3)MCU采用SoC方式集成时，指令存储器和中央处理器之间的引线过长，限制了指令的存取速度的提高。具体地，请参考图1B，因为MCU1采用SoC方式集成，其指令存储器14需要与中央处理器11水平并排分布，即指令存储器14单独封装在中央处理器11外侧，然后在指令存储器14、中央处理器11、逻辑控制器12、输入/输出模块13上制造用于实现指令存储器14和中央处理器11电连接的电互连结构(未图示，通常包括导电接触插塞和金属互连走线)，该电互连结构即形成在附加层15中，显然，该电互连结构包括从中央处理器11上垂直向上引出的部分(未图示)、从指令存储器14上垂直向上引出的部分(未图示)以及连接在这两部分之间的水平部分(未图示)，该电互连结构相对指令存储器14和中央处理器11两点之间的直线线段而言，其长度过长，由此导致精简指令的读取和存储速度受限而无法得到进一步提高。

发明内容

本发明的一目的在于提供一种微控制器及其制作方法，能够降低制版成本以及制作成本；

本发明的另一目的在于，提供一种微控制器及其制作方法，能够有利于缩短用于连接存储器和中央处理器的走线长度，以提高控制指令的读取和存储速度。

为了实现上述目的，本发明提供一种微控制器，包括：

逻辑控制基板，所述逻辑控制基板包括半导体器件层以及形成在所述半导体器件层上的互连介质层，所述半导体器件层中形成有中央处理器和至少一个逻辑控制器，所述互连介质层中形成有分别将所述中央处理器和所述逻辑控制器向外引出的电互连结构；

至少一个存储器裸芯以及至少一个具有非存储功能的非存储器裸芯，所有的所述存储器裸芯以并排的方式或堆叠的方式设置在所述互连介质层上，且至少一个所述存储器裸芯连接所述互连介质层中相应的电互连结构，以电连接所述中央处理器；所有的所述非存储器裸芯以并排的方式或堆叠的方式设置在所述互连介质层上，并电连接所述互连介质层中相应的电互连结构，以电连接对应的所述逻辑控制器。

本发明还提供一种本发明所述的微控制器的制作方法，包括：

提供逻辑控制基板，所述逻辑控制基板包括自下而上依次层叠的半导体器件层以及互连介质层，所述半导体器件层中形成有中央处理器和至少一个逻辑控制器，所述互连介质层中形成有分别将所述中央处理器和所述逻辑控制器向外引出的电互连结构；以及，

提供至少一个存储器裸芯和至少一个具有非存储功能的非存储器裸芯，并将所有的所述存储器裸芯以并排的方式或堆叠的方式放置到所述互连介质层上，将所有的所述非存储器裸芯以并排的方式或堆叠的方式设置在所述互连介质层上；

形成电连接结构，所述电连接结构使得所述存储器裸芯和所述非存储器裸芯分别和所述互连介质层中相应的电互连结构电连接，以使得至少一个所述存储器裸芯电连接所述中央处理器，使得所述非存储器裸芯电连接对应的所述逻辑控制器。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明的技术方案中，先制作出具有逻辑控制部分的半导体器件层，所述逻辑控制部分包括具有核心控制作用的中央处理器和至少一个控制作用不同于与所述中央处理器的逻辑控制器，然后在半导体器件层上形成具有相应的电互连结构的互连介质层，接着将至少一个存储器裸芯和至少一个非存储器裸芯设置到互连介质层上。由于不需要在半导体器件层中直接制作存储器以及各种具有非存储功能的非存储器，因此可以减少在集成电路器件制造工艺阶段所需的版图数量，也避免了现有的兼容存储器和逻辑部分的器件制造工艺中需要在逻辑部分上的叠层中制作虚拟结构的问题，有效降低了制版成本以及整体的制作成本。

进一步的，由于指令集存储器裸芯和逻辑控制基板采用垂直焊接方式封装在一起，且指令集存储器裸芯和中央处理器在互连介质层的上表面上具有重叠区域，且能通过所述重叠区域的互连介质层中的电互连结构电性连接，因此能够有利于缩短电连接指令集存储器裸芯和中央处理器的金属引线的长度，所述金属引线最短可以缩短至一位于所述重叠区域的互连介质层中且与互连介质层的厚度相同的垂直引线，即引线长度等于指令集存储器裸芯和中央处理器之间的垂直距离，进而使得本发明的微控制器在满足RISC架构中指令信号传输要求的同时，还能进一步具有被提高的精简指令的存取速度。

附图说明

图1A是一种SIP布局的MCU的俯视结构示意图；

图1B是一种SoC布局的MCU的剖面结构示意图；

图2是本发明一实施例的MCU的剖面结构示意图；

图3是本发明另一实施例的MCU的剖面结构示意图；

图4是本发明又一实施例的MCU的剖面结构示意图；

图5是本发明再一实施例的MCU的剖面结构示意图；

图6是本发明再再一实施例的MCU的剖面结构示意图；

图7A至图7D是本发明具体实施例的MCU的制作方法流程示意图；

其中，附图标记如下：

1-MCU；10-逻辑部分；100-基板；11-中央处理器(CPU)；11a-中央处理器裸芯；12-与中央处理器的控制作用不同的逻辑控制器；13-输入/输出模块；14-指令存储器；14a-存储器裸芯；15-位于指令存储器和中央处理器上方的附加层；16-位于其他的逻辑部分上且具有虚拟结构的附加层；21-逻辑控制基板；22-半导体器件层；23a-中央处理器；23b-与中央处理器的控制作用不同的逻辑控制器；24-互连介质层；25a-电连接指令存储器和中央处理器的电互连结构；25b-电连接非存储器裸芯和逻辑控制器的电互连结构；25c-电连接逻辑控制器和中央处理器的电互连结构；31、31a-指令集存储器裸芯(即一种一级存储器裸芯)；31b-二级存储器裸芯；32、32a、32b、32c-非存储器裸芯；33-I/O焊盘；34-塑封层；41-载体；42-背入式的功能器件。

具体实施方式

以下结合附图和具体实施例对本发明的技术方案作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。此外，本文中的用语“直接电连接”表示裸芯和中央处理器(或逻辑控制器)之间没有其他功能器件，仅通过互连结构、焊垫、重布线结构等属于电线的结构连接，“间接电连接”表示裸芯和中央处理器(或逻辑控制器)之间除了互连结构、焊垫、重布线结构等属于电线的结构外，还有另一器件，即裸芯先通过属于电线的结构连接所述另一器件，所述另一器件通过属于电线的结构连接中央处理器(或逻辑控制器)。

请参考图2，本发明一实施例提供一种微控制器，包括载体41、逻辑控制基板21和一个指令集存储器裸芯31以及一个具有非存储功能的非存储器裸芯32。指令集存储器裸芯31和非存储器裸芯32在逻辑控制基板21上并排设置，即横向排布，指令集存储器裸芯31和非存储器裸芯32两者之间可以具有间隙。此处的“横向”是指与逻辑控制基板21的厚度方向相垂直的方向，此处的“横向排布”是指沿逻辑控制基板21的板状平面延伸排布。所述逻辑控制基板21包括半导体器件层22以及形成在所述半导体器件层22上的互连介质层24，所述半导体器件层22中形成有一个中央处理器23a和一个逻辑控制器23b，所述中央处理器23a和逻辑控制器23b的控制作用不同，所述互连介质层24中形成有分别将所述中央处理器23a和所述逻辑控制器23b向外引出的电互连结构25a、25b。所述指令集存储器裸芯31用于供所述中央处理器的指令的存取，所述非存储器裸芯32为不具有存储功能(或者说具有非存储功能)的裸芯，例如所述非存储器裸芯能实现所述微控制器的除控制功能以外的基础功能或者能实现所述微控制器所需的扩展功能，所述基础功能例如是指示功能、射频通讯功能、模数转换功能、计数功能和数模转换功能等，所述扩展功能例如是各种传感器功能。

本实施例中，指令集存储器裸芯31和非存储器裸芯32并排地垂直焊接在所述互连介质层24上，且所述指令集存储器裸芯31与所述中央处理器23a在所述互连介质层24的上表面上的投影具有重叠区域(未图示)，所述指令集存储器裸芯31和所述中央处理器23a通过所述重叠区域的所述互连介质层24中的电互连结构25a垂直电连接。所述非存储器裸芯32通过所述重叠区域以外的所述互连介质层24中的电互连结构25b与逻辑控制器23b电连接。

所述指令集存储器裸芯31可以为SRAM裸芯、DRAM裸芯、Flash裸芯、EEPROM裸芯、SD存储芯片裸芯或MMC存储芯片裸芯。其中MMC存储芯片一般指多媒体存储芯片(或称多媒体存储卡)，即一种小型(24x32或18x1.4mm)可擦除固态存储芯片，其全称为Multi-MediaCard，特别应用于移动电话和数字影像及其他移动终端中，具有携带方便、可靠性高、重量轻的标准数据载体能存储高达1GB的信息资料，相当于640000页书的信息量，对于只读应用，MMC存储芯片一般采用ROM或闪存技术制作；对于读写兼有的应用，MMC存储芯片则采用闪存技术制造；SD存储芯片是由松下电器、东芝和SanDisk联合推出的一种存储芯片。

所述非存储器裸芯32可以是通过芯片(即裸芯)形式实现的传统微控制器中除逻辑控制部分以外的基础部分，所述非存储器裸芯32可以射频通讯芯片裸芯、模数转换器裸芯、数模转换器裸芯或计数器，所述射频通讯芯片裸芯例如为近场通讯(NFC)芯片裸芯、蓝牙芯片裸芯(Bluetooth)、Wi-Fi芯片裸芯、射频识别芯片裸芯(RFID)等，所述模数转换器裸芯是用于处理模拟信号的。所述非存储器裸芯32还可以是相对MCU的基础部分而实现功能扩展的裸芯，例如为各种MEMS传感器裸芯或者除MEMS工艺外的工艺制作的传感器裸芯。所述MEMS传感器裸芯诸如为陀螺仪、加速度计、惯性传感器、压力传感器、流量传感器、位移传感器、电场传感器、电场强度传感器、电流传感器、磁通传感器和磁场强度传感器、温度传感器、热流传感器、热导率传感器、光调制器、声音传感器、气体传感器、湿度传感器、离子传感器、生物传感器等传感器对应的裸芯。

逻辑控制基板21用于设置控制电路，以通过互连介质层24中的电互连结构来驱动焊接在其互连介质层24上的各个裸芯的工作。逻辑控制基板21的半导体器件层22可以是利用通用的半导体器件制造工艺在一衬底晶圆(未图示，例如硅圆片)制造中央处理器23a和逻辑控制器23b而形成，即通过CMOS工艺在该衬底晶圆上制作出中央处理器23a和逻辑控制器23b。中央处理器23a和逻辑控制器23b的结构均是CMOS电路结构，中央处理器23a和逻辑控制器23b可以包括嵌入在衬底晶圆内部的部分和凸出于衬底晶圆的上表面的部分，因此半导体器件层包括中央处理器23a、逻辑控制器23b以及衬底晶圆。所述衬底晶圆可以的材料可以包括硅、绝缘体上硅(SOI)或玻璃等衬底材料或者其他适宜于工艺需要或易于进行半导体工艺处理或集成的衬底材料，还可以包括锗、锗化硅、碳化硅、砷化镓、镓化铟或其他Ⅲ、Ⅴ族化合物等半导体材料，所述半导体器件层可以进一步包括一些用于保护衬底晶圆的材料、形成栅介质层和/或栅极侧墙的介质材料。在半导体器件层22中还可以形成有分别用于隔离中央处理器23a中的任意两个相邻的MOS晶体管、用于隔离逻辑控制器23b中的任意两个相邻的MOS晶体管以及用于隔离中央处理器23a和逻辑控制器23b的隔离结构。所述逻辑控制器23b可以为逻辑接口(Debug)模块、看门狗(watchdog)或计时器(timer)，所述逻辑接口模块用于实现所述微控制器的调试、测试或检测，所述逻辑接口模块可以是JTAG、SWD或SPD接口，其中，JTAG(Joint Test Action Group，联合测试行动小组)协议是一种国际标准测试协议(IEEE 1149.1兼容)，主要用于芯片内部测试，标准的JTAG接口通常有20个引脚，并接入4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。SWD(Serial Wire Debug，串行调试)接口是一种和JTAG接口不同的调试接口，只需要4个或者5个引脚，结构简单。SPD(Serial Presence Detect串行存在探测)接口，是一个8针的SOIC封装(3mm*4mm)256字节的EEPROM(Electrically Erasable Programmable ROM电可擦写可编程只读存储器)模块，里面记录了诸如存储器芯片的速度、容量、电压与行、列地址带宽等参数信息，它是识别存储器芯片的一个重要标志。看门狗是专门用于监测微控制器程序运行状态的逻辑模块，由于微控制器的工作常常会受到来自外界电磁场的干扰，造成程序的跑飞，而陷入死循环，程序的正常运行被打断，由微控制器控制的系统无法继续工作，会造成整个系统的陷入停滞状态，发生不可预料的后果，所以出于对微控制器运行状态进行实时监测的考虑，便产生了"看门狗"。

逻辑控制基板21的互连介质层24可以通过通用的后道金属互连工艺形成，互连介质层24覆盖在半导体器件层22上，可以是单层结构或者多层结构，其材料可包括氧化硅、氮化硅、碳化硅和氮氧化硅、低K介质(介电常数小于3.9)等绝缘材料中的至少一种，互连介质层24用于实现电互连结构中的相邻的导电接触插塞和相邻的金属互连走线之间的隔离。互连介质层24中形成有电互连结构25a、25b、25c，每个所述电互连结构可以包括多层金属互连走线(未图示)以及位于相邻两层的金属互连走线之间的导电接触插塞(未图示)。其中，电互连结构25a用于实现指令集存储器裸芯31和中央处理器23a之间的电连接，电互连结构25b用于实现逻辑控制器23b和非存储器裸芯32之间的电性连接，中央处理器23a是本实施例的微控制器的核心，逻辑控制器23b需要在中央处理器23a的控制下来控制非存储器裸芯32，互连介质层24中的电互连结构25c用于电连接逻辑控制器23b和中央处理器23a。优选地，所述互连介质层24中还形成有所需的各种无源器件，所述无源器件例如为电阻、电容和电感等，由此可以将这些无源器件的制作与各个电互连结构的制作兼容在一起，以简化工艺，降低制作成本。在本发明的其他实施例中，互连介质层24中形成的电互连结构可以均为导电接触插塞。本实施例中，可将互连介质层24远离半导体器件层22的表面作为逻辑控制基板21的第一表面(或者称为正面)，而将半导体器件层22的远离互连介质层24的表面作为逻辑控制基板21的第二表面(或者称为背面)。电互连结构25a、25b被互连介质层24上表面暴露出来的部分用作与指令集存储器裸芯31和非存储器裸芯32焊接的焊接点。

指令集存储器裸芯31和非存储器裸芯32可以分别设有对应所述互连介质层24上的焊接点的焊接点(未图示，或者称为接触焊盘，该焊盘也可以用于在裸芯和中央处理器或逻辑控制器之间传递信号)，指令集存储器裸芯31和非存储器裸芯32的焊接点和所述互连介质层24上的焊接点(即电互连结构25a、25b被互连介质层24暴露出来的部分，例如为导电接触插塞的顶部或一段互连线的顶部)相互对准，并通过电镀焊接的方式垂直焊接在一起，以实现指令集存储器裸芯31和中央处理器23a的电连接，以及非存储器裸芯32和逻辑控制器23b的电连接。本实施例中，从接合方位来看，指令集存储器裸芯31对准中央处理器23a，指令集存储器裸芯31的焊接点与中央处理器23a正上方的所述互连介质层24中的电互连结构25a对准并电连接，以对应地使得指令集存储器裸芯31和中央处理器23a垂直电连接，实现中央处理器23a向指令集存储器裸芯31中进行指令的存取，此时，电互连结构25a用于连接指令集存储器裸芯31和中央处理器23a的有效长度为指令集存储器裸芯31和中央处理器23a之间的垂线距离，由此，实现了指令集存储器裸芯31和中央处理器23a之间的电连接路径的最短长度，在保证中央处理器23a能向指令集存储器裸芯31中进行精简指令的存取的同时，还能进一步提高中央处理器23a的精简指令的存取速度。非存储器裸芯32对准逻辑控制器23b，非存储裸芯32的焊接点与逻辑控制器23b正上方的所述互连介质层24中的电互连结构25b对准并电连接，以对应地使得非存储裸芯32和逻辑控制器23b垂直电连接，实现逻辑控制器23b对非存储裸芯32的控制，同时还能实现逻辑控制器23b和非存储裸芯32之间的电连接路径的最短长度，有利于提高逻辑控制器23b对非存储裸芯32的控制速度。应当认识到，指令集存储器裸芯31和中央处理器23a的相对位置并不限定于完全对准，即指令集存储器裸芯31和中央处理器23a在互连介质层24的上表面上的投影区域，并非限定于一个的投影区域完全被另一个的投影区域包含在内，在本发明的其他实施例中，只要所述指令集存储器裸芯31与所述中央处理器23a在所述互连介质层24的上表面上的投影具有重叠区域，且用于电连接所述指令集存储器裸芯31和所述中央处理器23a的电互连结构25a位于所述重叠区域内，就可以相对现有技术而言，缩短所述指令集存储器裸芯31和所述中央处理器23a之间的电连接路径的长度，提高所述中央处理器23a的精简指令的存取速度。

本实施例中，为了增强逻辑控制基板21的支撑力，防止其翘曲，所述微控制器中，在逻辑控制基板21的背面上还键合有一载体41。所述载体41可以是本领域技术人员熟知的任何适合的载体材料，例如半导体、玻璃、陶瓷等，将所述载体41与逻辑控制基板21的第二表面进行键合时可以使用任何适合的键合方式，例如临时键合或者粘接等，用于粘接的材料例如是粘片膜(die attach film，DAF)、干膜(dry film)或光阻等。

请参考图3，在本发明的一些实施例中，为了进一步有效利用资源，并提高产品集成度，所述载体41中可以形成一些背入式的功能器件42，例如背入式的光电传感器件(用于测血压等)和/或背入式的图像传感器(用于采集背面图像，包括指纹传感器等)。应当认识到，在本发明的一些实施例中，当逻辑控制基板21本身的机械性能良好，自身足以支撑指令集存储器裸芯31和非存储器裸芯32时，可以省略载体41，如图4所示。

上述各实施例中，仅有指令集存储器裸芯31形成的一级存储器，且非存储器裸芯31仅有一片，但本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，逻辑控制基板21上可以垂直焊接多个(数量不小于2)存储器裸芯(包括指令集存储器裸芯)和多个(数量不小于2)非存储器裸芯，以实现多级存储架构以及兼容更多功能。

在本发明的一实施例中，当所述微控制器中设置有多个存储器裸芯(如图5所示的31a～31b)、多个非存储器裸芯(如图5所示的32a～32c)和多个对应非存储器裸芯的逻辑控制器(如图5所示的23b～23c)时，所有的存储器裸芯(如图5所示的31a～31b)和所有的非存储器裸芯(如图5所示的32a～32c)均并排设置在逻辑控制基板上，也可以说，所有存储器裸芯(如图5所示的31a～31b)和所有的非存储器裸芯(如图5所示的32a～32c)在逻辑控制基板上横向分布。且所有的所述存储器裸芯包括一级存储器裸芯以及一级以下的存储器裸芯，所述一级存储器裸芯通过焊垫电连接所述互连介质层24中相应的电互连结构，以电连接所述中央处理器23a，所述一级存储器裸芯包括指令集存储器裸芯31a，所述指令集存储器裸芯直接垂直焊接到所述互连介质层上且距离所述中央处理器最近，用于供所述中央处理器23a的指令的存取，且所述指令集存储器裸芯与所述中央处理器在所述互连介质层的上表面上的投影具有重叠区域，所述指令集存储器裸芯和所述中央处理器通过所述重叠区域的所述互连介质层中的电互连结构垂直电连接。所述一级以下的存储器裸芯可以通过垂直焊接的方式与形成在所述互连介质层中且与指令集存储器裸芯或逻辑控制器电连接的电互连结构(未图示)电连接，以间接电连接所述中央处理器，或者，通过形成在所述互连介质层以外的引线(未图示，焊线或重布线结构)在所述互连介质层上方依次电连接所述指令集存储器裸芯或电连接相应的逻辑控制器，以间接电连接所述中央处理器，或者，所述一级以下的存储器裸芯可以通过垂直焊接的方式与形成在所述互连介质层中且电连接所述中央处理器的相应的电互连结构(未图示)电连接，以直接电连接所述中央处理器，以构成多级存储器。各个非存储器裸芯(如图5所示的32a～32c)直接垂直焊接到所述互连介质层上并通过互连介质层中相应的电互连结构连接对应的逻辑控制器，用于控制非存储器裸芯的工作，其中，多个非存储器裸芯可以同时连接到一个逻辑控制器上。优选地，相应的非存储器裸芯与所述逻辑控制器在所述互连介质层的上表面上的投影具有重叠区域，所述非存储器裸芯和所述逻辑控制器通过所述重叠区域的所述互连介质层中的电互连结构垂直电连接，以提高该所述逻辑控制器对该非存储器裸芯的控制速度。优选地，所述逻辑控制基板上垂直焊接的所有裸芯可以具有优化的芯片排布布局，在该芯片排布布局中，其余的存储器裸芯可以距离相应的逻辑控制器比距离中央处理器更近一些，以有利于互连介质层中的布线优化、逻辑控制基板的面积利用率的提高以及逻辑控制器直接向所述其余的存储器裸芯中进行数据存储和读取的速度的提高。具体地，请参考图5所示，图5示例中的所述微控制器具有：两个存储器裸芯(指令集存储器裸芯31a和二级存储器裸芯31b)，三个非存储器裸芯32a、32b、32c，一个中央处理器23a和两个逻辑控制器23b、23c，指令集存储器裸芯31a、一级以下的存储器裸芯31b、非存储器裸芯32a、32b、32c均并排地垂直焊接到互连介质层24上，且指令集存储器裸芯31a作为一级存储器裸芯，所述二级存储器裸芯31b通过形成在所述互连介质层24以外的引线(可以是重布线结构或焊线)电连接所述指令集存储器裸芯31a以间接电连接中央处理器23a；所述指令集存储器裸芯31a距离所述中央处理器23a最近，并与所述中央处理器23a在所述互连介质层24的上表面上的投影具有重叠区域，所述指令集存储器裸芯31a和所述中央处理器23a通过所述重叠区域的所述互连介质层24中的电互连结构25a垂直电连接。由此，构成了电连接中央处理器23a的两级存储器，且指令集存储器裸芯31a和中央处理器23a之间的电连接路径达到最短，所述指令集存储器裸芯31a存取的速度相对二级存储器裸芯31b快，但是存储容量可以小于所述二级存储器裸芯31b，中央处理器23a的精简指令可以直接存储在指令集存储器裸芯31a中，其余的数据和指令可以通过指令集存储器裸芯31a传递到所述二级存储器裸芯31b存储。非存储器裸芯32a、32b均与所述逻辑控制器23b在所述互连介质层24的上表面上的投影具有重叠区域，所述非存储器裸芯32a、32b和所述逻辑控制器23b通过所述重叠区域的所述互连介质层24中的电互连结构25b垂直电连接。非存储器裸芯32c与所述逻辑控制器23c在所述互连介质层24的上表面上的投影具有重叠区域，所述非存储器裸芯32c和所述逻辑控制器23c通过所述重叠区域的所述互连介质层24中的电互连结构25b垂直电连接。

在本发明的另一实施例中，当所述微控制器中设置有多个存储器裸芯(如图6所示的31a～31b)、多个非存储器裸芯(如图6所示的32a～32c)和多个对应非存储器裸芯的逻辑控制器(如图6所示的23b～23c)时，所有的存储器裸芯(如图6所示的31a～31b)可以堆叠在一起，并通过最底层的存储器裸芯(即指令级存储器裸芯)垂直焊接在逻辑控制基板上，所有的非存储器裸芯(如图6所示的32a～32c)可以并排地垂直焊接在逻辑控制基板上，也可以说，所有非存储器裸芯(如图6所示的32a～32c)在逻辑控制基板上横向分布，优选地，存储器裸芯堆叠结构和所有非存储器裸芯在逻辑控制基板上具有优化的排布布局，以有利于互连介质层中的布线优化以及逻辑控制基板的面积利用率的提高。且所有的所述存储器裸芯堆叠的结构中，处于最底层的存储器裸芯为指令集存储器裸芯，直接垂直焊接到所述互连介质层上且距离所述中央处理器最近(如图6所示的31a)，用于供所述中央处理器的指令的存取，所述指令集存储器裸芯与所述中央处理器在所述互连介质层的上表面上的投影具有重叠区域，所述指令集存储器裸芯和所述中央处理器通过所述重叠区域的所述互连介质层中的电互连结构垂直电连接。所述指令集存储器裸芯为所述微控制器的一级存储器，其余的所述存储器裸芯(如图6所示的31b)的级别均低于所述指令集存储器裸芯，为一级以下的存储器裸芯，且所述一级以下的存储器裸芯可以通过形成在所述互连介质层以外的引线(未图示，可以是焊线或重布线结构)或焊垫或硅穿孔结构依次电连接所述指令集存储器裸芯或通过形成在所述互连介质层以外的引线(未图示，可以是焊线或重布线结构)电连接相应的逻辑控制器，以间接电连接所述中央处理器，或者，所述一级以下的存储器裸芯可以通过形成在所述互连介质层以外的引线(未图示，，可以是焊线或重布线结构)电连接至所述互连介质层中与所述中央处理器电连接的相应的电互连结构(未图示)，以直接电连接所述中央处理器，进而构成多级存储器。各个非存储器裸芯(如图6所示的32a～32c)直接通过焊垫垂直焊接到所述互连介质层上并电连接互连介质层中相应的电互连结构，以电连接对应的逻辑控制器，其中，多个非存储器裸芯可以同时连接到一个逻辑控制器上。优选地，相应的非存储器裸芯与所述逻辑控制器在所述互连介质层的上表面上的投影具有重叠区域，所述非存储器裸芯和所述逻辑控制器通过所述重叠区域的所述互连介质层中的电互连结构垂直电连接，以提高该所述逻辑控制器对该非存储器裸芯的控制速度。具体地，请参考图6所示，图6示例中的所述微控制器具有：两个存储器裸芯(指令集存储器裸芯31a和二级存储器裸芯31b)，三个非存储器裸芯32a、32b、32c，一个中央处理器23a和两个逻辑控制器23b、23c，非存储器裸芯32a、32b、32c均并排地垂直焊接到互连介质层24上，指令集存储器裸芯31a作为一级存储器，所述二级存储器裸芯31b垂直层叠在所述指令集存储器裸芯31a上，并通过硅穿孔结构(未图示)电连接所述指令集存储器裸芯31a以间接电连接中央处理器23a；所述指令集存储器裸芯31a距离所述中央处理器23a最近，并与所述中央处理器23a在所述互连介质层24的上表面上的投影具有重叠区域，所述指令集存储器裸芯31a和所述中央处理器23a通过焊垫焊接所述重叠区域的所述互连介质层24中的电互连结构25a。由此，构成了电连接中央处理器23a的两级存储器，所述指令集存储器裸芯31a与中央处理器23a之间的电连接路径非常短，其存取的速度非常快，其存储容量可以小于所述其他存储器裸芯31b，中央处理器23a的精简指令可以直接存储在指令集存储器裸芯31a中，其余的数据和指令可以通过指令集存储器裸芯31a传递到所述其他存储器裸芯31b存储。非存储器裸芯32a、32b均与所述逻辑控制器23b在所述互连介质层24的上表面上的投影具有重叠区域，所述非存储器裸芯32a、32b和所述逻辑控制器23b通过所述重叠区域的所述互连介质层24中的电互连结构25b垂直电连接。非存储器裸芯32c与所述逻辑控制器23c在所述互连介质层24的上表面上的投影具有重叠区域，所述非存储器裸芯32c和所述逻辑控制器23c通过所述重叠区域的所述互连介质层24中的电互连结构25b垂直电连接。

在本发明的其他实施例中，当微控制器中设置有多个非存储器裸芯时，还可以有部分或全部的非存储器裸芯采用垂直堆叠的方式垂直焊接到逻辑控制基板的互连介质层上，有利于进一步缩小整体集成电路器件的尺寸，提高集成度。

应当认识到，在上述的各个裸芯设置在逻辑控制基板上时，在不需要控制某个裸芯与其连接的器件之间的电连接路径的长短的情况下，只要能够优化裸芯布局、合理利用逻辑控制基板的面积并达到所需的微控制器的功能和性能，任意能实现该裸芯和相应的裸芯或中央处理器或逻辑控制器电连接的方式均可以用于本发明。例如在本发明的一实施例中，一级存储器裸芯粘合在所述逻辑控制基板上，所述一级存储器裸芯中具有第一插塞(未图示)，所述一级存储器裸芯的上表面形成有第一再布线(未图示)，与所述第一插塞电连接，所述第一插塞通过所述互连介质层中的电互连结构电连接所述中央处理器；和/或,所述一级存储器裸芯的下表面或所述互连介质层上形成有第二再布线(未图示)，所述第二布线与所述第一插塞电连接，并通过所述互连介质层中电互连结构电连接所述中央处理器。在本发明的另一实施例中，所述一级存储器裸芯粘合在所述逻辑控制基板上；所述逻辑控制基板中具有第二插塞(未图示)，所述第二插塞与所述一级存储器裸芯、所述中央处理器电连接；或者，所述逻辑控制基板中具有第二插塞(未图示),所述逻辑控制基板的上表面形成有第三再布线(未图示)，与所述第二插塞电连接，所述第三再布线与所述一级存储器裸芯、所述中央处理器电连接；和/或，所述逻辑控制基板的下表面形成有第四再布线(未图示)，与所述第二插塞电连接，所述第二插塞与所述一级存储器裸芯、所述中央处理器电连接。在本发明的一实施例中，当有一级以下的存储器裸芯且有所述一级以下的存储器裸芯和一级存储器裸芯并排分布在逻辑控制基板上时，这些一级以下的存储器裸芯可以采用与一级存储器裸芯相同的方式与逻辑控制基板连接，例如，所述一级存储器裸芯和所述一级以下的存储器裸芯均粘合在所述逻辑控制基板上，所述一级存储器裸芯中具有第一插塞(未图示)，所述一级以下的存储器裸芯中具有第三插塞(未图示)，所述一级存储器裸芯和所述的一级以下的存储器裸芯上表面形成有第一再布线(未图示)，所述第一再布线与所述第一插塞和所述第三插塞电连接，所述第一插塞通过所述互连介质层中的电互连结构电连接所述中央处理器，所述第三插塞通过所述互连介质层的电互连结构电连接所述中央处理器或逻辑控制器或通过所述第一再布线和第一插塞电连接所述一级存储器裸芯；和/或，所述一级存储器裸芯的下表面和所述一级以下的存储器裸芯的下表面上形成有第二再布线(未图示)，或所述互连介质层上形成有第二再布线，所述第二再布线与所述第一插塞和所述第三插塞电连接，所述一级存储器裸芯通过所述第二再布线电连接所述互连介质层中电互连结构，以电连接所述中央处理器，所述一级以下的存储器裸芯通过所述第二再布线电连接所述互连介质层中电互连结构，以电连接所述中央处理器或逻辑控制器，或者，所述一级以下的存储器裸芯通过所述第三插塞、所述第二再布线和所述第一插塞电连接所述一级存储器裸芯。再例如，所述一级存储器裸芯和所述一级以下的存储器裸芯均粘合在所述逻辑控制基板上；所述逻辑控制基板中具有第二插塞(未图示)和第四插塞(未图示)，所述第二插塞与所述一级存储器裸芯、所述中央处理器电连接，所述第四插塞与所述一级以下的存储器裸芯、所述中央处理器电连接或者与所述一级存储器裸芯、所述逻辑控制器电连接；或者，所述逻辑控制基板中具有第二插塞(未图示)和第四插塞(未图示),所述逻辑控制基板的上表面形成有第三再布线(未图示)，与所述第二插塞和第四插塞电连接，所述一级存储器裸芯通过所述第三再布线、第二插塞以及互连介质层中的电互连结构与所述中央处理器电连接，所述一级以下的存储器裸芯通过所述第三再布线、第四插塞以及互连介质层中的电互连结构与所述中央处理器或逻辑控制器电连接，或者，所述一级存储器裸芯通过所述第三再布线、第四插塞以及第二插塞与所述一级存储器裸芯电连接；和/或，所述逻辑控制基板的下表面形成有第四再布线(未图示)，与所述第二插塞和第四插塞电连接，所述一级存储器裸芯通过所述第二插塞和第四再布线与所述中央处理器电连接，所述一级以下的存储器裸芯通过所述第四插塞和第四再布线与所述中央处理器或逻辑控制器或所述一级存储器裸芯电连接。

此外应当认识到，非存储器裸芯和逻辑控制器之间的电连接方式可以与存储器裸芯和中央处理器之间的电连接方式相同，两个非存储器裸芯之间的电连接方式可以与两个存储器裸芯之间的电连接方式相同，因此，非存储器裸芯和逻辑控制器之间的电连接方式以及两个非存储器裸芯之间的电连接方式可以参考上文中关于存储器裸芯和中央处理器之间的电连接方式以及两个存储器裸芯之间的电连接方式的描述，在此不再赘述。

上述各实施例中，一级存储器裸芯可以包括多个指令集存储器裸芯，也可以包括除指令集存储器以外的存储器裸芯(例如数据存储器裸芯)，各个所述一级存储器裸芯通过焊垫电连接所述互连介质层中相应的电互连结构，以电连接所述中央处理器，或者，所述一级存储器裸芯通过再布线结构和焊垫电连接所述互连介质层中相应的电互连结构，以电连接所述中央处理器。一级以下的存储器裸芯也不仅仅限于二级存储器裸芯，还可以有三级存储器裸芯、四级存储器裸芯等等，每一级存储器裸芯的数量也不仅仅限于一个，还可以是2个以上。当所有的所述存储器裸芯并排分布在所述逻辑控制基板上时，所述一级以下的存储器裸芯可以电连接所述一级存储器裸芯，以通过所述一级存储器裸芯间接电连接所述中央处理器；或，所述一级以下的存储器裸芯电连接所述互连介质层中相应的电互连结构，以电连接所述中央处理器或逻辑控制器。当所述一级以下的存储器裸芯堆叠在所述一级存储器裸芯上时，所述一级以下的存储器裸芯与所述一级存储器裸芯电连接，所述一级存储器裸芯与所述中央处理器电连接。

上述各实施例中的多个存储器裸芯可以是相同或不同类型的，多个非存储器裸芯也可以是不同类型或表现为不同用途的裸芯，多个逻辑控制器也可以是不同控制作用的(例如为逻辑接口模块、看门狗或计时器)，由此有助于微控制器的功能性提高。上述多个存储器裸芯的制作工艺可以相同、相似或者完全不同，多个非存储器裸芯的制作工艺可以相同、相似或者完全不同，例如，当其中一部分非存储器裸芯为MEMS裸芯时，可以分别利用本领域公开的MEMS裸芯的制造工艺在不同的半导体衬底(例如硅晶圆)上制作诸如陀螺仪、加速度计、惯性传感器、压力传感器、流量传感器、位移传感器、电场传感器、电场强度传感器、电流传感器、磁通传感器和磁场强度传感器、温度传感器、热流传感器、热导率传感器、光调制器、声音传感器、气体传感器、湿度传感器、离子传感器、生物传感器等MEMS器件，然后分割出独立的裸芯晶粒作为本实施例中的这些MEMS器件裸芯。其他的非存储器裸芯可以是各种射频通讯芯片裸芯、模数转换器裸芯、数模转换器裸芯或者除MEMS工艺外的工艺制作的传感器裸芯，射频通讯芯片裸芯例如为近场通讯(NFC)芯片裸芯、蓝牙芯片裸芯(Bluetooth)、Wi-Fi芯片裸芯、射频识别芯片裸芯(RFID)等。

此外需要说明的是，当本发明一实施例的微控制器具有多个存储器裸芯时，其中至少一个一级存储器裸芯可以用作指令级存储器裸芯，用于存储中央处理器的指令，这些指令集存储器裸芯相比其他一级存储器裸芯和一级以下的存储器裸芯，距离中央处理器最近，除了指令集存储器裸芯以外的其余的存储器裸芯可以均用作数据存储器，用于存储相关数据，由此可以实现指令和数据的分开存储，指令和数据传输的总线相互独立，即该实施例的微控制器能满足哈佛结构的MCU的指令和数据的存取要求；当本发明的另一实施例的微控制器，其指令集存储器裸芯或者其他一级存储器裸芯不仅能存储指令，还能存储数据，也就是说，微控制器的指令和数据能存储在同一个存储空间，指令和数据共用相同的总线，即该实施例的微控制器能满足普林斯顿结构的MCU的指令和数据的存取要求。

请参考图2至6，上述各实施例的微控制器还包括塑封层(未图示，如图7D中的34所示)，所述塑封层覆盖在所述逻辑控制基板21、各个所述存储器裸芯和各个所述非存储器裸芯上，并填充在逻辑控制基板21上焊接的两相邻的裸芯之间，用于保护所述逻辑控制基板、各个所述存储器裸芯和各个所述非存储器裸芯不受外部损伤，并使得各个所述存储器裸芯和各个所述非存储器裸芯更加牢固的固定在所述逻辑控制基板21上。塑封层可以包括诸如聚碳酸脂、聚对苯二甲酸乙二醇酯、聚醚砜、聚苯醚、聚酰胺、聚醚酰亚胺、甲基丙烯酸树脂或环聚烯烃系树脂的热塑性树脂，以及诸如环氧树脂、酚树脂、聚氨酯树脂、亚克力树脂、乙烯酯树脂、酰亚胺类树脂、聚氨酯类树脂、尿素树脂或三聚氰胺树脂的热固性树脂，或者诸如聚苯乙烯、聚丙烯腈等有机绝缘材料，塑封层中还可以包括各种添加剂(例如固化剂、改性剂、脱模剂、热色剂、阻燃剂等)和/或填料(例如硅微粉)。

上述各实施例的微控制器还包括至少上表面被所述塑封层暴露在外的多个I/O焊盘33；一部分的所述I/O焊盘33形成在所述存储器裸芯的上表面，以电连接所述存储器裸芯；另一部分的所述I/O焊盘33形成在所述非存储器裸芯的上表面，以电连接所述非存储器裸芯。所述I/O焊盘33用于将相应裸芯的信号输出和/或向相应的裸芯输入其所需的信号。需要说明的是，在各个裸芯设置到逻辑控制基板21上之前，其下表面上也可以预先形成一些用于与逻辑控制基板21焊接的焊盘，这些焊盘不仅用于焊接，还用于实现中央处理器或逻辑控制器和该裸芯之间传递输入/输出信号。

本发明一实施例还提供一种本发明一实施例所述的微控制器的制作方法，包括：

S1，提供逻辑控制基板，所述逻辑控制基板包括自下而上依次层叠的半导体器件层以及互连介质层，所述半导体器件层中形成有中央处理器和至少一个逻辑控制器，所述互连介质层中形成有分别将所述中央处理器和所述逻辑控制器向外引出的电互连结构；以及，

S2，提供至少一个存储器裸芯和至少一个具有非存储功能的非存储器裸芯，并将所有的所述存储器裸芯以并排的方式或堆叠的方式放置到所述互连介质层上，将所有的所述非存储器裸芯以并排的方式或堆叠的方式设置在所述互连介质层上；

S3，形成电连接结构，所述电连接结构使得所述存储器裸芯和所述非存储器裸芯分别和所述互连介质层中相应的电互连结构电连接，以使得至少一个所述存储器裸芯电连接所述中央处理器，同时使得所述非存储器裸芯电连接对应的所述逻辑控制器；

S4，形成覆盖塑封层，所述塑封层覆盖在所述逻辑控制基板、各个所述存储器裸芯和各个所述非存储器裸芯上；以及，

S5，形成至少上表面被所述塑封层暴露在外的多个I/O焊盘，一部分的所述I/O焊盘形成在相应的所述存储器裸芯的上表面，以电连接所述存储器裸芯；另一部分的所述I/O焊盘形成在相应的所述非存储器裸芯的上表面，以电连接所述非存储器裸芯。

请参考图7A和图7B，在步骤S1中，提供所述逻辑控制基板的步骤包括：

首先，提供一衬底晶圆(未图示)，在所述衬底晶圆上形成所述中央处理器23a和至少一个所述逻辑控制器23b，以形成包括中央处理器23a、逻辑控制器23b以及衬底晶圆的半导体器件层22；本实施例的所述衬底晶圆，例如是硅衬底、绝缘体上硅(SOI)衬底、玻璃衬底或者诸如锗、锗化硅、碳化硅、砷化镓、镓化铟或其他Ⅲ、Ⅴ族化合物等半导体材料的衬底等。通过CMOS工艺在所述衬底晶圆2上形成有对应后续需要焊接的存储器裸芯的中央处理器23a和对应后续需要焊接的非存储器裸芯的至少一个逻辑控制器23b，中央处理器23a和逻辑控制器23b之间以及相邻的逻辑控制器23b之间可通过在衬底晶圆中设置的隔离结构(未图示)隔离，所述隔离结构例如是浅沟槽隔离结构(STI)和/或深沟槽隔离结构(DTI)。由于中央处理器23a和逻辑控制器23b是通过CMOS工艺形成，中央处理器23a和各个逻辑控制器23b形成在衬底晶圆上的含义是：中央处理器23a和各个逻辑控制器23b的结构可以既包括嵌入在所述衬底晶圆上表面以下的部分，又包括凸出于所述衬底晶圆上表面的部分，或者，中央处理器23a和各个逻辑控制器23b的结构仅包括嵌入在所述衬底晶圆上表面以下的部分；或者，中央处理器23a和各个逻辑控制器23b的结构仅包括凸出于所述衬底晶圆上表面的部分。中央处理器23a和各个逻辑控制器23b可横向排布在衬底晶圆上，此处的“横向”是指与衬底晶圆的厚度方向相垂直的方向，此处“横向排布”指的是在衬底晶圆的板状平面延伸排布。所述半导体器件层22包括所述衬底晶圆、所述中央处理器、所述逻辑控制器以及器件隔离结构等。

接着，可以通过集成电路器件制作的后道金属互连工艺，在半导体器件层22上覆盖互连介质层24，并在互连介质层中形成用于实现中央处理器23a和后续的存储器裸芯电连接的电互连结构25a、用于实现逻辑控制器23b和后续的非存储器裸芯电连接的电互连结构25b以及用于实现逻辑控制器23b和中央处理器23a电连接的电互连结构25c。每个所述电互连结构可以包括多层金属互连走线(未图示)以及位于相邻两层的金属互连走线之间的导电接触插塞(未图示)。互连介质层24用于实现电互连结构中的相邻的导电接触插塞和相邻的金属互连走线之间的隔离，互连介质层24可以是单层结构或者多层结构，其材料可包括氧化硅、氮化硅、碳化硅和氮氧化硅、低K介质(介电常数小于3.9)等绝缘材料中的至少一种，电互连结构25a～25c的材料可包括钴、钼、铝、铜、钨等元素的金属或合金，还可以包含金属硅化物(如硅化钛、硅化钨、硅化钴等)、金属氮化物(如氮化钛)或者掺杂多晶硅等等。优选地，所述互连介质层24中还形成有所需的各种无源器件，所述无源器件例如为电阻、电容和电感等，由此可以将这些无源器件的制作与各个电互连结构的制作兼容在一起，以简化工艺，降低制作成本。互连介质层24和半导体器件层22堆叠组合为逻辑控制基板21，其中，互连介质层24的上表面为逻辑控制基板21的第一表面(即上表面或正面)，半导体器件层22的下表面(即背面)为逻辑控制基板21的第二表面(即下表面或背面)。互连介质层24中的走线和/或导电接触插塞的排布可以根据后续需要焊接在逻辑控制基板21上的所有裸芯的布局以及各个裸芯的焊接点位置来设定，当后续需要焊接在逻辑控制基板21上的所有裸芯的布局采用较优的芯片排布布局方案时，互连介质层24中的走线排布也可以实现较优的设计。

然后，可以从半导体器件层22的下表面(即背面)减薄所述逻辑控制基板21。具体的，可采用背部研磨工艺、湿法刻蚀工艺或氢离子注入等工艺对半导体器件层22进行减薄。减薄逻辑控制基板21有利于减小要形成的微控制器的整体厚度。

接着，提供载体41，并采用晶圆级封装(Wafer-Level Packaging，WLP)工艺将逻辑控制基板21的第二表面(即半导体器件层22的下表面)键合到载体41上，此时逻辑控制基板21和载体41可以是物理连接在一起的。其中，所述载体41可以是本领域技术人员熟知的任何适合的载体材料，例如半导体、玻璃、陶瓷等，将所述载体41与逻辑控制基板21的第二表面进行键合时可以使用任何适合的键合方式，例如临时键合或者粘接等，例如，使用熔融键合，特别是低温熔融键合工艺，以避免温度过高的键合工艺导致逻辑控制基板21中的各个器件的失效，其中，低温熔融键合工艺的温度可以低于400℃，例如，低温熔融键合工艺的温度介于100℃～250℃之间。再例如，通过粘接工艺将载体41和逻辑控制基板21的第二表面粘接在一起，用于粘接载体41和逻辑控制基板21的粘接层(未图示)可以为可紫外变性的有机材料形成的各种有机薄膜，例如芯片连接薄膜(die attach film，DAF)、干膜(dry film)或光阻等。所述粘接层的厚度根据需要设置，并且粘接层的层数也不限于一层，而可以是两层或更多层。可选地，在将所述逻辑控制基板21加载到所述载体41上之前或之后，在所述载体41中形成背入式的功能器件(如图3所示)，以满足特殊需求，所述背入式的功能器件例如是背入式的光电传感器件(用于测血压等)或背入式的CMOS图像传感器(用于采集指纹等图像)，此时，载体41和逻辑控制基板21不仅需要物理连接，还需要实现电性连接，具体的可以从载体41背面(即载体背向互连介质层24的一面)，通过本领域技术人员熟知的电性连接技术(例如包括硅穿孔工艺和电镀工艺)来实现逻辑控制基板21中的逻辑控制器等与所述载体41中的背入式的功能器件42之间的电性连接，由于这并不是本发明的重点，因此在此不再赘述。

应当认识到，在本发明的一些实施例中，当逻辑控制基板21本身的机械性能良好，自身足以支撑指令集存储器裸芯31和非存储器裸芯32的封装，可以省略载体41装载，如图4所示。

需要说明的是，一方面，由于在逻辑控制基板21中仅仅需要制造包括中央处理器23a在内的逻辑控制电路以及用于实现后续封装的裸芯和相应的逻辑控制电路之间的电连接的电互连结构，因省了直接在半导体器件层22上通过膜层沉积、刻蚀等工艺制作各个存储器裸芯和非存储器裸芯的过程，步骤S1中获得逻辑控制基板21的层数大大减少，用于制作该逻辑控制基板21的光罩张数大大减少，由此降低了制版费用和工艺成本。另一方面，由于，各个逻辑控制器和中央处理器23a横向排布在逻辑控制基板21中，且其上均需要形成被后续垂直焊接在逻辑控制基板21上的裸芯使用的电互连结构，即逻辑控制器和中央处理器23a上方区域的互连介质层24中形成的各个电互连结构均真实有效，避免了现有技术中因制作虚拟结构而造成的浪费。

请参考图7C和图7D，在步骤S2中，首先可以通过采购或者晶圆加工的方式提供至少一个存储器裸芯(如图7C和图7D中的31所示)和至少一个非存储器裸芯(如图7C和图7D中的32所示)，并将所有的所述存储器裸芯(如图7C和图7D中的31)和非存储器裸芯(如图7C和图7D中的32)均以并排的方式设置在所述互连介质层24上，可以仅仅是排列在所述互连介质层24上，也可以是通过粘附剂粘贴到所述互连介质层24上；然后，在步骤S3中，可以将这些存储器裸芯和非存储器裸芯，通过电镀工艺垂直焊接到所述逻辑控制基板21的第一表面(即互连介质层24的上表面)的相应位置上，以形成电连接该裸芯和互连介质层24中电互连结构的电连接结构，从而使得至少一个所述存储器裸芯电连接所述中央处理器(如图7C和图7D的23a所示)，同时使得所述非存储器裸芯(如图7C和图7D中的32)电连接对应的所述逻辑控制器(如图7C和图7D的23b所示)。

在本发明的一些实施例中，所有的所述存储器裸芯先堆叠在一起，然后将最底层的存储器裸芯(即指令集存储器裸芯)垂直焊接在所述互连介质层24上，上方的存储器裸芯均连接最底层的存储器裸芯，进而使得所有的所述存储器裸芯能通过所述互连介质层24中相应的电互连结构电连接所述中央处理器23a；将部分或所有的所述非存储器裸芯(如图7C和图7D中的32)先垂直堆叠在一起，然后将最底层的非存储器裸芯垂直焊接在所述互连介质层24上，上方的非存储器裸芯均连接最底层的非存储器裸芯，进而使得垂直堆叠在一起的各个所述非存储器裸芯通过所述互连介质层中相应的电互连结构电连接对应的所述逻辑控制器(如图7C和图7D的23b所示)。

其中，步骤S3中的任意一个裸芯直接垂直焊接到逻辑控制基板21的互连介质层24上的具体原理如下：逻辑控制基板21的互连介质层24的表面上具有被暴露出的用于焊接所述裸芯的焊接点(即互连介质层24中的一电互连结构的部分顶表面)，所述裸芯用于焊接到逻辑控制基板21上的表面上具有暴露出的焊接点(即引线焊盘、接合焊盘，pad)；将所述裸芯通过粘附剂等材料物理连接到所述互连介质层24表面的合适位置上，并使得互连介质层24的表面上的所述焊接点和所述裸芯上的所述焊接点相互对准，且在这两个焊接点之间形成暴露出这两个焊接点的焊接面的空腔；然后，通过电镀工艺在所述空腔中填充导电金属(例如铜、镍、锌、锡、银、金、钨和镁等)，以使所述裸芯的所述焊接点和所述互连介质层24表面上的所述焊接点电连接在一起，从而使得所述裸芯通过所述互连介质层24中相应的电互连结构电连接所述中央处理器23a或逻辑控制器23b。

此外，所有设置到逻辑控制基板21上的所述存储器裸芯中，其中一个直接垂直焊接到所述互连介质层24上且距离所述中央处理器23a最近的所述存储器裸芯为指令集存储器裸芯(如图7C和图7D中的31)，用于供所述中央处理器23a的指令的存取，且所述指令集存储器裸芯(如图7C和图7D中的31)与所述中央处理器23a在所述互连介质层24的上表面上的投影具有重叠区域，所述指令集存储器裸芯(如图7C和图7D中的31)和所述中央处理器23a通过所述重叠区域的所述互连介质层24中的电互连结构25a垂直电连接。指令集存储器裸芯和逻辑控制基板21这种垂直焊接封装方式，能够有利于缩短电连接指令集存储器裸芯和中央处理器23a的金属引线的长度，所述金属引线最短可以缩短至一位于所述重叠区域的互连介质层24且与互连介质层24的厚度相同的垂直引线(即图7C和图7D中的电互连结构25a的高度)，使得本发明的微控制器在满足RISC架构中精简指令信号传输要求的同时，还能进一步具有被提高的精简指令的存取速度。当本步骤中提供的存储器裸芯有多个以及非存储器裸芯多个时，这些裸芯在逻辑控制基板21上的排列方式可以参考图5和图6所示，具体内容可以参考上文中涉及对图5和图6所示的实施例的阐述部分，在此不再赘述。其中，当待形成的微控制器具有多个存储器裸芯、多个非存储器裸芯以及对应这些非存储器裸芯的多个逻辑控制器时，所述的多个存储器裸芯可以是相同或不同类型的，所述的多个非存储器裸芯也可以是不同类型或表现为不同用途的裸芯，所述的多个逻辑控制器也可以是不同控制作用的(例如为逻辑接口模块、看门狗或计时器)，由此有助于微控制器的功能性提高。其中用作指令集存储器裸芯的存储器裸芯可以为SRAM裸芯、DRAM裸芯、Flash裸芯、EEPROM裸芯、SD存储芯片裸芯或MMC存储芯片裸芯。所述多个非存储器裸芯可以包括通过裸芯形式实现的传统微控制器中除逻辑控制部分以外的基础部分以及相对MCU的基础部分而实现功能扩展的裸芯，即所述多个非存储器裸芯可以包括作为MCU的基础部分的射频通讯芯片裸芯和/或模数转换器裸芯以及作为扩展部分的各种MEMS传感器裸芯或者除MEMS工艺外的工艺制作的传感器裸芯，所述射频通讯芯片裸芯例如为近场通讯(NFC)芯片裸芯、蓝牙芯片裸芯(Bluetooth)、Wi-Fi芯片裸芯、射频识别芯片裸芯(RFID)等，所述MEMS传感器裸芯诸如为陀螺仪、加速度计、惯性传感器、压力传感器、流量传感器、位移传感器、电场传感器、电场强度传感器、电流传感器、磁通传感器和磁场强度传感器、温度传感器、热流传感器、热导率传感器、光调制器、声音传感器、气体传感器、湿度传感器、离子传感器、生物传感器等传感器裸芯。

请参考图7D，在步骤S4中，可以通过注塑工艺在所述逻辑控制基板21的第一表面、各个存储器裸芯和各个非存储器裸芯上覆盖塑封层34，所述塑封层34不仅将各个存储器裸芯和各个非存储器裸芯掩埋在内，还填充在各个裸芯与互连介质层24之间的间隙中以及相邻的裸芯之间的间隙中，并提供平坦的上表面，以提供后续I/O焊盘的制作工艺所需的工艺表面，并可以实现微控制器的密封，从而更好地隔绝空气和水分，提高封装效果。作为示例，所述塑封层34包括热固性树脂，在成型过程中能软化或流动，具有可塑性，可制成一定形状，同时又发生化学反应而交联固化，所述塑封层34可以包括酚醛树脂、脲醛树脂、三聚氰胺－甲醛树脂、环氧树脂、不饱和树脂、聚氨酯、聚酰亚胺等热固性树脂中的至少一种。其中，较佳地使用环氧树脂作为塑封层34，其中环氧树脂可以采用有填料物质或者是无填料物质的环氧树脂，还包括各种添加剂(例如，固化剂、改性剂、脱模剂、热色剂、阻燃剂等)，例如以酚醛树脂作为固化剂，以固体颗粒(例如硅微粉)等作为填料。在本发明的其他实施例中，还可以通过涂覆工艺或者化学气相沉积工艺等形成所述塑封层34。

请继续参考图7D，在步骤S5中，可以通过电镀工艺或者重布线工艺形成I/O焊盘33于所述塑封层34上，I/O焊盘33包括嵌入在塑封层34中的部分，其中，当通过电镀工艺形成各个所述I/O焊盘33时，各个所述I/O焊盘33从塑封层34的上表面向下延伸到相应的所述存储器裸芯或相应的所述非存储器裸芯的上表面上，以将所述存储器裸芯或所述非存储器裸芯向外引出。I/O焊盘33的制作工艺为本领域技术人员熟知的制作工艺，在此不再赘述。

此外，需要说明的是，中央处理器23a和各个逻辑控制器所需的输入输出焊盘的制作，一种是，在互连介质层24的内部空间以及互连介质层24的上表面面积允许的情况下，可以在制作I/O焊盘33的同时，在互连介质层24上表面上方的所述塑封层34中形成中央处理器23a和各个逻辑控制器所需的输入输出焊盘，这些输入输出焊盘与互连介质层24中电连接中央处理器23a和各个逻辑控制器的电互连结构电连接；另一种是，在互连介质层24的内部空间以及互连介质层24的上表面面积不允许的情况下，可以在载体41的背面上制作中央处理器23a和各个逻辑控制器所需的输入输出焊盘。

应当认识到，上述实施例的步骤S3中采用垂直焊接的方式将各个裸芯设置在逻辑控制基板上，其目的是为了缩短该裸芯和中央处理器或逻辑控制器之间的电连接路径，显然，在不需要控制某个裸芯与其连接的器件之间的电连接路径的长短的情况下，只要能够优化裸芯布局、合理利用逻辑控制基板的面积并达到所需的微控制器的功能和性能，任意能实现该裸芯和相应的裸芯或中央处理器或逻辑控制器电连接的方式均可以用于本发明的步骤S3中。例如在本发明的一实施例中，可以先在所述互连介质层上形成一电连接所述互连介质层中相应的电互连结构的再布线结构，再将相应的裸芯的焊垫和所述再布线结构焊接在一起，以所述电连接结构。在本发明的一实施例中，先将相应的裸芯粘合到所述互连介质层上，再在所述裸芯中形成插塞，并在所述一级存储器裸芯的上表面形成第一再布线，所述第一布线与所述插塞电连接，所述插塞通过所述互连介质层中的电互连结构电连接所述中央处理器或逻辑控制器；和/或,在将相应的裸芯粘合到所述互连介质层上之前，先形成位于所述裸芯的下表面或所述互连介质层上的第二再布线，再形成位于所述裸芯中的所述插塞，所述第二再布线与所述插塞电连接，所述第二再布线通过所述互连介质层中电互连结构电连接所述中央处理器或逻辑控制器。在本发明的一实施例中，在将相应的裸芯粘合到所述互连介质层上之前，先在所述逻辑控制基板中形成插塞，在将所述裸芯粘合到所述互连介质层上之后，所述逻辑控制基板中的插塞与所述裸芯、所述中央处理器电连接或者与所述裸芯、所述逻辑控制器电连接。在本发明的一实施例中，在将相应的裸芯粘合到所述互连介质层上之前，先在所述逻辑控制基板中形成插塞,再在所述逻辑控制基板的上表面形成第三再布线，所述第三再布线与所述逻辑控制基板的插塞电连接，所述第三再布线与所述裸芯、所述中央处理器或者与所述裸芯、所述逻辑控制器电连接；和/或，再在所述逻辑控制基板的下表面形成第四再布线，所述第四布线与所述逻辑控制基板的插塞电连接，所述逻辑控制基板的插塞与所述裸芯、所述中央处理器或者与所述裸芯、所述逻辑控制器电连接。各个实施例中具体哪个裸芯怎样与中央处理器、逻辑控制器或另一个裸芯电连接的内容可以参考上文的微控制器结构部分的描述，在此不再赘述。而且，优选地，非存储器裸芯和逻辑控制器之间的电连接结构以及存储器裸芯和中央处理器之间的电连接结构在同一道工艺中形成，以简化工艺，节约成本。

需要说明的是，本发明的方法中，一级存储器裸芯不仅仅限于一个指令集存储器，还可以包括多个指令集存储器裸芯，也可以包括除指令集存储器以外的存储器裸芯(例如数据存储器裸芯)，各个所述一级存储器裸芯均可以通过焊垫电连接所述互连介质层中相应的电互连结构，以电连接所述中央处理器，或者，通过再布线结构和焊垫电连接所述互连介质层中相应的电互连结构，以电连接所述中央处理器。一级以下的存储器裸芯也不仅仅限于二级存储器裸芯，还可以有三级存储器裸芯、四级存储器裸芯等等，每一级存储器裸芯的数量也不仅仅限于一个，还可以是2个以上。当所有的所述存储器裸芯并排分布在所述逻辑控制基板上时，所述一级以下的存储器裸芯可以电连接所述一级存储器裸芯，以通过所述一级存储器裸芯间接电连接所述中央处理器；或，所述一级以下的存储器裸芯电连接所述互连介质层中相应的电互连结构，以电连接所述中央处理器或逻辑控制器。当所述一级以下的存储器裸芯堆叠在所述一级存储器裸芯上时，所述一级以下的存储器裸芯与所述一级存储器裸芯电连接，所述一级存储器裸芯与所述中央处理器电连接。

综上所述，本发明的微控制器的制造方法，先制作出具有逻辑控制部分的半导体器件层，所述逻辑控制部分包括具有核心控制作用的中央处理器和至少一个控制作用不同于与所述中央处理器的逻辑控制器，然后在半导体器件层上形成具有电互连结构的互连介质层，接着将至少一个存储器裸芯和至少一个非存储器裸芯设置到互连介质层的相应位置上，并一步进行注塑封装。由于不需要在半导体器件层中直接制作存储器以及各种具有非存储功能的功能器件，因此可以减少在集成电路器件制造工艺阶段所需的版图，也避免了现有的兼容存储器和逻辑部分的器件制造工艺中需要在逻辑部分上的叠层中制作虚拟结构的问题，有效降低了制版成本以及整体的制作成本。进一步的，由于指令集存储器裸芯和逻辑控制基板采用垂直焊接方式连接，且指令集存储器裸芯和中央处理器在互连介质层的上表面上具有重叠区域，且能通过所述重叠区域的互连介质层中的电互连结构电性连接，因此能够有利于缩短电连接指令集存储器裸芯和中央处理器的金属引线的长度，所述金属引线最短可以缩短至一位于所述重叠区域的互连介质层且与互连介质层的厚度相同的垂直引线，即指令集存储器裸芯和中央处理器垂直电连接，进而使得本发明的微控制器在满足RISC架构中指令信号传输要求的同时，还能进一步具有被提高的精简指令的存取速度。此外，本发明的微控制器及其制造方法，不仅能满足哈佛结构的MCU的指令和数据存储要求，还能满足普林斯顿结构的MCU指令和数据的存储要求。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (31)

1.一种微控制器，其特征在于，包括：

逻辑控制基板，所述逻辑控制基板包括半导体器件层以及形成在所述半导体器件层上的互连介质层，所述半导体器件层中形成有中央处理器和至少一个逻辑控制器，所述互连介质层中形成有分别将所述中央处理器和所述逻辑控制器向外引出的电互连结构；

至少一个存储器裸芯以及至少一个具有非存储功能的非存储器裸芯，所有的所述存储器裸芯以并排的方式或堆叠的方式设置在所述互连介质层上，且至少一个所述存储器裸芯连接所述互连介质层中相应的电互连结构，以电连接所述中央处理器；所有的所述非存储器裸芯以并排的方式或堆叠的方式设置在所述互连介质层上，并电连接所述互连介质层中相应的电互连结构，以电连接对应的所述逻辑控制器。

2.如权利要求1所述的微控制器，其特征在于，所述存储器裸芯至少包括一级存储器裸芯。

3.如权利要求2所述的微控制器，其特征在于，所述一级存储器裸芯通过焊垫电连接所述互连介质层中相应的电互连结构，以电连接所述中央处理器；或者，

所述一级存储器裸芯通过再布线结构和焊垫电连接所述互连介质层中相应的电互连结构，以电连接所述中央处理器。

4.如权利要求2所述的微控制器，其特征在于，所述一级存储器裸芯粘合在所述逻辑控制基板上；

所述一级存储器裸芯中具有第一插塞，所述一级存储器裸芯的上表面形成有第一再布线，与所述第一插塞电连接，所述第一插塞通过所述互连介质层中的电互连结构电连接所述中央处理器；

和/或，所述一级存储器裸芯的下表面或所述互连介质层上形成有第二再布线，所述第二布线与所述第一插塞电连接，并通过所述互连介质层中电互连结构电连接所述中央处理器。

5.如权利要求2所述的微控制器，其特征在于，所述一级存储器裸芯粘合在所述逻辑控制基板上；

所述逻辑控制基板中具有第二插塞，所述第二插塞与所述一级存储器裸芯、所述中央处理器电连接；

或者，所述逻辑控制基板中具有第二插塞,所述逻辑控制基板的上表面形成有第三再布线，与所述第二插塞电连接，所述第三再布线与所述一级存储器裸芯、所述中央处理器电连接；和/或，所述逻辑控制基板的下表面形成有第四再布线，与所述第二插塞电连接，所述第二插塞与所述一级存储器裸芯、所述中央处理器电连接。

6.如权利要求2所述的微控制器，其特征在于，所述一级存储器裸芯包括指令集存储器裸芯。

7.如权利要求2所述的微控制器，其特征在于，所述存储器裸芯还包括：一级以下的存储器裸芯。

8.如权利要求7所述的微控制器，其特征在于，所有的所述存储器裸芯并排分布在所述逻辑控制基板上。

9.如权利要求8所述的微控制器，其特征在于，所述一级以下的存储器裸芯电连接所述一级存储器裸芯，通过所述一级存储器裸芯间接电连接所述中央处理器；或，

所述一级以下的存储器裸芯电连接所述互连介质层中相应的电互连结构，以电连接所述中央处理器或逻辑控制器。

10.如权利要求7所述的微控制器，其特征在于，所述一级以下的存储器裸芯堆叠在所述一级存储器裸芯上。

11.如权利要求10所述的微控制器，其特征在于，所述一级以下的存储器裸芯与所述一级存储器裸芯电连接，所述一级存储器裸芯与所述中央处理器电连接。

12.如权利要求6所述的微控制器，其特征在于，在所有的所述存储器裸芯中，所述指令集存储器裸芯焊接到所述互连介质层上且距离所述中央处理器最近，用于供所述中央处理器的指令的存取，且所述指令集存储器裸芯与所述中央处理器在所述互连介质层的上表面上的投影具有重叠区域，所述指令集存储器裸芯和所述中央处理器通过所述重叠区域的所述互连介质层中的电互连结构垂直电连接。

13.如权利要求2所述的微控制器，其特征在于，所述存储器裸芯为SRAM裸芯、DRAM裸芯、Flash裸芯、EEPROM裸芯、SD存储芯片裸芯或MMC存储芯片裸芯。

14.如权利要求9所述的微控制器，其特征在于，所述一级存储器裸芯和所述一级以下的存储器裸芯均粘合在所述逻辑控制基板上；

所述一级存储器裸芯中具有第一插塞，所述一级以下的存储器裸芯中具有第三插塞，所述一级存储器裸芯和所述的一级以下的存储器裸芯上表面形成有第一再布线，所述第一再布线与所述第一插塞和所述第三插塞电连接，所述第一插塞通过所述互连介质层中的电互连结构电连接所述中央处理器，所述第三插塞通过所述互连介质层的电互连结构电连接所述中央处理器或逻辑控制器或通过所述第一再布线和第一插塞电连接所述一级存储器裸芯；

和/或，所述一级存储器裸芯的下表面和所述一级以下的存储器裸芯的下表面上形成有第二再布线，或所述互连介质层上形成有第二再布线，所述第二再布线与所述第一插塞和所述第三插塞电连接，所述一级存储器裸芯通过所述第二再布线电连接所述互连介质层中电互连结构，以电连接所述中央处理器，所述一级以下的存储器裸芯通过所述第二再布线电连接所述互连介质层中电互连结构，以电连接所述中央处理器或逻辑控制器，或者，所述一级以下的存储器裸芯通过所述第三插塞、所述第二再布线和所述第一插塞电连接所述一级存储器裸芯。

15.如权利要求9所述的微控制器，其特征在于，所述一级存储器裸芯和所述一级以下的存储器裸芯均粘合在所述逻辑控制基板上；

所述逻辑控制基板中具有第二插塞和第四插塞，所述第二插塞与所述一级存储器裸芯、所述中央处理器电连接，所述第四插塞与所述一级以下的存储器裸芯、所述中央处理器电连接或者与所述一级存储器裸芯、所述逻辑控制器电连接；

或者，所述逻辑控制基板中具有第二插塞和第四插塞,所述逻辑控制基板的上表面形成有第三再布线，与所述第二插塞和第四插塞电连接，所述一级存储器裸芯通过所述第三再布线、第二插塞以及互连介质层中的电互连结构与所述中央处理器电连接，所述一级以下的存储器裸芯通过所述第三再布线、第四插塞以及互连介质层中的电互连结构与所述中央处理器或逻辑控制器电连接，或者，所述一级存储器裸芯通过所述第三再布线、第四插塞以及第二插塞与所述一级存储器裸芯电连接；和/或，所述逻辑控制基板的下表面形成有第四再布线，与所述第二插塞和第四插塞电连接，所述一级存储器裸芯通过所述第二插塞和第四再布线与所述中央处理器电连接，所述一级以下的存储器裸芯通过所述第四插塞和第四再布线与所述中央处理器或逻辑控制器或所述一级存储器裸芯电连接。

16.如权利要求1所述的微控制器，其特征在于，所述非存储器裸芯包括用于实现所述微控制器的除控制功能以外的基础功能的裸芯，和/或，用于实现所述微控制器的扩展功能的裸芯。

17.如权利要求1所述的微控制器，其特征在于，用于实现所述基础功能的裸芯包括射频通讯芯片裸芯、模数转换器裸芯、计数器裸芯和数模转换器裸芯中的至少一种，用于实现所述扩展功能的裸芯包括传感器裸芯。

18.如权利要求1所述的微控制器，其特征在于，所述逻辑控制基板包括衬底晶圆，所述中央处理器和所述逻辑控制器形成在所述衬底晶圆上，所述半导体器件层包括所述衬底晶圆、所述中央处理器和所述逻辑控制器，所述互连介质层形成在所述半导体器件层上。

19.如权利要求1所述的微控制器，其特征在于，所述互连介质层中还形成有与所述电互连结构电性相连的无源器件。

20.如权利要求1所述的微控制器，其特征在于，所述微控制器还包括载体，所述逻辑控制基板背向所述互连介质层的一面加载在所述载体上。

21.如权利要求20所述的微控制器，其特征在于，所述载体中形成有背入式的功能器件。

22.如权利要求21所述的微控制器，其特征在于，所述背入式的功能器件包括背入式的光电传感器和/或CMOS图像传感器。

23.如权利要求1所述的微控制器，其特征在于，所述逻辑控制器包括逻辑接口模块、看门狗、计时器中的至少一种。

24.如权利要求1至23中任一项所述的微控制器，其特征在于，所述微控制器还包括塑封层，所述塑封层覆盖在所述逻辑控制基板、所述存储器裸芯和所述非存储器裸芯上。

25.如权利要求24所述的微控制器，其特征在于，所述微控制器还包括至少上表面被所述塑封层暴露在外的多个I/O焊盘；一部分的所述I/O焊盘形成在所述存储器裸芯的上表面，以电连接所述存储器裸芯；另一部分的所述I/O焊盘形成在所述非存储器裸芯的上表面，以电连接所述非存储器裸芯。

26.一种权利要求1至25中任一项所述的微控制器的制作方法，其特征在于，包括：

提供逻辑控制基板，所述逻辑控制基板包括自下而上依次层叠的半导体器件层以及互连介质层，所述半导体器件层中形成有中央处理器和至少一个逻辑控制器，所述互连介质层中形成有分别将所述中央处理器和所述逻辑控制器向外引出的电互连结构；以及，

提供至少一个存储器裸芯和至少一个具有非存储功能的非存储器裸芯，并将所有的所述存储器裸芯以并排的方式或堆叠的方式放置到所述互连介质层上，将所有的所述非存储器裸芯以并排的方式或堆叠的方式设置在所述互连介质层上；

形成电连接结构，所述电连接结构使得所述存储器裸芯和所述非存储器裸芯分别和所述互连介质层中相应的电互连结构电连接，以使得至少一个所述存储器裸芯电连接所述中央处理器，使得所述非存储器裸芯电连接对应的所述逻辑控制器。

27.如权利要求26所述的微控制器的制作方法，其特征在于，将相应的裸芯的焊垫和所述互连介质层中相应的电互连结构焊接在一起，以形成所述电连接结构；或者，

先在所述互连介质层上形成一电连接所述互连介质层中相应的电互连结构的再布线结构，再将相应的裸芯的焊垫和所述再布线结构焊接在一起，以所述电连接结构；或者，

先将相应的裸芯粘合到所述互连介质层上，再在所述裸芯中形成插塞，并在所述一级存储器裸芯的上表面形成第一再布线，所述第一布线与所述插塞电连接，所述插塞通过所述互连介质层中的电互连结构电连接所述中央处理器或逻辑控制器；和/或,在将相应的裸芯粘合到所述互连介质层上之前，先形成位于所述裸芯的下表面或所述互连介质层上的第二再布线，再形成位于所述裸芯中的所述插塞，所述第二再布线与所述插塞电连接，所述第二再布线通过所述互连介质层中电互连结构电连接所述中央处理器或逻辑控制器；或者，

在将相应的裸芯粘合到所述互连介质层上之前，先在所述逻辑控制基板中形成插塞，在将所述裸芯粘合到所述互连介质层上之后，所述逻辑控制基板中的插塞与所述裸芯、所述中央处理器电连接或者与所述裸芯、所述逻辑控制器电连接；或者，

在将相应的裸芯粘合到所述互连介质层上之前，先在所述逻辑控制基板中形成插塞,再在所述逻辑控制基板的上表面形成第三再布线，所述第三再布线与所述逻辑控制基板的插塞电连接，所述第三再布线与所述裸芯、所述中央处理器或者与所述裸芯、所述逻辑控制器电连接；和/或，再在所述逻辑控制基板的下表面形成第四再布线，所述第四布线与所述逻辑控制基板的插塞电连接，所述逻辑控制基板的插塞与所述裸芯、所述中央处理器或者与所述裸芯、所述逻辑控制器电连接。

28.如权利要求26所述的微控制器的制作方法，其特征在于，提供所述逻辑控制基板的步骤包括：

提供衬底晶圆，在所述衬底晶圆上形成所述中央处理器和至少一个所述逻辑控制器，以形成包括所述中央处理器和至少一个所述逻辑控制器的所述半导体器件层；

形成所述互连介质层于所述半导体器件层上，所述互连介质层覆盖所述中央处理器和各个所述逻辑控制器，且所述互连介质层中形成有分别将所述中央处理器和所述逻辑控制器向外引出的电互连结构，以形成包含所述衬底晶圆、所述半导体器件层和所述互连介质层的所述逻辑控制基板；以及，

提供载体，将所述衬底晶圆背向所述互连介质层的一面加载到所述载体上。

29.如权利要求28所述的微控制器的制作方法，其特征在于，在将所述逻辑控制基板加载到所述载体上之前或之后，在所述载体中形成背入式的功能器件。

30.如权利要求26所述的微控制器的制作方法，其特征在于，在形成所述电连接结构之后，所述制作方法还包括：覆盖塑封层于所述载体上，所述塑封层覆盖在所述逻辑控制基板、各个所述存储器裸芯和各个所述非存储器裸芯上；以及，

形成至少上表面被所述塑封层暴露在外的多个I/O焊盘，一部分的所述I/O焊盘形成在相应的所述存储器裸芯的上表面，以电连接所述存储器裸芯；另一部分的所述I/O焊盘形成在相应的所述非存储器裸芯的上表面，以电连接所述非存储器裸芯。

31.如权利要求30所述的微控制器的制作方法，其特征在于，通过电镀工艺或重布线工艺形成各个所述I/O焊盘，使得各个所述I/O焊盘相应地形成在所述存储器裸芯或所述非存储器裸芯的上表面上。

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