JP4063796B2 - 積層型半導体装置 - Google Patents

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Description

本発明は、半導体集積回路などの半導体装置に関し、特に、半導体チップを複数枚積層して構成された半導体装置に関する。
半導体集積回路では、半導体集積回路を構成するトランジスタ素子の微細化により集積密度が向上しており、一つの半導体チップから構成される半導体集積回路装置に、多種類の機能を実現するための回路が搭載されるようになってきている。また、半導体メモリ装置においても、トランジスタ素子の微細化に伴って、ＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）やＳＲＡＭ（スタティック型ランダムアクセスメモリ）などのメモリ回路の種類を問わず、メモリ容量の大容量化が進んできている。
しかしながら近年では、半導体集積回路や半導体メモリ装置などの半導体装置に対しては、トランジスタ素子の微細化で得られる機能向上や容量向上の程度以上に、多機能化や大容量が求められるようになってきており、また、半導体装置におけるトランジスタ素子の微細化には限界があると考えられていることなどから、半導体装置においてさらに集積密度を高めるための新しい技術の開発が求められている。そのような技術の一つとして、複数の半導体チップを積層して一つの半導体装置とする積層型半導体装置、いわゆる３次元半導体が提案されている。複数の半導体チップを積層することによって、見かけ上のチップ面積を大きくすることなく、大規模集積回路を実現することができる。
特開平４−１９６２６３号公報（特許文献１）には、半導体集積回路本体の上に積層した別チップにメモリ回路を集積している例が開示されている。また、特開２００２−２６２８３号公報（特許文献２）には、メモリセルアレイを多層化してさらに大容量化した多層メモリ構造が開示されている。
複数の半導体チップを多層化して半導体装置を構成した場合には、今までの半導体チップ面内での配線に加えて、積層された半導体チップ間の配線が必要となる。チップ間の配線としては、ワイヤボンディングを利用した接続が多く用いられているが、積層型半導体装置にワイヤボンディングを適用した場合、ワイヤボンディングはチップの表面に設けられたパッド間を接続する技術であるため、
（１）パッドに例えば１００μｍ四方などのある程度のパッド面積が必要になることから、使用可能な配線の本数が限られてしまう、
（２）半導体チップの表面に設けられたパッドをチップ外部から接続可能にするようにパッドを積層されたチップの外側に設ける必要があるため、同じ形状の半導体チップを積層した場合、ボンディングワイヤ用のパッドを取り出せなくなる、
などの課題がある。これらの課題を解決する方法として、半導体チップを貫通した貫通配線がある。Takahashiらの報告(K. Takahashi et al., Japanese Journal of Applied Physics, 40, 3032-3037(2001))（非特許文献１）では、トランジスタ素子などが形成されたシリコン半導体チップを厚さ５０μｍまで薄膜化し、チップに１０μｍ角の孔（スルービア；through-via）を開けて、そこに金属（プラグ）を充填してチップ間配線用の貫通配線を形成している。この貫通配線によって、チップ間配線はチップ面内で２次元に配置でき、数百本のチップ間配線を設けることも可能になる。加えて、チップ間配線がチップを貫通して形成されるため、同じ形状、同じサイズの半導体チップを複数層にわたって積層することが可能となる。
これらの技術などを用いて複数の半導体チップを積層化すれば、例に示したメモリ回路に限らず、ロジック回路やアナログ回路なども積層することが可能で、半導体メモリ装置における大容量化に加えて、半導体集積回路などにおける多機能化も実現可能となる。
図１８は、貫通配線を利用した従来の積層型半導体装置を示している。図１８では、例として３枚の半導体チップ１７０１、１８０３、１８０６を積層した例を示している。第一の半導体チップ１８０１の上に、第二の半導体チップ１８０３と第三の半導体チップ１８０６とがこの順で積層されている。第一の半導体チップ１８０１に形成されている第一の機能回路１８０２と第二の半導体チップ１８０３に形成されている第二の機能回路１８０５と第三の半導体チップ１８０６に形成されている第三の機能回路１８０８とが、第二の半導体チップ１８０３を貫通して形成されている貫通配線１８０４と第三の半導体チップ１８０６を貫通して形成されている貫通配線１８０７を介して電気的に接続している。
特開平４−１９６２６３号公報 特開２００２−２６２８３号公報 K. Takahashi et al., Japanese Journal of Applied Physics, 40, 3032-3037(2001)
しかしながら、上述したような半導体チップを貫通するような貫通配線を形成する際には、例えばシリコン基板のような半導体基板に、５：１などのようなアスペクト比の高い孔を形成し、この孔の内側壁に絶縁体層を設けるなどした上で、孔に例えば金属やポリシリコンなどの配線材料を充填する必要がある。このような工程を経ることから、一般に、貫通配線の加工精度を高めることは難しく、貫通配線の歩留まりが低下してしまう。３層以上の半導体チップを積層する場合には、積層された半導体チップ間で貫通配線相互の位置合わせの精度も必要とすることから、複数チップを積層した際の歩留まりも低下してしまう。加えて、３層あるいは４層と積層する半導体チップの数を増やしたときに、一つのチップにでも貫通配線の不良が存在すると、積層型半導体装置の全てが不良になってしまう。さらに、一枚の半導体チップに含まれる貫通配線の不良が積層型半導体装置の不良に及ぼす影響は、積層する半導体チップの数に依存して大きくなるため、積層する半導体チップの数が増えるに、積層型半導体装置の不良率も増加してしまう。
したがって本発明の目的は、貫通配線の不良に起因した半導体装置の歩留まり低下を抑制した積層型半導体装置を提供することにある。
本発明は、貫通配線の不良があっても積層型半導体装置の不良としないために、貫通配線に冗長性をもたせることを最も特徴とする。すなわち本発明の積層型半導体装置は、複数の半導体チップを、少なくとも一つの半導体チップを貫通して設けられる導電経路を用いて電気的に接続するとともに、複数の半導体チップを積層して構成される積層型半導体装置において、導電経路は、対応する半導体チップを貫通する複数の貫通配線を有し、積層型半導体装置は、複数の貫通配線に接続され、正常である貫通配線を信号経路とするように切り替わるスイッチ回路を有することを特徴とする。
本発明では、スイッチ回路は不良である貫通配線を切り離すことが好ましい。このようなスイッチ回路は、半導体チップごとに設けられ、これにより、複数の貫通配線の両端に設けられるようにすることが好ましい。このようなスイッチ回路は、例えば、トライステイト回路によって構成することができる。
本発明では、複数の貫通配線は、一般に、本来の貫通配線と予備貫通配線とに分類される。その場合、スイッチ回路によって、一つの本来の貫通配線に対して複数の予備貫通配線のいずれかが切り替え可能であるようにすることが好ましい。そのような構成では、本来の貫通配線の数と予備貫通配線の数とは同数とすることができる。
また、複数の本来の貫通配線が一つの予備貫通配線を共有するようにしてもよい。
以上説明したように本発明によれば、複数の貫通配線を設けることにより、例えば、本来使用すべき貫通配線に対し、冗長構成を提供する予備貫通配線を設けることで、貫通配線の不良に起因した複数の半導体チップを積層した際の積層半導体装置全体の不良率を低下させることができる。すなわち、積層半導体装置の歩留まり低下を抑制し、歩留まりを向上することができる。
次に、本発明の好ましい実施の形態について、図面を参照して説明する。
図１は、本発明の実施の一形態の積層型半導体装置を示している。ここでは、３枚の半導体チップ１０１、１０５、１１０が設けられ、第一の半導体チップ１０１上に第二の半導体チップ１０５及び第三の半導体チップ１１０がこの順で積層されているものとする。
第一の半導体チップ１０１には第一の機能回路１０２が形成され、第二の半導体チップ１０５には第二の機能回路１０６が形成され、第三の半導体チップ１１０には第三の機能回路１０９が形成されている。これらの機能回路１０２、１０６、１０９は、第二の半導体チップ１０５を貫通するように形成された貫通配線１０３と第三の半導体チップ１１０に形成された貫通配線１０７とを介して接続されている。さらにこれらの貫通配線１０３、１０７に平行接続する形で、第二の半導体チップ１０５には予備貫通配線１０４が、第三の半導体チップ１１０には予備貫通配線１０８が形成されている。このように予備貫通配線１０４，１０８をそれぞれ本来の貫通配線１０３，１０７に平行接続することで、貫通配線１０３や貫通配線１０７が接続不良を起こした場合であっても、複数の半導体チップ１０１、１０５、１１０間の接続が不良になることはなく、各機能回路１０２、１０６、１０９間の接続を保つことができる。すなわち、この実施形態では、貫通配線１０３、１０７に対する冗長構成としての貫通配線１０４、１０８を設けることにより、貫通配線１０３、１０７における不良の救済を行っていることになる。一般に、貫通配線における障害モードとしては断線が最も多いものであるから、このような冗長構成を採用することにより、効率よく不良の救済を行うことができる。
なお、予備貫通配線は、電気的特性としては、本来の貫通配線と同一の特性を有するものとして形成されることが好ましい。具体的には、本来の貫通配線の形成プロセスと同一のプロセスで同時に同サイズで形成されるようにすることが好ましい。
図１に示した例では、本来の貫通配線ごとに予備貫通配線を一つずつ形成しているが、１個の貫通配線に対して設けられる予備貫通配線の数を増やすことで、予備貫通配線に不良が生じた場合でも、接続不良を起こすことがないようにできる。すなわち、貫通配線に平行接続される予備貫通配線の本数を増やすことで、積層型半導体装置における半導体チップ間の接続不良の確率を低減することができる。
なお、図１では、三つの半導体チップ１０１、１０５、１１０が相互に位置がずれて積層されているように見えるが、これは予備貫通配線の効果を示しやすいように図に示しただけであって、積層型半導体装置における見かけのチップサイズを小さくするためには、複数の半導体チップを真上に正確に積層することが好ましい。複数の半導体チップが直上に正確に積層されていても、本発明の効果に違いはない。
図２は、本発明の別の実施形態の積層型半導体装置を示している。ここに示す積層型半導体装置では、貫通配線とそれに関わる予備貫通配線の両端に、貫通配線と予備貫通配線とを選択するスイッチ回路が設けられている。ここでは、３枚の半導体チップ２０１、２０４、２１３が設けられ、第一の半導体チップ２０１上に第二の半導体チップ２０４及び第三の半導体チップ２１３がこの順で積層されているものとする。なお図２においても、半導体チップ２０１、２０４、２１３が相互にずれて積層されているように見えるが、実際には、これらの半導体チップ２０１、２０４、２１３は、ずれることなく真上に正確に積層されている。第一の半導体チップ２０１には第一の機能回路２０２と第一のスイッチ回路２０３が形成され、第二の半導体チップ２０４には第二の機能回路２０８と第二のスイッチ回路２０７が形成され、第三の半導体チップ２１３には第三の機能回路２１２と第三のスイッチ回路２１１が形成されている。
第二の半導体チップ２０４に形成された貫通配線２０５と、この貫通配線２０５に平行に設けられた予備貫通配線２０６は、第一の半導体チップ２０１に形成された第一の機能回路２０２と第二の半導体チップ２０４に形成された第二の機能回路２０８を、第一の半導体チップ２０１に形成された第一のスイッチ回路２０３と第二の半導体チップ２０４に形成された第二のスイッチ回路２０７を介して接続している。貫通配線２０５及び予備貫通配線２０６の両端に設けられたスイッチ回路２０３、２０７は、貫通配線２０３と予備貫通配線２０６の故障を検出し、故障した貫通配線を避けて機能回路２０２、２０８を接続するように切り替える役割を有する。同様に、第三の半導体チップ形成された貫通配線２０９とこの貫通配線２０９に平行に設けられた予備貫通配線２１０は、第二の機能回路２０８と第三の機能回路２１２を、第二のスイッチ回路２０７と第三のスイッチ回路２１１を介して接続している。
このように貫通配線の両端にスイッチ回路を設け、貫通配線に不良があるときはスイッチ回路を用いて予備貫通配線に信号経路を切り替えるとともに、貫通配線を機能回路側から切り離すことで、貫通配線の不良がどのような故障モードのものであっても、機能回路間の接続を確保することができる。すなわち、図１で示した複数の貫通配線を平行接続しただけの予備貫通配線では、貫通配線が開放不良（断線）の場合には、不良を取り除き、機能回路間の接続を保つことが可能であるが、貫通配線接続が半導体チップを構成する半導体基板に対して短絡してしまった場合（短絡不良）には、不良である貫通配線が半導体基板と同電位に接続されてしまうために機能回路間の接続を正確に保つことができない。これに対し、図２に示したように、貫通配線の両端でスイッチ回路を用いて確実に貫通配線を電気的に機能回路から切り離すことが可能であれば、貫通配線の不良が開放、短絡のいずれであっても、不良を救済して、確実に機能回路間を接続することができる。
不良な貫通配線の検出は、例えば、貫通配線を流れる電流量をモニタすることや、貫通配線間を伝送可能な信号の転送速度をモニタすることで行うことができる。スイッチ回路は、そのようなモニタ結果に応じて、信号経路を貫通配線と予備貫通配線との間で切り替えればよい。
図３に示した積層型半導体装置は、図２に示したスイッチ回路によって故障の貫通配線を切り離す構成において、貫通配線における信号伝達方向が一方向である場合の具体例を示している。ここでは、３枚の半導体チップ３０１、３０３、３０７が設けられ、第一の半導体チップ３０１上に第二の半導体チップ３０３及び第三の半導体チップ３０７がこの順で積層されているものとする。なお図３においても、半導体チップ３０１、３０３、３０７が相互にずれて積層されているように見えるが、実際には、これらの半導体チップ３０１、３０３、３０７は、ずれることなく真上に正確に積層されている。
第一の半導体チップ３０１に形成された第一の送信回路３０２から出力される信号は、第一の半導体チップ３０１に形成されたトライステイト（３ステート）受信回路３２５、３２６と、第二の半導体チップ３０３に形成された貫通配線３０４と予備貫通配線３０５を介し、第二の半導体チップ３０３に形成されたトライステイト受信回路３０６、３２３で受信される。具体的には、トライステイト受信回路３２５の出力端が貫通配線３０４の一端に接続し、この貫通配線３０４の他端はトライステイト受信回路３０６の入力端に接続し、同様に、トライステイト受信回路３２６の出力端が予備貫通配線３０５を介してトライステイト受信回路３２３の入力端に接続している。トライステイト受信回路３２５、３２６によって、図２に示した積層型半導体装置における第一のスイッチ回路２０３が構成され、トライステイト受信回路３０６、３２３によって、図２に示した積層型半導体装置における第二のスイッチ回路２０７が構成されることになる。
トライステイト受信回路は、入力信号を受信するかしないかを選択可能な受信回路であって、その回路例を図９に示す。図９に示した回路では、接地点から電源電位に向けて、ＮチャネルＭＯＳトランジスタ９０４、ＮチャネルＭＯＳトランジスタ９０５、ＰチャネルＭＯＳトランジスタ９０６及びＰチャネルＭＯＳトランジスタ９０７が、それらのトランジスタのチャネルがこの順で直列に接続するように設けられている。トランジスタ９０４のゲートが第一の選択端子９０２に接続し、トランジスタ９０７のゲートが第二の選択端子に接続している。トランジスタ９０５、９０６のゲートは共通接続されて入力端子９０１に接続している。トランジスタ９０５のドレインとトランジスタ９０６のドレインの共通接続点から出力端子９０８が引き出されている。図９に示したトライステイト受信回路では、二つの選択端子９０２、９０３を制御することで、入力端子９０１に入力された信号を出力端子９０８に伝えるか伝えないかを選択することができる。加えてこの回路では、選択端子９０２、９０３を非選択にすることで、入力端子９０１と出力端子９０８とを電気的に完全に切り離すことができ、そのとき、出力端子９０８は高インピーダンス状態となる。
トライステイト受信回路３０６、３２３で選択、受信された信号は、第二の半導体チップ３０３に形成された機能回路３１０へと伝達される。同時に、第二の半導体チップ３０３に形成されたトライステイト受信回路３０６、３２３で受信された信号は、第三の半導体チップに形成された貫通配線３０８と予備貫通配線３０９を介して、第三の半導体チップ３０７に形成されたトライステイト受信回路３１１、３２４で受信され、機能回路３１２へ伝えられる。トライステイト受信回路３１１、３２４は、図２に示した積層型半導体装置における第三のスイッチ回路２１１を構成するものである。具体的には、トライステイト受信回路３０６、３２３の出力端が共通接続し、この共通接続点に対して貫通配線３０８の一端と予備貫通配線の３０９の一端が接続している。貫通配線３０８の他端はトライステイト受信回路３１１の入力端に接続し、予備貫通配線３０９の他端はトライステイト受信回路３２４の入力端に接続している。
逆に第三の半導体チップ３０７から第二の半導体チップ３０３、第一の半導体チップ３０１への信号は、同様に、第三の半導体チップに設けられた機能回路３１３から送信回路３１４を経て、それぞれの貫通配線３１６、３２０、予備貫通配線３１７、３２１、トライステイト受信回路３１５、３１９、３２２を介して第一の半導体チップ３０１へと伝えられる。なお、第二の半導体チップ３０３には送信回路３１８も設けられており、送信回路３１８からの信号もトライステイト受信回路３１９や貫通配線３２０を経て第一の半導体チップ３０１に送ることができるようになっている。
図４に示した積層型半導体装置は、図２に示したスイッチ回路によって故障の貫通配線を切り離す構成において、貫通配線における信号伝達方向が双方向である場合の具体例を示している。ここでは、４枚の半導体チップ４０１、４０３、４１３、４１４が設けられ、第一の半導体チップ４０１上に第二の半導体チップ４０３、第三の半導体チップ４１３及び第四の半導体チップ４１４がこの順で積層されているものとする。なお図４においても、半導体チップ４０１、４０３、４１３、４１４が相互にずれて積層されているように見えるが、実際には、これらの半導体チップ４０１、４０３、４１３、４１４は、ずれることなく真上に正確に積層されている。
第一の半導体チップ４０１と第二の半導体チップ４０３の間の信号伝達は、第一の半導体チップ４０１に形成された第一の双方向送受信回路４０２、第一の半導体チップ４０１に形成されたトライステイトスイッチ回路４０６、４０７、４０８、第二の半導体チップに形成された貫通配線４０４、予備貫通配線４０５、第二の半導体チップ４０３に設けられたトライステイトスイッチ回路４０９、４１０、４１１、及び第二の半導体チップ４０３に設けられた第二の双方向送受信回路４１２を用いて行われる。具体的には、第一の双方向送受信回路４０２の送受信端が、トライステイトスイッチ回路４０６、貫通配線４０４、トライステイトスイッチ回路４０９をこの順に介して第二の双方向送受信回路４１２に接続するとともに、トライステイトスイッチ回路４０６、貫通配線４０４及びトライステイトスイッチ回路４０９からなる直列回路に対し、トライステイトスイッチ回路４０７、４０８、予備貫通配線４０５及びトライステイトスイッチ回路４１１、４１０がこの順で接続した直列回路が並列に接続している。
これと同様に、第二の半導体チップ４０３と第三の半導体チップ４１３の間や、第三の半導体チップ４１３と第四の半導体チップ４１４の間など、４枚の全ての半導体チップ４０１、４０３、４１３、４１４間の信号伝達は、双方向送受信回路と、貫通配線及び予備貫通配線に接続されたトライステイトスイッチ回路とにより行われる。図４に示した例では、不良となった貫通配線をその貫通配線の両側に接続されたトライステイトスイッチ回路により電気的に完全に切り離すことが可能であるため、貫通配線の不良の種類、例えば開放、短絡などに依存せず、半導体チップ間の電気的接続を可能にする。
不良である貫通配線の検出は、例えば、貫通配線を流れる電流量をモニタすることや、貫通配線間を伝送可能な信号の転送速度をモニタすることで行うことができる。
図８は、図４に示した回路で用いられるトライステイトスイッチ回路の構成の一例を示す回路図である。ＰチャネルＭＯＳトランジスタ８０５とＮチャネルＭＯＳトランジスタ８０６とがそれらのチャネル同士で並列に接続しており、この並列接続の両端がそれぞれ入出力端子８０１、８０２となっている。また、各トランジスタ８０５、８０６のゲートは、それぞれ制御端子８０３、８０４に接続している。このトライステイトスイッチ回路では、制御端子８０３、８０４の状態に応じて、二つの入出力端子８０１，８０２間を電気的に完全に切り離すことが可能である。
以上、図１から図４までを用いて、貫通配線に平行接続された予備貫通配線を用いた貫通配線の冗長性向上の手法を示した。これらの例では、貫通配線による一つの信号線に対して、冗長性を持たせるための予備貫通配線をそれぞれ接続している。また、予備貫通配線を複数設けることで、積層型半導体装置としての不良の発生率を低下させることも可能である。
ところで、貫通配線の両端にスイッチ回路を設け、必要に応じてその貫通配線への電気的接続を完全に切り離せる構成においては、本来の貫通配線ごとに予備貫通配線を設ける必要はなくなる。すなわち、複数本の本来の貫通配線が１または複数の予備貫通配線を共有して用いることも可能である。
図５に示したものは、それぞれ異なる信号の伝送に使用される二つの貫通配線が設けられているときに、この二つの貫通配線が一つの予備貫通配線を共有している例を示している。ここでは第一の半導体チップ５０１上に第二の半導体チップ５０５が積層された、２枚を半導体チップ５０１、５０５からなる積層型半導体装置の例が示されているが、３枚以上の複数の半導体チップを積層した場合であっても、以下に述べるものと同様な効果を得ることが可能である。
第一の半導体チップ５０１には機能回路５０２、５１３が設けられており、第二の半導体チップ５０５には、機能回路５０９、５１０が設けられている。第二の半導体チップ５０５には、機能回路５０１と機能回路５０９との接続のための貫通配線５０６と、機能回路５１３と機能回路５１０との接続のための貫通配線５１１と、これら貫通配線５０６、５１１に対して共通に設けられた予備貫通配線５０７とが、いずれも第二の半導体チップ５０５を貫通するように設けられている。さらに、第一の半導体チップ５０１には、機能回路５０２からの信号経路を貫通配線５０６と予備貫通配線５０７との間で切替え、機能回路５１３からの信号経路を貫通配線５１１と予備貫通配線５０７との間で切替える第一のスイッチ回路５０４が形成されている。同様に、第二の半導体チップ５０５には、機能回路５０９への信号経路を貫通配線５０６と予備貫通配線５０７との間で切替え、機能回路５１０への信号経路を貫通配線５１１と予備貫通配線５０７との間で切替える第二のスイッチ回路５０８が形成されている。
貫通配線が正常である場合には、第一の半導体チップ５０１上の第一の機能回路５０２と第二の半導体チップ５０５上の第二の機能回路５０９との接続は、第一のスイッチ回路５０４と貫通配線５０６と第二のスイッチ回路５０８を介して形成される。同様に、機能回路５１３と機能回路５１０との接続は、第一のスイッチ回路５０４と貫通配線５１１と第二のスイッチ回路５０８を介して形成される。
図５に示した構成は、予備貫通配線５０７が、二つの貫通配線５０６、５１１に共有されていることに特徴がある。すなわち、貫通配線５０６の故障時または貫通配線５１１の故障時に、共通して予備貫通配線５０７が使われる。具体的にはそのような故障が発生した場合、故障した貫通配線を経由していた信号経路が、スイッチ回路５０４、５０８によって、予備貫通配線５０７を経由するように設定され、かつ、故障した貫通配線が電気的に切り離される。
この構成では、予備貫通配線が二つの貫通配線で共有されているため、両方の貫通配線が同時に故障した場合には、接続不良を同時に回避することができないが、どちらか一つだけの貫通配線が故障した場合には接続不良を解消することができる。また、二つの貫通配線が不良であった場合でも、予備貫通配線を二つのうちどちらの接続に用いるかを時間的に切り替えることで、二つの接続を確立することが可能である。
複数の貫通配線によって予備貫通配線を共有することにより、積層型半導体装置内における（あるいは半導体チップにおける）貫通配線の総本数に対する予備貫通配線の総本数を抑えながら、効率よく貫通配線における不良救済を行うことができるようになる。
図６は、上述したように予備貫通配線を複数の貫通配線で共有する場合における、スイッチ回路の具体的な構成を説明する図である。図において、点線で囲まれた領域はそれぞれ半導体チップを示している。
第一の半導体チップ６０１には、二つの貫通配線６０２、６０７と一つの予備貫通配線６０３が設けられ、第二の半導体チップ６１９にも二つの貫通配線６１６、６１８と一つの予備貫通配線６１７が設けられている。同様に第三の半導体チップにも二つの貫通配線と一つの予備貫通配線６０３が設けられている。そして、これらの貫通配線と予備貫通配線の両端にトライステイトスイッチ回路が配置されている。貫通配線や予備貫通配線の故障に応じてそれぞれのトライステイトスイッチ回路を制御することで、第一の半導体チップ６０１に形成された送受信回路６１１と第二の半導体チップ６１９に形成された送受信回路６２０の接続が可能となる。同様に二つ目の接続である、第一の半導体チップ６０１に形成された送受信回路６１４と第二の半導体チップ６１９に形成された送受信回路６２１の接続も、貫通配線や予備貫通配線の故障に応じてそれぞれのトライステイトスイッチ回路を制御することで接続される。トライステイトスイッチ回路としては、図８を用いて説明したものを用いることができる。
具体的には、送受信回路６１１と送受信回路６２０の間の本来の信号経路は貫通配線６１６であり、送受信回路６１４と送受信回路６２１の間の本来の信号経路は貫通配線６１８である。貫通配線６０２の図示上端は貫通配線６１６の図示下端に対し、トライステイトスイッチ回路６０４、６１２を介して接続し、トライステイトスイッチ回路６０４、６１２の接続点に対して、送受信回路６１１の送受信端とトライステイトスイッチ回路６０５の一端が接続している。同様に、貫通配線６０７の図示上端は貫通配線６１８の図示下端に対し、トライステイトスイッチ回路６１０、６１５を介して接続し、トライステイトスイッチ回路６１０、６１５の接続点に対して、送受信回路６１４の送受信端とトライステイトスイッチ回路６０９の一端が接続している。予備貫通配線６０３の図示上端は予備貫通配線６１７の図示下端に対し、トライステイトスイッチ回路６０６、６１３を介して接続し、トライステイトスイッチ回路６０６、６１３の接続点に対して、トライステイト回路６０５の他端とトライステイトスイッチ回路６０９の他端が接続している。
図７には、図６に示す構成における具体的な信号接続経路の例を示している。例えば、第二の半導体チップ６１９に設けられている貫通配線６１８が故障している場合、スイッチ素子６１５、７１２を用いて貫通配線６１８を切り離し、スイッチ６０９、６１３、７１５、７１６を用いて配線経路を予備貫通配線６１７に切り替える。このようにすれば、第一の半導体チップ６０１内の送受信回路６１４と第三の半導体チップ７０５内の送受信回路７１０との間の電気的接続が、貫通配線６１８における故障にも関わらず、図示矢印で示すように確保されることになる。一方、貫通配線６１６は正常であるので、第一の半導体チップ６０１内の送受信回路６１１と第三の半導体チップ７０５内の送受信回路７０６との間の電気的接続は、貫通配線６１６を介して行われる。
以上、貫通配線と予備貫通配線を切り替えるための回路システムを説明した。次に、半導体チップにおける予備貫通配線のレイアウト例を説明する。
図１０は、各貫通配線がそれぞれ２本の予備貫通配線を共有してこれらの予備貫通配線に切替えて使用可能な場合のレイアウト例を示している。図１０は、半導体チップの面内方向における貫通配線１００１と予備貫通配線１００２の配置を示している。図１０及びそれ以降の図において、貫通配線の形成位置は黒丸（●）で示し、予備貫通配線の形成位置は白丸（○）で示されている。また、ある貫通配線に代わって使用可能な予備貫通配線は、その貫通配線と線で結ばれることによって示されている。
図１０に示したものでは、複数の貫通配線１００１を一列に配置するとともに、貫通配線１００１の列に平行に、貫通配線の数よりも１個多い数の予備貫通配線１００２を、貫通配線１００１の相互間と同じ間隔で一列に配置している。二つの貫通配線１００１の中間の位置に対応して予備貫通配線１００２が位置するように予備貫通配線１００２を配置することにより、このレイアウトでは、各貫通配線１００１とその貫通配線１００１に関わる二つの予備貫通配線１００２までの距離を等しくすることができる。貫通配線１００１から予備貫通配線１００２までの距離を等しくすることで、予備貫通配線１００２に信号経路を切り替えた際にも、そのときの信号の遅延時間を本来の貫通配線を通過するときの信号の遅延時間と等しくすることが可能となる。すなわち、貫通配線から予備貫通配線への経路の変更に行う場合であっても、信号遅延時間の調整を行う必要がなくなり、遅延時間制御用の回路を追加する必要も無くなる利点を有している。
しかしながら、図１０の例では、両端に位置する予備貫通配線１００２は、それぞれ一つずつの貫通配線１００１に対する冗長性しかもっていない。言い換えれば、用意された予備貫通配線を有効に活用しているとは言い切れない。そこで図１１に示す例では、一つの貫通配線に対し二つの予備貫通配線を切り替え可能にする場合に、図１０に示す構成において、両端に位置する予備貫通配線のうち片方を取り除き、もう一方の予備貫通配線を反対側の貫通配線に接続可能とすることで、予備貫通配線の利用効率を向上している。
図１０及び図１１で示した、一つの貫通配線に対して二つの予備貫通配線を割り当て可能とする例では、貫通配線と予備貫通配線とを切り替えるのに必要なスイッチ回路として、図６で示したような、配線一つ一つを確実に切り替えられるスイッチを使用することができる。また、３：１切り替えスイッチを用いると、スイッチの数自体を減らすことも可能である。
図１２は、一つの貫通配線に対して４本の予備貫通配線を切替えて共有してこれらの予備貫通配線に切替えて使用可能な場合のレイアウト例を示している。正方格子の各格子点に予備貫通配線１２０２が位置するとともに、正方格子における最小の大きさの各正方形の中心に対応して貫通配線１２０１が位置するようにしている。その結果、各貫通配線１２０１のまわりには、等距離の位置に四つの予備貫通配線１２０２が配置していることになる。このように構成することにおり、貫通配線から予備貫通配線に切替えた際に信号遅延時間が変化せず、したがって、貫通配線の経路の変更に伴う信号遅延時間の調整を行う必要がなくなる。
しかしながら、図１２の例では、外周に位置する各予備貫通配線は、１個あるいは２個の貫通配線のみに対して切り替え可能であって、予備貫通配線の利用効率が低い。そこで、図１３に示す例は、一つの貫通配線に対して４個の予備貫通配線を切り替え可能にする場合に、図示上辺と左辺に位置する予備貫通配線を取り除き、反対側の予備貫通配線に接続することで、予備貫通配線の利用効率を向上している。この結果、図１１に示した場合と同様に、貫通配線の数と予備貫通配線の数とを等しくすることができ、予備貫通配線の利用効率を向上することができる。
図１４は、一つの貫通配線に対して３本の予備貫通配線を切替えて共有してこれらの予備貫通配線に切替えて使用可能な場合のレイアウト例を示している。正六角形を敷き詰めて構成される格子を考え、この格子において、格子点にあたる位置に交互に貫通配線１４０１と予備貫通配線１４０２を配置させるようにしている。この場合も、貫通配線１４０１とそれを取り囲む３個の予備貫通配線１４０２までの距離はそれぞれ等しく、それによって、予備貫通配線に切り替えた際の信号の遅延時間を貫通配線を通過するときの遅延時間と等しくすることができる。したがって、信号経路の変更に伴う信号遅延時間の調整を行う必要がなくなる。
しかしながら、図１４の例では、外周に位置する各予備貫通配線は、１個あるいは２個の貫通配線のみに対して切り替え可能であって、予備貫通配線の利用効率が低い。そこで、図１５に示す例は、一つの貫通配線に対して３個の予備貫通配線を切り替え可能にする場合に、外周に位置する予備貫通配線を取り除き、一つ飛ばしの貫通配線と接続することで、予備貫通配線の利用効率を上げるようにしている。この結果、図１１に示した場合と同様に、貫通配線の数と予備貫通配線の数とを等しくすることができ、予備貫通配線の利用効率を向上することができる。
以上説明したように、予備貫通配線の利用効率を高めたとき、切り替え可能な予備貫通配線の数に無関係に、必要な予備貫通配線の数は貫通配線の数と等しくすることができる。すなわち、上述してきたようなレイアウト構成にすることで、予備貫通配線の数を最小限に保ちながら、予備貫通配線の利用効率を上げることができる。言い換えれば、予備貫通配線の利用効率を向上させることができることは、積層型半導体装置において、積層する半導体チップの貫通配線の不良に起因する積層半導体装置全体の不良率を低下させることが可能になる。
図１６には、八つの貫通配線１６０１で一つの予備貫通配線１６０２を共有するレイアウト例を示した。八つの貫通配線１６０１を正八角形の頂点に配置し、その中心に予備貫通配線１６０２を配置することで、予備貫通配線に切り替えた際にも距離を等しく保つことが可能となり、その結果、貫通配線を通過するときと予備貫通配線を通過するときとの信号の遅延時間を等しくすることができる。これにより、信号経路の変更に伴う信号遅延時間の調整を行う必要がなくなる。
別の実施の形態の例として、図１７に機能回路ごとにまとまった複数の信号を伝送するときの予備貫通配線のレイアウト例を示す。図１７では、４個の機能回路１７０２，１７０４，１７０７，１７０９が半導体チップ上に一列に並んで配置している。機能回路１７０２への四つの信号は、機能回路１７０２の一方の側（機能回路１７０４とは反対側）に配置された貫通配線１７０１で供給する。機能回路１７０４に対する四つの信号は、機能回路１７０４と機能回路１７０７との間に設けられた貫通配線１７０５で供給し、、機能回路１７０７に対する四つの信号は、機能回路１７０４と機能回路１７０７との間に設けられた貫通配線１７０６で供給する。機能回路１７０９に対する四つの信号は、機能回路１７０２の他方の側（機能回路１７０７とは反対側）に配置された貫通配線１７１０で供給する。さらに、機能回路１７０２と機能回路１７０４の間には予備貫通配線１７０３が設けられ、機能回路１７０７と機能回路１７０９の間には予備貫通配線１７０８が設けられている。貫通配線１７０１と貫通配線１７０５に対する冗長性は予備貫通配線１７０３によって提供され、貫通配線１７０６と貫通配線１７１０に対する冗長性は予備貫通配線１７０８によって提供される。この構成では、予備貫通配線１７０３を機能回路１７０２と機能回路１７０４の間に配置することにより、これらの機能回路１７０２、１７０４への信号の配線をレイアウトの無駄なく構成することができる。同様に、予備貫通配線１７０８を機能回路１７０７と機能回路１７０９の間に配置することにより、これらの機能回路１７０７、１７０９への信号の配線をレイアウトの無駄なく構成することができる。
本発明の実施の一形態の積層型半導体装置を示す概略斜視図である。 貫通配線の両端に切り替えスイッチを用いた積層型半導体装置を示す概略斜視図である。 貫通配線を伝達する信号の経路が一方向の場合の積層型半導体装置を示す概略斜視図である。 貫通配線を伝達する信号の経路が双方向の場合の積層型半導体装置を示す概略斜視図である。 予備貫通配線を複数の貫通配線で共有する積層型半導体装置を示す概略斜視図である。 予備貫通配線を複数の貫通配線で共有するとともに、貫通配線を伝達する信号の経路が双方向の場合の積層型半導体装置を示す図である。 図６に示した積層型半導体装置における信号接続経路の例を示す図である。 トライステイトスイッチ回路を例示する回路図である。 トライステイト受信回路を例示する回路図である。 各貫通配線ごとに二つの予備貫通配線を共有できる場合の貫通配線と予備貫通配線とのレイアウト例を示す図である。 各貫通配線ごとに二つの予備貫通配線を共有できる場合の貫通配線と予備貫通配線との別のレイアウト例を示す図である。 各貫通配線ごとに四つの予備貫通配線を共有できる場合の貫通配線と予備貫通配線とのレイアウト例を示す図である。 各貫通配線ごとに四つの予備貫通配線を共有できる場合の貫通配線と予備貫通配線との別のレイアウト例を示す図である。 各貫通配線ごとに三つの予備貫通配線を共有できる場合の貫通配線と予備貫通配線とのレイアウト例を示す図である。 各貫通配線ごとに三つの予備貫通配線を共有できる場合の貫通配線と予備貫通配線との別のレイアウト例を示す図である。 八つの貫通配線で一つの予備貫通配線を共有する場合の貫通配線と予備貫通配線とのレイアウト例を示す図である。 複数の機能回路に対して予備貫通配線を配置した場合のレイアウト例を示す図である。 従来の積層型半導体装置を示す概略斜視図である。
符号の説明
１０１、１０５、１１０ 半導体チップ
１０２、１０６、１０９ 機能回路
１０３、１０７ 貫通配線
１０４、１０８ 予備貫通配線
２０１、２０４、２１３ 半導体チップ
２０２、２０８、２１２ 機能回路
２０３、２０７、２１１ スイッチ回路
２０５、２０９ 貫通配線
２０６、２１０ 予備貫通配線
３０１、３０３、３０７ 半導体チップ
３０２、３１４、３１８ 送信回路
３０４、３０８、３１６、３２０ 貫通配線
３０５、３０９、３１７、３２１ 予備貫通配線
３０６、３１１、３１５、３１９、３２２〜３２６ トライステイト受信回路
３１０、３１２、３１３ 機能回路
４０１、４０３、４１３、４１４ 半導体チップ
４０２、４１２、３１８ 双方向送受信回路
４０４ 貫通配線
４０５ 予備貫通配線
４０６〜４１１ トライステイトスイッチ回路
５０１、５０５ 半導体チップ
５０２、５０９、５１０、５１３ 機能回路
５０４、５０８ スイッチ回路
５０６、５１１ 貫通配線
５０７ 予備貫通配線
６０１、６１９、７０５ 半導体チップ
６０２、６０７、６１６、６１８ 貫通配線
６０３、６１７ 予備貫通配線
６０４〜６０６、６０９、６１０、６１２、６１３、６１５、７１２、７１５、７１６ トライステイトスイッチ回路
６１１、６１４、６２０、６２１、７０６、７１０ 送受信回路

Claims (13)

  1. 複数の半導体チップを、少なくとも一つの半導体チップを貫通して設けられる導電経路を用いて電気的に接続するとともに、前記複数の半導体チップを積層して構成される積層型半導体装置において、
    前記導電経路は、対応する半導体チップを貫通する複数の貫通配線を有し、
    前記積層型半導体装置は、複数の貫通配線に接続され、正常である貫通配線を信号経路とするように切り替わるスイッチ回路を有する、積層型半導体装置。
  2. 前記複数の貫通配線は電気的に同一の特性を有する、請求項１に記載の積層型半導体装置。
  3. 前記スイッチ回路は不良である貫通配線を切り離す、請求項１または２に記載の積層型半導体装置。
  4. 前記半導体チップごとに前記スイッチ回路が設けられる、請求項１乃至３のいずれか１項に記載の積層型半導体装置。
  5. 前記スイッチ回路はトライステイト回路で構成されている、請求項１乃至３のいずれか１項に記載の半導体装置。
  6. 前記トライステイト回路がトランスファゲート回路で構成されている、請求項５に記載の半導体装置。
  7. 前記複数の貫通配線は本来の貫通配線と予備貫通配線とを含み、一つの前記本来の貫通配線に対して複数の前記予備貫通配線が対応し、前記スイッチ回路によって、一つの前記本来の貫通配線に対して前記複数の前記予備貫通配線のいずれかに切り替えられる、請求項１乃至６のいずれか１項に記載の積層型半導体装置。
  8. 前記本来の貫通配線の数と前記予備貫通配線の数とが同数である、請求項７に記載の積層型半導体装置。
  9. 前記スイッチ回路は、前記貫通配線の故障または性能の劣化を検出する機能を有する、請求項１乃至８のいずれか１項に記載の積層型半導体装置。
  10. 前記スイッチ回路は、故障または性能の劣化が検出された貫通配線との接続を切断し、他の貫通配線に切り替える、請求項９に記載の積層型半導体装置。
  11. 前記複数の貫通配線は本来の貫通配線と予備貫通配線とを含み、複数の前記本来の貫通配線が一つの前記予備貫通配線を共有する、請求項１乃至６のいずれか１項に記載の積層型半導体装置。
  12. 前記複数の貫通配線は本来の貫通配線と予備貫通配線とを含み、
    前記半導体チップ上に、複数の機能回路と、前記機能回路のそれぞれに接続される前記本来の貫通配線と、前記本来の貫通配線の少なくとも二つ以上に対し設けられた前記予備の貫通配線と、を有し、前記予備の貫通配線が前記本来の貫通配線において共有される、請求項１乃至６のいずれか１項に記載の積層型半導体装置。
  13. 前記予備の貫通配線は、共有する前記本来の貫通配線が接続された前記機能回路の間に配置する、請求項１２に記載の半導体装置。
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