CN102959417B - 三维集成电路及其测试方法 - Google Patents

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Abstract

构成三维集成电路的多个芯片分别具备一对连接部、测试信号生成电路、及测试结果判断电路。一对连接部电连接在多个芯片中相邻的芯片上。测试信号生成电路向一对连接部的一个送出测试信号。测试结果判断电路从一对连接部的另一个接收信号，基于该信号的状态检测该信号的传送路径的导通状态。在将多个芯片层叠之前，将一对连接部之间用导电体连接而形成串联连接，根据该串联连接的导通状态检测各连接部的导通状态。另一方面，在将多个芯片层叠后，通过将从1片芯片的测试信号生成电路送出的测试信号用别的芯片的测试结果判断电路接收，测试芯片间的连接部的导通状态。

Description

三维集成电路及其测试方法
技术领域
本发明涉及集成电路的三维层叠技术，特别设计测试电路间的连接的技术。
背景技术
对于半导体集成电路，要求集成度的进一步的提高。但是，工艺的微细化已接近于极限。所以，将多个芯片层叠的技术、即三维层叠技术的开发被不断推进。
在三维层叠技术中，作为将芯片间连接的布线及端子、即芯片间的连接部，主要使用硅通孔（TSV：ThroughSiliconVia）。TSV是通过蚀刻在硅制的基板上开设贯通孔、在其中填充铜等的导电材料的技术。一般而言，相对于TSV的直径为几μm～几十μm，TSV的深度是几百μm。如果要将许多TSV形成在芯片上，则TSV的密度变高，需要纵横比（=深度/直径）较高的TSV。纵横比越高则TSV的填充加工越难，所以在TSV中容易发生称作“气孔”的空洞。气孔使TSV的导通状态变差，阻碍通过该TSV进行的芯片间的连接。此外，由于TSV是微细的构造物，所以在将两片芯片层叠时难以正确地进行各TSV的对位。因而，在三维层叠技术中，为了确认通过TSV将层叠的芯片间正确地连接，需要测试TSV单体的导通状态、和TSV－芯片间的导通状态的两者的技术。进而，为了将利用三维层叠技术制造的集成电路（以下，称作三维集成电路）的成品率维持得较高，应在将多个芯片层叠之前测试安装在各芯片上的电路。因此，为了在三维集成电路的制造中进一步提高成品率，首先，在将多个芯片层叠之前对各芯片进行的测试（Pre-BondingTest）是有效的。进而，在将多个芯片层叠后对这些层叠的多个芯片进行的测试（Post-BondingTest）中，进行各芯片的测试、和将芯片间连接的TSV的测试的两者是有效的。这样，与单层的集成电路的测试相比，三维集成电路的测试变得复杂。结果，为了三维集成电路的制造成本的削减，这两种测试的效率的提高和工序数的削减是重要的。
作为用来提高在集成电路的制造时进行的测试的效率的技术，已知有易测试化设计（DFT：DesignforTestability）。DFT是以使集成电路的测试变容易为目的、将在其测试中需要的电路在设计阶段中装入到该集成电路中的技术。作为以三维集成电路为对象的DFT，已知有例如非专利文献1中记载的技术。该技术是将IEEE1149.1/4/6的标准的DFT面向三维集成电路进行了扩展的技术。具体而言，作为用来将安装在芯片上的电路测试的电路，在各芯片上装入有TAM（TestAccessMechanism）、扫描链、TDC（TestDataCompression）、或BIST（Built-InSelf-Test）等的测试电路。在各芯片上，还设置有用来从外部对测试电路访问的测试专用焊盘。在各芯片上，还设有用来从下段的芯片接收测试信号的专用端子、以及选择该专用端子和测试专用焊盘的某个而向测试电路连接的开关。当在将多个芯片层叠之前进行各芯片单体下的测试时，开关将各芯片的测试电路连接到测试专用焊盘上。由此，将测试信号从外部通过测试专用焊盘向各芯片的测试电路传送。另一方面，当在将多个芯片层叠后进行这些多个芯片下的测试时，开关将各芯片的测试电路连接到专用端子上。由此，将测试信号从最下段的基板通过芯片间的专用端子向各芯片的测试电路传送。
除此以外，还已知有专利文献1所记载的三维集成电路。该三维集成电路在各芯片上具备安装用端子和检查用端子。各端子是TSV。安装用端子连接在安装于芯片上的电路上。检查用端子从安装在芯片上的电路分离。如果将多个芯片层叠，则各芯片的检查用端子形成检查用信号的传送路径。当在这些芯片群上再层叠新的芯片时，将该新的芯片的安装用端子连接到芯片群的检查用端子上，通过该检查用端子向新的芯片传送检查用信号。由此，能够将安装在该新的芯片上的电路和安装用端子测试。如果测试的结果是在电路和安装用端子中没有缺陷，则将新的芯片的安装用端子重新连接到芯片群的安装用端子上。这样，能够仅将没有缺陷的芯片层叠。
此外，在专利文献2中记载有这样的集成电路。在该集成电路中，将两个芯片利用引线接合用多个连接端子连接。在一个芯片上安装有测试输出控制电路，在另一个芯片上安装有期望值判断电路。测试输出控制电路向多个连接端子送出测试数据。该测试数据设定为，使逻辑电平在相邻的两个连接端子间相反。期望值判断电路从多个连接端子接收测试数据，判断与从测试输出控制电路送出的测试数据是否一致。根据该判断结果，不仅判断某个连接端子是否断线，还判断某个相邻的连接端子的对是否短路。
专利文献
专利文献1：日本特开2004－281633号公报
专利文献2：日本特开2009－288040号公报
非专利文献1：ErikJanMarisissen,"TestingTSV-BasedThree-DimensionalStackedICs,"ProceedingsIEEEDesign,Automation&TestInEuropeConference&Exhibition（DATE）2010,March2010,page1689－1694
发明内容
发明要解决的课题
非专利文献1所记载的技术使测试信号从层叠的多个芯片的下段向上段依次传输。因而，层叠的芯片的数量越多，越难以使测试时间缩短。此外，在将多个芯片层叠的前后，在测试中使用的测试电路不同。因而，难以削减装入到各芯片中的测试电路整体的面积。在专利文献1中，没有记载在将多个芯片层叠后测试安装用端子的连接的方法。在专利文献2中，相反没有记载在将多个芯片层叠之前测试连接端子的方法。这样，在以三维集成电路为对象的DFT中，并不知道在将多个芯片层叠的前后两者中高效率地测试将这些多个芯片间连接的端子的方法。
本发明的目的是解决上述问题，特别是提供一种能够在将多个芯片层叠的前后两者高效率地测试将这些多个芯片间连接的端子的三维集成电路。
解决课题的手段
本发明的一技术方案的三维集成电路将多个芯片层叠而构成。多个芯片分别具备一对连接部、测试信号生成电路、及测试结果判断电路。一对连接部电连接在多个芯片中相邻的芯片上。测试信号生成电路向一对连接部的一个送出测试信号。测试结果判断电路从一对连接部的另一个接收信号，基于该信号的状态检测信号的传送路径的导通状态。
本发明的一技术方案的三维集成电路的测试方法具有以下的步骤。首先，将形成在第1芯片上的第1连接部与第2连接部之间用导电体连接，形成第1连接部与第2连接部的串联连接。接着，从形成在第1芯片上的第1测试信号生成电路向串联连接的一端送出第1测试信号，通过形成在第1芯片上的第1测试结果判断电路从串联连接的另一端接收第1测试信号，基于第1测试信号的状态检测串联连接的导通状态。接着，从串联连接将导电体拆下，将第1芯片重叠到第2芯片上，用第1连接部和第2连接部分别将第1芯片电连接到第2芯片上。进而，从第1测试信号生成电路向第1连接部送出第2测试信号，通过形成在第2芯片上的第2测试结果判断电路从第1连接部接收第2测试信号，基于第2测试信号的状态检测第1连接部与第2芯片之间的导通状态。此外，从形成在第2芯片上的第2测试信号生成电路向第2连接部送出第3测试信号，由第1测试结果判断电路从第2连接部接收第3测试信号，基于第3测试信号的状态检测第2连接部与第2芯片之间的导通状态。
发明效果
本发明的上述技术方案的三维集成电路中，相同的芯片上具备的一对连接部的一个连接在测试信号生成电路上，另一个连接在测试结果判断电路上。由此，在将多个芯片层叠之前，将一对连接部之间用导电体连接而形成串联连接，根据该串联连接的导通状态检测各连接部的导通状态。另一方面，在将多个芯片层叠后，通过将从1片芯片的测试信号生成电路送出的测试信号用别的芯片的测试结果判断电路接收，测试芯片间的连接部的导通状态。这样，在将多个芯片层叠前后的两者，能够高效率地测试这些多个芯片间的连接部的导通状态。
附图说明
图1是表示本发明的实施方式1的1片芯片100的平面构造的示意图。
图2是表示图1所示的TSV区域12和测试电路区域13的平面构造的示意图。
图3是表示图2所示的芯片100的TSV区域12附近的截面的示意图。
图4是在图2所示的TSV区域12内相邻的4个TSV201－204和它们的周边电路的框图。
图5是表示在图3所示的芯片100的单体中进行一对TSV131、132的连接测试时的状况的剖视图。
图6是表示对图4所示的4个TSV201－204进行第1连接测试时的状况的示意图。图6（a）是表示将在横向上相邻的两个TSV用测试用布线连接时的状况的示意图。图6（b）是表示将在纵向上相邻的两个TSV用测试用布线连接时的状况的示意图。
图7是表示在将图3所示的第1芯片100层叠到第2芯片500上之后进行一对TSV131、132的连接测试时的状况的剖视图。
图8是表示将两片芯片601、602如图7所示那样重叠进行第2连接测试时的状况的示意图。图8（a）是上侧的芯片601上的4个TSV和它们的周边电路的框图。图8（b）是下侧的芯片602上的4个TSV和它们的周边电路的框图。
图9是表示将3片芯片701、702、703重叠进行第2连接测试时的状况的示意图。图9（a）是最上方的芯片701中的4个TSV和它们的周边电路的框图。图9（b）是中间的芯片702上的4个TSV和它们的周边电路的框图。图9（c）是最下方的芯片703上的4个TSV和它们的周边电路的框图。
图10是本发明的实施方式1的三维集成电路的制造方法的流程图。
图11是本发明的实施方式2的芯片上的TSV区域12和测试电路区域13L、13R的平面构造的示意图。
图12是在图11所示的TSV区域12内相邻的4个TSV201－204和它们的周边电路的框图。
图13是表示在将图12所示的第1芯片100层叠到第2芯片500上之后对两TSV131、132、531、532进行第2连接测试时的状况的剖视图。
图14是表示将两片芯片901、902如图13所示那样重叠而进行第2连接测试时的状况的示意图。图14（a）是上侧的芯片901上的4个TSV和它们的周边电路的框图。图14（b）是下侧的芯片902上的4个TSV和它们的周边电路的框图。
图15是表示本发明的实施方式3的芯片上的TSV区域12和测试电路区域13的平面构造的示意图。
图16是在图15所示的TSV区域12内相邻的6个TSV201－206和它们的周边电路的框图。
图17是表示对图16所示的6个TSV201－206进行第1连接测试时的状况的示意图。图17（a）、图17（b）、及图17（c）分别表示将6个TSV用第1图案、第2图案、及第3图案连接时的状况。
图18是表示本发明的实施方式4的芯片上的TSV区域12和测试电路区域13的平面构造的示意图。
图19是在图18所示的TSV区域12内相邻的8个TSV201－208和它们的周边电路的框图。
图20是表示对图19所示的8个TSV201－208进行第1连接测试时的状况的示意图。图20（a）、图20（b）、图20（c）、图20（d）及图20（e）分别表示将8个TSV用第1图案、第2图案、第3图案、第4图案、及第5图案连接时的状况。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
<<实施方式1>>
图1是表示本发明的实施方式1的1片芯片100的平面构造的示意图。参照图1，该芯片100包括多个核心电路11、TSV区域12、一对测试电路区域13、及JTAG（JointTestActionGroup）接口14。这些要素11、12、13、14被在图1中没有表示的布线层覆盖，通过该布线层相互连接。核心电路11实现CPU、存储器阵列、DSP（DigitalSignalProcessor）、PLD（ProgrammableLogicDevice）、随机逻辑电路等的各功能。TSV区域12是将多个TSV以栅格状配置的区域。各TSV连接在某个核心电路11上。当该芯片100被层叠到别的芯片上时，各核心电路11通过各TSV被电连接到该别的芯片上。测试电路区域13在TSV区域12的两侧并行包括多个测试信号生成电路、测试结果判断电路、及开关电路。这些电路用于检测各TSV的导通状态。JTAG接口14是依据IEEE1149.1/4/6的接口，在图1中没有表示的BIST（Built-InSelfTest）电路等、DFT的测试电路与芯片100的外部之间中继串行数据。能够通过JTAG接口14执行各核心电路11的功能测试及定时测试。进而，如果使用JTAG接口14，则能够从外部对测试电路区域13内的测试信号生成电路指示测试信号的生成、从外部设定测试电路区域13内的开关电路、从测试电路区域13内的测试结果判断电路向外部读出关于各TSV的导通状态的信息。
图2是表示图1所示的TSV区域12和测试电路区域13的平面构造的示意图。参照图2，在TSV区域12中将多个TSV21配置为两列。各TSV21的直径是几μm。TSV21的间隔是几十μm。在测试电路区域13中，测试信号生成电路22、测试结果判断电路23、及开关电路24的各组与一对TSV21相邻。开关电路24通过JTAG接口14从外部接受指示，根据该指示，将一对TSV21的一个向测试信号生成电路22连接，将另一个向测试结果判断电路23连接。
图3是表示芯片100的TSV区域附近的截面的示意图。参照图3，该截面包括基板101、第1晶体管110、第2晶体管120、第1TSV131、第2TSV132、第1层间绝缘膜140－第6层间绝缘膜145、第1布线151、第2布线152、第1微凸块（バンプ）171、及第2微凸块172。基板101由硅构成。各晶体管110、120是MOS（MetalOxideSemiconductor）晶体管。各晶体管110、120形成在基板101上，包括第1扩散区域111、第2扩散区域112、栅极氧化膜113、栅极电极114、及侧壁115。第1扩散区域111和第2扩散区域112是在基板101中掺杂了杂质离子的区域，一个被用作漏极，另一个被用作源极。在晶体管110是N型的情况下，在各扩散区域111、112中掺杂磷等的施主杂质，在是P型的情况下，掺杂硼等的受主杂质。在两个扩散区域111、112之间开设有间隙，被栅极氧化膜113覆盖。栅极氧化膜113由氧化硅（SiO2）或高电容率（High-k）材料构成。栅极电极114形成在栅极氧化膜113之上，通过栅极氧化膜113从各扩散区域111、112电分离。栅极电极114由聚硅或金属材料构成。侧壁115将栅极氧化膜113和栅极电极114的侧面覆盖，特别是将栅极电极114从各扩散区域111、112电分离。侧壁115由氮化硅（Si3N4）构成。各TSV131、132具有在将基板101贯通的孔中填充有导电物质的构造。作为该导电物质，使用聚硅、铜、钨、铝、或镍。第1层间绝缘膜140将基板101的表面、晶体管110、120、及TSV131、132覆盖。在第1层间绝缘膜140之上依次层叠有第2层间绝缘膜141－第6层间绝缘膜145。各层间绝缘膜140－145由氧化硅或低电容率（Low-k）材料构成。在第2层间绝缘膜141－第6层间绝缘膜145上形成有铝或铜的图案，由这些图案整体构成布线151、152。在第1层间绝缘膜140上，形成有第1接触孔160－第4接触孔163。第1接触孔160使第1晶体管110的栅极电极114露出，第2接触孔161使第1TSV131的一端露出，第3接触孔162使第2TSV132的一端露出，第4接触孔163使第2晶体管120的栅极电极露出。第1布线151通过第1接触孔161连接在第1晶体管110的栅极电极114上，通过第2接触孔161连接在第1TSV131上。第2布线152通过第3接触孔162连接在第2TSV132上，通过第4接触孔163连接在第2晶体管120的栅极电极上。由于第1布线151与第2布线152相互分离，所以第1TSV131与第2TSV132相互分离。通过将与晶体管110、120同样的晶体管组合多个，构成图1所示的核心电路11、以及图2所示的测试信号生成电路22、测试结果判断电路23及开关电路24。在与安装有晶体管110、120的基板101的表面相反侧的表面上，由铜或铝形成有微凸块171、172。第1微凸块171连接在第1TSV131的前端上，第2微凸块172连接在第2TSV132的前端上。
图4是在TSV区域12内相邻的4个TSV201－204和它们的周边电路的框图。参照图4，周边电路包括第1测试信号生成电路211、第2测试信号生成电路212、第1测试结果判断电路221、第2测试结果判断电路222、第1开关电路231、及第2开关电路232。各测试信号生成电路211、212通过JTAG接口14被从外部指示测试信号的生成开始。第1测试信号生成电路211根据该指示生成测试信号，向第1开关电路231送出。第2测试信号生成电路212根据上述指示生成测试信号，向第2开关电路232送出。各测试结果判断电路221、222预先保持着测试信号的图案。各测试结果判断电路221、222通过JTAG接口14从外部、或者从各测试信号生成电路211、212被指示测试信号的图案的判断开始。第1测试结果判断电路221根据该指示从第1开关电路231接收信号，判断该信号的图案是否与测试信号的图案一致。第2测试结果判断电路222根据上述指示从第2开关电路232接收信号，判断该信号的图案是否与测试信号的图案一致。各测试结果判断电路221、222的判断结果表示测试信号的传送路径的导通状态。将关于判断结果的信息从各测试结果判断电路221、222通过JTAG接口14向外部传送。第1开关电路231将第1测试信号生成电路211和第1测试结果判断电路221分别连接到第1TSV201和第2TSV202的某个上。第2开关电路232将第2测试信号生成电路212和第2测试结果判断电路222分别连接到第3TSV203和第4TSV204的某个上。各开关电路231、232的连接目标根据从外部通过JTAG接口14接受的指示选择。
［第1连接测试］
图5是表示在图3所示的芯片100的单体中进行一对TSV131、132的连接测试时的状况的剖视图。在该连接测试中，检查一对TSV131、132的导通状态。以下，将该连接测试称作第1连接测试。参照图5，在第1连接测试中，在与安装有晶体管110、120的基板101的表面（即，电路面）相反侧的表面上，安装测试辅助基板300。测试辅助基板300包括绝缘板301、绝缘膜302、及测试用布线303。绝缘板301由硅构成。绝缘膜302由氧化硅构成，将面向芯片100的绝缘板301的表面覆盖。测试用布线303是在绝缘膜302的一部分上层叠有铜或铝等的金属的图案的结构。当将测试辅助基板300安装到芯片100的表面上时，通过将测试用布线303连接到两个微凸块171、172上，将相邻的一对TSV131、132之间连接。
绝缘板301除了硅以外，也可以由环氧树脂、玻璃环氧树脂、或陶瓷树脂形成。在此情况下，也可以不在绝缘板301上形成绝缘膜302，而直接形成测试用布线303。
图6是表示对图4所示的4个TSV201－204进行第1连接测试时的状况的示意图。在第1连接测试中，在芯片上安装测试辅助基板。由此，将以栅格状排列的4个TSV201－204中的、在纵向或横向上相邻的两个TSV分别用测试用布线相互连接。
图6（a）是表示将在横向上相邻的两个TSV用测试用布线连接时的状况的示意图。参照图6（a），第1TSV201与第3TSV203之间被用第1测试用布线401连接，第2TSV202与第4TSV204之间被用第2测试用布线402连接。第1开关电路231将第1测试信号生成电路211连接到第1TSV201上，将第1测试结果判断电路221连接到第2TSV202上。另一方面，第2开关电路232将第2测试信号生成电路212连接到第4TSV204上，将第2测试结果判断电路222连接到第3TSV203上。由此，从第1测试信号生成电路211送出的测试信号通过第1开关电路231、第1TSV201、第1测试用布线401、第3TSV203、及第2开关电路232被第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断出在第1TSV201和第3TSV203的某个中发生了起因于气孔的连接不良。另一方面，从第2测试信号生成电路212送出的测试信号通过第2开关电路232、第4TSV204、第2测试用布线402、第2TSV202、及第1开关电路231被第1测试结果判断电路221接收。第1测试结果判断电路221将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断出在第2TSV202和第4TSV204的某个中发生了起因于气孔的连接不良。
图6（b）是表示将在纵向上相邻的两个TSV用测试用布线连接时的状况的示意图。参照图6（b），第1TSV201与第2TSV202之间被用第3测试用布线403连接，第3TSV203与第4TSV204之间被用第4测试用布线404连接。第1开关电路231将第1测试信号生成电路211连接到第1TSV201上，将第1测试结果判断电路221连接到第2TSV202上。另一方面，第2开关电路232将第2测试信号生成电路212连接到第4TSV204上，将第2测试结果判断电路222连接到第3TSV203上。由此，从第1测试信号生成电路211送出的测试信号通过第1开关电路231、第1TSV201、第3测试用布线403、第2TSV202、及第1开关电路231被第1测试结果判断电路221接收。第1测试结果判断电路221将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断出在第1TSV201和第2TSV202的某个中发生了起因于气孔的连接不良。另一方面，从第2测试信号生成电路212送出的测试信号通过第2开关电路232、第4TSV204、第4测试用布线404、第3TSV203、及第2开关电路232被第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断出在第3TSV203和第4TSV204的某个中发生了起因于气孔的连接不良。
第1连接测试既可以在将多个芯片形成在1片晶圆上的阶段（晶圆级）中实施，也可以在将各芯片从晶圆切离后的阶段（裸片级）实施。但是，在裸片级下的实施中，必须使测试辅助基板的尺寸小到与芯片的尺寸相同程度，此外，必须将芯片1片1片安装到测试辅助基板上。结果，在第1连接测试中，从其效率的方面看，晶圆级下的实施较有利。
［第2连接测试］
图7是表示在将图3所示的芯片100（以下，称作第1芯片）层叠到别的芯片500（以下，称作第2芯片）上之后进行一对TSV131、132的连接测试时的状况的剖视图。以下，将该连接测试称作第2连接测试。参照图7，在实施方式1的芯片的对中，第2芯片的最外侧的绝缘膜545的表面（即，电路面）与第1芯片100的基板101的表面对置。第1芯片100和第2芯片500既可以是核心电路的功能或构造不同的芯片，也可以是核心电路的功能和构造相同的芯片。在第2连接测试中，分别检查各TSV131、132的导通状态。
参照图7，第2芯片500与第1芯片100同样，包括基板501、第3晶体管510、第4晶体管520、第5TSV531、第6TSV532、层间绝缘膜540－545、第3布线551、及第4布线552。基板501由硅构成。各晶体管510、520是MOS晶体管，形成在基板501上，包括第1扩散区域511、第2扩散区域512、栅极氧化膜513、栅极电极514、及侧壁515。各要素与形成在第1芯片100上的晶体管110、120是同样的。各TSV531、532具有在将基板501贯通的孔中填充有导电物质的构造。作为该导电物质，使用聚硅、铜、钨、铝、或镍。层间绝缘膜540－545与将第1芯片100覆盖的层间绝缘膜140－145同样地形成，将第2芯片500的表面覆盖。在层间绝缘膜541－545上形成有铝或铜的图案，由这些图案整体构成布线551、552。在最下方的层间绝缘膜540上，形成有第5接触孔560－第8接触孔563。第5接触孔560使第3晶体管510的栅极电极514露出，第6接触孔561使第3TSV531的一端露出，第7接触孔562使第4TSV532的一端露出，第8接触孔563使第4晶体管520的栅极电极露出。第3布线551通过第5接触孔561连接在第3晶体管510的栅极电极514上，通过第6接触孔561连接在第3TSV531上。第4布线552通过第7接触孔562连接在第4TSV532上，通过第8接触孔563连接在第4晶体管520的栅极电极上。通过将与晶体管510、520同样的晶体管组合多个，将图1所示的核心电路11、以及图2所示的测试信号生成电路22、测试结果判断电路23及开关电路24也构成在第2芯片500上。
再参照图7，在第1芯片100与第2芯片500之间，第1TSV131与第3布线551之间通过第1微凸块171连接，第2TSV132与第4布线552之间通过第2微凸块172连接。由此，第1TSV131被连接到第3TSV531上，第2TSV132被连接到第4TSV532上。进而，分别通过第1TSV131和第2TSV132，将安装在第1芯片100上的测试信号生成电路、测试结果判断电路及开关电路连接到安装在第2芯片500上的测试信号生成电路、测试结果判断电路及开关电路上。在该状态下进行第2连接测试。
图8是表示将两片芯片601、602如图7所示那样重叠而进行第2连接测试时的状况的示意图。图8（a）是上侧的芯片601（以下，称作第1芯片）上的4个TSV和它们的周边电路的框图，图8（b）是下侧的芯片602（以下，称作第2芯片）上的4个TSV和它们的周边电路的框图。与图4所示的4个TSV同样，在各芯片601、602中，4个TSV611－614、621－624相邻，连接在不同的布线上。进而，在第1芯片601与第2芯片602之间，如图7所示的第3布线551和第4布线552那样，通过形成在第2芯片602上的布线，将在各芯片601、602的法线方向上相邻的TSV的对相互连接。即，如图8的虚线所示，第1TSV611与第5TSV621相互连接，第2TSV612与第6TSV622相互连接，第3TSV613与第7TSV623相互连接，第4TSV614与第8TSV624相互连接。
第1芯片601包括第1测试信号生成电路631、第2测试信号生成电路632、第1测试结果判断电路641、第2测试结果判断电路642、第1开关电路651、及第2开关电路652。第2芯片602包括第3测试信号生成电路633、第4测试信号生成电路634、第3测试结果判断电路643、第4测试结果判断电路644、第3开关电路653、及第4开关电路654。各测试信号生成电路631－634通过JTAG接口被从外部指示测试信号的生成开始。各测试信号生成电路631－634根据该指示生成测试信号，向各TSV611－614、621－624送出。各测试结果判断电路641－644预先保持有测试信号的图案。各测试结果判断电路641－644通过JTAG接口从外部、或从各测试信号生成电路631－634被指示测试信号的图案的判断开始。各测试结果判断电路641－644根据该指示，从各TSV611－614、621－624接收信号，判断该信号的图案是否与测试信号的图案一致。第1开关电路651将第1测试信号生成电路631和第1测试结果判断电路641分别连接到第1TSV611和第2TSV612的某个上。第2开关电路652将第2测试信号生成电路632和第2测试结果判断电路642分别连接到第3TSV613和第4TSV614的某个上。第3开关电路653将第3测试信号生成电路633和第3测试结果判断电路643分别连接到第5TSV621和第6TSV622的某个上。第4开关电路654将第4测试信号生成电路634和第4测试结果判断电路644分别连接到第7TSV623和第8TSV624的某个上。各开关电路651－654的连接目标根据通过JTAG接口从外部接受的指示来选择。
虽然在图8中没有表示，但在各芯片601、602上安装有具有各种各样的功能的核心电路。各TSV611－614、621－624连接在这些核心电路上。各芯片601、602也可以还包括BIST电路等的测试电路。
在第2连接测试中，将各开关电路651－654如图8（a）、图8（b）所示那样设定。具体而言，如图8（a）所示，第1开关电路651将第1测试信号生成电路631连接到第1TSV611上，将第1测试结果判断电路641连接到第2TSV612上。另一方面，第2开关电路652将第2测试信号生成电路632连接到第4TSV614上，将第2测试结果判断电路642连接到第3TSV613上。如图8（b）所示，第3开关电路653将第3测试信号生成电路633连接到第6TSV622上，将第3测试结果判断电路643连接到第5TSV621上。另一方面，第4开关电路654将第4测试信号生成电路634连接到第7TSV623上，将第4测试结果判断电路644连接到第8TSV624上。
从第1测试信号生成电路631送出的测试信号通过第1开关电路651、第1TSV611及第3开关电路653被第3测试结果判断电路643接收。第3测试结果判断电路643将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断在第1TSV611与第2芯片602之间是否发生了起因于TSV的对位中的位置偏差、微凸块的接合不良等的连接不良。
从第2测试信号生成电路632送出的测试信号通过第2开关电路652、第4TSV614及第4开关电路654被第4测试结果判断电路644接收。第4测试结果判断电路644将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断在第4TSV614与第2芯片602之间是否发生了起因于TSV的对位中的位置偏差、微凸块的接合不良等的连接不良。
从第3测试信号生成电路633送出的测试信号通过第3开关电路653、第2TSV612及第1开关电路651被第1测试结果判断电路641接收。第1测试结果判断电路641将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断在第2TSV612与第2芯片602之间是否发生了起因于TSV的对位中的位置偏差、微凸块的接合不良等的连接不良。
从第4测试信号生成电路634送出的测试信号通过第4开关电路654、第3TSV613及第2开关电路652被第2测试结果判断电路642接收。第2测试结果判断电路642将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断在第3TSV613与第2芯片602之间是否发生了起因于TSV的对位中的位置偏差、微凸块的接合不良等的连接不良。
图9是表示将3片芯片701、702、703重叠而进行第2连接测试时的状况的示意图。图9（a）是最上方的芯片701（以下，称作第1芯片）上的4个TSV和它们的周边电路的框图，图9（b）是中间的芯片702（以下，称作第2芯片）上的4个TSV和它们的周边电路的框图，图9（c）是最下方的芯片703（以下，称作第3芯片）上的4个TSV和它们的周边电路的框图。与图4所示的4个TSV同样，在各芯片701－703中，4个TSV711－714、721－724、731－734相邻，连接在不同的布线上。进而，在第1芯片701与第2芯片702之间，通过形成在第2芯片702上的布线，将在各芯片701、702的法线方向上相邻的TSV的对相互连接。即，如图9的虚线所示，第1TSV711与第5TSV721相互连接，第2TSV712与第6TSV722相互连接，第3TSV713与第7TSV723相互连接，第4TSV714与第8TSV724相互连接。同样，在第2芯片702与第3芯片703之间，通过形成在第3芯片703上的布线，将在各芯片702、703的法线方向上相邻的TSV的对相互连接。即，如图9的虚线所示，第5TSV721与第9TSV731相互连接，第6TSV722与第10TSV732相互连接，第7TSV723与第11TSV733相互连接，第8TSV724与第12TSV734相互连接。
与图8所示的芯片601、602同样，在各芯片701－703中，在相邻的TSV的各对上，连接着各1组测试信号生成电路、测试结果判断电路及开关电路。各测试信号生成电路通过JTAG接口被从外部指示测试信号的生成开始。各测试信号生成电路根据该指示生成测试信号，向各TSV送出。各测试结果判断电路通过JTAG接口从外部、或从各测试信号生成电路被指示测试信号的图案的判断开始。各测试结果判断电路根据该指示，从各TSV接收信号，判断是否与测试信号一致。各开关电路将测试信号生成电路和测试结果判断电路分别连接到一对TSV的某个上。其连接目标根据通过JTAG接口从外部接受的指示来选择。
在第2连接测试中，将各开关电路如图9（a）、图9（b）、图9（c）所示那样设定。具体而言，在第1芯片701中，如图9的（a）所示，第1开关电路761将第1测试信号生成电路741连接到第1TSV711上，将第1测试结果判断电路751连接到第2TSV712上。另一方面，第2开关电路762将第2测试信号生成电路742连接到第4TSV714上，将第2测试结果判断电路752连接到第3TSV713上。在第2芯片702中，如图9（b）所示，第3开关电路763将第3测试信号生成电路743和第3测试结果判断电路753都从第5TSV721和第6TSV722分离。同样，第4开关电路764将第4测试信号生成电路744和第4测试结果判断电路754都从第7TSV723和第8TSV724分离。在第3芯片703中，如图9（c）所示，第5开关电路765将第5测试信号生成电路745连接到第10TSV732上，将第5测试结果判断电路755连接到第9TSV731上。另一方面，第6开关电路766将第6测试信号生成电路746连接到第11TSV733上，将第6测试结果判断电路756连接到第12TSV734上。
从第1测试信号生成电路741送出的测试信号通过第1开关电路761、第1TSV711、第5TSV721及第5开关电路765由第5测试结果判断电路755接收。第5测试结果判断电路755将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1TSV711与第2芯片702之间、或在第5TSV721与第3芯片703之间的某个中发生了起因于TSV的对位中的位置偏差、微凸块的接合不良等的连接不良。
从第2测试信号生成电路742送出的测试信号通过第2开关电路762、第4TSV714、第8TSV724及第6开关电路766被第6测试结果判断电路756接收。第6测试结果判断电路756将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第4TSV714与第2芯片702之间、或第8TSV724与第3芯片703之间的某个中发生了起因于TSV的对位中的位置偏差、微凸块的接合不良等的连接不良。
从第5测试信号生成电路745送出的测试信号通过第5开关电路765、第6TSV722、第2TSV712及第1开关电路761被第1测试结果判断电路751接收。第1测试结果判断电路751将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第2TSV712与第2芯片702之间、或第6TSV722与第3芯片703之间的某个中发生了起因于TSV的对位中的位置偏差、微凸块的接合不良等的连接不良。
从第6测试信号生成电路746送出的测试信号通过第6开关电路766、第7TSV723、第3TSV713及第2开关电路762被第2测试结果判断电路752接收。第2测试结果判断电路752将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第3TSV713与第2芯片702之间、或第7TSV723与第3芯片703之间的某个中发生了起因于TSV的对位中的位置偏差、微凸块的接合不良等的连接不良。
如以上这样，在本发明的实施方式1的三维集成电路中，各芯片按照TSV的对具备测试信号生成电路、测试结果判断电路及开关电路的组合。开关电路将一个TSV连接到测试信号生成电路上，将另一个连接到测试结果判断电路上。由此，通过在将多个芯片层叠之前将两个TSV之间连接，能够检测各TSV的导通状态。另一方面，通过在将多个芯片层叠后、用别的芯片的测试结果判断电路接收从1片芯片的测试信号生成电路送出的测试信号，能够检测芯片间的TSV的导通状态。这样，能够在将多个芯片层叠前后的两者中，通过相同的测试电路检查将这些多个芯片间连接的TSV。结果，能够提高该测试的效率。
［三维集成电路的制造方法］
图10是本发明的实施方式1的三维集成电路的制造方法的流程图。在该制造方法中，首先，对芯片单体执行第1连接测试。第1连接测试在晶圆级和裸片级的哪种之下进行都可以。接着，将在第1连接测试中是正常的芯片层叠，执行第2连接测试。此时，层叠的形态是以下两种的哪种都可以。在一个形态（裸片到裸片：DietoDie）中，将层叠对象的两个芯片都在从晶圆切离后层叠。在另一个形态（裸片到晶圆：DietoWafer）中，在还没有从晶圆切离的芯片上，层叠从晶圆已经切离的芯片。
在步骤S801中，制造层叠对象的多个芯片。这些制造也可以并行地进行。例如将图1所示的构造形成到基板101上。层叠对象的多个芯片既可以核心电路的功能或构造不同，也可以核心电路的功能和构造都是共通的。然后，处理向步骤S802前进。
在步骤S802中，对安装在各芯片上的电路执行测试。该测试包括功能测试和定时测试，使用利用DFT安装在芯片上的BIST电路等的测试电路执行。然后，处理向步骤S803前进。
在步骤S803中，判断测试的结果是否表示正常。如果测试的结果是正常，则处理向步骤S804前进，如果不是正常，则处理向步骤S811前进。
在步骤S804中，如图5所示，在芯片上安装测试辅助基板，将连接在不同的布线上的一对TSV之间连接。然后，处理向步骤S805前进。
在步骤S805中，对各芯片单独地实施第1连接测试。具体而言，如图6（a）或图6（b）所示，各开关电路将用测试用布线连接的一对TSV的一个连接到测试信号生成电路上，将另一个连接到测试结果判断电路上。接着，各测试信号生成电路通过JTAG接口被从外部指示测试信号的生成开始。根据该指示，各测试信号生成电路将测试信号向各TSV送出。进而，各测试结果判断电路通过JTAG接口从外部、或从各测试信号生成电路被指示测试信号的图案的判断开始。根据该指示，各测试结果判断电路从由开关电路连接的TSV接收信号。然后，处理向步骤S806前进。
在步骤S806中，各测试结果判断电路将接收到的信号的图案与测试信号的图案比较。如果该信号的图案与测试信号的图案一致，则在传送了该信号的一对TSV的哪个中都没有起因于气孔的连接不良，所以处理向步骤S807前进。如果该信号的图案与测试信号的图案不一致，则在一对TSV的某个中有起因于气孔的连接不良，所以处理向步骤S811前进。
在步骤S807中，将在第1连接测试中是正常的芯片层叠到别的芯片上。其层叠的形态是裸片到裸片和裸片到晶圆的哪种都可以。由此，如图7所示，将形成在上侧的芯片上的TSV连接到形成在下侧的芯片上的布线上。然后，处理向步骤S808前进。
步骤S808中，对层叠的芯片群的整体实施第2连接测试。具体而言，首先，如图8（a）、图8（b）所示，将连接两片芯片的TSV分别连接到一个芯片内的测试信号生成电路、和另一个芯片内的测试结果判断电路上。接着，该测试信号生成电路通过JTAG接口被从外部指示测试信号的生成开始。根据该指示，该测试信号生成电路将测试信号向TSV送出。进而，上述测试结果判断电路通过JTAG接口从外部、或从上述测试信号生成电路被指示测试信号的图案的判断开始。根据该指示，上述测试结果判断电路从该TSV接收信号。然后，处理向步骤S809前进。
在步骤S809中，上述测试结果判断电路将接收到的信号的图案与测试信号的图案比较。如果该信号的图案与测试信号的图案一致，则在传送了该信号的TSV与芯片之间，没有起因于TSV的对位的位置偏差、微凸块的接合不良等的连接不良。如果在将芯片间连接的TSV的全部中没有连接不良，则处理向步骤S810前进。如果在某个TSV中有连接不良，则处理向步骤S811前进。
在步骤S810中，由于层叠的芯片群、以及将这些芯片间连接的TSV全部是正常的，所以将这些芯片群作为1个三维集成电路封装。这样，本发明的实施方式1的三维集成电路完成。
在步骤S811中，由于芯片或TSV是不合格的，所以将芯片的单体、或层叠的芯片群的整体甄别为不合格品而丢弃。
<<变形例>>
（A）图1、图2所示的TSV以栅格状配置在芯片100的中央部。TSV除此以外也可以设置在芯片的任意的地方。此外，图2所示的测试电路区域13内的电路配置不过是一例。只要测试信号生成电路22、测试结果判断电路23及开关电路24的1组相邻于一对TSV21，这些电路间的相对的配置就能够自由地设计。进而，在图4中，各开关电路231、232连接在纵向相邻的两个TSV（201、202）、（203、204）上。除此以外，各开关电路231、232也可以连接在横向相邻的两个TSV（201、203）、（202、204）上。
（B）在第1连接测试中，如图5所示，将相邻的两个TSV用测试用布线连接。由此，能够将TSV区域与测试电路区域之间的布线、及测试用布线的各长度抑制为需要的最小限度。除此以外，也可以将配置在分离的部位上的两个TSV如图6所示的一对TSV那样连接。
（C）在图7中，第1TSV131与第3布线551之间通过第1微凸块171连接，第2TSV132与第4布线552之间通过第2微凸块172连接。除此以外，也可以是第1TSV131没有微凸块而连接在第3布线551上、第2TSV132没有微凸块而连接在第4布线552上。此外，也可以在微凸块与下侧的芯片的布线层之间插入内插器，通过沿着该内插器的表面形成的布线将微凸块与下侧的芯片的布线层连接。
（D）在图7中，上侧的芯片的基板连接在下侧的芯片的布线层上。除此以外，也可以通过下侧的芯片的上下翻转，将上侧的芯片的基板连接到下侧的芯片的基板上。
（E）在图10所示的流程图中，在由步骤S802进行的功能测试和定时测试后，在步骤S805中实施第1连接测试。除此以外，也可以使第1连接测试与功能测试及定时测试并行。由此，能够缩短测试时间。
（F）在图10所示的流程图中，在步骤S808中，仅实施对于层叠的芯片群的整体的第2连接测试。除此以外，也可以与步骤S802同样，实施对于安装在各芯片上的电路的功能测试和定时测试等。由此，能够确认是否通过将芯片层叠而在TSV以外的电路部分中发生了缺陷。进而，也可以使这些测试与第2连接测试并行。由此，能够缩短测试时间。
（G）在图10所示的流程图中，如果在步骤S806或步骤S809中关于某个TSV有连接不良，则将芯片甄别为不合格品。除此以外，也可以将称作冗余救济TSV的备用的TSV预先设在芯片上，如果关于某个TSV有连接不良则代替找到连接不良的TSV而利用冗余救济TSV。由此，能够将芯片的成品率维持得较高。
<<实施方式2>>
本发明的实施方式2的芯片与实施方式1的芯片在测试电路区域不包括开关电路这一点上不同。关于其他要素，实施方式2的芯片与实施方式1的芯片是同样的。这些同样的要素的详细情况援用关于实施方式1的说明。
图11是表示实施方式2的芯片上的TSV区域12和测试电路区域13L、13R的平面构造的示意图。参照图11，在TSV区域12中，将多个TSV21配置为两列。各TSV21的直径是几μm。TSV21的间隔是几十μm。在测试电路区域13L、13R中，测试信号生成电路22和测试结果判断电路23的各对相邻于一对TSV21。进而，相对于TSV区域12，在左侧的测试电路区域13L和右侧的测试电路区域13R中，测试信号生成电路22和测试结果判断电路23的顺序是相反的。由此，如图11所示，中间夹着TSV区域12，测试信号生成电路22和测试结果判断电路23以交错状配置，各测试信号生成电路22隔开TSV区域12与别的测试电路区域的测试结果判断电路23对置。
图12是在TSV区域12内相邻的4个TSV201－204和它们的周边电路的框图。参照图12，周边电路包括第1测试信号生成电路211、第2测试信号生成电路212、第1测试结果判断电路221、及第2测试结果判断电路222。第1测试信号生成电路211连接在第1TSV201上。第1测试结果判断电路221连接在第2TSV202上。第2测试信号生成电路212连接在第4TSV204上。第2测试结果判断电路222连接在第3TSV203上。各测试信号生成电路211、212通过JTAG接口14被从外部指示测试信号的生成开始。第1测试信号生成电路211根据该指示生成测试信号，向第1TSV201送出。第2测试信号生成电路212根据该指示生成测试信号，向第4TSV204送出。各测试结果判断电路221、222预先保持有测试信号的图案。各测试结果判断电路221、222通过JTAG接口14从外部、或从各测试信号生成电路211、212被指示测试信号的图案的判断开始。第1测试结果判断电路221根据该指示从第2TSV202接收信号，判断该信号的图案是否与测试信号的图案一致。第2测试结果判断电路222根据上述指示从第3TSV203接收信号，判断该信号的图案是否与测试信号的图案一致。各测试结果判断电路221、222的判断结果表示测试信号的传送路径的导通状态。关于判断结果的信息从各测试结果判断电路221、222通过JTAG接口14被向外部传送。
［第1连接测试］
在第1连接测试中，如图5所示，在芯片上安装测试辅助基板。由此，如图6所示，将4个TSV201－204中的在纵向或横向上相邻的两个TSV分别用测试用布线相互连接。
如图6（a）所示，在将在横向上相邻的两个TSV用测试用布线连接的情况下，从第1测试信号生成电路211送出的测试信号通过第1TSV201、第1测试用布线401及第3TSV203被第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断在第1TSV201和第3TSV203的某个中发生了起因于气孔的连接不良。另一方面，从第2测试信号生成电路212送出的测试信号通过第4TSV204、第2测试用布线402及第2TSV202被第1测试结果判断电路221接收。第1测试结果判断电路221将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第2TSV202和第4TSV204的某个中发生了起因于气孔的连接不良。
如图6（b）所示，在将在纵向上相邻的两个TSV用测试用布线连接的情况下，从第1测试信号生成电路211送出的测试信号通过第1TSV201、第3测试用布线403及第2TSV202被第1测试结果判断电路221接收。第1测试结果判断电路221将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1TSV201和第2TSV202的某个中发生了起因于气孔的连接不良。另一方面，从第2测试信号生成电路212送出的测试信号通过第4TSV204、第4测试用布线404及第3TSV203被第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第3TSV203和第4TSV204的某个中发生了起因于气孔的连接不良。
［第2连接测试］
图13是表示在将图12所示的第1芯片100层叠到第2芯片500上之后对两对TSV131、132、531、532进行第2连接测试时的状况的剖视图。第1芯片100和第2芯片500既可以是核心电路的功能或构造不同的芯片，也可以是核心电路的功能和构造相同的芯片。参照图13，在实施方式2的芯片对中，与图7所示的实施方式1的芯片对不同，第2芯片500的上下翻转，第2芯片的基板501的表面与第1芯片100的基板101的表面对置。实施方式2的芯片对的其他构造与图7所示的实施方式1的芯片对是同样的。这些同样的构造的详细情况援用关于实施方式1的说明。
进一步参照图13，在第1芯片100与第2芯片500的间隙中，在第1芯片100的基板101的表面上形成有第1微凸块171和第2微凸块172，在第2芯片500的基板501的表面上形成有第3微凸块571和第4微凸块572。当将第1芯片100重叠到第2芯片500上时，第1TSV131与第3TSV531之间通过第1微凸块171和第3微凸块571连接，第2TSV132与第4TSV532之间通过第2微凸块172和第4微凸块572连接。由此，通过4个TSV131、132、531、532和4个微凸块171、172、571、572，将安装在第1芯片100上的测试信号生成电路和测试结果判断电路连接到安装在第2芯片500上的测试信号生成电路和测试结果判断电路上。在此状态下，进行第2连接测试。
图14是表示将两片芯片901、902如图13所示那样重叠而进行第2连接测试时的状况的示意图。图14（a）是上侧的芯片901（以下，称作第1芯片）上的4个TSV和它们的周边电路的框图，图14（b）是下侧的芯片902（以下，称作第2芯片）上的4个TSV和它们的周边电路的框图。与图4所示的4个TSV同样，在各芯片901、902中，4个TSV611－614、621－624相邻，连接在不同的布线上。进而，在第1芯片901与第2芯片902之间，如图13所示，将4个微凸块171、172、571、572各两个连结，将在各芯片901、902的法线方向上相邻的两个TSV之间连接。结果，如图14的虚线所示，第1TSV611与第6TSV622相互连接，第2TSV612与第5TSV621相互连接，第3TSV613与第8TSV624相互连接，第4TSV614与第7TSV623相互连接。
第1芯片901包括第1测试信号生成电路631、第2测试信号生成电路632、第1测试结果判断电路641、及第2测试结果判断电路642。第2芯片902包括第3测试信号生成电路633、第4测试信号生成电路634、第3测试结果判断电路643、及第4测试结果判断电路644。各测试信号生成电路631－634通过JTAG接口被从外部指示测试信号的生成开始。各测试信号生成电路631－634根据该指示生成测试信号，向连接在各测试信号生成电路631－634上的TSV611、614、621、624送出。各测试结果判断电路641－644预先保持有测试信号的图案。各测试结果判断电路641－644通过JTAG接口从外部、或从各测试信号生成电路631－634被指示测试信号的图案的判断开始。各测试结果判断电路641－644根据该指示，从连接在各测试结果判断电路641－644上的TSV612、613、622、623接收信号，判断该信号的图案是否与测试信号的图案一致。
虽然在图14中没有表示，但在各芯片901、902上安装有具有各种各样的功能的核心电路。各TSV611－614、621－624连接在这些核心电路上。各芯片901、902也可以还包括BIST电路等的测试电路。
从第1测试信号生成电路631送出的测试信号通过第1TSV611和第6TSV622被第3测试结果判断电路643接收。第3测试结果判断电路643将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1TSV611与第6TSV622之间发生起因于TSV的对位的位置偏差、微凸块的接合不良等的连接不良。
从第2测试信号生成电路632送出的测试信号通过第4TSV614和第7TSV623被第4测试结果判断电路644接收。第4测试结果判断电路644将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第4TSV614与第7TSV623之间发生起因于TSV的对位的位置偏差、微凸块的接合不良等的连接不良。
从第3测试信号生成电路633送出的测试信号通过第5TSV621和第2TSV612被第1测试结果判断电路641接收。第1测试结果判断电路641将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第2TSV612与第5TSV621之间发生起因于TSV的对位的位置偏差、微凸块的接合不良等的连接不良。
从第4测试信号生成电路634送出的测试信号通过第8TSV624和第3TSV613被第2测试结果判断电路642接收。第2测试结果判断电路642将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第3TSV613与第8TSV624之间发生起因于TSV的对位的位置偏差、微凸块的接合不良等的连接不良。
如以上这样，在本发明的实施方式2的三维集成电路中，各芯片按照TSV的对而具备测试信号生成电路和测试结果判断电路的对。由此，在将多个芯片层叠之前，通过将相邻的两个TSV之间用测试用布线连接，能够检测各TSV的导通状态。进而，如图11所示，中间夹着TSV区域12将测试信号生成电路22和测试结果判断电路23以交错状配置的结果是，各测试信号生成电路22隔开TSV区域12与别的测试电路区域的测试结果判断电路23对置。因而，在将两片芯片层叠时，通过使一个芯片的上下翻转，能够使另一个芯片的测试结果判断电路接收从一个芯片的测试信号生成电路送出的测试信号。结果，能够检测芯片间的TSV的导通状态。这样，在将多个芯片层叠前后的两者，能够将连接多个芯片间的TSV通过相同的测试电路检查。结果，能够使该测试的效率提高。而且，实施方式2的芯片与实施方式1的芯片不同，不需要开关电路，所以能够缩小测试电路区域13L、13R的面积。
<<变形例>>
（H）图11所示的测试电路区域13L、13R内的电路配置也可以是左右相反。此外，在图12中，位于测试电路区域13L、13R的一个中的测试信号生成电路和测试结果判断电路的1组（211、221）、（212、222）连接在纵向上相邻的两个TSV（201、202）、（203、204）上。除此以外，也可以是测试信号生成电路与测试结果判断电路的1组（211、221）、（212、222）连接在横向上相邻的两个TSV（201、203）、（202、204）上。
（I）在图13中，形成在第1芯片100的基板101的表面上的两个微凸块171、172与形成在第2芯片500的基板501的表面上的两个微凸块571、572相互连接。除此以外，也可以仅在第1芯片100和第2芯片500的某个的基板的表面上形成微凸块，将该微凸块直接连接在其他芯片的TSV上。
<<实施方式3>>
本发明的实施方式3的芯片与实施方式1的芯片相比，在TSV区域中配置有3列TSV这一点不同。关于其他要素，实施方式3的芯片与实施方式1的芯片是同样的。这些同样的要素的详细情况援用关于实施方式1的说明。
图15是表示实施方式3的芯片上的TSV区域12和测试电路区域13的平面构造的示意图。参照图15，在TSV区域12中将多个TSV21配置为3列。各TSV21的直径是几μm。TSV21的间隔是几十μm。在测试电路区域13中，测试信号生成电路22、测试结果判断电路23及开关电路24的各组相邻于一对TSV21。
图16是在TSV区域12内相邻的6个TSV201－206和它们的周边电路的框图。参照图16，周边电路包括第1测试信号生成电路211、第2测试信号生成电路212、第1测试结果判断电路221、第2测试结果判断电路222、第1开关电路231、及第2开关电路1032。各测试信号生成电路211、212通过JTAG接口被从外部指示测试信号的生成开始。第1测试信号生成电路211根据该指示生成测试信号，向第1开关电路231送出。第2测试信号生成电路212根据该指示生成测试信号，向第2开关电路1032送出。各测试结果判断电路221、222通过JTAG接口从外部、或从各测试信号生成电路211、212被指示测试信号的图案的判断开始。第1测试结果判断电路221根据该指示从第1开关电路231接收信号，判断该信号的图案是否与测试信号的图案一致。第2测试结果判断电路222根据上述指示，从第2开关电路1032接收信号，判断该信号的图案是否与测试信号的图案一致。将关于判断结果的信息从各测试结果判断电路221、222通过JTAG接口向外部传送。第1开关电路231将第1测试信号生成电路211和第1测试结果判断电路221分别连接到第1TSV201和第2TSV202的某个上。第2开关电路1032将第2测试信号生成电路212和第2测试结果判断电路222分别连接到第3TSV203、第4TSV204、第5TSV205及第6TSV206的某个上。各开关电路231、1032的连接目标根据通过JTAG接口从外部接受的指示来选择。
［第1连接测试］
图17是表示对图16所示的6个TSV201－206进行第1连接测试时的状况的示意图。在第1连接测试中，如图5所示，在芯片上安装测试辅助基板。由此，如图17所示，将6个TSV201－206中的、在纵向或横向上相邻的两个TSV分别用测试用布线相互连接。其连接的图案是3种。
图17（a）是表示将6个TSV用第1图案连接时的状况的示意图。参照图17（a），将第1TSV201与第3TSV203用第1测试用布线1701连接，将第2TSV202与第4TSV204用第2测试用布线1702连接，将第5TSV205与第6TSV206用第3测试用布线1703连接。在此情况下，第1开关电路231将第1测试信号生成电路211连接到第1TSV201上，将第1测试结果判断电路221连接到第2TSV202上。第2开关电路1032在对于第1TSV201和第3TSV203的对的第1连接测试时，将第2测试结果判断电路222连接到第3TSV203上，在对于第2TSV202和第4TSV204的对的第1连接测试时，将第2测试信号生成电路212连接到第4TSV204上，在对于第5TSV205和第6TSV206的对的第1连接测试时，将第2测试信号生成电路212连接到第6TSV206上，并且将第2测试结果判断电路222连接到第5TSV205上。通过两个开关电路231、1032的动作，从第1测试信号生成电路211送出的测试信号通过第1开关电路231、第1TSV201、第1测试用布线1701、第3TSV203、及第2开关电路1032被第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1TSV201和第3TSV203的某个中发生了起因于气孔的连接不良。另一方面，从第2测试信号生成电路212送出的测试信号在对于第2TSV202和第4TSV204的对的第1连接测试时，通过第2开关电路1032、第4TSV204、第2测试用布线1702、第2TSV202、及第1开关电路231被第1测试结果判断电路221接收。第1测试结果判断电路221将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第2TSV202和第4TSV204的某个中发生了起因于气孔的连接不良。从第2测试信号生成电路212送出的测试信号在对于第5TSV205和第6TSV206的对的第1连接测试时，通过第2开关电路1032、第5TSV205、第3测试用布线1703、第6TSV206、及第2开关电路1032被第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第5TSV205和第6TSV206的某个中发生了起因于气孔的连接不良。
图17（b）是表示将6个TSV用第2图案连接时的状况的示意图。参照图17（b），将第1TSV201与第2TSV202用第1测试用布线1711连接，将第3TSV203与第5TSV205用第2测试用布线1712连接，将第4TSV204与第6TSV206用第3测试用布线1713连接。在此情况下，第1开关电路231将第1测试信号生成电路211连接到第1TSV201上，将第1测试结果判断电路221连接到第2TSV202上。第2开关电路1032在对于第3TSV203和第5TSV205的对的第1连接测试时，将第2测试信号生成电路212连接到第3TSV203上，并且将第2测试结果判断电路222连接到第5TSV205上，在对于第4TSV204和第6TSV206的对的第1连接测试时，将第2测试信号生成电路212连接到第4TSV204上，并且将第2测试结果判断电路222连接到第6TSV206上。通过第1开关电路231的动作，从第1测试信号生成电路211送出的测试信号通过第1开关电路231、第1TSV201、第1测试用布线1711、第2TSV202、及第1开关电路231被第1测试结果判断电路221接收。第1测试结果判断电路221将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1TSV201和第2TSV202的某个中发生了起因于气孔的连接不良。另一方面，通过第2开关电路1032的动作，从第2测试信号生成电路212送出的测试信号在对于第3TSV203和第5TSV205的对的第1连接测试时，通过第2开关电路1032，第3TSV203、第2测试用布线1712、第5TSV205、及第2开关电路1032被第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第3TSV203和第5TSV205的某个中发生了起因于气孔的连接不良。从第2测试信号生成电路212送出的测试信号在对于第4TSV204和第6TSV206的对的第1连接测试时，通过第2开关电路1032、第4TSV204、第3测试用布线1713、第6TSV206、及第2开关电路1032被第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第4TSV204和第6TSV206的某个中发生了起因于气孔的连接不良。
图17（c）是表示将6个TSV用第3图案连接时的状况的示意图。参照图17（c），将第1TSV201与第2TSV202用第1测试用布线1721连接，将第3TSV203与第4TSV204用第2测试用布线1722连接，将第5TSV205与第6TSV206用第3测试用布线1723连接。在此情况下，第1开关电路231将第1测试信号生成电路211连接到第1TSV201上，将第1测试结果判断电路221连接到第2TSV202上。第2开关电路1032在对于第3TSV203和第4TSV204的对的第1连接测试时，将第2测试信号生成电路212连接到第4TSV204上，并且将第2测试结果判断电路222连接到第3TSV203上，在对于第5TSV205和第6TSV206的对的第1连接测试时，将第2测试信号生成电路212连接到第6TSV206上，并且将第2测试结果判断电路222连接到第5TSV205上。通过第1开关电路231的动作，从第1测试信号生成电路211送出的测试信号通过第1开关电路231、第1TSV201、第1测试用布线1721、第2TSV202、及第1开关电路231被第1测试结果判断电路221接收。第1测试结果判断电路221将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1TSV201和第2TSV202的某个中发生了起因于气孔的连接不良。另一方面，通过第2开关电路1032的动作，从第2测试信号生成电路212送出的测试信号在对于第3TSV203和第4TSV204的对的第1连接测试时，通过第2开关电路1032、第4TSV204、第2测试用布线1722、第3TSV203、及第2开关电路1032被第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第3TSV203和第4TSV204的某个中发生了起因于气孔的连接不良。从第2测试信号生成电路212送出的测试信号在对于第5TSV205和第6TSV206的对的第1连接测试时，通过第2开关电路1032、第6TSV206、第3测试用布线1723、第5TSV205、及第2开关电路1032被第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够知道是否在第5TSV205和第6TSV206的某个中发生了起因于气孔的连接不良。
［第2连接测试］
将实施方式3的两片芯片与图7所示的实施方式1的两片芯片100、500同样层叠。特别是，在上侧的芯片（以下，称作第1芯片）与下侧的芯片（以下，称作第2芯片）之间，通过微凸块和第2芯片内的布线，将在各芯片的法线方向上相邻的TSV的对相互连接。
在第1芯片和第2芯片的各自中，如图16所示，6个TSV201－206相邻，在它们的周边，配置有两个测试信号生成电路211、212、两个测试结果判断电路221、222、及两个开关电路231、1032。各测试信号生成电路211、212通过JTAG接口被从外部指示测试信号的生成开始。各测试信号生成电路211、212根据该指示生成测试信号，向某个开关电路231、1032送出。各测试结果判断电路221、222预先保持有测试信号的图案。各测试结果判断电路221、222通过JTAG接口从外部、或从各测试信号生成电路211、212被指示测试信号的图案的判断开始。各测试结果判断电路221、222根据该指示，从某个开关电路231、1032接收信号，判断该信号的图案是否与测试信号的图案一致。
在第2连接测试中，各芯片的开关电路231、1032如以下这样动作。在第1芯片中，第1开关电路231将第1测试信号生成电路211连接到第1TSV201上，将第1测试结果判断电路221连接到第2TSV202上。第2开关电路1032在对于第3TSV203和第2芯片500的第2连接测试时，将第2测试结果判断电路222连接到第3TSV203上，在对于第4TSV204和第2芯片500的第2连接测试时，将第2测试信号生成电路212连接到第4TSV204上，在对于第5TSV205和第2芯片500的第2连接测试时，将第2测试结果判断电路222连接到第5TSV205上，在对于第6TSV206和第2芯片500的第2连接测试时，将第2测试信号生成电路212连接到第6TSV206上。在第2芯片中，第1开关电路231将第1测试信号生成电路211连接到第2TSV202上，将第1测试结果判断电路221连接到第1TSV201上。第2开关电路1032在对于第3TSV203和第2芯片500的第2连接测试时，将第2测试信号生成电路212连接到第3TSV203上，在对于第4TSV204和第2芯片500的第2连接测试时，将第2测试结果判断电路222连接到第4TSV204上，在对于第5TSV205和第2芯片500的第2连接测试时，将第2测试信号生成电路212连接到第5TSV205上，在对于第6TSV206和第2芯片500的第2连接测试时，将第2测试结果判断电路222连接到第6TSV206上。
从第1芯片的第1测试信号生成电路211送出的测试信号通过第1芯片的第1开关电路231和第1TSV201、以及第2芯片的第1开关电路231被第2芯片的第1测试结果判断电路221接收。第1测试结果判断电路221将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1芯片的第1TSV201与第2芯片之间发生了起因于TSV的对位的位置偏差、微凸块的接合不良等的连接不良。
从第1芯片的第2测试信号生成电路212送出的测试信号通过第1芯片的第2开关电路1032，首先被向第4TSV204传送，接着被向第6TSV206传送。通过了各TSV204、206的测试信号通过第2芯片的第2开关电路1032被第2芯片的第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1芯片的第4TSV204与第2芯片之间、以及第1芯片的第6TSV206与第2芯片之间发生了起因于TSV的对位的位置偏差、微凸块的接合不良等的连接不良。
从第2芯片的第1测试信号生成电路211送出的测试信号通过第2芯片的第1开关电路231、以及第1芯片的第2TSV202和第1开关电路231被第1芯片的第1测试结果判断电路221接收。第1测试结果判断电路221将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1芯片的第2TSV202与第2芯片之间发生了起因于TSV的对位的位置偏差、微凸块的接合不良等的连接不良。
从第2芯片的第2测试信号生成电路212送出的测试信号通过第2芯片的第2开关电路1032，首先被向第1芯片的第3TSV203传送，接着被向第1芯片的第5TSV205传送。通过各TSV203、205后的测试信号通过第1芯片的第2开关电路1032被第1芯片的第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1芯片的第3TSV203与第2芯片之间、以及第1芯片的第5TSV205与第2芯片之间发生了起因于TSV的对位的位置偏差、微凸块的接合不良等的连接不良。
在本发明的实施方式3的三维集成电路中，与实施方式1的三维集成电路不同，如图15所示，在TSV区域12中配置有3列TSV21。在此情况下，如图16所示，第2开关电路1032能够将1组测试信号生成电路212和测试结果判断电路222连接到两对TSV（203、205）、（204、206）上。由此，与开关电路仅能够将1组测试信号生成电路和测试结果判断电路连接到1对TSV上的情况相比，测试信号生成电路和测试结果判断电路的数量较少，所以能够将测试电路区域的面积抑制得较小。
本发明的实施方式3的开关电路与实施方式1同样，将两个TSV的一个连接到测试信号生成电路上，将另一个连接到测试结果判断电路上。由此，通过在将多个芯片层叠之前将两个TSV之间连接，能够检测各TSV的导通状态。另一方面，在将多个芯片层叠之后，通过用别的芯片的测试结果判断电路接收从1片芯片的测试信号生成电路送出的测试信号，能够检测芯片间的TSV的导通状态。这样，在将多个芯片层叠前后的两者中，能够将连接这些多个芯片间的TSV通过相同的测试电路检查。结果，能够使该测试的效率提高。
<<变形例>>
（J）在图16中，在配置在TSV区域12的左侧的测试电路区域13L中的开关电路231上连接着1列TSV201、202，在配置在右侧的测试电路区域13R的开关电路1032上连接着两列TSV203－206。相反，也可以在配置在TSV区域12的右侧的测试电路区域13R中的开关电路上连接1列TSV，在配置在左侧的测试电路区域13L中的开关电路上连接两列TSV。进而，图16所示的配置、和使左右翻转的配置的两者也可以混合存在。
（K）在图16所示的配置中，也可以如图12所示的配置那样，从TSV区域12的左侧的测试电路区域13L将开关电路231除去。在此情况下，第2连接测试只要如图13所示那样使下侧的芯片的上下翻转、在将各芯片的TSV区域12的左端的TSV彼此连接的状态下进行就可以。
<<实施方式4>>
本发明的实施方式4的芯片与实施方式1的芯片相比，在TSV区域中配置有4列TSV这一点不同。关于其他要素，实施方式4的芯片与实施方式1的芯片是同样的。这些同样的要素的详细情况援用关于实施方式1的说明。
图18是表示实施方式4的芯片上的TSV区域12和测试电路区域13的平面构造的示意图。参照图18，在TSV区域12中将多个TSV21配置为4列。各TSV21的直径是几μm。TSV21的间隔是几十μm。在测试电路区域13中，测试信号生成电路22、测试结果判断电路23、及开关电路24的各组与1个TSV21相邻。
图19是在TSV区域12内相邻的8个TSV201－208和它们的周边电路的框图。参照图19，周边电路包括4个测试信号生成电路211、212、213、214、4个测试结果判断电路221、222、223、224、以及4个开关电路231、232、233、234。第1测试信号生成电路211和第1测试结果判断电路221连接在第1开关电路231上，第2测试信号生成电路212和第2测试结果判断电路222连接在第2开关电路232上，第3测试信号生成电路213和第3测试结果判断电路223连接在第3开关电路233上，第4测试信号生成电路214和第4测试结果判断电路224连接在第4开关电路234上。各测试信号生成电路211－214通过JTAG接口被从外部指示测试信号的生成开始。各测试信号生成电路211－214根据该指示生成测试信号，向连接的开关电路231－234送出。各测试结果判断电路221－224通过JTAG接口从外部、或者从各测试信号生成电路211－214被指示测试信号的图案的判断开始。各测试结果判断电路221－224根据该指示，从连接的开关电路231－234接收信号，判断该信号的图案是否与测试信号的图案一致。将关于判断结果的信息从各测试结果判断电路221－224向外部传送。第1开关电路231连接在第1TSV201和第2TSV202上。第2开关电路232连接在第7TSV207和第8TSV208上。第3开关电路233连接在第5TSV205和第6TSV206上。第4开关电路234连接在第3TSV203和第4TSV204上。各开关电路231－234将测试信号生成电路和测试结果判断电路的一对向TSV的一对连接。各开关电路231－234的连接目标根据通过JTAG接口从外部接受的指示来选择。
［第1连接测试］
图20是表示对图19所示的8个TSV201－208进行第1连接测试时的状况的示意图。在第1连接测试中，如图5所示，在芯片上安装测试辅助基板。由此，如图20所示，将8个TSV201－208中的在纵向或横向上相邻的两个TSV分别用测试用布线相互连接。通过测试用布线的连接的图案如图20（a）－图20（e）所示那样，全部有5种。图20（a）表示第1图案。在第1图案中，将在横向上相邻的两个TSV连接。图20（b）表示第2图案。在第2图案中，将8个TSV中的左半部的4个201－204在纵向上连接，将右半部的4个205－208在横向上连接。图20（c）表示第3图案。在第3图案中，将8个TSV中的左半部的4个201－204在横向上连接，将右半部的4个205－208在纵向上连接。图20（d）表示第4图案。在第4图案中，将在纵向上相邻的两个TSV连接。图20（e）表示第5图案。在第5图案中，将左端的两个TSV201、202连接，将正中间的4个TSV203－206在横向上连接，将右端的两个TSV207、208连接。
在图20（a）所示的第1图案中，将第1TSV201与第3TSV203用第1测试用布线2001连接，将第2TSV202与第4TSV204用第2测试用布线2002连接，将第5TSV205与第7TSV207用第3测试用布线2003连接，将第6TSV206与第8TSV208用第4测试用布线2004连接。在此情况下，第1开关电路231将第1测试信号生成电路211连接到第1TSV201上，将第1测试结果判断电路221连接到第2TSV202上。第2开关电路232将第2测试信号生成电路212连接到第8TSV208上，将第2测试结果判断电路222连接到第7TSV207上。第3开关电路233将第3测试信号生成电路213连接到第5TSV205上，将第3测试结果判断电路223连接到第6TSV206上。第4开关电路234将第4测试信号生成电路214连接到第4TSV204上，将第4测试结果判断电路224连接到第3TSV203上。通过4个开关电路231－234的动作，从第1测试信号生成电路211送出的测试信号通过第1开关电路231、第1TSV201、第1测试用布线2001、第3TSV203、及第4开关电路234被第4测试结果判断电路224接收。第4测试结果判断电路224将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1TSV201和第3TSV203的某个中发生了起因于气孔的连接不良。从第2测试信号生成电路212送出的测试信号通过第2开关电路232、第8TSV208、第4测试用布线2004、第6TSV206、及第3开关电路233被第3测试结果判断电路223接收。第3测试结果判断电路223将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第6TSV206和第8TSV208的某个中发生了起因于气孔的连接不良。从第3测试信号生成电路213送出的测试信号通过第3开关电路233、第5TSV205、第3测试用布线2003、第7TSV207、及第2开关电路232被第2测试结果判断电路222接收。第2测试结果判断电路222将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第5TSV205和第7TSV207的某个中发生了起因于气孔的连接不良。从第4测试信号生成电路214送出的测试信号通过第4开关电路234、第4TSV204、第2测试用布线2002、第2TSV202、及第1开关电路231被第1测试结果判断电路221接收。第1测试结果判断电路221将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第2TSV202和第4TSV204的某个中发生了起因于气孔的连接不良。
在将测试用布线用其他图案连接到8个TSV上的情况下也同样，各开关电路231－234将相邻的两个TSV的一个连接到测试信号生成电路上，将另一个连接到测试结果判断电路上。由此，将8个TSV每两个连接到测试信号生成电路和测试结果判断电路的对之间，能够判断是否在这些TSV的某个中发生率起因于气孔的连接不良。
［第2连接测试］
将实施方式4的两片芯片与图7所示的实施方式1的两片芯片100、500同样层叠。特别是，在上侧的芯片（以下，称作第1芯片）与下侧的芯片（以下，称作第2芯片）之间，通过微凸块和第2芯片内的布线，将在各芯片的法线方向上相邻的TSV的对相互连接。
在第1芯片和第2芯片的各自中，如图19所示，8个TSV201－208相邻，在它们的周边，配置有4个测试信号生成电路211－214、4个测试结果判断电路221－224、及4个开关电路231－234。各测试信号生成电路211－214通过JTAG接口被从外部指示测试信号的生成开始。各测试信号生成电路211－214根据其指示生成测试信号，向某个开关电路231－234送出。各测试结果判断电路221－224预先保持有测试信号的图案。各测试结果判断电路221－224通过JTAG接口从外部、或从各测试信号生成电路211－214被指示测试信号的图案的判断开始。各测试结果判断电路221－224根据该指示，从某个开关电路231－234接收信号，判断该信号的图案是否与测试信号的图案一致。
在第2连接测试中，各芯片的开关电路231－234如以下这样动作。在第1芯片中，第1开关电路231将第1测试信号生成电路211连接到第1TSV201上，将第1测试结果判断电路221连接到第2TSV202上。第2开关电路232将第2测试信号生成电路212连接到第8TSV208上，将第2测试结果判断电路222连接到第7TSV207上。第3开关电路233将第3测试信号生成电路213连接到第5TSV205上，将第3测试结果判断电路223连接到第6TSV206上。第4开关电路234将第4测试信号生成电路214连接到第4TSV204上，将第4测试结果判断电路224连接到第3TSV203上。在第2芯片中，第1开关电路231将第1测试信号生成电路211连接到第2TSV202上，将第1测试结果判断电路221连接到第1TSV201上。第2开关电路232将第2测试信号生成电路212连接到第7TSV207上，将第2测试结果判断电路222连接到第8TSV208上。第3开关电路233将第3测试信号生成电路213连接到第6TSV206上，将第3测试结果判断电路223连接到第5TSV205上。第4开关电路234将第4测试信号生成电路214连接到第3TSV203上，将第4测试结果判断电路224连接到第4TSV204上。
从第1芯片的第1测试信号生成电路211送出的测试信号通过第1芯片的第1开关电路231和第1TSV201、以及第2芯片的第1开关电路231被第2芯片的第1测试结果判断电路221接收。第1测试结果判断电路221将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1芯片的第1TSV201与第2芯片之间发生了起因于TSV的对位的位置偏差、微凸块的接合不良等的连接不良。同样，从第1芯片的他的测试信号生成电路212－214送出的测试信号分别通过第1芯片的第8TSV208、第5TSV205、及第4TSV204被第2芯片的测试结果判断电路222－224接收。各测试结果判断电路222－224通过将接收到的信号的图案与测试信号的图案比较，能够判断是否在第1芯片的各TSV208、205、204与第2芯片之间发生了连接不良。
从第2芯片的第1测试信号生成电路211送出的测试信号通过第2芯片的第1开关电路231、以及第1芯片的第2TSV202和第1开关电路231被第1芯片的第1测试结果判断电路221接收。第1测试结果判断电路221将接收到的信号的图案与测试信号的图案比较。根据该比较的结果，能够判断是否在第1芯片的第2TSV201与第2芯片之间发生了起因于TSV的对位的位置偏差、微凸块的接合不良等的连接不良。同样，从第2芯片的其他测试信号生成电路212－214送出的测试信号分别通过第1芯片的第7TSV207、第6TSV206、及第3TSV203被第1芯片的测试结果判断电路222－224接收。各测试结果判断电路222－224通过将接收到的信号的图案与测试信号的图案比较，能够判断是否在第1芯片的各TSV207、206、203与第2芯片之间发生了连接不良。
在本发明的实施方式4的三维集成电路中，与实施方式1的三维集成电路不同，在TSV区域中配置有4列TSV。在此情况下，也与实施方式1的三维集成电路同样，开关电路将两个TSV的一个连接到测试信号生成电路上，将另一个连接到测试结果判断电路上。由此，在将多个芯片层叠之前，通过将两个TSV之间连接，能够检测各TSV的导通状态。另一方面，在将多个芯片层叠后，通过由别的芯片的测试结果判断电路接收从1片芯片的测试信号生成电路送出的测试信号，能够检测芯片间的TSV的导通状态。这样，在将多个芯片层叠前后的两者中，能够将连接这些多个芯片间的TSV通过相同的测试电路检查。结果，能够使该测试的效率提高。
<<变形例>>
（L）在图19中，各开关电路231－234连接在纵向上相邻的两个TSV（201、202）、（203、204）、（205、206）上。除此以外，也可以是一部分或全部的开关电路231－234连接在横向上相邻的两个TSV上。
（M）在图19所示的配置中，也可以如图12所示的配置那样，从TSV区域12的单侧或两侧的测试电路区域中将开关电路除去。在此情况下，第2连接测试只要在如图13所示那样使下侧的芯片的上下翻转的状态下进行就可以。
（N）通过将图4、图16、图19所示的配置组合，在TSV区域中配置有5列以上TSV的情况下，也能够在将多个芯片层叠前后的两者中将连接这些多个芯片间的TSV通过相同的测试电路检查。
<<补充>>
本发明基于上述实施方式，也可以如以下这样带有特征。
本发明的一技术方案的芯片，是层叠而构成三维集成电路的多个芯片中的1片，具备一对连接部、测试信号生成电路、及测试结果判断电路。一对连接部电连接在多个芯片中相邻的芯片上。测试信号生成电路向一对连接部的一个送出测试信号。测试结果判断电路从一对连接部的另一个接收信号，基于信号的状态检测信号的传送路径的导通状态。
在本发明的一技术方案的芯片中，如上述那样，一对连接部的一个连接在测试信号生成电路上，另一个连接在测试结果判断电路上。由此，在将该芯片层叠到别的芯片上之前，将一对连接部之间用导电体连接而形成串联连接，根据该串联连接的导通状态检测各连接部的导通状态。另一方面，在将该芯片层叠到别的芯片上之后，通过将从该芯片的测试信号生成电路送出的测试信号用别的芯片的测试结果判断电路接收，测试芯片间的连接部的导通状态。这样，在将多个芯片层叠前后的两者，能够高效率地测试这些多个芯片间的连接部的导通状态。
本发明的一技术方案的芯片也可以还具备开关电路。开关电路选择一对连接部的一个而向测试信号生成电路连接，将另一个向测试结果判断电路连接。由此，能够自由地设计测试信号生成电路和测试结果判断电路的配置。
本发明的一技术方案的芯片也可以还具备多个连接部。在这些多个连接部中，相邻的两个连接部构成为上述一对连接部。由此，能够将这些一对连接部与测试信号生成电路等之间的布线长、及第1连接测试中的测试用布线的长度抑制在所需最小限度。
在本发明的一技术方案的三维集成电路中，也可以在多个芯片中的相邻的两片芯片之间，将在各芯片的法线方向上相邻的连接部相互电连接。由此，能够使各芯片的布线的构造简单化。
在本发明的一技术方案的三维集成电路的测试方法中，导电体也可以是形成在测试辅助基板上的电极。在此情况下，当由形成在第1芯片上的第1连接部和第2连接部形成串联连接时，通过将第1芯片重叠到测试辅助基板上，该电极将第1连接部连接到第2连接部上。这样，通过将导电体用形成在测试辅助基板上的电极构成，能够将第1连接部与第2连接之间可靠地连接。
在本发明的一技术方案的三维集成电路的测试方法中，当形成了形成在第1芯片上的第1连接部与第2连接部的串联连接时，也可以用形成在第1芯片上的第1开关电路将该串联连接的一端连接到第1测试信号生成电路上，并将该串联连接的另一端连接到第1测试结果判断电路上。进而，当将第1芯片重叠在第2芯片上时，也可以是，第1开关电路将第1连接部连接到第1测试信号生成电路上，并将第2连接部连接到第1测试结果判断电路上，形成在第2芯片上的第2开关电路将第1连接部连接到第2测试结果判断电路上，并将第2连接部连接到第2测试信号生成电路上。这样，通过形成在各芯片上的开关电路将各连接部连接到测试信号生成电路或测试结果判断电路上，能够自由地设计测试信号生成电路和测试结果判断电路的配置。
本发明的一技术方案的三维集成电路的制造方法，是将第1芯片重叠到第2芯片上来制造三维集成电路的方法，具有以下的步骤。首先，在第1芯片上形成核心电路、第1测试信号生成电路、第1测试结果判断电路、第1连接部、及第2连接部，在第2芯片上形成核心电路、第2测试信号生成电路、及第2测试结果判断电路。接着，将第1连接部与第2连接部之间用导电体连接而形成串联连接，从第1测试信号生成电路向串联连接的一端送出第1测试信号，通过第1测试结果判断电路从串联连接的另一端接收第1测试信号，基于第1测试信号的状态检测串联连接的导通状态。接着，将第1芯片重叠到第2芯片上，用第1连接部和第2连接部分别将第1芯片电连接到第2芯片上。然后，从第2测试信号生成电路向第1连接部送出第2测试信号，通过第1测试结果判断电路从第1连接部接收第2测试信号，基于第2测试信号的状态检测第1连接部与第2芯片之间的导通状态。进而，从第1测试信号生成电路向第2连接部送出第3测试信号，通过第2测试结果判断电路从第2连接部接收第3测试信号，基于第3测试信号的状态检测第2连接部与第2芯片之间的导通状态。
本发明的一技术方案的三维集成电路的制造方法如上述那样，在将两片芯片层叠之前，将一对连接部之间用导电体连接而形成串联连接，根据该串联连接的导通状态检测各连接部的导通状态。另一方面，在将两片芯片层叠后，通过将从一个芯片的测试信号生成电路送出的测试信号用另一个芯片的测试结果判断电路接收，测试芯片间的连接部的导通状态。这样，在将两片芯片层叠前后的两者，能够高效率地测试这些芯片间的连接部的导通状态。
工业实用性
本发明关于三维集成电路的制造方法，如上述那样，在将多个芯片层叠的前后，用相同的测试电路实施将芯片间连接的端子的连接测试。这样，本发明显然具有工业实用性。
标号说明
12芯片的TSV区域
13芯片的测试电路区域
14JTAG接口
201第1TSV
202第2TSV
203第3TSV
204第4TSV
211第1测试信号生成电路
212第2测试信号生成电路
221第1测试结果判断电路
222第2测试结果判断电路
231第1开关电路
232第2开关电路

Claims (10)

1.一种芯片，是层叠而构成三维集成电路的多个芯片中的1片，其特征在于，具备：
多个连接部，电连接在上述多个芯片中相邻的芯片上；
多个测试信号生成电路，生成测试信号；以及
多个测试结果判断电路，接收从本芯片或其他芯片的测试信号生成电路输出的信号，基于上述从本芯片或其他芯片的测试信号生成电路输出的信号的状态检测上述从本芯片或其他芯片的测试信号生成电路输出的信号所经由的传送路径的导通状态；
将上述多个测试信号生成电路和上述多个测试结果判断电路1个个地与上述多个连接部中的相互相邻的一对连接部建立对应；
与上述一对连接部建立了对应的测试信号生成电路向上述一对连接部的一个送出上述测试信号；
与上述一对连接部建立了对应的测试结果判断电路从上述一对连接部的另一个接收上述从本芯片或其他芯片的测试信号生成电路输出的信号。
2.如权利要求1所述的芯片，其特征在于，
上述一对连接部由第1连接部和第2连接部构成；
所述芯片还具备开关电路，该开关电路切换：
将与上述一对连接部建立了对应的测试信号生成电路向上述第1连接部连接，并将与上述一对连接部建立了对应的测试结果判断电路向上述第2连接部连接的状态；以及
将与上述一对连接部建立了对应的测试结果判断电路向上述第1连接部连接，并将与上述一对连接部建立了对应的测试信号生成电路向上述第2连接部连接的状态。
3.如权利要求1或2所述的芯片，其特征在于，
上述多个连接部以栅格状配置在第1区域中；
上述多个测试信号生成电路和上述多个测试结果判断电路中间夹着上述第1区域而以交错状配置在并行于上述第1区域的两侧的第2区域中。
4.一种三维集成电路，层叠有多个芯片，其特征在于，
上述多个芯片分别具备：
多个连接部，电连接在上述多个芯片中相邻的芯片上；
多个测试信号生成电路，生成测试信号；以及
多个测试结果判断电路，接收由其他芯片的测试信号生成电路生成的信号，基于上述由其他芯片的测试信号生成电路生成的信号的状态检测上述由其他芯片的测试信号生成电路生成的信号所经由的传送路径的导通状态；
将上述多个测试信号生成电路和上述多个测试结果判断电路1个个地与上述多个连接部中的相互相邻的一对连接部建立对应；
与上述一对连接部建立了对应的测试信号生成电路向上述一对连接部的一个送出上述测试信号；
与上述一对连接部建立了对应的测试结果判断电路从上述一对连接部的另一个接收上述由其他芯片的测试信号生成电路生成的信号。
5.如权利要求4所述的三维集成电路，其特征在于，
在上述多个芯片中的相邻的两片芯片之间，在各芯片的法线方向上相邻的连接部相互电连接。
6.如权利要求4或5所述的三维集成电路，其特征在于，
上述多个测试结果判断电路分别构成为，
在将上述多个芯片层叠之前，接收起因于从相同的芯片内的测试信号生成电路送出的测试信号的信号，
在将上述多个芯片层叠之后，接收起因于从其他芯片内的测试信号生成电路送出的测试信号的信号。
7.一种三维集成电路的测试方法，是将第1芯片重叠在第2芯片上而构成的三维集成电路的测试方法，其特征在于，具有：
将形成在上述第1芯片上的第1连接部与第2连接部之间用导电体连接，形成上述第1连接部与上述第2连接部的串联连接的步骤；
从形成在上述第1芯片上的第1测试信号生成电路向上述串联连接的一端送出第1测试信号，通过形成在上述第1芯片上的第1测试结果判断电路从上述串联连接的另一端接收上述第1测试信号，基于上述第1测试信号的状态检测上述串联连接的导通状态的步骤；
从上述串联连接将上述导电体拆下，将上述第1芯片重叠到上述第2芯片上，用上述第1连接部和上述第2连接部分别将上述第1芯片电连接到上述第2芯片上的步骤；
从上述第1测试信号生成电路向上述第1连接部送出第2测试信号，通过形成在上述第2芯片上的第2测试结果判断电路从上述第1连接部接收上述第2测试信号，基于上述第2测试信号的状态检测上述第1连接部与上述第2芯片之间的导通状态的步骤；以及
从形成在上述第2芯片上的第2测试信号生成电路向上述第2连接部送出第3测试信号，由上述第1测试结果判断电路从上述第2连接部接收上述第3测试信号，基于上述第3测试信号的状态检测上述第2连接部与上述第2芯片之间的导通状态的步骤。
8.如权利要求7所述的三维集成电路的测试方法，其特征在于，
上述导电体是形成在测试辅助基板上的电极，在形成上述串联连接时，通过将上述第1芯片重叠到上述测试辅助基板上，用上述电极将上述第1连接部连接到上述第2连接部上。
9.如权利要求7所述的三维集成电路的测试方法，其特征在于，
在形成上述串联连接时，用形成在上述第1芯片上的第1开关电路，将上述串联连接的一端连接到上述第1测试信号生成电路上，并将上述串联连接的另一端连接到上述第1测试结果判断电路上；
在将上述第1芯片重叠到上述第2芯片上时，用上述第1开关电路将上述第1连接部连接到上述第1测试信号生成电路上，并将上述第2连接部连接到上述第1测试结果判断电路上；
用形成在上述第2芯片上的第2开关电路，将上述第1连接部连接到上述第2测试结果判断电路上，并将上述第2连接部连接到上述第2测试信号生成电路上。
10.一种三维集成电路的制造方法，是将第1芯片重叠到第2芯片上而制造三维集成电路的方法，其特征在于，具有：
在上述第1芯片上形成核心电路、第1测试信号生成电路、第1测试结果判断电路、第1连接部及第2连接部、在上述第2芯片上形成核心电路、第2测试信号生成电路及第2测试结果判断电路的步骤；
将上述第1连接部与上述第2连接部之间用导电体连接而形成串联连接，从上述第1测试信号生成电路向上述串联连接的一端送出第1测试信号，通过上述第1测试结果判断电路从上述串联连接的另一端接收上述第1测试信号，基于上述第1测试信号的状态检测上述串联连接的导通状态的步骤；
将上述第1芯片重叠到上述第2芯片上，用上述第1连接部和上述第2连接部分别将上述第1芯片电连接到上述第2芯片上的步骤；
从上述第2测试信号生成电路向上述第1连接部送出第2测试信号，通过上述第1测试结果判断电路从上述第1连接部接收上述第2测试信号，基于上述第2测试信号的状态检测上述第1连接部与上述第2芯片之间的导通状态的步骤；以及
从上述第1测试信号生成电路向上述第2连接部送出第3测试信号，通过上述第2测试结果判断电路从上述第2连接部接收上述第3测试信号，基于上述第3测试信号的状态检测上述第2连接部与上述第2芯片之间的导通状态的步骤。
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