WO2016098691A1 - 半導体装置、製造方法、電子機器 - Google Patents

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高橋　洋
荒川　朋文
石田　実
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ソニー株式会社
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/041—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00
    • H01L25/043—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/555—Constructional details for picking-up images in sites, inaccessible due to their dimensions or hazardous conditions, e.g. endoscopes or borescopes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/765—Interface circuits between an apparatus for recording and another apparatus
    • H04N5/77—Interface circuits between an apparatus for recording and another apparatus between a recording apparatus and a television camera
    • H04N5/772—Interface circuits between an apparatus for recording and another apparatus between a recording apparatus and a television camera the recording apparatus and the television camera being placed in the same enclosure

Definitions

  • This technology relates to a semiconductor device, a manufacturing method, and an electronic device.
  • the present invention relates to a semiconductor device, a manufacturing method, and an electronic apparatus in which devices such as a memory, a logic circuit, and an FPGA (Field-Programmable Gate Array) are stacked and integrated.
  • devices such as a memory, a logic circuit, and an FPGA (Field-Programmable Gate Array) are stacked and integrated.
  • Semiconductor devices such as memories are desired to be miniaturized from the viewpoint of yield and package size, and semiconductor elements that are integrated by electrically connecting semiconductor chips divided into individual pieces have already been mass-produced.
  • Such semiconductor devices are mainly realized as an advanced form of packaging technology, and are applied by a method of connecting via an electrode on a chip side wall, a method of connecting via a silicon interposer, a method of connecting via a through electrode, etc. Take an example.
  • wafers having different mask sets and functions are laminated, and the position and function of each through-connection hole are used as a specific power source or signal line.
  • an optimum design can be performed according to the function to be realized, so that the element area can be reduced and the operation speed can be improved.
  • the present technology has been made in view of such a situation, and it is possible to realize a three-dimensional network in which the same array device is created using the same mask set and has electrical connection to each other. It is something that can be done.
  • a first semiconductor device is a semiconductor device that is stacked and integrated with a plurality of semiconductor devices, the first through electrode for connecting to another semiconductor device, and the first semiconductor device
  • the through electrode and a second through electrode that connects an internal element are provided, and the second through electrode is arranged at a different position for each semiconductor device to be stacked.
  • the second through electrode can represent a stacking position when stacked.
  • the address in the stacking direction of the stacked semiconductor devices can be identified by writing with an external signal.
  • the address in the stacking direction can be written by an external signal by a combination of the fuse or antifuse element arranged in the semiconductor device and the second through electrode.
  • the semiconductor device is a memory, and in addition to the XY address used in the memory, a bit address can be specified by combining a Z address representing a stack position of the stacked semiconductor devices.
  • the storage area and the redundant area can be shared among a plurality of stacked semiconductor devices.
  • the semiconductor device is an FPGA (programmable logic array), and an arrangement of logic elements for writing circuit functions using an XY address for specifying a position in the semiconductor device and a Z address for specifying a position between the semiconductor devices. Can be specified.
  • FPGA programmable logic array
  • the semiconductor device is laminated with a semiconductor device in which an external connection terminal and a protection element are formed.
  • the laminated semiconductor devices are connected to each other by the first through electrode, and the external connection terminal and the protection element are laminated. It can be shared by a plurality of semiconductor devices.
  • An image sensor is stacked, and the semiconductor device is a memory for storing data of signals imaged by the image sensor, and a plurality of the memories are stacked below the image sensor and process signals from the memory
  • the processing unit may be stacked below the memory.
  • a plurality of planar configurable logic arrays are stacked in a direction orthogonal to the plane, and the configurable logic array includes logic elements and the plane.
  • a unit wiring arranged in a vertical direction and a horizontal direction, and a first switch for connecting and disconnecting the unit wiring in the vertical direction and the horizontal direction, the logic element, the unit wiring, and the A repeating unit including a first switch is repeatedly arranged in a vertical direction and a horizontal direction in the plane, and in the repeating unit, the unit wiring in the repeating unit and the orthogonal direction of the configurable logic array Connects to and disconnects from the unit wiring in the repeating unit included in another configurable logic array adjacent to the unit. Further comprising a second switch, through both the second switch and the first switch, the three-dimensional directions to the logic circuit comprising a planar direction and the orthogonal direction is constituted.
  • a manufacturing method is a manufacturing method of manufacturing a semiconductor device that is stacked and integrated with a plurality of semiconductor devices, and includes a first through electrode for connecting to another semiconductor device, and the first Each of the through electrodes and a second through electrode for connecting an internal element are formed, and the second through electrodes are formed so as to be arranged at different positions for each stacked semiconductor device. .
  • An electronic device is an electronic device including a semiconductor device that is stacked and integrated with a plurality of semiconductor devices, and the semiconductor device is a first through electrode for connecting to another semiconductor device. And a second through electrode that connects the first through electrode and an internal element, the second through electrode including a semiconductor device disposed at a different position for each stacked semiconductor device .
  • a third semiconductor device includes a plurality of stacked semiconductor devices, a data signal line that exchanges data with the semiconductor device, and a control signal line that exchanges addresses with the semiconductor device.
  • the data signal line and the control signal line are multiplexed, and the multiplicity of the data signal line is lower than the multiplicity of the control signal line.
  • a chip designating signal line for sending / receiving a selection signal for selecting a semiconductor device for sending / receiving data from the plurality of semiconductor devices, wherein the chip designating signal lines are multiplexed, and the chip
  • the multiplicity of the designated signal line can be lower or equal to the multiplicity of the control signal line.
  • Each of the plurality of semiconductor devices can store an address in the stacking direction allocated to itself, and the chip designation signal line can receive and transmit the decoded address in the stacking direction.
  • the semiconductor device is a memory, the memory is stacked in eight layers, the memory is stacked in four, and two of the eight layers stacked are driven simultaneously. can do.
  • the semiconductor device includes a first through electrode for connecting to another semiconductor device and a second through electrode for connecting to the first through electrode for the data signal line,
  • the two through electrodes may be arranged at different positions for each semiconductor device to which different data is supplied.
  • the first semiconductor device is a semiconductor device that is stacked and integrated with a plurality of semiconductor devices, and includes a first through electrode for connecting to another semiconductor device, A through electrode and a second through electrode that connects an internal element are provided, and the second through electrode is arranged at a different position for each semiconductor device to be stacked.
  • a plurality of planar configurable logic arrays are stacked in a direction perpendicular to the plane.
  • the configurable logic array includes a logic element, unit wirings arranged in a vertical direction and a horizontal direction in a plane, and a first switch for connecting and disconnecting the unit wirings in the vertical direction and the horizontal direction.
  • the repeating unit including the logic element, the unit wiring, and the first switch is repeatedly arranged in the vertical direction and the horizontal direction in the plane, and the unit wiring in the repeating unit is orthogonal to the configurable logic array in the repeating unit.
  • a second switch for connecting and disconnecting the unit wiring in the repetitive unit which is included in another configurable logic array adjacent to the direction, and is provided via both the first switch and the second switch;
  • the logic circuit is configured in a three-dimensional direction composed of a planar direction and a vertical direction.
  • the first semiconductor device is manufactured.
  • the electronic device includes the first semiconductor device.
  • a third semiconductor device includes a plurality of stacked semiconductor devices, a data signal line that exchanges data with the semiconductor device, and a control signal line that exchanges addresses with the semiconductor device.
  • the data signal line and the control signal line are multiplexed, and the multiplicity of the data signal line is set lower than the multiplicity of the control signal line.
  • the same array device can be created using the same mask set, and a three-dimensional network having electrical connections with each other can be realized.
  • the same array device is created using the same mask set, and in the semiconductor device having electrical connection with each other, the upper and lower sides (Z axis) of the elements stacked by potential writing by an external signal It is possible to provide a semiconductor device in which an arrangement address in a direction is identified.
  • a device structure having an array arrangement for example, a device structure such as a memory or a gate array, can be used for expanding the scale, so that the same mask set can be shared by a plurality of device sets. is there.
  • description will be continued by taking a semiconductor device having such a device structure as an example.
  • FIGS. 1 and 2 a semiconductor device having the above-described device structure will be described by taking a case where three chips are stacked as an example.
  • the logic circuit chip 10 the memory chip 20, and the memory chip 30 are stacked as shown in FIG.
  • an input / output unit 11, a circuit unit 12, a protection circuit 13, and the like are mounted on the logic circuit chip 10.
  • the memory chip 20 and the memory chip 30 are memory chips such as DRAM.
  • the memory chip 20 includes a memory cell 21 and a decoder 22 that reads data from the memory cell 21, and the decoder 22 is provided in each of a vertical direction and a horizontal direction as shown in FIG.
  • memory cells 21 are also provided on the left and right sides in the figure, and decoders 22 are also provided corresponding to the respective memory cells 21.
  • the memory chip 20 is also equipped with a redundant fuse device 24. Data and control signal writing / reading lines of the memory chip 20 are drawn from an external chip via through electrodes (FIG. 2).
  • the memory chip 20 and the memory chip 30 have the same configuration and are generated with the same mask.
  • bumps 41 and memory connection portions 42 are provided on the back surface of the memory chip 30.
  • a plurality of bumps 41 are provided on the back surface.
  • the bump 41 is connected to a processing unit (not shown).
  • the memory capacity of the memory chip 20 and the memory chip 30 is, for example, 500 Mbit per chip, 1 Gbit when two layers are stacked, and 2 Gbit when four layers are stacked. In this way, the number of layers can be changed according to the product specifications, and the mounting capacity can be set to a desired capacity.
  • Input / output terminals, input / output protection circuits, test circuits, address control circuits that control the addresses of stacked chips, etc. are built on a separate wafer from the memory (or the back of the top layer memory). The wafer and the memory body are electrically connected via the through electrode.
  • the memory chip 20 and the memory chip 30 are given as examples in which the same mask set can be shared and used by a plurality of device sets.
  • the design is divided into wafers for forming input / output terminals and protective elements, wafers for creating product-specific functions, and wafers for stacking a plurality of expandable array devices.
  • I / O wafers and wafers that create product-specific functions need to be created using different mask sets with different specifications for each product, but if the size of the semiconductor chip is fixed, array devices All parts can be produced using the same mask set.
  • the circuit wafer and the memory wafer are formed by separate wafer processes, bonded and integrated, and then an electrical connection is formed.
  • ⁇ About through electrode> Referring to FIG. 2 again, when a plurality of chips are stacked, a through electrode is provided, and each chip is electrically connected through the through electrode.
  • the memory chip 20 and the memory chip 30 are provided with a through electrode 51 and a through electrode 53, respectively. By connecting the through electrode 51 and the through electrode 53, the logic circuit chip 10, the memory chip 20, and the memory chip 30 are connected so that data and power can be exchanged with each other.
  • the through electrodes are assigned functions such as data exchange and power exchange. Here, unless otherwise noted, the description will be continued assuming that it is a through electrode for data transmission / reception.
  • the memory chip 20 includes a through electrode 52 connected to the through electrode 51 in order to output the output from the memory chip 20 to the logic circuit chip 10 or to output the output from the logic circuit chip 10 to the memory chip 20. Is provided.
  • the memory chip 30 is connected to the through electrode 52 in order to output the output from the memory chip 30 to the logic circuit chip 10 or to output the output from the logic circuit chip 10 to the memory chip 30.
  • a through electrode 53 is provided.
  • a plurality of such through electrodes are provided in each of the memory chip 20 and the memory chip 30 so that data can be exchanged between the stacked chips.
  • Fig. 3 shows the case where three chips are stacked.
  • a chip 60, a chip 70, and a chip 80 are stacked.
  • the chip 60, the chip 70, and the chip 80 are chips corresponding to, for example, the memory chip 20 illustrated in FIG. 1, the FPGA chip 222 (A in FIG. 9) described later, and the like.
  • the chip 60 is provided with penetrating electrodes 61 and penetrating electrodes 65 penetrating the chip 60 in different positions in the vertical direction (vertical direction in the figure). Further, the chip 60 has a surface wiring 62 and a surface wiring 66 connected to elements 64 and 69 provided on the chip 60 in the lateral direction (left and right in the figure), for example, elements such as a protection diode and a selection MOS. Is provided.
  • the front surface wiring 62 and the front surface wiring 66 are connected to the back surface wiring 63 or the back surface wiring 68 depending on the location. In the example shown in FIG. 3, the front surface wiring 62 is not connected to the back surface wiring 63, but the front surface wiring 66 is connected to the back surface wiring 68 through the through electrode 67.
  • the chip 70 is provided with penetrating electrodes 71 and penetrating electrodes 76 penetrating the chip 70 at different positions in the vertical direction.
  • the through electrode 71 provided on the chip 70 is connected to the through electrode 61 provided on the chip 60, and the through electrode 76 is connected to the through electrode 65.
  • the chip 70 is provided with a surface wiring 72 and a surface wiring 77 connected to the element 75 or the element 79 provided in the chip 70 in the lateral direction.
  • the front surface wiring 72 is connected to the back surface wiring 74 by the through electrode 73, and the front surface wiring 77 is not connected to the back surface wiring 78.
  • the chip 80 is provided with penetrating electrodes 81 and penetrating electrodes 85 penetrating the chip 80 at different positions in the vertical direction.
  • the through electrode 81 provided in the chip 80 is connected to the through electrode 71 provided in the chip 70, and the through electrode 85 is connected to the through electrode 76.
  • the chip 80 is provided with a surface wiring 82 and a surface wiring 86 connected to the element 84 or the element 88 provided in the chip 80 in the lateral direction.
  • the front surface wiring 82 is not connected to the back surface wiring 83, and the front surface wiring 86 is not connected to the back surface wiring 87.
  • the through electrode connected to the back surface wiring differs depending on each layer.
  • the first layer chip 60 is provided with a through electrode 67 at a portion B (right side in the drawing). With the through electrode 67, the element 69, the front surface wiring 66, the through electrode 67, the back surface wiring 68, and the through electrode 65 are connected.
  • the logic circuit chip 10 (not shown in FIG. 3) is stacked as the lower layer of the chip 60, the data from the element 69 can be output to the logic circuit chip 10 connected to the through electrode 65. It becomes the structure which can be done.
  • the second layer chip 70 and the third layer chip 80 are not connected to the through electrode 65 provided in the portion B. Therefore, the data obtained through the through electrode 65 provided in the portion B has a structure that allows the data receiving side to recognize that the data is from the first layer chip 60.
  • the second layer chip 70 is provided with a through electrode 73 in a portion A (left side in the figure). With the through electrode 73, the element 75, the front surface wiring 72, the through electrode 73, the back surface wiring 74, and the through electrode 71 are connected.
  • data from the element 75 can be output to the logic circuit chip 10 (not shown in FIG. 3) connected to the through electrode 71.
  • the first layer chip 60 and the third layer chip 80 are not connected to the through electrode 71 provided in the portion A. Therefore, the data obtained via the through electrode 71 provided in the portion A has a structure that allows the data receiving side to recognize that the data is from the second-layer chip 70.
  • each layer for example, the through electrode 65
  • the through electrode for example, the through electrode (referred to as the second through electrode)
  • each layer can be distinguished by the position.
  • the second through electrode of the chip to which the same data is supplied is a chip to which the same data is supplied and is provided at the same position.
  • data sent to the first through electrode connected to the second through electrode is supplied to a plurality of chips simultaneously. Can do.
  • the through-electrodes connecting the stacked chips shown in FIG. 3, for example, the through-electrodes 61, 71, 81 are formed from the back surface of each wafer toward the front surface of each wafer by lithography and dry etching technology of the wafer process. Opened.
  • the wafer thickness of the memory substrate (for example, the chip 60) is thinned within a range that does not deteriorate the characteristics.
  • a mask for forming the first through electrode can be commonly used for the stacked wafers.
  • a common mask can be used for a portion other than the through electrode for identifying the layer and the through electrode connected to an element to which different data is to be supplied.
  • Both electrodes are filled with a conductive material such as copper and are connected to each other by backside wiring.
  • the region of the memory wafer that is the connection path between the first through electrode and the second through electrode is designed so that the device structure that obstructs the connection does not overlap.
  • the second through electrode is configured to be connected to the wiring in the memory wafer.
  • the chip selection address is a selection address of a decoder data line for selecting the number of layers at the stacking position.
  • a 2-bit chip address decode line 101 is required. .
  • the chip decode address is written to the device of each layer. This writing will be described later with reference to FIG.
  • a mask may be formed separately so that only the write portion of the fuse has a through electrode opened at a position corresponding to the address, and the other portions do not open the through electrode.
  • the chip address will be recognized permanently, and whether or not the chip is to be written / erased is determined by the chip address decode line. This is realized by comparing the data.
  • FIG. 5 is a diagram for explaining the principle that addresses in the Z direction (connection layer position) are written on each wafer.
  • a case where four chips are stacked in four layers will be described as an example.
  • a signal for controlling the address of the laminated chip is sent from an array device, for example, a device (hereinafter referred to as a chip address decoder) existing in a different layer from the wafer on which the chips 60, 70, 80 shown in FIG. 2 are formed. Supplied.
  • an array device for example, a device (hereinafter referred to as a chip address decoder) existing in a different layer from the wafer on which the chips 60, 70, 80 shown in FIG. 2 are formed. Supplied.
  • address writing devices (fuses, antifuses, etc.) are built in a form linked to the multilayer chip address decoder. As described above, since the position of the fuse device that writes the address information is changed by changing the arrangement of the second through electrode for each layer, when the address signal is switched by the control chip, the address writing device corresponding to the address signal is changed. Driven.
  • the first layer chip 60 includes a through electrode 65 (corresponding to the first through electrode) provided in the portion B and the through electrode. 67 (corresponding to the second through electrode) is connected.
  • the through electrode 65 and the chip address decoder are connected to each other, and an address writing device is formed in the through electrode 65.
  • an address writing device is built in the through electrode 67 connected to the through electrode 65 and the element 69 connected to the through electrode 67 via the surface wiring 66.
  • each layered chip By switching the address signal, driving the address writing device, and writing the address in each layer, each layered chip has an address indicating the number of layers of the chip. Written.
  • (00) is written as an address in the first layer chip.
  • (00) is a stack address (Stack (Address), and (0/1) takes a value of 1 when ON and 0 when OFF.
  • the stack address is an address in the chip stacking direction (Z-axis direction).
  • the ON / OFF information is information for writing information to the fuse circuit corresponding to the decode address when the selection transistor at the position corresponding to the address line is turned ON.
  • (01) is written as a stack address to the second layer chip
  • (10) is written as a stack address to the third layer chip
  • (11) is written to the fourth layer chip. Is written as the stack address. In the case of four layers, a stack address of 2 bits may be used, but the number of bits of the stack address is set according to the number of stacked chips.
  • the address information of the laminated chip is permanently written in each chip.
  • the laminated chip address information written in the chip is compared with the address information of the chip to which data is to be written, it does not have to go through a specific through electrode (through hole). The data at the correct address position can be transferred to each chip.
  • FIG. 6 shows, for example, a chip 60, and this chip 60 is a memory.
  • the second column is invalidated as a defective column because there is a defect in the second column (the x mark in the figure indicates a defect).
  • the fifteenth to twentieth columns are set as redundant columns as substitute columns for such defective columns.
  • the fifteenth column set as a redundant column is activated. As described above, when a defective column is detected, the redundant column is validated instead of the column, and the defective column is replaced.
  • the situation shown in B of FIG. 6 is a situation in which 7 defective columns are detected.
  • a total of 7 columns of the second column, the third column, the fifth column, the sixth column, the eighth column, the ninth column, and the twelfth column are detected as defective columns.
  • the redundant columns are six columns from the 15th to the 20th columns.
  • the second column is replaced by the fifteenth column
  • the third column is replaced by the sixteenth column
  • the fifth column is replaced by the seventeenth column
  • the 8th column is replaced with the 19th column
  • the 9th column is replaced with the 20th column.
  • the twelfth column cannot be replaced.
  • the chip 60 itself is treated as defective.
  • the chips are stacked if there is no address write (means for determining the layer) as described above. All the chips are treated as defective.
  • the redundant address for replacement can be recognized only within the same chip, it has been difficult to perform redundant relief across the stacked chips.
  • a laminated chip selection address Z address, corresponding to the above-described stack address
  • the laminated chip can be tested and redundantly repaired in parallel. If there is even one unused redundant column in the upper and lower stacked chips, it can be used as a replacement destination. This brings a great merit to the improvement of the yield of the laminated chip.
  • the second column detected as a defective column is replaced with the fifteenth column
  • the third column is the sixteenth in the same manner as the chip 60 shown in FIG.
  • the fifth column is replaced with the 17th column
  • the sixth column is replaced with the 18th column
  • the eighth column is replaced with the 19th column
  • the ninth column is replaced with the ninth column. In this state, the 20th column is replaced.
  • the twelfth column is detected as a defective column, but the redundant column provided in the chip 70 has already been used as a replacement for another defective column. Therefore, there is no redundant column that replaces the twelfth column.
  • the sixteenth to twentieth columns remain as unused redundant columns in the chip 60.
  • the stacked chips can be identified, so that a defective column that cannot be allocated in the chip 70 can be allocated to a redundant column in the chip 60.
  • the 12th column of the chip 70 is replaced with the 16th column of the chip 60. Thereafter, for example, data written in the 12th column of the chip 70 is written in the 16th column of the replaced chip 60.
  • chips 201 to 205 are laminated.
  • a plurality of SRAMs Static Random Access Memory
  • JTAGs Joint Test Action Group
  • a plurality of multipliers are arranged on the chip 203.
  • a clock network is formed on the chip 204.
  • an I / O unit, internal wiring, and logic cells are arranged at predetermined positions.
  • Each logic element of the stacked chips 201 to 205 is arranged in an array, and includes a look-up table for writing logic functions and a memory unit.
  • Each FPGA chip has a main part composed of internal wiring that connects logic elements on the array, and a clock network and an input / output part for timing adjustment are built in. The output of each element is connected to a flip-flop synchronized with a clock, so that operation data for each timing is sent to the next stage.
  • a general FPGA can be operated while reading and erasing a large-scale logic circuit by a function program written in the logic element and a connection program for switching the connection destination of the internal connection wiring.
  • FIG. 9A and 9B schematically show an example of creating a programmable logic array using the principle of the present technology.
  • FPGA chips 222 to 224 are laminated on an I / F chip 221 in which an I / F portion is formed.
  • Each of the FPGA chips 222 to 224 includes a plurality of CLBs (configurable logic blocks), RAMs, DSPs (Digital Signal Processors), etc., and interfaces (I / O units) for transferring data to and from each layer ) Is arranged.
  • CLBs configurable logic blocks
  • RAMs random access memory
  • DSPs Digital Signal Processors
  • FPGA chips 242 to 244 are laminated on a support substrate 241.
  • an HM-IP (hard macro IP) chip 245 and an I / O chip 246 are stacked.
  • the FPGA chips 242 to 244 have the same configuration as the FPGA chip 222 (A in FIG. 9).
  • the HM-IP chip 245 has an HM-IP portion.
  • An I / O portion is formed on the I / O chip 246.
  • Each layer is formed with a through electrode (TSV), and each layer is connected by TSV.
  • TSV through electrode
  • each layer is supported by an I / F chip 221, and data is exchanged with other processing units via the I / F chip 221.
  • the I / F chip 221 when the I / F chip 221 is the lowest layer, data from the FPGA chips 222 to 224 as the upper layer is output via the I / F chip 221. Become. In this case, the data flow is from the upper layer to the lower layer.
  • each layer is supported by a support substrate 241, and when this support substrate 241 is the lowermost layer, another processing unit is provided via the I / O chip 246 located in the uppermost layer. And data exchange.
  • data from the lower-layer FPGA chips 242 to 245 is output via the upper-layer I / O chip 246. In this case, the data flow is from the lower layer to the upper layer.
  • the scope of application of the present technology is not limited by how the data from each layer is extracted.
  • the number of logic elements to be mounted can be made variable by stacking only the array portion in multiple layers.
  • the input / output part and the core logic IP part can be configured separately on a wafer different from the array part.
  • a plurality of chips can be stacked, and the number of layers in which each chip is positioned can be identified.
  • a plurality of FPGA chips can be stacked, and the plurality of FPGA chips can be handled as if they were one chip.
  • by stacking a plurality of FPGA chips it can be handled as a single chip that can send and receive signals three-dimensionally in the vertical and horizontal directions.
  • FIG. 10A is a diagram showing a configuration of a part of one-layer FPGA chip 301.
  • a large number of logic blocks called CLB are arranged in the plane direction.
  • CLBs 312-1 to 312-4 are shown.
  • the logic blocks (between CLBs 312) are connected by a wiring group.
  • FIG. 10A although shown by one line, it is connected by a plurality of lines as shown in FIG.
  • selection switches (SW) 311-1 to 311-4 are also provided between the CLBs 312.
  • the output from the CLB 312-4 is supplied to the CLB 312-2 provided in the left direction in the drawing or supplied to the CLB 312-3 provided in the upward direction in the drawing by switching the selection switch 311-4.
  • SW selection switches
  • each of the four-layer FPGA chips has a configuration as shown in FIG. 10A.
  • FIG. 10B is a logic synthesis diagram of the first layer and the second layer when two chips of the FPGA chip 301 and the FPGA chip 302 are stacked.
  • the FPGA chip 302 includes selection switches 321-1 to 321-4 and CBLs 322-1 to 322-4.
  • a selection switch for connecting the CLB of each layer is also provided.
  • the stacking direction is taken as the Z-axis direction.
  • the Z-axis direction is a direction perpendicular to the plane on which the CLB is formed.
  • a selection switch for transferring a signal is also provided in the Z-axis direction.
  • selection switches 323-1 to 323-4 and selection switches 324-1 to 324-4 are provided as selection switches for transferring signals in the Z-axis direction.
  • the selection switch for transferring signals within a chip there are a selection switch for transferring signals within a chip and a selection switch for transferring signals between stacked upper and lower chips.
  • the selection switch for transferring a signal between the stacked upper and lower chips is described as a Z-axis direction selection switch in order to distinguish it from a selection switch for transferring a signal within the chip.
  • 11A is a logical synthesis diagram of the first to third layers when the FPGA chip 303 is further stacked on the stacked chip in which the two chips of the FPGA chip 301 and the FPGA chip 302 are stacked.
  • the FPGA chip 303 includes selection switches 331-1 to 331-4 and CBLs 332-1 to 332-4.
  • a Z-axis direction selection switch is provided as in the case of stacking two layers.
  • the Z-axis direction selection switches 333-1 to 333-4 and the Z-axis direction selection switch 334 -1 to 334-4 are provided.
  • FIG. 11B is a logic synthesis diagram in which the FPGA chip 304 is further stacked from the state in which three layers of the FPGA chips 301 to 303 shown in FIG. .
  • the FPGA chip 304 also has selection switches 341-1 to 341-4 (selection switches 341-1 and 341-2 are shown in FIG. 11B) and CBL 342-1 to 342-4 (FIG. 11).
  • B includes CBL 342-1 and 342-2).
  • a Z-axis direction selection switch is provided as in the case of stacking two layers or stacking three layers.
  • the Z-axis direction selection switches 343-1 to 343-4 in FIG. Z-axis direction selection switches 343-1 and 343-2 are shown
  • Z-axis direction selection switches 344-1 to 344-4 Z-axis direction selection switches 344-1 and 344-2 are shown in FIG. 11B) Is provided.
  • the internal wiring connecting the logic elements of each layer on the array is electrically connected to the wiring layer of the wafer directly above or directly below (Z-axis direction) via the selection switch and the through electrode. Is formed.
  • the coordinates of the logic element can be specified by a row and column decoder and a chip address decoder.
  • the logic elements in the same layer are connected to each other via a selection switch that can switch the connection direction of the internal connection wiring in a grid, for example, a selection switch 321.
  • a Z-axis direction selection switch for example, a Z-axis direction selection switch 323 is provided for switching the connection direction between the layers.
  • the selection switch and the Z-axis direction selection switch will be further described with reference to FIG.
  • the internal connection wirings of the FPGA chip are connected via the through holes, and the connection direction to the upper and lower layers is switched by the Z-axis direction selection switch.
  • 2-bit data is written in the Z-axis direction selection switch for switching to the vertical (Z-axis direction) wiring, and the write information (0,0), (0,1) for the Z-axis direction selection switch , (1,0), (1,1), it is possible to individually select which input signal is used for input of the corresponding address or in which direction the output signal is transferred.
  • FIG. 12 among the FPGA chips shown in FIG. 11A (FIG. 11B), CLB 322-1 arranged on the FPGA chip 302, a selection switch 321-1 related to the CLB 322-1, and Z An axial direction selection switch 323-1 and a Z-axis direction selection switch 324-1 are illustrated.
  • the selection switch 321-1 is a selection switch for controlling transmission / reception of signals in the FPGA chip 302.
  • the Z-axis direction selection switch 323-1 and the Z-axis direction selection switch 324-1 are used to control transmission / reception of signals to / from other chips arranged in the Z-axis direction, in this case, the FPGA chip 301 or the FPGA chip 303. Select switch.
  • one of the Z-axis direction selection switch 323-1 and the Z-axis direction selection switch 324-1 controls input (IN) of a signal from the FPGA chip of the other layer, and the other controls the FPGA chip of the other layer. Controls output to (OUT).
  • the Z-axis direction selection switch 323-1 is a selection switch that controls input of signals from the FPGA chip 301 or the FPGA chip 303.
  • the Z-axis direction selection switch 324-1 is a selection switch for controlling the output of signals to the FPGA chip 301 or the FPGA chip 303.
  • the FPGA chip 301 is disposed in the lower layer of the FPGA chip 302 and the FPGA chip 303 is disposed in the upper layer of the FPGA chip 302.
  • 2-bit data is written in each of the Z-axis direction selection switch 323-1 and the Z-axis direction selection switch 324-1.
  • the signal input to the Z-axis direction selection switch 323-1 is output to the same layer selection switch, for example, the selection switch 321-1.
  • the Z-axis direction selection switch 324-1 shown in FIG. 12 is the same as the Z-axis direction selection switch 323-1, and the connection destination is determined by the written data (D1, D2). As described above, the connection destination is determined by the data (D1, D2) written in the Z-axis direction selection switch, and the input signal is output to the determined connection destination.
  • the array structure determines whether or not writing is possible by referring to the address information in the Z direction written in the fuse.
  • the lowermost FPGA chip cannot select downward connection switching, and the uppermost FPGA chip A mechanism that cannot select connection switching in the direction is configured.
  • FIG. 13 is a diagram for explaining the detailed structure of the through-connection hole (through electrode) arranged in a set with the Z-axis direction selection switch. Connects to the Z-axis direction selection switch on the upper layer side and the Z-axis direction selection switch on the lower layer side to the Z-axis direction selection switch on the upper layer side for the Z-axis direction selection switch on the layer to which the logic element to which data is written is connected Two sets of through electrodes are connected.
  • an FPGA chip 301 as an odd-numbered layer, for example, a first layer chip
  • an FPGA chip 302 as an even-numbered layer, for example, a second layer chip.
  • a CLB 312 is formed on the FPGA chip 301, and a selection switch 311 for controlling input / output of signals in the chip is formed. Further, a Z-axis direction selection switch 313 for controlling input / output of signals between chips is also formed. Further, a through electrode 411 and a through electrode 412 connected to the Z-axis direction selection switch 313 are formed.
  • a CLB 322 is formed on the FPGA chip 302, and a selection switch 321 for controlling input / output of signals within the chip, a Z-axis direction selection switch 323 for controlling input / output of signals between chips, and Z A through electrode 421 and a through electrode 422 connected to the axial direction selection switch 323 are formed.
  • the through electrode 411 is a through electrode connected to the selection switch of the upper-layer FPGA chip 302, and the through-electrode 412 is a lower-layer FPGA. It is a through electrode connected to a chip selection switch (if the FPGA chip is not in the lower layer, for example, a predetermined terminal such as a logic circuit chip in the lower layer).
  • the through electrode 411 and the through electrode 412 connected to the Z-axis direction selection switch 313 are set (designed) in this way, the through-electrode 421 connected to the Z-axis direction selection switch 323 of the FPGA chip 302 on the upper layer
  • the through electrodes 422 are set (designed) as follows.
  • the through electrode 421 connected to the through electrode 411 is a through electrode with respect to the upper layer (up direction through electrode), the through electrode 421 is a through electrode with respect to the lower layer (down direction through electrode). Is done.
  • the through electrode 422 connected to the through electrode 412 is a through electrode for the lower layer (a through electrode in the down direction), and thus the through electrode 422 is a through electrode for the upper layer (a through electrode in the up direction). Is done.
  • connection information can be realized by switching between them by a calculation process with the Z address.
  • the common input / output terminal is formed, and the chip is divided to make an integrated device. Will be able to.
  • 3D network connection can be realized in units of logic elements. As a result, the utilization efficiency of wiring resources can be greatly improved.
  • the embodiment described by taking the memory chip as an example can be applied to the FPGA chip, and the embodiment described by taking the FPGA chip as an example can be applied to the memory chip. Is also applicable.
  • a protection element 511 On the wafer 501, a protection element 511, a system controller 512, an embedded circuit 513, and the like are arranged. Further, the system controller 512 performs a clock generation unit that generates a clock for controlling each unit, an address selection unit that controls a data read / write address, a power control unit that controls power supplied to each unit, an operation test, and the like. A test unit, a redundancy control unit that performs processing for replacing a defective column with a redundant column, and the like are provided. Further, external connection terminals (PAD) are formed on the wafer 501.
  • PAD external connection terminals
  • a through connection portion 521, a decoder 522, and an array portion 523 are formed.
  • the wafer 503 and the wafer 504 are configured similarly to the wafer 502. That is, the wafers 502 to 504 are wafers that can be manufactured using the same mask.
  • the wafers 502 to 504 are memories
  • a chip having three layers of memories can be obtained.
  • the memory for three layers is provided with an address for identifying the layer as described above, and the defective column can be replaced not only with the redundant column of the same layer but also with the redundant column of multiple layers. It can be treated as if it is a memory.
  • the circuit size of the wafer (Wafer) 501 and the chip size of the array chips of the wafers 502 to 504 are the same size.
  • FIG. 15 is a diagram showing a configuration of an image sensor to which the above-described embodiment is applied.
  • the image sensor 600 illustrated in FIG. 15 three layers of memories 602 to 604 are stacked on a processing circuit 601. Further, an image sensor 605 is stacked on the memory 604, and an on-chip lens 606 is stacked on the image sensor 605.
  • signal data received by the image sensor 605 is written in the memories 602 to 604, and the processing circuit 601 can process the data written in the memories 602 to 604.
  • the memories 602 to 604 have, for example, the through electrodes described with reference to FIGS. 1 to 7 and are written with addresses for identifying each layer, and can be handled as if they were one memory. ing.
  • the number of layers of the memory wafer can be increased or decreased. According to this method, the capacity of the memory to be mounted can be changed to a plurality of times without changing the circuit function or the specifications of the image sensor.
  • the image sensor 600 shown in FIG. 15 is obtained by stacking an image sensor on a device structure in which a plurality of array devices are stacked.
  • the light receiving unit (image sensor 605) necessary for the image sensor is formed in the uppermost layer on the side where the color filter provided between the image sensor 605 and the on-chip lens 606 is formed.
  • FIG. 15 shows an example in which the on-chip lens 606 is stacked, but a structure without the on-chip lens 606 may be used.
  • the image sensor 600 shown in FIG. 15 has a structure in which a plurality of memory wafers (memory 602 to 604) are stacked on a circuit wafer to be controlled (processing circuit 601) as an example of a lower layer structure of the image sensor 605.
  • the image sensor 600 has the memories 602 to 604 mounted therein, so that the stored image data can be subjected to processing such as compression / correction without going through the interface output.
  • processing such as compression / correction without going through the interface output.
  • the capacity of the memory to be mounted can be changed according to the recording time of the moving image and the processing content, but it may be difficult to change the two-dimensional scale in terms of the chip size.
  • this technology by stacking and using a plurality of memory substrates, it is possible to change the capacity of the mounted memory by a multiple, even if the same image sensor and circuit wafer are used. Accordingly, it becomes possible to select a memory mounting capacity corresponding to the cost, and it is possible to expand the range of application.
  • the image sensor 620 may be provided with a two-layer memory to improve the conversion speed.
  • the image sensor 620 shown in FIG. 16 has a processing circuit 621 in the first layer, an AD conversion element 622 and memory 623 in the first layer, and an AD conversion element 624 and memory in the third layer.
  • the imaging element 626 is stacked on the fourth layer 625, and a lens 627 is stacked on the fifth layer.
  • Each layer has, for example, the through electrode described with reference to FIGS. 1 to 7, and is configured to be able to exchange data through the through electrode.
  • the second layer and the third layer have the same configuration and include an AD conversion element and a memory.
  • the processing shown in the right diagram of FIG. 16 can be performed.
  • the signal of the image captured by the image sensor 626 is processed by the AD converter element 624 in the third layer, and the processing result is temporarily stored in the memory 625.
  • a signal of an image captured by the image sensor 626 is processed by the AD converter element 624 in the third layer, and then output to the processing circuit 621.
  • the processing result processed by the processing circuit 621 is temporarily stored in the memory 625. Is done.
  • the same processing is performed in the second layer. That is, the result converted by the AD converter element 624 in the third layer or the result processed by the processing circuit 621 is stored in the memory 625, while the result converted by the AD converter element 622 in the second layer or The result processed by the processing circuit 621 is stored in the memory 623. While the processing circuit 621 advances the processing, the processing result is temporarily stored in the memory 623 or the memory 625.
  • the processing speed can be improved by configuring the image sensor in the configuration as shown in FIG. In the image sensor 640 shown in FIG. 17, when the lowest layer is the first layer, the processing circuit 641 is the first layer, the AD conversion element 642 is the second layer, the AD conversion element 643 is the third layer, and the fourth layer is the fourth layer.
  • a lens 645 is stacked on the fifth layer of the imaging element 644.
  • each layer has, for example, the through electrode described with reference to FIGS. 1 to 7, and is configured to be able to exchange data through the through electrode.
  • the second layer and the third layer have the same configuration and include an AD conversion element.
  • the processing shown in the right diagram of FIG. 17 can be performed.
  • the signal of the image captured by the image sensor 644 is processed by the AD converter element 643 in the third layer, and the processing result is output to the processing circuit 621 and processed.
  • the same processing is performed in the second layer. That is, the result of conversion by the AD converter element 624 in the third layer is output to the processing circuit 641, while conversion is executed by the AD converter element 642 in the second layer.
  • 120 fps can be processed by each of the AD converter element 642 in the second layer and the AD converter element 643 in the third layer, so that the processing circuit 641 can process at 240 ftp. .
  • the AD conversion element 642 and the AD conversion element 643 can alternately output 120 ftp to the processing circuit 641, and a double conversion speed can be realized.
  • the AD conversion element 642 and the AD conversion element 643 do not perform the same processing.
  • the AD conversion element 642 processes a signal from a long-time exposure pixel
  • the AD conversion element 643 has a short time. You may make it process the signal from the pixel of a different exposure time like processing the signal from the pixel of exposure.
  • different images may be generated such that the AD conversion element 642 performs conversion for generating a still image and the AD conversion element 643 performs conversion for generating a moving image.
  • This technique is not limited to the application range of the image sensor, and can be applied to an apparatus as shown in FIG.
  • the apparatus 660 shown in FIG. 18 includes a processing circuit 661 in the first layer, a memory 662 in the second layer, a memory 663 in the third layer, and an LSI (Large-Scale Integration) 664 in the fourth layer. Data to be processed by the LSI 664 and processed data are temporarily stored in the second layer memory 662 or the third layer memory 663.
  • LSI Large-Scale Integration
  • the LSI 664 is, for example, an RF chip for high-speed communication, and can be a circuit that cannot be mounted on the same substrate as the processing circuit 661.
  • the memory has a multi-layered structure and without going through the LSI 664 and I / O.
  • each layer has, for example, the through electrode described with reference to FIGS. 1 to 7, and is configured to be able to exchange data through the through electrode.
  • the memory chip of each layer stores an address (stack address) for identifying the number of layers in which the memory chip is stacked, and data writing and reading are performed.
  • address stack address
  • An example is given.
  • the case where the memory chip of each layer stores and processes such an address is an example.
  • memories are further stacked will be described.
  • the structure of the first stacked memory is a stacked memory structure in which a plurality of memory chips and a control chip for controlling the operation of the plurality of memory chips are stacked.
  • signal lines for transmitting data written to the memory and data read from the memory are independently connected to each memory chip included in the stacked memory structure.
  • a signal line for transmitting a control signal for transmitting an address, a command, or the like necessary for controlling a memory write operation or a memory read operation is shared (multiplexed) by each memory chip included in the stacked memory structure. Is done.
  • a signal line for transmitting a signal for designating or specifying a memory that performs a write operation or a read operation is shared (multiplexed) by each memory chip included in the stacked memory structure.
  • FIG. 19 is a schematic diagram showing a connection structure of wirings to each memory chip in the stacked memory structure 700.
  • FIG. 19 is a diagram showing a configuration of the stacked memory when data signal lines for transmitting and receiving data are not multiplexed.
  • not multiplexing data signal lines represents a structure in which data lines connected to each memory chip in the stacked memory structure are wired independently for each memory chip.
  • FIG. 19A shows the wiring structure of the data signal line
  • FIG. 19B shows a control signal line for transmitting an address, a command, and the like necessary for controlling a write operation to the memory and a read operation from the memory
  • FIG. 19C shows a wiring structure of a signal line for transmitting a signal for designating or specifying a memory that performs a write operation or a read operation.
  • chip designation signal line for designating or specifying the memory to be operated for example, a chip designation signal line of the memory or a part of the control signal line can be used.
  • the stacked memory structure 700 shown in FIG. 19 includes a control chip 702 that controls a data write operation and a data read operation to the memory chip.
  • a data signal line, a control signal line, and a chip designation signal line illustrated in A to C of FIG. 19 are wired between the control chip 702 and each memory chip included in the stacked memory structure 700.
  • a data signal line is provided for each of the memory chips 701-1 to 701-8. That is, the data signal line 711-1 is connected to the memory chip 701-1, the data signal line 711-2 is connected to the memory chip 701-2, and the data signal line 711 is connected to the memory chip 701-3. -3, the data signal line 711-4 is connected to the memory chip 701-4, the data signal line 711-5 is connected to the memory chip 701-5, and the memory chip 701-6 The data signal line 711-6 is connected, the data signal line 711-7 is connected to the memory chip 701-7, and the data signal line 711-8 is connected to the memory chip 701-8.
  • the data signal lines 711-1 to 711-8 are signal lines for transmitting / receiving 16-bit data, and such signals
  • the lines are connected separately to 8 memories (8 chips).
  • the stacked memory structure 700 shown in FIG. 19 can simultaneously write or read data of 8 times 16 bits and 128 bits. It becomes. With such a configuration, high-speed communication is possible.
  • the data signal lines 711-1 to 711-8 are provided as the through electrodes described above. In this case, a part of each of the data signal lines 711-1 to 711-8 is formed, and when stacked, a through electrode (referred to as a first through electrode) serving as a through electrode penetrating each layer is provided. It has been. Further, a through electrode (referred to as a second through electrode) for connecting to the through electrode is provided.
  • the data signal lines 711-1 to 711-8 are simply referred to as data signal lines 711 when it is not necessary to distinguish them individually.
  • the memory chips 701-1 to 701-8 are simply referred to as the memory chip 701 when it is not necessary to distinguish them individually. Other parts are described in the same manner.
  • the memory chip 701 is shown in a square shape, and the data signal line 711 connecting the memory chip 701 and the control chip 702 is wired outside the memory chip 701 and connected to the control chip 702. Although illustrated as such, the data signal line 711 is illustrated as such for the purpose of explaining the wiring structure of the data signal line 711. As will be described later with reference to FIG. Wired in the area 701. As will be described later with reference to FIG. 21, the memory chip 701 has a region where the first through electrode and the second through electrode constituting the data signal line 711 are respectively arranged.
  • 19B and 19C show the wiring structure of the control signal line 721 and the chip designation signal line 731. Like the data signal line 711, the wiring structure is wired in the area of the memory chip 701. . Further, although the memory chip 701 is shown in FIG. 19A, FIG. 19B, and FIG. 19C, respectively, it is described separately for the sake of explanation, but in the same (same layer) memory chip 701, The data signal line 711, the control signal line 721, and the chip designation signal line 731 are respectively wired in predetermined areas.
  • one through electrode (first through electrode) penetrating from the memory chip 701-1 to the memory chip 701-8 is used.
  • the electrode corresponds to the 2nd penetration electrode
  • 16-bit parallel transmission is realized by providing 16 first through-electrodes and second through-electrodes, respectively. .
  • the first through electrode and the second through electrode are each illustrated (one), and the description is continued.
  • 16-bit parallel transmission 16 are provided.
  • the first through electrode provided in the vertical direction constituting the data signal line 711-1 is shown in FIG.
  • This is a through electrode corresponding to the through electrode 65.
  • the through electrode 65 includes the through electrode 65, the through electrode 76, and the through electrode 85 to form one vertical through electrode
  • the through electrode includes the chip 60, the chip 70, and It is provided as an electrode that penetrates the chip 80.
  • the vertical direction of the data signal line 711-1 is provided as one through electrode that penetrates a plurality of chips.
  • the through electrode 65 and the electrode (second through electrode) connected only to the memory chip 701-1 correspond to the lateral back surface wiring 68, the through electrode 67, and the front surface wiring 66 in FIG. This applies particularly to the through electrode 67).
  • the element 69 in the chip 60 is connected to the through electrode 65 by the back surface wiring 68, the through electrode 67, and the front surface wiring 66.
  • Such an electrode (wiring) is a part of the data signal line 711-1. It is provided as a wiring that constitutes.
  • FIG. 20 shows the data signal lines 711-1 to 711-8 in a state where the memory chips 701-1 to 701-8 are stacked, and the data signal lines 711-1 to 711-8 and the through electrodes It is a figure for demonstrating a relationship.
  • the part labeled “a” corresponds to the first through electrode, and corresponds to, for example, the through electrode 61 and the through electrode 65 shown in FIG. 3.
  • the part denoted by “b” corresponds to the back surface wiring and corresponds to, for example, the back surface wiring 63 and the back surface wiring 68 shown in FIG. 3.
  • the part denoted by “c” corresponds to the surface wiring, and corresponds to, for example, the surface wiring 62 and the surface wiring 66 shown in FIG.
  • the part denoted by “d” corresponds to the second through electrode, and corresponds to, for example, the through electrode 67 and the through electrode 73 illustrated in FIG. 3.
  • the memory chip 701-1 constituting the stacked memory structure 700 includes through electrodes 701-1a-1 to 701-1a-8, back surface wirings 701-1b-1 to 701-1b-8, and front surface wiring 701-1c-. 1 to 701-1c-8 and a through electrode 701-1d are formed.
  • FIG. 20 for example, an element corresponding to the element 64 in FIG. 3 is not shown, but an element is also provided and connected to the surface wiring 701-1c.
  • the memory chip 701-2 includes through electrodes 701-2a-1 to 701-2a-8, back surface wirings 701-2b-1 to 701-2b-8, and front surface wirings 701-2c-1 to 701-2c-. 8 and the through electrode 701-2d are formed.
  • FIG. 20 some reference numerals are omitted.
  • the memory chip 701-3 includes through electrodes 701-3a-1 to 701-3a-8, back surface wirings 701-3b-1 to 701-3b-8, and front surface wirings 701-3c-1 to 701-3c-. 8 and through electrodes 701-3d are formed.
  • the memory chip 701-4 includes through electrodes 701-4a-1 to 701-4a-8, back surface wirings 701-4b-1 to 701-4b-8, and front surface wirings 701-4c-1 to 701-4c-. 8 and through electrodes 701-4d are formed.
  • the through electrodes 701-5a-1 to 701-5a-8, the back surface wirings 701-5b-1 to 701-5b-8, and the front surface wirings 701-5c-1 to 701-5c-- 8 and a through electrode 701-5d are formed.
  • the memory chip 701-6 includes through electrodes 701-6a-1 to 701-6a-8, back surface wirings 701-6b-1 to 701-6b-8, and front surface wirings 701-6c-1 to 701-6c--. 8 and through electrodes 701-6d are formed.
  • the through electrodes 701-7a-1 to 701-7a-8, the back surface wirings 701-7b-1 to 701-7b-8, and the front surface wirings 701-7c-1 to 701-7c- 8 and through electrodes 701-7d are formed.
  • the through electrodes 701-8a-1 to 701-8a-8, the back surface wirings 701-8b-1 to 701-8b-8, and the front surface wirings 701-8c-1 to 701-8c- 8 and through electrodes 701-8d are formed.
  • the through electrodes 701-8a-1 of the chip 701-8 are connected to form one first through electrode (hereinafter, appropriately referred to as a first through electrode 711-1).
  • the first through electrode 711-1 is an electrode constituting a part of the data signal line 711-1.
  • the data signal line 711-1 is connected to the memory chip 701-1.
  • a through electrode 701-1d is formed in the memory chip 701-1.
  • the through electrode 701-1d corresponds to a second through electrode.
  • the through electrode 701-1d is connected to the back surface wiring 701-1b-1 and the front surface wiring 701-1c-1.
  • the back surface wiring 701-1b-1 is connected to the through electrode 701-1a-1 (first through electrode 711-1).
  • the elements (not shown) in the memory chip 701-1 connected to the front surface wiring 701-1c-1 include the front surface wiring 701-1c-1, the through electrode 701-1d, and the back surface wiring 701-1b-1. And is connected to the first through electrode 711-1.
  • the second through electrode connected to the first through electrode 711-1 is only the through electrode 701-1d in the memory chip 701-1. In other words, among the surface wirings 701-1c-1 to 701-1c-8, only the surface wiring 701-1c-1 is connected to the first through electrode 711-1.
  • the data is supplied to the elements in the memory chip 701.
  • the memory chip having the surface wiring connected to the first through electrode 711-1. 701-1 and not supplied to the other memory chips 701-2 to 701-8.
  • the memory chip 701-2 is provided with a through electrode 701-2d as a through electrode corresponding to the second through electrode.
  • the through electrode 701-2d is connected to the first through electrode 711-2 (the through electrode 701-2a-2 included in the first through electrode 711-2) constituting the data signal line 711-2. .
  • the data is supplied to the elements in the memory chip 701.
  • the memory chip having the surface wiring connected to the first through electrode 711-2. 701-2.
  • the other data signal lines 711-3 to 711-8 are provided with through electrodes (first through electrodes) penetrating a plurality of chips, and the respective memory chips 701-2 through 701-8 and the first through electrodes. It is comprised by the electrode (2nd penetration electrode, surface wiring, back surface wiring) for connecting.
  • each signal line described below includes a first through electrode penetrating a plurality of chips and a second through electrode for connecting the first through electrode. Omitted.
  • the memory chip 701 is provided with eight first through electrodes penetrating a plurality of chips for a data signal line 711 for transmitting 1-bit data, and is connected to the first through electrode. One through electrode is provided.
  • the first through electrode provided in each memory chip 701 is provided at the same location for each memory chip 701, and the second through electrode is provided at a different position for each memory chip 701.
  • the 128 first through electrodes provided in each memory chip 701 are provided in the same place for each memory chip 701, and the 16 second through electrodes are provided in different positions for each memory chip 701. .
  • the configuration of the memory chip 701 (in FIG. 21, the memory chip 701-1 is taken as an example) and the control chip 702 will be described.
  • the configuration of the memory chip 701-1 shown on the right side of FIG. 21 will be described first.
  • the memory chip 701-1 includes a memory cell array region 705 in which a memory cell array is disposed, a second through electrode disposition region 706 in which a drive circuit and a second through electrode of the memory cell array included in the memory chip 701-1 are disposed, and
  • the memory chip 701-1 includes a first through electrode arrangement region 707 in which the first through electrode is arranged.
  • 16 through electrodes corresponding to the through electrodes 701-1a-1 in FIG. 20 are provided in order to enable 16-bit parallel transmission. That is, as shown in FIG. 21, in the first through electrode arrangement region 707, 16 first through electrodes 701-1a-1-1 to 701-1a-1-16 are formed. ing.
  • the through electrodes 701-1a-1-1 to 701-1a-1-16 are connected to the second through electrode.
  • the second through electrode is also provided at 16 locations to enable 16-bit parallel transmission. That is, as shown in FIG. 21, 16 second through electrodes of the through electrodes 701-1d-1 to 701-1d-16 are formed in the second through electrode arrangement region 706.
  • each of the through electrodes 701-1a-1-1 to 701-1a-1-16 includes the through electrodes 701-1d-1 to 701-1d-16 and the back surface wiring 701-1b-. 1-1 to 701-1b-1-16.
  • through electrodes related to the through electrodes 701-1a-2 to 701-1a-8 are also formed. That is, in the first through electrode arrangement region 707, through electrodes 701-1a-2-1 to 701-1a-2-16 constituting a part of the data signal line 711-2 are formed.
  • through electrodes 701-1a-3-1 to 701-1a-3-16 constituting part of the data signal line 711-3 are formed in the first through electrode arrangement region 707, and the data signal line 711 is formed.
  • Through-electrodes 701-1a-4-1 to 701-1a-4-16 forming a part of -4 are formed, and the through-electrodes 701-1a-5-1 forming a part of the data signal line 711-5 are formed.
  • To 701-1a-5-16 are formed.
  • through electrodes 701-1a-6-1 to 701-1a-6-16 constituting a part of the data signal line 711-6 are formed, and the data signal line 711 is formed.
  • Through-electrodes 701-1a-7-1 to 701-1a-7-16 constituting a part of ⁇ 7 are formed, and the through-electrodes 701-1a-8-1 constituting a part of the data signal line 711-8 are formed.
  • To 701-1a-8-16 are formed.
  • the memory chip 701-1 is provided with the through electrodes 701-1a-1 to 701-1a-8 corresponding to the first through electrodes, and the respective through electrodes 701 are provided.
  • the control chip 702 includes a control circuit unit 703 in which various circuits mounted on the control chip 702 are arranged, and a first through electrode arrangement region in which the first through electrode is arranged. 704.
  • the first through electrode arrangement region 704 of the control chip 702 has the same first first electrode at the same position as the first through electrode arranged in the first through electrode arrangement region 707 of the memory chip 701-1.
  • the through electrode is formed.
  • each of the first through electrodes arranged in the first through electrode arrangement region 704 of the control chip 702 is connected to the control circuit unit 703.
  • the first through electrode is arranged in the control chip 702.
  • a first through electrode and a second through electrode are arranged in the memory chip 701-1.
  • the memory chips 701-2 to 701-8 include a memory cell array region 705, a second through electrode arrangement region 706, and a first through electrode arrangement region 707.
  • the first through electrode arrangement region 707 of the memory chip 701-2 the first through electrode arrangement region 707 of the memory chip 701-1 shown in FIG.
  • the first through electrode is disposed at the same position as the through electrode.
  • through electrodes 701-2d-1 to 701-2d-16 are arranged in the second through electrode arrangement region 706 of the memory chip 701-2.
  • Each of the through electrodes 701-2d-1 to 701-2d-16 arranged in the second through electrode arrangement region 706 is a back surface wiring 701-2b-1-1 to 701-2b-1-16. 1 is connected to the through electrodes 701-2a-1 to 701-2a-16 arranged in one through electrode arrangement region 707.
  • the memory chip 701-1 is provided with the through electrodes 701-1a-1 to 701-1a-8 corresponding to the first through electrodes, and the respective through electrodes 701 are provided.
  • the through electrode corresponding to the second through electrode only the through electrode 701-1d is provided in the memory chip 701-1. Therefore, 16 through-hole electrodes 701-1d are provided in order to support 16-bit parallel transmission. Therefore, the memory chip 701-1 is provided with a total of 144 through electrodes, 128 as the first through electrode for the data signal line 711 and 16 as the second through electrode.
  • the other memory chips 701-2 to 701-8 are also provided with 144 through electrodes for the data signal line 711, respectively.
  • the position of the second through electrode connected to the first through electrode constituting the data signal line 711 is made differently, and a multilayer stacked semiconductor memory structure that transmits and receives signals in parallel can be obtained.
  • an address signal line, a command signal line, a Vdd signal line, and a Vss signal line are one signal line, and eight memory chips 701-1 to 701 are provided. ⁇ 8 are provided as a common signal line (hereinafter referred to as a control signal line 721).
  • the control signal line 721 is a signal line (multiplexed signal line) used in common by the eight memory chips 701, and one through electrode (first through electrode) that penetrates the eight memory chips 701.
  • the electrode (second through electrode) that connects the through electrode and each memory chip 701 is provided at the same location in each chip. That is, the through electrode provided with the control signal line 721 has two locations, the first through electrode and the second through electrode, and the first through electrode and the second through electrode have the same location in each memory chip 701. Is provided.
  • the number of through electrodes for the control signal line 721 is different depending on the number of bits transmitted in parallel as control data in the same manner as the through electrode of the data signal line 711.
  • the through electrode for the control signal line 721 is used for each of the first through electrode and the second through electrode in one memory chip 701. A total of 16 locations are provided, 8 locations each.
  • control signal line 721 is provided as eight multiplexed signal lines shared by the memory chips 701 stacked in eight layers.
  • a chip designation signal line 731 for transmitting a signal for designating a memory (chip) for writing data to or reading data from the memory chips 701-1 to 701-8 is provided on the memory chip 701. -1 to 701-8.
  • the chip designation signal line 731 is a signal line for transmitting 1-bit data.
  • one memory electrode 701 is provided with one first through electrode and one second through electrode.
  • the memory chip 701 (chip) select is not controlled for each chip, and 8 chips operate simultaneously.
  • the structure of the second stacked memory is a stacked memory structure in which a plurality of memory chips and a control chip for controlling operations of the plurality of memory chips are stacked.
  • signal lines for transmitting data written to the memory and data read from the memory are multiplexed and connected to each memory chip included in the stacked memory structure.
  • a signal line for transmitting a control signal for transmitting an address or a command necessary for controlling a write operation to a memory or a read operation from the memory is shared by each memory chip included in the stacked memory structure.
  • a signal line for transmitting a signal for designating or specifying a memory for performing a write operation or a read operation is multiplexed and connected to each memory chip included in the stacked memory structure.
  • FIG. 22 is a schematic diagram showing a connection structure of wiring to each memory chip in the second stacked memory structure 750.
  • FIG. 22 is a diagram showing a configuration of a stacked memory when data signal lines are multiplexed.
  • FIG. 22A is a diagram showing a wiring structure of data signal lines. 22A shows the wiring of data signal lines in the case of four multiplexing, that is, one data signal line connected to the control chip 702 is branched and connected to four memory chips.
  • Memory chips 701-1 to 701-4 are multiplexed, and one data signal line 761-1 is wired to the four memory chips 701.
  • Memory chips 701-5 to 701-8 are multiplexed, and one data signal line 761-2 is wired to the four memory chips 701.
  • the data signal lines 761-1 and 761-2 are signal lines for transmitting and receiving 16-bit data, respectively.
  • the lines are multiplexed and connected to 8 memories (8 chips).
  • the stacked memory structure 750 shown in FIG. 22 can simultaneously write or read data of twice 16 bits and 32 bits. It becomes possible. With such a configuration, high-speed communication is possible.
  • 16 bits of data D0 to D15 are transmitted to the data signal line 761-1, and 16 bits of data D16 to D31 are transmitted to the data signal line 761-2, for example. That is, in this case, 32-bit data can be simultaneously written or read by the data signal line 761-1 and the data signal line 761-2.
  • the memory chips 701-1 to 701-4 store the lower bits (Data Lower) of the data
  • the memory chips 701-5 to 701-8 store the upper bits (Data Upper) can be memorized.
  • the data signal line 761 also includes a through electrode penetrating a plurality of chips and a through electrode for connecting to the through electrode.
  • one through electrode (referred to as the 1-1 through electrode) is provided from the memory chip 701-1 to the memory chip 701-8.
  • a through electrode (referred to as a (2-1) through electrode) for connecting to the 1-1 through electrode is provided in each of the memory chips 701-1 to 701-4.
  • one through electrode (referred to as the 1-2 through electrode) is provided from the memory chip 701-1 to the memory chip 701-8.
  • a through electrode (referred to as a 2-2 through electrode) for connection to the 1-2 through electrode is provided in each of the memory chips 701-5 to 701-8.
  • 16-bit parallel transmission is realized by providing 16 first through-electrodes and second through-electrodes, respectively. .
  • the memory chip 701-1 a total of three types of through electrodes, that is, the 1-1 through electrode, the 1-2 through electrode, and the 2-1 through electrode are provided on the data signal line 761. Is formed for.
  • the memory chips 701-2 to 701-4 also have a total of three types of through electrodes: a 1-1 through electrode, a 1-2 through electrode, and a 2-1 through electrode. Is formed for the data signal line 761.
  • the 48 through electrodes are provided at the same location in each of the memory chips 701-1 to 701-4. Therefore, at the time of manufacture, these four memory chips 701-1 to 701-4 can be manufactured using the same mask, for example.
  • each of the memory chips 701-5 to 701-8 has a total of three types of through-electrodes including a 1-1 through electrode, a 1-2 through electrode, and a 2-2 through electrode. It is formed for the data signal line 761.
  • the first through electrode that constitutes a part of the data signal line 761-1 is not formed.
  • the first through electrode and the second through electrode are respectively formed in the memory chips 701-5 to 701-8.
  • Two types of through-electrodes -2 are formed for the data signal line 761 in total.
  • each of the memory chips 701-5 to 701-8 is provided with 16 through electrodes for the 1-2 through electrode and 16 through electrodes for the 2-2 through electrode. Therefore, each of the memory chips 701-5 to 701-8 is provided with 32 locations as through electrodes for the data signal line 761.
  • an address signal line, a command signal line, a Vdd signal line, and a Vss signal line are one signal line, and eight memory chips 701-1 to 701 are provided.
  • ⁇ 8 is provided as a common control signal line 721. Since this configuration is the same as that shown in FIG. 19B, description thereof is omitted.
  • control signal line 721 is provided as eight multiplexed signal lines shared by the eight memory chips 701 (eight chips).
  • FIG. 22A When four data signal lines 761-1 are multiplexed as shown in FIG. 22A and eight control signal lines 721 are multiplexed as shown in FIG. 22B, the memory chips 701-1 to 701-1 to write or read data are read.
  • a chip designation signal line for transmitting a selection signal for selecting 701-8 is provided as shown in FIG.
  • two chip designation signal lines for transmitting a selection signal for selecting the memory chips 701-1 to 701-8 are multiplexed to the memory chips 701-1 to 701-8. Is provided. That is, one chip designation signal line connected to the control chip 702 is branched, and the wiring of the chip designation signal line connected to two memory chips is shown.
  • a chip designation signal line 771-1 is connected to the memory chips 701-1 and 701-5, and a chip designation signal line 771-2 is connected to the memory chips 701-2 and 701-6.
  • a chip designation signal line 771-3 is connected to the memory chips 701-3 and 701-7, and a chip designation signal line 771-4 is connected to the memory chips 701-4 and 701-8. Yes.
  • the chip designation signal line 771 is provided as a signal line shared by the two memory chips 701.
  • the chip designation signal line 771 is multiplexed in two, and a 4-bit parallel signal (for example, A0-A3 of A0-A3) is provided by the four chip designation signal lines 771. 4 bit signal).
  • a 4-bit parallel signal for example, A0-A3 of A0-A3
  • the data transmitted to the chip designation signal line 771 corresponding to the chip to which data is written (read) is “1”
  • the data transmitted to the other chip designation signal line is “0”. Is done.
  • the chip designation signal line 771 is also configured to include a through electrode penetrating a plurality of chips and a through electrode for connecting to the through electrode.
  • one through electrode (referred to as the 1-1 through electrode) is provided from the memory chip 701-1 to the memory chip 701-8. Yes.
  • a through electrode (referred to as a (2-1) through electrode) for connecting to the 1-1 through electrode is provided in each of the memory chip 701-1 and the memory chip 701-5.
  • the through-electrode in the vertical direction of the chip designation signal line 771-2 is provided with one through-electrode from the memory chip 701-1 to the memory chip 701-8 (referred to as the 1-2 through-electrode). ing.
  • a through electrode (referred to as a 2-2 through electrode) for connecting to the 1-2 through electrode is provided in each of the memory chip 701-2 and the memory chip 701-6.
  • the through-electrodes in the vertical direction of the chip designation signal line 771-3 are provided with one through-electrode (referred to as the first through electrode) from the memory chip 701-1 to the memory chip 701-8. ing.
  • a through electrode (a second through electrode) is connected to each of the first to third through electrodes in each of the memory chip 701-3 and the memory chip 701-7.
  • the through-electrode in the vertical direction of the chip designation signal line 771-4 is provided with one through-electrode from the memory chip 701-1 to the memory chip 701-8 (referred to as the first through-fourth through electrode). ing.
  • a through electrode (second through electrode) is connected to each of the memory chip 701-4 and the memory chip 701-8 to be connected to the first to fourth electrodes.
  • the memory chip 701-1 and the memory chip 701-5 include a 1-1 through electrode, a 1-2 through electrode, a 1-3 through electrode, a 1-4 through electrode, and a 2- A total of five through electrodes of one through electrode are formed for the chip designation signal line 771.
  • the memory chip 701-2 and the memory chip 701-6 include a 1-1 through electrode, a 1-2 through electrode, a 1-3 through electrode, a 1-4 through electrode, In addition, a total of five through electrodes of the 2-2 through electrode are formed for the chip designation signal line 771.
  • the memory chip 701-3 and the memory chip 701-7 include a 1-1 through electrode, a 1-2 through electrode, a 1-3 through electrode, a 1-4 through electrode, In addition, a total of five through electrodes of the 2-3 through electrodes are formed for the chip designation signal line 771.
  • the memory chip 701-4 and the memory chip 701-8 include a 1-1 through electrode, a 1-2 through electrode, a 1-3 through electrode, a 1-4 through electrode, In addition, a total of five through electrodes of the second through fourth through electrodes are formed for the chip designation signal line 771.
  • a 1-1 through electrode, a 1-2 through electrode, a 1-3 through electrode, and a 1-4 through electrode are formed, respectively. Therefore, the same mask or the like for forming these first through electrodes can be used.
  • the memory chip 701-6 it is also possible to adopt a configuration in which the 1-1 through electrode that constitutes a part of the chip designation signal line 771-1 is not formed.
  • the first through electrode is not formed in the memory chip 701-6, the first through second electrode to the first through electrode and the second through electrode are included in the memory chip 701-6. It is also possible to form a total of four types of through electrodes.
  • the memory chip 701-7 a configuration in which the 1-1 through electrode and the 1-2 through electrode forming part of the chip specifying signal line 771-1 and the chip specifying signal line 771-2 are not formed. It is also possible.
  • the memory chip 701-7 includes the 1-3 through electrode, 1-4 It is also possible to form a total of three types of through-electrodes, that is, through-electrodes of 2-3 and through-hole 2-3 electrodes.
  • the memory chip 701-8 a configuration in which the 1-1 through electrode and the 1-3 through electrode constituting part of the chip specifying signal line 771-1 to the chip specifying signal line 771-3 are not formed. It is also possible.
  • the memory chip 701-8 is configured such that the first through first through thru 1-3 electrodes are not formed, the memory chip 701-8 includes the first through fourth through electrodes and the second through fourth electrodes. It is also possible to form a total of two types of through electrodes of the through electrodes.
  • the first through electrode and the second through electrode constituting the chip designation signal line 771-2 of the memory chip 701-2 in FIG. 22C are connected across the chip designation signal line 771-1. In the actual wiring, however, the wiring is arranged and connected to avoid the chip designation signal line 771-1. Similarly, when the 1-1 through electrode is provided, the memory chip 701-6 is arranged so as to avoid the chip designation signal line 771-1 and is connected.
  • the first through electrode and the second through electrode constituting the chip designation signal line 771-3 of the memory chip 701-3 straddle the chip designation signal line 771-1 and the chip designation signal line 771-2.
  • the arrangement is such that the chip designation signal line 771-1 and the chip designation signal line 771-2 are avoided and connected.
  • the memory chip 701-7 is arranged and connected to avoid the chip designation signal line 771-1.
  • the first through electrode and the second through electrode constituting the chip designation signal line 771-4 of the memory chip 701-4 straddle the chip designation signal line 771-1 to the chip designation signal line 771-3.
  • the arrangement is such that the chip designation signal line 771-1 to the chip designation signal line 771-3 are avoided and connected.
  • the memory chip 701-8 is arranged so as to avoid the chip designation signal line 771-1 and is connected.
  • the AC standard is strict for the data signal line 761, but according to the present technology, even when the memory chips 701 are stacked, it is not necessary to provide a wire bonding pad on each memory chip 701. Since the through-electrodes can be connected, the input / output capacity is reduced, and the AC standard can be satisfied even when the data signal line 761 is multiplexed.
  • four data signal lines 761 are multiplexed, and eight control signal lines 721 for transmitting addresses and commands are multiplexed, and chip designation for selecting a chip (memory chip 701).
  • Two signal lines 771 are multiplexed.
  • the data signal line 761, the control signal line 721, and the chip designation signal line 771 have different multiplicity, and the multiplicity is The relationship of control signal line multiplicity> data signal line multiplicity> chip designation signal line multiplicity is satisfied.
  • the number of data signal lines 761 can be reduced, and the number of through electrodes for providing the data signal lines 761 can also be reduced. Therefore, the area required for wiring can be reduced, and the stacked memory structure 750 can be downsized.
  • the redundant processing described with reference to FIGS. 6 and 7 can be applied. That is, for example, the redundant area can be shared by the memory chips 701-1 to 701-4. For example, when a defective column occurs in the memory chip 701-1, the shared redundant area, for example, the redundant area of the memory chip 701-2 is used instead of the defective column of the memory chip 701-1. Is possible.
  • the structure of the third stacked memory is a stacked memory structure in which a plurality of memory chips and a control chip for controlling operations of the plurality of memory chips are stacked.
  • signal lines for transmitting data written to the memory and data read from the memory are multiplexed and connected to each memory chip included in the stacked memory structure.
  • a signal line for transmitting a control signal for transmitting an address or a command necessary for controlling a write operation to a memory or a read operation from the memory is shared by each memory chip included in the stacked memory structure.
  • a signal line for transmitting a signal for designating or specifying a memory for performing a write operation or a read operation is multiplexed and connected to each memory chip included in the stacked memory structure.
  • FIG. 23 is a diagram showing a configuration of the stacked memory structure 800 when two data signal lines are multiplexed.
  • FIG. 23A shows a wiring structure of data signal lines.
  • the wiring of the data signal line in the case of double multiplexing is shown. That is, one data signal line connected to the control chip 702 is branched, and data signal lines connected to two memory chips are shown.
  • the memory chip 701-1 and the memory chip 701-2 are multiplexed, and one data signal line 811-1 is wired to the two memory chips 701. Further, the memory chip 701-3 and the memory chip 701-4 are multiplexed, and one data signal line 811-2 is wired to the two memory chips 701.
  • the memory chip 701-5 and the memory chip 701-6 are multiplexed, and one data signal line 811-3 is wired to the two memory chips 701. Further, the memory chip 701-7 and the memory chip 701-8 are multiplexed, and one data signal line 811-4 is wired to the two memory chips 701.
  • the data signal lines 811-1 to 811-4 are each a signal line for transmitting / receiving 16-bit data.
  • the lines are multiplexed and connected to 8 memories (8 chips).
  • the stacked memory structure 800 shown in FIG. 23 can simultaneously write or read data of 4 times 16 bits and 64 bits. It becomes possible. With such a configuration, high-speed communication is possible.
  • 16 bits of data D0 to D15 are transmitted to the data signal line 811-1
  • 16 bits of data D16 to D31 are transmitted to the data signal line 811-2
  • 16 bits of data D16 to D31 are transmitted to the data signal line 811-3
  • 16 bits of data D32 to D47 are transmitted
  • 16 bits of data D48 to D63 are transmitted to the data signal line 811-4. That is, in this case, the data signal lines 811-1 to 811-4 function as data signal lines 811 for transmitting 64-bit data of the data D0 to D63.
  • the memory chip 701-1 and the memory chip 701-2 store the lower bits (Data ⁇ ⁇ ⁇ Lower) of the data
  • the memory chip 701-3 and the memory chip 701-4 store the data
  • the middle and lower bits (Data Middle Lower) are stored
  • the memory chip 701-5 and the memory chip 701-6 store the middle and upper bits (Data Middle Upper)
  • the memory chips 701-7 and 701-8 are The upper bit (Data ⁇ ⁇ ⁇ Upper) of the data can be stored.
  • the data signal line 811 also includes a through electrode penetrating a plurality of chips and a through electrode for connecting to the through electrode.
  • one through electrode (referred to as the 1-1 through electrode) is provided from the memory chip 701-1 to the memory chip 701-8.
  • a through electrode (referred to as a 2-1 through electrode) for connection to the 1-1 through electrode is provided in each of the memory chips 701-1 and 701-2.
  • the vertical through electrode of the data signal line 811-2 is provided with one through electrode (referred to as the 1-2 through electrode) from the memory chip 701-1 to the memory chip 701-8. Yes.
  • a through electrode (referred to as a 2-2 through electrode) for connection to the 1-2 through electrode is provided in each of the memory chip 701-3 and the memory chip 701-4.
  • the vertical penetration electrode of the data signal line 811-3 is provided with one penetration electrode (referred to as the first to third penetration electrode) from the memory chip 701-1 to the memory chip 701-8. Yes.
  • a through electrode (a second through electrode) is connected to each of the first to third through electrodes in each of the memory chip 701-5 and the memory chip 701-6.
  • the vertical through electrode of the data signal line 811-4 is provided with one through electrode (the first through electrode is 1-4) from the memory chip 701-1 to the memory chip 701-8. Yes. Then, a through electrode (referred to as a second to fourth through electrode) for connecting to the first to fourth through electrodes is provided in each of the memory chip 701-7 and the memory chip 701-8.
  • 16-bit parallel transmission is realized by providing 16 first through-electrodes and second through-electrodes, respectively. .
  • the memory chip 701-1 and the memory chip 701-2 include a 1-1 through electrode, a 1-2 through electrode, a 1-3 through electrode, a 1-4 through electrode, and a 2- A total of five types of through electrodes of one through electrode are formed for the data signal line 811.
  • the memory chip 701-3 and the memory chip 701-4 include a 1-1 through electrode, a 1-2 through electrode, a 1-3 through electrode, a 1-4 through electrode, and A total of five types of through electrodes of the 2-2 through electrode are formed for the data signal line 811.
  • the memory chip 701-3 and the memory chip 701-4 are each provided with 80 positions as through electrodes for the data signal line 811.
  • the memory chip 701-5 and the memory chip 701-6 include a 1-1 through electrode, a 1-2 through electrode, a 1-3 through electrode, a 1-4 through electrode, In addition, a total of five types of through electrodes of the 2-3 through electrodes are formed for the data signal line 811.
  • the memory chip 701-5 and the memory chip 701-6 are each provided with 80 positions as through electrodes for the data signal line 811.
  • the memory chip 701-7 and the memory chip 701-8 include a 1-1 through electrode, a 1-2 through electrode, a 1-3 through electrode, a 1-4 through electrode, In addition, a total of five types of through electrodes of the 2-4 through electrodes are formed for the data signal line 811.
  • the memory chip 701-7 and the memory chip 701-8 are each provided with 80 positions as through electrodes for the data signal line 811.
  • a 1-1 through electrode, a 1-2 through electrode, a 1-3 through electrode, and a 1-4 through electrode are formed, respectively. Therefore, the same mask or the like for forming these first through electrodes can be used.
  • the first through electrode that constitutes a part of the data signal line 811-1 is not formed.
  • the first through hole is inserted in the memory chip 701-3 and the memory chip 701-4, respectively.
  • a total of four types of through electrodes from the electrode to the first through fourth through electrode and the second through second through electrode are formed for the data signal line 811.
  • each of the memory chip 701-3 and the memory chip 701-4 includes 16 locations for the 1-2 through electrode, 16 locations for the 1-3 through electrode, Since 16 through electrodes are provided for the through electrode and 16 through electrodes for the 2-2 through electrode, each of the memory chip 701-3 and the memory chip 701-4 has a data signal. 64 penetrating electrodes for the wire 811 are provided. In this case, the memory chip 701-3 and the memory chip 701-4 can be formed using the same mask at the time of manufacture.
  • the first through-hole electrode and the first-second through-hole electrode forming part of the data signal line 811-1 and the data signal line 811-2 are formed. It is also possible to adopt a configuration that does not.
  • the memory chip 701-5 and the memory chip 701-6 are configured such that the 1-1 through electrode and the 1-2 through electrode are not formed, the memory chip 701-5 and the memory chip 701-6 include: A total of three types of through electrodes, ie, the 1-3 through electrode, the 1-4 through electrode, and the 2-3 through electrode, are formed for the data signal line 811, respectively.
  • each of the memory chip 701-5 and the memory chip 701-6 includes 16 locations for the 1-3 through electrodes, 16 locations for the 1-4 through electrodes, and 2-3 Since 16 through electrodes are provided for each through electrode, 48 chips are provided as through electrodes for the data signal line 811 in each of the memory chip 701-5 and the memory chip 701-6.
  • the memory chip 701-5 and the memory chip 701-6 can be formed using the same mask at the time of manufacture.
  • the 1-1 through electrode through the 1-3 through electrode forming part of the data signal line 811-1 through the data signal line 811-3 are formed. It is also possible to adopt a configuration that does not.
  • the memory chip 701-7 and the memory chip 701-8 include In total, two types of through electrodes, that is, the first through fourth through electrode and the second through fourth through electrode are formed for the data signal line 811.
  • each of the memory chip 701-7 and the memory chip 701-8 is provided with 16 through electrodes for the 1-4 through electrodes and 16 through electrodes for the 2-4 through electrodes. Therefore, each of the memory chip 701-7 and the memory chip 701-8 is provided with 32 positions as through electrodes for the data signal line 811. In this case, the memory chip 701-7 and the memory chip 701-8 can be formed using the same mask at the time of manufacture.
  • an address signal line, a command signal line, a Vdd signal line, and a Vss signal line are one signal line, and eight memory chips 701-1 to 701 are provided.
  • ⁇ 8 is provided as a common control signal line 721. Since this configuration is the same as that shown in FIG. 19B, description thereof is omitted.
  • control signal line 721 is provided as eight multiplexed signal lines shared by eight memory chips 701 (eight chips).
  • memory chips 701-1 to 701- A chip designation signal line for transmitting a selection signal for selecting 8 is provided as shown in FIG.
  • FIG. 23C four chip designating signal lines for transmitting a selection signal for selecting the memory chips 701-1 to 701-8 are multiplexed to the memory chips 701-1 to 701-8. Is provided. That is, one chip designation signal line connected to the control chip 702 is branched, and the wiring of the chip designation signal line connected to four memory chips is shown.
  • a chip designation signal line 821-1 is connected to the memory chip 701-1, memory chip 701-3, memory chip 701-5, and memory chip 701-7, and the memory chip 701-2, memory chip 701-4,
  • a chip designation signal line 821-2 is connected to the memory chip 701-6 and the memory chip 701-8.
  • the chip designation signal line 821 is provided as a signal line shared by four memory chips 701 and is multiplexed in four, and a 2-bit parallel signal (for example, data A0) is transmitted by the two chip designation signal lines 821. , A1 2-bit signal). For example, data transmitted to the chip designating signal line 821 corresponding to the memory chip 701 to which data is written (read) is “1”, and data transmitted to other chip designating signal lines is “0”. "
  • the lower bits are stored in the memory chip 701-1.
  • Data D0 to D15 are written (read)
  • middle-low order bit data D16 to D31 are written (read) to the memory chip 701-3
  • middle-high order bit data D32 to D31 are written to the memory chip 701-5.
  • D47 is written (read)
  • upper bit data D48 to D63 are written (read) to the memory chip 701-7.
  • the chip designation signal line 821 is also configured to include a through electrode that penetrates a plurality of chips and a through electrode for connecting to the through electrode.
  • one through electrode (referred to as the 1-1 through electrode) is provided from the memory chip 701-1 to the memory chip 701-8.
  • a through electrode (to be referred to as a (2-1) through electrode) connected to the 1-1 through electrode is a memory chip 701-1, a memory chip 701-3, a memory chip 701-5, and a memory chip 701. It is provided for each of -7.
  • the through-electrode in the vertical direction of the chip designation signal line 821-2 is also provided with one through-electrode (referred to as the 1-2 through-electrode) from the memory chip 701-1 to the memory chip 701-8.
  • the through-electrodes (to be referred to as the 2-2 through-electrodes) for connecting to the 1-2 through electrodes are the memory chip 701-2, the memory chip 701-4, the memory chips 701-6, 701-8. Of each.
  • Each of the memory chip 701-1, the memory chip 701-3, the memory chip 701-5, and the memory chip 701-7 includes a 1-1 through electrode, a 1-2 through electrode, and a 2-1 A total of three through electrodes of the through electrode are formed for the chip designation signal line 821.
  • the memory chip 701-2, the memory chip 701-4, the memory chips 701-6 and 701-8 have a 1-1 through electrode, a 1-2 through electrode, and a 2-2, respectively. A total of three through electrodes of these through electrodes are formed for the chip designation signal line 821.
  • the first through-hole electrode and the first-second through-hole electrode are formed, so that the first of these related to the chip designation signal line 821 is formed.
  • the same mask or the like for forming the through electrode can be used.
  • the memory chip 701-8 it is possible to adopt a configuration in which the 1-1 through electrode which forms part of the chip designation signal line 821-1 is not formed.
  • the memory chip 701-6 includes a total of two types of the 1-2 through electrode and the 2-2 through electrode. It is also possible to form a through electrode.
  • first through electrode and the second through electrode constituting the chip designation signal line 821-2 of the memory chip 701-2, the memory chip 701-4, and the memory chip 701-6 in FIG. Although shown as being connected across the designated signal line 821-1, the actual wiring is arranged and connected to avoid the chip designated signal line 821-1.
  • the data signal line 811 has a strict AC standard.
  • the present technology even when the memory chips 701 are stacked, it is not necessary to provide a wire bond pad on each memory chip 701. Since the through-electrodes can be connected, the input / output capacity is reduced, and the AC standard can be satisfied even when the data signal line 811 is multiplexed.
  • two data signal lines 811 are multiplexed, and control signal lines 721 for transmitting addresses and commands are eight multiplexed, and chip specification for selecting a chip (memory chip 701).
  • Four signal lines 821 are multiplexed.
  • the data signal line 811, the control signal line 721, and the chip designation signal line 821 have different multiplicity, and the multiplicity is The relationship of control signal line multiplicity> chip designation signal line multiplicity> data signal line multiplicity is satisfied.
  • the number of data signal lines 811 can be reduced, and the number of through electrodes for providing the data signal lines 811 can also be reduced. Therefore, the area required for wiring can be reduced, and the stacked memory structure 800 can be downsized.
  • the redundant processing described with reference to FIGS. 6 and 7 can be applied. That is, for example, the redundant area can be shared by the memory chips 701-1 and 701-2. For example, when a defective column occurs in the memory chip 701-1, the shared redundant area, for example, the redundant area of the memory chip 701-2 is used instead of the defective column of the memory chip 701-1. Is possible.
  • the structure of the fourth stacked memory is the same as the structure of the second stacked memory, but differs in that the chip designation signal line transmits decoded data.
  • FIG. 24 is a diagram showing the configuration of the stacked memory structure 850 when four data signal lines are multiplexed, and is the same as the stacked memory structure 750 shown in FIG. The difference is that the decoded data is transmitted.
  • FIG. 24A is a diagram showing the wiring structure of the data signal line, and since it is the same as the wiring structure of the data signal line 761 shown in FIG. 22A, description thereof is omitted.
  • the wiring structure of the control signal line shown in B of FIG. 24 is the same as the wiring structure of the control signal line 721 shown in B of FIG.
  • FIG. 24A When four data signal lines 711 are multiplexed as shown in FIG. 24A and eight control signal lines 721 are multiplexed as shown in FIG. 24B, memory chips 701-1 to 701-write or read data.
  • a chip designating signal line for transmitting a selection signal for selecting 8 is provided as shown in FIG.
  • chip designation signal lines for transmitting a selection signal for selecting the memory chips 701-1 to 701-8 are multiplexed into the memory chips 701-1 to 701-8.
  • the chip designation signal line 861 is connected to each of the memory chips 701-1 to 701-8.
  • the chip designation signal line 861 is, for example, a signal line for flowing a 2-bit decode signal obtained by decoding data A0 to A3. As described with reference to FIG. 4 and FIG. 5, data (stack address) for recognizing the chip number of the chip is written to each chip (memory chip 701), and the stack address is set to the chip. It is made to flow through the designated signal line 861.
  • two memory chips 701 are selected from the eight memory chips 701 as described with reference to FIG. Since the upper bit and the lower bit are respectively written in the memory chip 701, the same stack address is written in the two memory chips 701 that are a set of memory chips 701 in which the upper bit and the lower bit are written ( Remembered).
  • the stack address it is only necessary to distinguish the four sets of memory chips 701, and therefore, it is possible to use 2-bit data. For example, “00” is assigned as the stack address to the memory chip 701-1 and the memory chip 701-5, “01” is assigned as the stack address to the memory chip 701-2 and the memory chip 701-6, “01” is assigned as the stack address to the memory chips 701-3 and 701-7, and “11” is assigned as the stack address to the memory chips 701-4 and 701-8.
  • the stack address is assigned in this way, and written in each memory chip 701 by using fuse as described with reference to FIG.
  • the memory chip 701-1 and the memory chip 701-5 determine that they are selected, and the data signal line 761-1. , 761-2 are written respectively.
  • the chip designation signal line 861 transmits two bits of data, and thus the chip designation signal line 861 has two signal lines and is configured by two through electrodes.
  • the chip designation signal line 861 has two penetrations. Since it is composed of electrodes, the area required for wiring can be reduced as described above, and the stacked memory structure 850 can be downsized.
  • each data signal line 761 is multiplexed, and eight control signal lines 721 for transmitting addresses and commands are multiplexed, and chip designation for selecting a chip (memory chip 701).
  • the signal line 861 is multiplexed eight times.
  • redundant processing can be performed between the multiplexed memory chips 701.
  • the redundant processing described with reference to FIGS. 6 and 7 can be applied. That is, for example, the redundant area can be shared by the memory chips 701-1 to 701-4. For example, when a defective column occurs in the memory chip 701-1, the shared redundant area, for example, the redundant area of the memory chip 701-2 is used instead of the defective column of the memory chip 701-1. Is possible.
  • the structure of the fifth stacked memory is the same as that of the third stacked memory, but differs in that the chip designation signal line transmits decoded data.
  • FIG. 25 is a diagram showing the configuration of the stacked memory structure 900 when two data signal lines are multiplexed, and is similar to the stacked memory structure 800 shown in FIG. The difference is that the decoded data is transmitted.
  • 25A is a diagram showing the wiring structure of the data signal line, and since it is the same as the wiring structure of the data signal line 811 shown in A of FIG. 23, the description thereof is omitted.
  • the wiring structure of the control signal line shown in B of FIG. 25 is the same as the wiring structure of the control signal line 721 shown in B of FIG.
  • the chip designation signal lines 911 for transmitting selection signals for selecting the memory chips 701-1 to 701-8 are multiplexed eight times, and the memory chips 701-1 to 701-8 are multiplexed.
  • the chip designation signal line 861 is connected to each of the memory chips 701-1 to 701-8.
  • the chip designation signal line 911 is a signal line for flowing a 1-bit decode signal. As described with reference to FIG. 4 and FIG. 5, data (stack address) for recognizing the chip number of the chip is written to each chip (memory chip 701), and the stack address is set to the chip. The signal is sent to the designated signal line 911.
  • four memory chips 701 are selected from the eight memory chips 701 as described with reference to FIG. Since the upper bit, the middle lower bit, and the lower bit are respectively written, four memory chips 701 that are a set of memory chips 701 to which the upper bit, middle upper bit, middle lower bit, and lower bit are written respectively. Are written (stored) with the same stack address.
  • the stack address it is only necessary to be able to distinguish two sets of memory chips 701, so that 1-bit data can be obtained.
  • “0” is assigned as a stack address to the memory chip 701-1, the memory chip 701-3, the memory chip 701-5, and the memory chip 701-7, and the memory chip 701-2, the memory chip 701-4, The memory chip 701-6 and the memory chip 701-8 are assigned “1” as the stack address.
  • the stack address is assigned in this way, and written in each memory chip 701 by using fuse as described with reference to FIG. For example, when “0” is transmitted as a stack address to the chip designation signal line 911, the memory chip 701-1, the memory chip 701-3, the memory chip 701-5, and the memory chip 701-7 The data transmitted through the data signal lines 811-1 to 811-4 are respectively written.
  • two data signal lines 811 are multiplexed, and eight control signal lines 721 for transmitting addresses and commands are multiplexed, and chip designation for selecting a chip (memory chip 701).
  • the signal line 911 is multiplexed eight times.
  • redundant processing can be performed between the multiplexed memory chips 701.
  • the redundant processing described with reference to FIGS. 6 and 7 can be applied. That is, for example, the redundant area can be shared by the memory chip 701-1, the memory chip 701-3, the memory chip 701-5, and the memory chip 701-7.
  • the shared redundant area for example, the redundant area of the memory chip 701-3 is used instead of the defective column of the memory chip 701-1. Is possible.
  • the present technology can be applied to a stack other than eight layers, and the scope of application of the present technology is applicable to eight layers. It is not limited. For example, 10 layers of memory chips 701 may be stacked and multiplexed to provide 5 data signal lines, or 9 layers may be stacked and multiplexed to provide 3 data signal lines. The present technology can also be applied to cases.
  • the present embodiment it is possible to cope with the expansion of the scale by stacking the array device part, and by separating the wafer of the embedded logic circuit, the product whose function is corrected only by the logic circuit part. Mask correspondence becomes easy.
  • the specification of the array device portion can be a standardized arrangement that can be commonly used by different devices.
  • input / output pins, protection elements, input switching selection elements, and the like can be used in common even when the number of array devices stacked increases. These may be formed on a wafer different from the array device and connected to the array device via a through electrode.
  • a general ESD protection circuit is not arranged on each array device side, and it is sufficient as a protection function of the element if only a small protection diode for the process damage countermeasure of the through hole is connected.
  • semiconductor elements are formed by the above-described method, devices corresponding to various functions and specifications can be made using the same mask set, and the mounting area can be reduced by downsizing the chip. This makes it possible to reduce costs and shorten the development period.
  • the image sensor 600 described with reference to FIG. 15 includes an imaging device such as a digital still camera and a video camera, a portable terminal device having an imaging function such as a mobile phone, and a copying machine using the imaging device for an image reading unit.
  • the present invention can be applied to all electronic devices that use an image sensor for an image capturing unit (photoelectric conversion unit).
  • FIG. 26 is a block diagram illustrating an example of a configuration of an electronic apparatus according to the present technology, for example, an imaging apparatus.
  • an imaging apparatus 1000 according to the present technology includes an optical system including a lens group 1001 and the like, an imaging element (imaging device) 1002, a DSP circuit 1003, a frame memory 1004, a display device 1005, a recording device 1006, and an operation.
  • a DSP circuit 1003, a frame memory 1004, a display device 1005, a recording device 1006, an operation system 1007, and a power supply system 1008 are connected to each other via a bus line 1009.
  • the lens group 1001 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging element 1002.
  • the imaging element 1002 converts the amount of incident light imaged on the imaging surface by the lens group 1001 into an electrical signal in units of pixels and outputs it as a pixel signal.
  • the display device 1005 includes a panel type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the image sensor 1002.
  • the recording device 1006 records a moving image or a still image captured by the image sensor 1002 on a recording medium such as a DVD (Digital Versatile Disk) or HDD (Hard Disk Drive).
  • the operation system 1007 issues operation commands for various functions of the imaging apparatus under operation by the user.
  • the power supply system 1008 appropriately supplies various power supplies serving as operation power supplies for the DSP circuit 1003, the frame memory 1004, the display device 1005, the recording device 1006, and the operation system 1007 to these supply targets.
  • the imaging apparatus having the above-described configuration can be used as an imaging apparatus such as a video camera, a digital still camera, and a camera module for mobile devices such as a mobile phone.
  • the above-described image sensor can be used as the imaging element 1002.
  • the above-described chip can be included as an image sensor.
  • FIG. 27 is a diagram illustrating a usage example in which the above-described image sensor 600 (imaging device) and an electronic device including the imaging device are used.
  • the imaging device described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • this technique can also take the following structures.
  • a semiconductor device that is stacked and integrated with a plurality of semiconductor devices A first through electrode for connecting to another semiconductor device; A second through electrode connecting the first through electrode and an internal element; The second through electrode is disposed at a different position for each stacked semiconductor device.
  • the semiconductor device is a memory, The semiconductor device according to any one of (1) to (5), wherein a bit position is specified by combining a Z address representing a stacking position of stacked semiconductor devices in addition to an XY address used in the memory.
  • the semiconductor device is an FPGA (programmable logic array), The arrangement of a logic element to which a circuit function is written is specified by an XY address that specifies a position in a semiconductor device and a Z address that specifies a position between semiconductor devices. Any one of (1) to (5) Semiconductor device. (9) The semiconductor device according to (8), wherein the wiring arrays in the stacking direction are connected via a through electrode to which a programmable selection switch is added, and the network connection in the three-dimensional direction is configured in units of logic elements. (10) The semiconductor device according to (8), further including a switch that controls a signal flow in the semiconductor device and a switch that controls a signal flow between the stacked semiconductor devices.
  • FPGA programmable logic array
  • the stacked semiconductor devices are connected to each other by the first through electrode, The semiconductor device according to any one of (1) to (10), wherein the external connection terminal and the protection element are shared by a plurality of stacked semiconductor devices.
  • the image sensor is stacked, The semiconductor device is a memory that stores data of a signal imaged by the imaging element, A plurality of the memories are stacked below the image sensor, The semiconductor device according to any one of (1) to (10), wherein a processing unit that processes a signal from the memory is stacked in a lower layer of the memory.
  • a plurality of planar configurable logic arrays are stacked in a direction perpendicular to the plane,
  • the configurable logic array is Logic elements, In the plane, unit wiring arranged in the vertical direction and the horizontal direction, A first switch for connecting and disconnecting the unit wiring in the vertical direction and the horizontal direction;
  • a repeating unit including the logic element, the unit wiring, and the first switch is repeatedly arranged in a vertical direction and a horizontal direction in the plane,
  • the unit wiring in the repeating unit is connected to and disconnected from the unit wiring in the repeating unit, which is included in another configurable logic array adjacent to the configurable logic array in the orthogonal direction.
  • a first through electrode for connecting to another semiconductor device Forming each of the first through electrode and a second through electrode that connects an internal element, The second through electrode is formed so as to be disposed at a different position for each semiconductor device to be stacked.
  • An electronic device including a semiconductor device stacked and integrated with a plurality of semiconductor devices,
  • the semiconductor device includes: A first through electrode for connecting to another semiconductor device; A second through electrode connecting the first through electrode and an internal element; The second through electrode is arranged at a different position for each stacked semiconductor device.
  • Electronic device including a semiconductor device.
  • Each of the plurality of semiconductor devices stores an address in the stacking direction allocated to the semiconductor device, and the chip designation signal line transmits and receives the decoded address in the stacking direction.
  • the semiconductor device is a memory, The memory is stacked in 8 layers, The semiconductor device according to any one of (16) to (17), wherein four memories are multiplexed, and two layers of the eight layers of memories are driven simultaneously.
  • the semiconductor device is used for the data signal line.
  • a first through electrode for connecting to another semiconductor device;
  • a second through electrode for connecting to the first through electrode;

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Abstract

　本技術は、半導体装置を積層し、積層された半導体装置を識別することができるようにする半導体装置、製造方法、電子機器に関する。 複数の半導体装置と積層され、一体化される半導体装置であり、他の半導体装置と接続するための第１の貫通電極と、第１の貫通電極と内部の素子を接続する第２の貫通電極とを備え、第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されている。第２の貫通電極は、積層されたときの積層位置を表す。積層後に、外部信号による書き込みにより、積層された半導体装置の積層方向のアドレスが同定される。本技術は、メモリチップやFPGAチップに適用できる。

Description

半導体装置、製造方法、電子機器
　本技術は、半導体装置、製造方法、電子機器に関する。詳しくは、メモリ・ロジック回路・FPGA（Field-Programmable Gate Array）などのデバイスを、積層一体化した半導体装置、製造方法、電子機器に関する。
　メモリなどの半導体装置は、歩留まりやパッケージサイズの観点で小型化が望まれており、個片に分割した半導体チップを電気的に接続して一体化した半導体素子は既に量産化されている。
　こうした半導体装置は、主にパッケージ技術の発展型として実現されており、チップ側壁の電極を介して接続する方法、シリコンインターポーザーを介して接続する方法、貫通電極を介して接続する方法などが応用例としてあげられる。
　チップ同士を、外部入出力端子を介して電気的に接続する場合、測定および良品選別した後、積層する方法を取ることができるので、一体化した製品の歩留まり低下を防ぐことができる。しかしながら、入出力端子や保護素子のインピーダンスが大きいため、速度の低下や消費電力の増大が課題として挙げられる。またレイアウト面積も大きいため、無駄となるチップ領域も多くなってしまう。
　またチップ同士を接合する場合、高精度の位置合わせを行ったマウントを製品の数と積層数を乗算した回数行わなければならないため、組み立てのスループットが悪くなり、コストが増大してしまう可能性がある。
　一方近年ではウェーハ同士を張り合わせ、一体化して製品とする方法が用いられるようになってきている（例えば、特許文献１）。ウェーハ同士を張り合わせる最大のメリットは、張り合わせ時に高精度の位置合わせを実施することで、同じウェーハ内に存在する全てのチップの位置合わせ精度が保証される点にある。
特開2013-251511号公報
　しかしながら、ウェーハ同士を張り合わせるようにした場合、積層チップ内に不良品が入っていると、積層後に不良品とされたチップのみを取り除く方法がないため、一体化したチップ全体が不良品になってしまう。
　一般的にウェーハの多層積層を行う場合、異なるマスクセットと機能を持ったウェーハ同士を積層し、それぞれの貫通接続孔の位置や機能は、特定の電源や信号線として用いられるものになる。
　このようなカスタム設計を行う場合、実現したい機能に応じて最適な設計を施せるので、素子面積の低減や動作速度の向上を実現することが可能である。
　しかしながら、カスタム設計デバイスは、使用用途が限られたものになるので、不特定多数のユーザが同じデバイスを異なる目的で活用することは困難である。例えば、３層積層した場合、３種類のマスクセットを作り、それぞれを用いたデバイス構造を各ウェーハに形成し、張り合わせて一体化する必要がある。これらのマスクセットを別の目的で活用することは困難である。よってデバイス開発におけるマスクセットの費用が大きな割合を占めており、費用の低減が望まれている。
　本技術は、このような状況に鑑みてなされたものであり、同じアレイデバイスを、同じマスクセットを利用して作成し、かつ相互に電気的な接続を有した３次元ネットワークを実現することができるようにするものである。
　本技術の一側面の第１の半導体装置は、複数の半導体装置と積層され、一体化される半導体装置であり、他の半導体装置と接続するための第１の貫通電極と、前記第１の貫通電極と内部の素子を接続する第２の貫通電極とを備え、前記第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されている。
　前記第２の貫通電極は、積層されたときの積層位置を表すようにすることができる。
　積層後に、外部信号による書き込みにより、積層された半導体装置の積層方向のアドレスが同定されるようにすることができる。
　半導体装置に配置されたフューズまたはアンチフューズ素子と、前記第２の貫通電極との組み合わせにより、外部信号によって積層方向のアドレスが書き込まれるようにすることができる。
　ウェーハの状態で積層され、前記第１の貫通電極と前記第２の貫通電極が形成された後、個片化されるようにすることができる。
　前記半導体装置は、メモリであり、前記メモリ内で用いられるXYアドレスに加え、積層された半導体装置の積層位置を表すZアドレスを組み合わせてビット位置を特定するようにすることができる。
　記憶領域および冗長領域を、積層された複数の半導体装置間で共有するようにすることができる。
　前記半導体装置は、FPGA（プログラマブル・ロジック・アレイ）であり、半導体装置内での位置を特定するXYアドレスと、半導体装置間での位置を特定するZアドレスにより、回路機能を書き込むロジックエレメントの配置を特定するようにすることができる。
　積層方向の配線アレイ間を、プログラム可能な選択スイッチが付加された貫通電極を経由して接続し、３次元方向のネットワーク接続をロジックエレメント単位で構成するようにすることができる。
　半導体装置内での信号の流れを制御するスイッチと、積層された半導体装置間での信号の流れを制御するスイッチを備えるようにすることができる。
　外部接続端子と保護素子が形成された半導体装置と積層され、積層された半導体装置間は、前記第１の貫通電極により相互に接続され、前記外部接続端子と前記保護素子を、積層されている複数の半導体装置で共用するようにすることができる。
　撮像素子が積層され、前記半導体装置は、前記撮像素子で撮像された信号のデータを記憶するメモリであり、前記メモリは、前記撮像素子の下層に複数積層され、前記メモリからの信号を処理する処理部が前記メモリの下層に積層されているようにすることができる。
　本技術の一側面の第２の半導体装置は、平面状のコンフィギュラブルロジックアレイを、前記平面と直交する方向に複数積層し、前記コンフィギュラブルロジックアレイは、ロジックエレメントと、前記平面内で、縦方向および横方向に配置された単位配線と、前記縦方向および横方向の前記単位配線への接続と遮断を行う第１のスイッチと、を備え、前記ロジックエレメント、前記単位配線、および前記第１のスイッチを含む繰り返し単位が、前記平面内の縦方向と横方向に繰り返し配置され、前記繰り返し単位において、前記繰り返し単位内の前記単位配線と、前記コンフィギュラブルロジックアレイの前記直交方向に隣接する、他のコンフィギュラブルロジックアレイが含む、前記繰り返し単位内の前記単位配線との接続と遮断を行う第２のスイッチをさらに備え、前記第１のスイッチと前記第２のスイッチとの双方を介して、前記平面方向と前記直交方向とからなる３次元方向にロジック回路が構成されている。
　本技術の一側面の製造方法は、複数の半導体装置と積層され、一体化される半導体装置を製造する製造方法において、他の半導体装置と接続するための第１の貫通電極と、前記第１の貫通電極と内部の素子を接続する第２の貫通電極とをそれぞれ形成するステップを含み、前記第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されているように形成する。
　本技術の一側面の電子機器は、複数の半導体装置と積層され、一体化される半導体装置を含む電子機器であり、前記半導体装置は、他の半導体装置と接続するための第１の貫通電極と、前記第１の貫通電極と内部の素子を接続する第２の貫通電極とを備え、前記第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されている半導体装置を含む。
　本技術の一側面の第３の半導体装置は、積層された複数の半導体装置と、前記半導体装置とデータの授受を行うデータ信号線と、前記半導体装置とアドレスの授受を行う制御信号線とを備え、前記データ信号線と前記制御信号線は、それぞれ多重されており、前記データ信号線の多重度は、前記制御信号線の多重度よりも低い。
　前記複数の半導体装置のうちから、データの授受を行う半導体装置を選択するための選択信号の受授を行うチップ指定信号線をさらに備え、前記チップ指定信号線は、多重されており、前記チップ指定信号線の多重度は、前記制御信号線の多重度よりも低いまたは同等であるようにすることができる。
　前記複数の半導体装置のそれぞれは、自己に割り振られた積層方向のアドレスを記憶し前記チップ指定信号線は、デコードされた前記積層方向のアドレスを授受するようにすることができる。
　前記半導体装置は、メモリであり、前記メモリは、８層積層され、前記メモリは、４多重されており、前記８層積層されているメモリのうち、２層のメモリが同時に駆動されるようにすることができる。
　前記半導体装置は、前記データ信号線用に、他の半導体装置と接続するための第１の貫通電極と、前記第１の貫通電極と接続するための第２の貫通電極とを備え、前記第２の貫通電極は、異なるデータが供給される半導体装置毎に異なる位置に配置されているようにすることができる。
　本技術の一側面の第１の半導体装置においては、複数の半導体装置と積層され、一体化される半導体装置であり、他の半導体装置と接続するための第１の貫通電極と、第１の貫通電極と内部の素子を接続する第２の貫通電極とが備えられ、第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されている。
　本技術の一側面の第２の半導体装置においては、平面状のコンフィギュラブルロジックアレイが、平面と直交する方向に複数積層されている。コンフィギュラブルロジックアレイは、ロジックエレメントと、平面内で、縦方向および横方向に配置された単位配線と、縦方向および横方向の単位配線への接続と遮断を行う第１のスイッチとを備え、ロジックエレメント、単位配線、および第１のスイッチを含む繰り返し単位が、平面内の縦方向と横方向に繰り返し配置され、繰り返し単位において、繰り返し単位内の単位配線と、コンフィギュラブルロジックアレイの直交方向に隣接する、他のコンフィギュラブルロジックアレイが含む、繰り返し単位内の単位配線との接続と遮断を行う第２のスイッチをさらに備え、第１のスイッチと第２のスイッチとの双方を介して、平面方向と垂直方向とからなる３次元方向にロジック回路が構成されている。
　前記製造方法においては、前記第１の半導体装置が製造される。
　前記電子機器においては、前記第１の半導体装置を含む構成とされる。
　本技術の一側面の第３の半導体装置においては、積層された複数の半導体装置と、半導体装置とデータの授受を行うデータ信号線と、半導体装置とアドレスの授受を行う制御信号線とが備えられ、データ信号線と制御信号線は、それぞれ多重されており、データ信号線の多重度は、制御信号線の多重度よりも低く設定されている。
　本技術の一側面によれば、同じアレイデバイスを、同じマスクセットを利用して作成し、かつ相互に電気的な接続を有した３次元ネットワークを実現することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
積層されるチップの構成について説明するための図である。 貫通電極について説明するための図である。 貫通電極について説明するための図である。 アドレスの書き込みついて説明するための図である。 アドレスの書き込みについて説明するための図である。 冗長領域の救済について説明するための図である。 冗長領域の救済について説明するための図である。 FPGAの構造について説明するための図である。 FPGAの構造について説明するための図である。 ３次元ネットワークについて説明するための図である。 ３次元ネットワークについて説明するための図である。 ３次元ネットワークについて説明するための図である。 ３次元ネットワークについて説明するための図である。 適用例について説明するための図である。 適用例について説明するための図である。 適用例について説明するための図である。 適用例について説明するための図である。 適用例について説明するための図である。 積層メモリへの適用例について説明するための図である。 積層メモリへの適用した場合の貫通電極について説明するための図である。 制御チップとメモリチップの構成について説明するための図である。 積層メモリへの適用例について説明するための図である。 積層メモリへの適用例について説明するための図である。 積層メモリへの適用例について説明するための図である。 積層メモリへの適用例について説明するための図である。 電子機器について説明するための図である。 使用例について説明するための図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は、以下の順序で行う。
　１．積層構造について
　２．貫通電極について
　３．各層の判別方法について
　４．アドレスの書き込みについて
　５．冗長領域の共有について
　６．FPGAの構造について
　７．３次元ネットワークについて
　８．適用例について
　９．適用例（メモリ）について
　１０．電子機器の構成について
　１１．撮像装置の使用例について
　＜積層構造について＞
　本技術によれば、同じアレイデバイスを同じマスクセットを利用して作成し、かつ相互に電気的な接続を有した半導体デバイスにおいて、外部信号による電位書き込みによって積層された素子の上下(Z軸)方向の配置アドレスが同定される半導体装置を提供することができる。
　アレイ配置を有するデバイス、例えばメモリやゲートアレイのようなデバイス構造は、多層積層構造を規模の拡張に用いることができるので、同一のマスクセットを複数のデバイスセットで共有して用いることが可能である。ここでは、このようなデバイス構造を有する半導体装置を例に挙げて説明を続ける。
　図１、図２を参照し、３つのチップを積層した場合を例に挙げ、上記したデバイス構造を有する半導体装置について説明する。図１に示したように、ロジック回路チップ１０、メモリチップ２０、およびメモリチップ３０を、図２に示したように積層する。ロジック回路チップ１０には、例えば、入出力部１１、回路部１２、保護回路１３などが搭載されている。
　メモリチップ２０やメモリチップ３０は、DRAMなどのメモリチップである。メモリチップ２０には、メモリセル２１と、そのメモリセル２１からデータを読み出すデコーダ２２が搭載され、デコーダ２２は、図１に示したように、垂直方向と水平方向にそれぞれ備えられている。またメモリセル２１も、図中左右にそれぞれ設けられ、デコーダ２２も、それぞれのメモリセル２１に対応して設けられている。
　また、メモリチップ２０には、冗長用fuseデバイス２４も搭載されている。メモリチップ２０のデータおよび制御信号の書き込み・読み出し線は、貫通電極（図２）を介して外部のチップから引き込まれている。
　メモリチップ２０とメモリチップ３０は、同じ構成を有し、同じマスクで生成されたチップである。メモリチップ３０の裏面は、図１の右側に示したように、バンプ４１とメモリ接続部４２が設けられている。バンプ４１は、裏面に複数設けられている。このバンプ４１を介して、図示していない処理部と接続されている。
　メモリチップ２０とメモリチップ３０のメモリ容量は、１チップあたり、例えば500Mbitであるとすると、２つのチップを２層積層すると1Gbit、４層積層すると2Gbitになる。このように製品の仕様に応じて積層数を変化させ、搭載容量を所望とされる容量に設定することが可能である。
　入出力端子、入出力部の保護回路、テスト回路、積層チップのアドレスを制御するアドレス制御回路などは、メモリとは別のウェーハ（もしくは最上層メモリの裏面）に作り込まれており、これらのウェーハとメモリ本体は、貫通電極を介して電気的に接続されている。
　図１、図２に示した例では、同一のマスクセットを複数のデバイスセットで共有して用いることが可能である例として、メモリチップ２０とメモリチップ３０を挙げている。
　このような構成においては、入出力端子や保護素子を作り込むウェーハ、製品固有の機能を作り込むウェーハ、拡張可能なアレイデバイスを複数積層するウェーハなどに分けて設計することが考えられる。
　入出力ウェーハや製品固有の機能を作り込むウェーハは、製品毎に仕様を変え、別々のマスクセットを用いて作成することが必要であるが、半導体チップのサイズさえ固定してしまえば、アレイデバイス部分は全て同じマスクセットを用いて生産することが可能になる。
　回路用のウェーハとメモリ用のウェーハはそれぞれ別々のウェーハプロセスで形成され、貼り合わされて一体化された後、電気的接続部が形成される。
　このような構成のデバイスを実現する上で解決すべき課題がある。同じマスクセットで作成したウェーハを積層した場合、外部から複数あるアレイデバイスのアドレスを判別してデータを書き込むことができないため、この問題を解決する必要がある。以下に、この問題を解決する本技術について説明する。
　＜貫通電極について＞
　図２を再度参照するに、複数のチップを積層した場合、貫通電極が設けられ、各チップは、貫通電極を介して電気的に接続される。
　メモリチップ２０とメモリチップ３０には、それぞれ貫通電極５１と貫通電極５３が設けられている。貫通電極５１と貫通電極５３が接続されることで、ロジック回路チップ１０、メモリチップ２０、およびメモリチップ３０は互いにデータや電力の授受が行えるように接続されている。
　なお、貫通電極は、データの授受用、電力の授受用などと、それぞれ機能が割り当てられている。ここでは、特に断りがない場合、データの授受用の貫通電極であるとして説明を続ける。
　メモリチップ２０には、メモリチップ２０からの出力をロジック回路チップ１０に出力するためや、ロジック回路チップ１０からの出力をメモリチップ２０に出力するために、貫通電極５１と接続される貫通電極５２が設けられている。
　同様に、メモリチップ３０には、メモリチップ３０からの出力をロジック回路チップ１０に出力するためや、ロジック回路チップ１０からの出力をメモリチップ３０に出力するために、貫通電極５２と接続される貫通電極５３が設けられている。
　このような貫通電極は、メモリチップ２０やメモリチップ３０に、それぞれ複数設けられ、積層されているチップ間でのデータの授受などが行えるように構成されている。
　＜各層の判別方法について＞
　図２に示したように、複数のチップを積層した場合、何層目のチップにデータを出力するのか、何層目のチップからのデータであるのかを識別する必要がある。そこで、本技術においては、以下に説明するような貫通電極をチップに形成する。
　図３に３枚のチップが積層されている場合を示す。図３に示した例では、チップ６０、チップ７０、チップ８０が積層されている。チップ６０、チップ７０、チップ８０は、例えば、図１に示したメモリチップ２０や、後述するFPGAチップ２２２（図９のＡ）などに該当するチップである。
　チップ６０には、縦方向（図中上下方向）に、チップ６０を貫く貫通電極６１と貫通電極６５が、異なる位置に設けられている。またチップ６０には、横方向（図中左右方向）に、チップ６０に設けられている素子６４、素子６９、例えば、保護ダイオードや選択ＭＯＳなどの素子と接続される表面配線６２と表面配線６６が設けられている。
　この表面配線６２と表面配線６６は、場所によっては、裏面配線６３または裏面配線６８と接続される。図３に示した例では、表面配線６２は、裏面配線６３と接続されていないが、表面配線６６は、貫通電極６７で裏面配線６８と接続されている。
　同様にチップ７０には、縦方向に、チップ７０を貫く貫通電極７１と貫通電極７６が、異なる位置に設けられている。チップ７０に設けられている貫通電極７１は、チップ６０に設けられている貫通電極６１と接続され、貫通電極７６は、貫通電極６５と接続されている。
　チップ７０には、横方向に、チップ７０に設けられている素子７５、または素子７９と接続される表面配線７２と表面配線７７が設けられている。この表面配線７２は、貫通電極７３で裏面配線７４と接続され、表面配線７７は、裏面配線７８と接続されていない。
　同様に、チップ８０には、縦方向に、チップ８０を貫く貫通電極８１と貫通電極８５が、異なる位置に設けられている。チップ８０に設けられている貫通電極８１は、チップ７０に設けられている貫通電極７１と接続され、貫通電極８５は、貫通電極７６と接続されている。
　貫通電極８１、貫通電極７１、および貫通電極６１が接続されることで、各層を貫く貫通電極が形成される。同様に、貫通電極８５、貫通電極７６、および貫通電極６５が接続されることで、各層を貫く貫通電極が形成される。
　チップ８０には、横方向に、チップ８０に設けられている素子８４、または素子８８と接続される表面配線８２と表面配線８６が設けられている。この表面配線８２は、裏面配線８３と接続されず、表面配線８６は、裏面配線８７と接続されていない。
　このように、各層により、裏面配線と接続されている貫通電極は異なる。図３に示した例では、下から１層目、２層目、３層目とした場合、１層目のチップ６０は、部分Ｂ（図中右側）に貫通電極６７が設けられている。貫通電極６７があることで、素子６９、表面配線６６、貫通電極６７、裏面配線６８、および貫通電極６５が接続された構成となる。
　例えば、チップ６０の下層として、ロジック回路チップ１０（図３では不図示）が積層されていた場合、素子６９からのデータを、貫通電極６５に接続されているロジック回路チップ１０に出力することができる構成となる。
　また、部分Ｂに設けられている貫通電極６５には、２層目のチップ７０や３層目のチップ８０は接続されていない。よって、部分Ｂに設けられている貫通電極６５を介して得られるデータは、１層目のチップ６０からであることが、データを受け取る側でも認識できる構造である。
　同様に、２層目のチップ７０は、部分Ａ（図中左側）に貫通電極７３が設けられている。貫通電極７３があることで、素子７５、表面配線７２、貫通電極７３、裏面配線７４、および貫通電極７１が接続された構成となる。
　このような構成となることで、例えば、素子７５からのデータを、貫通電極７１に接続されているロジック回路チップ１０（図３では不図示）などに出力することができる。
　また、部分Ａに設けられている貫通電極７１には、１層目のチップ６０や３層目のチップ８０は接続されていない。よって、部分Ａに設けられている貫通電極７１を介して得られるデータは、２層目のチップ７０からであることが、データを受け取る側でも認識できる構造である。
　このように、チップに設けられている素子と、各層を貫く貫通電極（第１の貫通電極とする）、例えば、貫通電極６５などを接続する貫通電極（第２の貫通電極とする）、例えば、貫通電極６７などを設け、第２の貫通電極を各層において、異なる位置に設けることで、その位置により各層を区別することが可能となる。
　また後述するように、異なる層に配置されるチップであっても、同一のデータが供給されるチップの第２貫通電極は、同一のデータが供給されるチップで、同一の位置に設けられる。同一の位置に第２の貫通電極が設けられることで、その第２の貫通電極に接続されている第１の貫通電極に流されたデータは、複数のチップに同時に供給されるようにすることができる。
　このように、第２の貫通電極は、各層において異なる位置に設けることで、その位置により各層を区別することが可能となるととともに、同一のデータを供給したいチップでは、同じ位置に設けることで、同一のデータが供給されるようにすることもできる。
　図３に示した積層されたチップ間を接続する貫通電極、例えば、貫通電極６１，７１，８１は、各ウェーハの裏面から、各ウェーハの表面へ向かって、ウェーハプロセスのリソグラフィおよびドライエッチング技術により開口される。
　なお裏面貫通接続電極の開口サイズの縮小、開口時間の短縮のためには、メモリ基板（例えば、チップ６０など）のウェーハ厚は、特性を劣化させない範囲で薄膜化されることが望ましい。
　その際、下層のウェーハの裏面配線に接続される第１の貫通電極と、当該ウェーハの表面配線に接続される第２の貫通電極は、それぞれ異なるマスクが用いられ、深さの異なる２種類の電極が加工される。このとき、第１の貫通電極を形成するためのマスクは、積層されるウェーハで共通して用いることができる。第２の貫通電極を形成するためのマスクは、層を識別するための貫通電極や、異なるデータを供給したい素子に繋がれる貫通電極以外の部分は、共通のマスクを用いることができる。
　両電極とも銅などの導電性材料が充填され、裏面配線によって相互に接続が形成される。この方法により、下層ウェーハと当該ウェーハの電気的な接続が実現され、かつ第２の貫通電極の配置を貼り合わせ層毎に切り替えることが可能になる。この結果、各ウェーハに作り込まれたデバイスが、どの層に存在しているかを情報として書き込むことが可能となる。
　このように第１の貫通電極および第２の貫通電極の接続経路となるメモリウェーハの領域は、接続の障害となるデバイス構造が重ならないように設計されており、第１の貫通電極は、下層ウェーハの裏面配線に接続され、第２の貫通電極は、メモリウェーハ内の配線に接続されるように構成されている。
　＜アドレスの書き込みについて＞
　全ての信号線の接続経路を積層チップ毎に作り分けるためには、第２の貫通電極の接続位置を、積層数分だけ乗算した個数分準備しなければならないが、貫通電極を形成するために設けられる貫通接続孔は、通常のコンタクトホールと比較すると極めて大きなサイズで描かれているため、レイアウト面積のロスが大きくなってしまう可能性がある。
　そこで図４に示すように、チップアドレスを書き込む経路のみが積層チップ１０３毎に作り分けられ、他のデータ線の接続経路は、全て同じ位置に重ねて配置するようにレイアウトされるように構成する。
　チップ選択アドレスは、積層位置が何層目であるかを選択するデコーダのデータ線の選択アドレスであり、４層分のメモリチップが接続された場合は２bitのチップアドレスデコード線１０１が必要になる。
　全てのウェーハプロセスが完了し、全積層ウェーハに対する電気接続と外部入出力端子の形成が終了した段階で、チップデコードアドレスが、各層のデバイスに書き込まれる。この書き込みについては、図５以降の図を参照して後述する。
　なお、チップ選択アドレスを書き込む経路だけはウェーハ毎に第２の貫通電極の配置を変えておく必要がある。アドレス書き込みの回路が駆動され、アドレス線に対応した位置の選択トランジスタがONにされたとき、デコードアドレスに対応したフューズ回路に情報が書き込まれる。
　このとき、アドレスに対応したウェーハのフューズ、例えば、図１に示したメモリチップ２０である場合、fuseデバイス２４に情報が書き込まれる一方で、アドレスに対応していないウェーハのフューズには、情報が書き込まれない構造にすることが必要である。よってフューズの書き込み部分だけは、アドレスに対応した位置に貫通電極を開口し、それ以外は貫通電極を開口しないようにマスクを作り分けておくようにしても良い。
　一度チップアドレスデコード線にデータを書き込んでしまえば、その後は恒久的にチップアドレスが認識されるようになり、データの書き込み・消去を行いたいチップであるかどうかの判別は、チップアドレスデコード線とのデータの比較を行うことで実現される。
　このような方法で事前に積層チップのアドレス情報を書き込んでおくと、複数のチップの任意のXYアドレスに同時にアクセスすることが可能になり、並列処理による高速化、冗長領域の共有化などに対応でき、積層チップのシステムを構築する上で大きなアドバンテージとなる。
　図５は、Ｚ方向（接続層位置）のアドレスが、各ウェーハに書き込まれる原理を説明するための図である。図５を参照した説明では、４個のチップが、４層積層されている場合を例に挙げて説明する。
　アレイデバイス、例えば、図２に示したチップ６０，７０，８０が形成されているウェーハとは異なる層に存在するデバイス（以下、チップアドレスデコーダと記述する）から積層チップのアドレスを制御する信号が供給される。
　各層には積層チップアドレスデコーダに連結する形でアドレス書き込み用デバイス（フューズ・アンチフューズ等）が作り込まれている。前述の通り、層毎に第２の貫通電極の配置を変えてアドレス情報を書き込むフューズデバイスの位置を切り替えているため、制御チップでアドレス信号を切り替えると、アドレス信号に対応したアドレス書き込み用デバイスが駆動される。
　例えば、図３に示したような貫通電極が設けられている積層チップにおいて、１層目のチップ６０は、部分Ｂに設けられている貫通電極６５（第１の貫通電極に相当）と貫通電極６７（第２の貫通電極に相当）が接続されている。この貫通電極６５とチップアドレスデコーダは連結され、貫通電極６５にアドレス書き込み用デバイスが作り込まれている。具体的には、貫通電極６５と接続されている貫通電極６７、さらに貫通電極６７に表面配線６６を介して接続されている素子６９に、アドレス書き込み用デバイスが作り込まれている。
　制御チップ側でアドレス信号を切り換え、例えば１層目のチップ６０に対応したアドレス信号に切り換えられた場合、そのアドレス信号に対応したアドレス書き込み用デバイス、この場合、１層目のチップ６０に作り込まれているアドレス書き込み用デバイスが駆動される。
　このようなアドレス信号の切り換え、アドレス書き込み用デバイスの駆動、そしてアドレスの書き込みが、各層で実行されることで、積層された各層のチップに、そのチップが何層目であるかを示すアドレスが書き込まれる。
　例えば、図５に示すように、１層目のチップには、（００）がアドレスとして書き込まれる。図５に示した（０００/１）のうち、（００）はスタックアドレス（Stack Address）であり、（０/１）は、ONのとき１、OFFのとき０の値を取る。スタックアドレスとは、チップの積層方向（Ｚ軸方向）のアドレスである。ON、OFFの情報は、上記したように、アドレス線に対応した位置の選択トランジスタがONにされたとき、デコードアドレスに対応したフューズ回路に情報が書き込まれる用にするための情報である。
　同様に、２層目のチップには、（０１）がスタックアドレスとして書き込まれ、３層目のチップには、（１０）がスタックアドレスとして書き込まれ、４層目のチップには、（１１）がスタックアドレスとして書き込まれる。なお、４層の場合には、２ビットのスタックアドレスでよいが、積層されるチップ数に応じて、スタックアドレスのビット数は設定される。
　このように積層チップのアドレス情報が、各チップに恒久的に書き込まれる。このようなアドレスの書き込み以降の動作においては、チップに書き込まれた積層チップアドレス情報と、データを書き込みたいチップのアドレス情報を比較すれば、特定の貫通電極（貫通孔）を経由しなくても、正しいアドレス位置のデータを各チップに転送することができる。
　このような原理により、各チップに層識別アドレスが書き込まれていると、複数の経路からデータを送るバッチ処理や、制御チップを介さず直接アレイデバイス間でデータを受け渡すダイレクトパスを作ることが可能になり、デバイスの高速化や低電力化に大きなアドバンテージをもたらすことができる。
　＜冗長領域の共有について＞
　上記したように、各層のチップに、何層目のチップであるかを表すアドレスが書き込まれることで、例えば、以下に説明する冗長領域の共有を行えるようになる。まず図６を参照して不良が発生した列を他の列に置き換えることについて説明する。
　図６に示したのは、例えば、チップ６０であり、このチップ６０がメモリであるとする。チップ６０のうち、第２列目に、不良（図中×印は不良を表す）があるため、第２列目は不良列として無効化される。チップ６０には、このような不良列の代替列として、第１５乃至２０列目が、冗長列として設定されている。
　不良列として無効化された第２列目の代わりに、冗長列として設定されている第１５列目が有効化される。このように、不良列が検出された場合、その列の代わりに、冗長列が有効化され、不良列の置き換えが実行される。
　図６のＢに示した状況は、不良列が７列検出された状況である。第２列目、第３列目、第５列目、第６列目、第８列目、第９列目、および第１２列目の合計７列が、不良列として検出されている。冗長列は、第１５乃至２０列目の６列である。
　このような状況の場合、第２列目は第１５列目に置き換えられ、第３列目は第１６列目に置き換えられ、第５列目は第１７列目に置き換えられ、第６列目は第１８列目に置き換えられ、第８列目は第１９列目に置き換えられ、第９列目は第２０列目にそれぞれ置き換えられる。しかしながら、第１２列目を置き換える冗長列はないため、第１２列目を置き換えることができない。
　このような場合、チップ６０自体が不良として扱われる。また、複数のチップが積層され、その積層されているチップに、不良とされたチップ６０が含まれていると、上記したようなアドレスの書き込み（層を判別する手段）がないと、積層されているチップ全てが不良として扱われる。
　すなわち一般には、同一チップ内でしか、置き換え用冗長アドレスを認識できないため、積層されたチップを跨った冗長救済を行うことは困難であった。しかしながら、上記したように、予め積層チップ選択アドレス（Ｚアドレス、上記したスタックアドレスに該当）がチップ内に書き込まれていれば、積層チップを並列にテスト・冗長救済を行うことができるようになり、上下に積層されたチップに１箇所でも未使用の救済用冗長列があれば、置き換え先として利用することが可能になる。これにより積層チップの歩留まりの向上に大きなメリットをもたらすことになる。
　このことについて、図７を参照して説明する。図７の左側に図示したのがチップ６０であり、右側に図示したのがチップ７０であるとする。また、チップ６０とチップ７０は、図３に示したように積層されたチップ同士であるとする。
　図７の左図に示したチップ６０は、図６のＡに示したチップ６０と同じく、第２列目が不良列と検出され、第１５列目に置き換えられた状態である。図７の右図に示したチップ７０は、図６のＢに示したチップ６０と同じく、不良列として検出された第２列目は第１５列目に置き換えられ、第３列目は第１６列目に置き換えられ、第５列目は第１７列目に置き換えられ、第６列目は第１８列目に置き換えられ、第８列目は第１９列目に置き換えられ、第９列目は第２０列目にそれぞれ置き換えられた状態である。
　図７の右図に示したチップ７０は、さらに、第１２列目が不良列と検出されたが、チップ７０に設けられている冗長列は、既に、他の不良列の置き換えとして用いられているため、第１２列目を置き換える冗長列が残っていない。
　全ての冗長列が使用されているチップ７０に対して、チップ６０には、使用されていない冗長列として、第１６乃至２０列目が残っている。上記したように、本技術によれば、積層されているチップを識別することができるため、チップ７０内で割り振ることができない不良列を、チップ６０内の冗長列に割り振ることが可能である。
　そこで、チップ７０の第１２列目は、チップ６０の第１６列目に置き換えられる。この後、例えば、チップ７０の第１２列目に書き込まれるデータは、置き換えられたチップ６０の第１６列目に書き込まれる。
　このように、従来技術において各ウェーハ内で不良発生列数が冗長可能列数を超えると救済することができなかった場合においても、本技術によれば、救済することが可能となる。
　すなわち、本技術によれば、上下に積層した複数のウェーハ（Wafer）間に跨ってテストを行い、冗長領域をあてがうことが可能になる。これにより、積層チップ化による歩留まりロスを最小限に抑えることが可能になり、チップコストの低減を実現することが可能となる。
　＜FPGAの構造について＞
　次に、本技術を適用してFPGA（プログラマブル・ロジック・アレイ）を作成する場合について説明する。まず本技術を適用した場合と適用していない場合との違いを説明するために、適用していない場合について図８を参照して説明する。
　図８に示した積層チップは、チップ２０１乃至２０５が積層されている。チップ２０１には、SRAM（Static Random Access Memory）が複数配置され、チップ２０２には、JTAG（Joint Test Action Group）が複数配置され、チップ２０３には、乗算器が複数配置されている。チップ２０４には、クロック・ネットワークが形成されている。チップ２０５には、I/O部、内部配線、ロジックセルがそれぞれ所定の位置に配置されている。
　積層されたチップ２０１乃至２０５のうちの各ロジックエレメントは、アレイ状に配置されており、ロジック機能を書き込むための、ルックアップテーブル（Look up table）とメモリ部から構成されている。各FPGA チップは、ロジックエレメントを、アレイ上に接続する内部配線によって主要部が構成され、タイミングを合わせるクロック・ネットワークと入出力部などが作り込まれている。各エレメントの出力は、クロックで同期されたフリップフロップに接続され、タイミング毎の演算データを次段に送る仕組みになっている。
　一般的なFPGAは、ロジックエレメント内に書き込まれた機能プログラムと、内部接続配線の接続先を切り替える接続プログラムによって、大規模な論理回路を読み込み、消去しながら動作させることが可能になっている。
　図９のＡ、図９のＢは、本技術の原理を利用してプログラマブル・ロジック・アレイを作成した例を模式的に示したものである。図９のＡに図示した積層チップは、I/F部が形成されたI/Fチップ２２１上に、FPGAチップ２２２乃至２２４が積層されている。FPGAチップ２２２乃至２２４のそれぞれには、CLB（コンフィギャラブル・ロジック・ブロック）、RAM、ＤＳＰ（Digital Signal Processor）などが複数配置され、各層とデータの授受を行うためのインタフェース（I/O部）が配置されている。
　図９のＢに図示した積層チップは、支持基板２４１上に、FPGAチップ２４２乃至２４４が積層されている。またFPGAチップ２４４の上にはHM-IP（ハードマクロIP）チップ２４５とI/Oチップ２４６が積層されている。FPGAチップ２４２乃至２４４は、FPGAチップ２２２（図９のＡ）と同様の構成とされている。HM-IPチップ２４５には、HM-IP部が形成されている。I/Oチップ２４６には、I/O部が形成されている。各層には貫通電極（TSV）が形成されており、各層はTSVで接続されている。
　図９のＡに示した積層チップは、I/Fチップ２２１で各層が支えられ、このI/Fチップ２２１を介して他の処理部とデータの授受が行われる。図９のＡに示した積層チップにおいては、I/Fチップ２２１を最下層とした場合、上層であるFPGAチップ２２２乃至２２４からのデータがI/Fチップ２２１を介して、出力されることになる。この場合、データの流れは上層から下層へとなる。
　図９のＢに示した積層チップは、支持基板２４１で各層が支えられ、この支持基板２４１を最下層としたとき、最上位層に位置するI/Oチップ２４６を介して、他の処理部とデータの授受が行われる。図９のＢに示した積層チップにおいては、下層のFPGAチップ２４２乃至２４５からのデータが、上層のI/Oチップ２４６を介して出力されることになる。この場合、データの流れは下層から上層へとなる。
　このように、本技術の適用範囲は、各層からのデータをどのように取り出すかにより限定はされない。図９のＡや図９のＢに示したように、アレイ部分のみを多層積層することで、搭載するロジックエレメント数を可変にすることが可能となる。また入出力部分やコアロジックIP部分は、アレイ部分とは別のウェーハで作り分けられる構成とすることができる。
　＜３次元ネットワークについて＞
　上述したように、本技術によれば、複数のチップを積層し、各チップが何層目に位置するかを識別できるようになる。例えば、複数のFPGAチップを積層し、それらの複数のFPGAチップを、あたかも１枚のチップのように扱うようにすることができる。換言すれば、複数のFPGAチップを積層することで、上下左右方向の３次元的に信号の授受を行える１枚のチップとして扱うことができる。
　ここで、３次元的にネットワーク接続されたFPGAを実現する方法について説明する。図１０のＡは、１層のFPGAチップ３０１の一部分の構成を示した図である。FPGAチップ３０１には、CLBと称される論理ブロックが平面方向に多数配置されている。図１０のＡでは、４個のCLB３１２－１乃至３１２－４を図示してある。
　論理ブロック間(CLB３１２間)は、配線群により接続されている。図１０のＡでは、１本の線で示しているが、図１３に示すように複数の線により接続されている。またCLB３１２間には、選択スイッチ（SW）３１１－１乃至３１１－４も設けられている。例えば、CLB３１２－４からの出力は、選択スイッチ３１１－４の切り換えにより、図中左方向に設けられているCLB３１２－２に供給されたり、図中上方向に設けられているCLB３１２－３に供給されたりする。
　FPGAチップ３０１に配線と選択スイッチが設けられることにより、その層内での上下左右方向へのデータの移動が可能とされている。ここでは、同一層内における左右方向をＸ軸方向とし、上下方向をＹ軸方向とする。各層、ここでは、４層として説明を続けるが、この４層の各FPGAチップは、それぞれ、図１０のＡに示したような構成を有する。
　図１０のＢは、FPGAチップ３０１とFPGAチップ３０２の２つのチップを積層したときの１層目と２層目の論理合成図である。FPGAチップ３０２も、FPGAチップ３０１と同じく、選択スイッチ３２１－１乃至３２１－４とCBL３２２－１乃至３２２－４を含む構成とされている。
　さらに、積層された場合、各層のCLBを接続するための選択スイッチも設けられる。以下、積層方向をＺ軸方向とする。Ｚ軸方向は、CLBが形成されている平面に対して垂直方向である。複数のFPGAチップが積層される場合、Ｚ軸方向にも信号を転送するための選択スイッチも設けられる。図１０のＢに示した例では、選択スイッチ３２３－１乃至３２３－４と、選択スイッチ３２４－１乃至３２４－４が、Ｚ軸方向に信号を転送するための選択スイッチとして設けられている。
　このように、チップ内での信号の転送を行うための選択スイッチと積層された上下のチップとの信号の転送を行うための選択スイッチがある。以下、積層された上下のチップとの信号の転送を行うための選択スイッチは、チップ内での信号の転送を行うための選択スイッチと区別をつけるために、Ｚ軸方向選択スイッチと記述する。
　図１０のＢに示したように、２枚のチップを積層した場合、実際には、平面上は、１層目と２層目の同パターンは重なっているが、Ｚ軸方向選択スイッチを介して接続することで、あたかも２倍の集積度になったような結線を実現できる。
　図１１のＡは、FPGAチップ３０１とFPGAチップ３０２の２つのチップが積層されている積層チップに、さらにFPGAチップ３０３を積層したときの１乃至３層目の論理合成図である。
　FPGAチップ３０３も、FPGAチップ３０１と同じく、選択スイッチ３３１－１乃至３３１－４とCBL３３２－１乃至３３２－４を含む構成とされている。チップが３層積層された場合、２層積層された場合と同じく、Ｚ軸方向選択スイッチが設けられる。図１１のＡに示した３層積層の場合、図１０のＢに示した２層積層の場合と比べて、さらに、Ｚ軸方向選択スイッチ３３３－１乃至３３３－４とＺ軸方向選択スイッチ３３４－１乃至３３４－４が設けられている。
　図１１のＢは、図１１のＡに示したFPGAチップ３０１乃至３０３が３層積層されている状態からさらにFPGAチップ３０４を積層し、４層積層されている状態とされた論理合成図である。FPGAチップ３０４も、FPGAチップ３０１と同じく、選択スイッチ３４１－１乃至３４１－４（図１１のＢでは、選択スイッチ３４１－１，３４１－２を図示）とCBL３４２－１乃至３４２－４（図１１のＢでは、CBL３４２－１，３４２－２を図示）を含む構成とされている。
　チップが４層積層された場合、２層積層された場合や３層積層された場合と同じく、Ｚ軸方向選択スイッチが設けられる。図１１のＢに示した４層積層の場合、図１１のＡに示した３層積層の場合と比べて、さらに、Ｚ軸方向選択スイッチ３４３－１乃至３４３－４（図１１のＢでは、Ｚ軸方向選択スイッチ３４３－１,３４３－２を図示）とＺ軸方向選択スイッチ３４４－１乃至３４４－４（図１１のＢでは、Ｚ軸方向選択スイッチ３４４－１,３４４－２を図示）が設けられている。
　４層積層された場合、CLBのピッチが１／２で、集積度が４倍相当の回路とすることが可能となる。このように、FPGAチップを積層することで、２層のときは２倍、４層のときは４倍といったように、積層したチップ数分、集積度を高めることが可能となる。
　このように、各層のロジックエレメントをアレイ上に接続している内部配線間は、選択スイッチと貫通電極を経由して、直上もしくは直下（Ｚ軸方向）のウェーハの配線層へと電気的な接続が形成されている。
　ロジックエレメントの座標は、ロウおよびカラムデコーダとチップアドレスデコーダで位置を特定することが可能とされている。同一層内でのロジックエレメント間は、内部接続配線の接続方向をグリッド状に切り替えることができる選択スイッチ、例えば、選択スイッチ３２１を介して互いに接続されている。また、層間の接続方向の切り換えには、Ｚ軸方向選択スイッチ、例えば、Ｚ軸方向選択スイッチ３２３が設けられている。
　選択スイッチとＺ軸方向選択スイッチの動作について図１２を参照してさらに説明を加える。本技術は、FPGAチップの内部接続配線間を貫通孔間経由で接続し、上下層への接続方向をＺ軸方向選択スイッチによって切り替える。
　上下方向（Ｚ軸方向）の配線への切り替え用のＺ軸方向選択スイッチには、２bitのデータが書き込まれており、Ｚ軸方向選択スイッチに対する書き込み情報（0,0）,(0,1),(1,0),(1,1)によって、どの入力信号を該当アドレスの入力に用いるか、もしくは出力信号をどの方向へ受け渡すか、を個別に選択することが可能とされている。
　図１２では、図１１のＡ(図１１のＢ)に示したFPGAチップのうち、FPGAチップ３０２上に配置されているCLB３２２－１と、CLB３２２－１に関係する選択スイッチ３２１－１、およびＺ軸方向選択スイッチ３２３－１とＺ軸方向選択スイッチ３２４－１を例示している。
　選択スイッチ３２１－１は、FPGAチップ３０２内での信号の授受を制御するための選択スイッチである。Ｚ軸方向選択スイッチ３２３－１とＺ軸方向選択スイッチ３２４－１は、Ｚ軸方向に配置された他のチップ、この場合、FPGAチップ３０１またはFPGAチップ３０３との信号の授受を制御するための選択スイッチである。
　また、Ｚ軸方向選択スイッチ３２３－１とＺ軸方向選択スイッチ３２４－１のうち、一方は、他層のFPGAチップからの信号の入力(IN)を制御し、他方は、他層のFPGAチップへの出力(OUT)を制御する。ここでは、Ｚ軸方向選択スイッチ３２３－１を、FPGAチップ３０１またはFPGAチップ３０３からの信号の入力を制御する選択スイッチであるとして説明を続ける。また、Ｚ軸方向選択スイッチ３２４－１を、FPGAチップ３０１またはFPGAチップ３０３への信号の出力を制御する選択スイッチであるとして説明を続ける。
　図１２を参照した説明において、FPGAチップ３０１は、FPGAチップ３０２の下層に配置され、FPGAチップ３０３は、FPGAチップ３０２の上層に配置されているとして説明する。上記したように、Ｚ軸方向選択スイッチ３２３－１、Ｚ軸方向選択スイッチ３２４－１には、それぞれ２bitのデータが書き込まれている。
　図１２に示したＺ軸方向選択スイッチ３２３－１を参照するに、Ｚ軸方向選択スイッチ３２３－１の２bitのデータ（Ｄ１，Ｄ２）に対して、（０，０）が書き込まれた場合、（X,Y,Z）、すなわち同層、この場合、FPGAチップ３０２内の配線に接続される。この状況の場合、Ｚ軸方向選択スイッチ３２３－１に入力された信号は、同層の選択スイッチ、例えば、選択スイッチ３２１－１に出力される。
　Ｚ軸方向選択スイッチ３２３－１のデータ（Ｄ１，Ｄ２）に対して、（０，１）が書き込まれた場合、（X,Y,Z-1）、すなわち下層、この場合、FPGAチップ３０１内の配線に接続される。この状況の場合、Ｚ軸方向選択スイッチ３２３－１に入力された信号は、下層のFPGAチップ３０１に出力される。
　Ｚ軸方向選択スイッチ３２３－１のデータ（Ｄ１，Ｄ２）に対して、（１，０）が書き込まれた場合、（X,Y,Z+1）、すなわち上層、この場合、FPGAチップ３０３内の配線に接続される。この状況の場合、Ｚ軸方向選択スイッチ３２３－１に入力された信号は、上層のFPGAチップ３０３に出力される。
　Ｚ軸方向選択スイッチ３２３－１のデータ（Ｄ１，Ｄ２）に対して、（１，１）が書き込まれた場合、（X,Y,Z-1）と（X,Y,Z+1）、すなわち下層の配線と上層の配線、この場合、FPGAチップ３０１内の配線とFPGAチップ３０３内の配線が接続される。この状況の場合、Ｚ軸方向選択スイッチ３２３－１に、下層のFPGAチップ３０１から入力された信号は、上層のFPGAチップ３０３に出力され、上層のFPGAチップ３０３から入力された信号は、下層のFPGAチップ３０１に出力される。
　図１２に示したＺ軸方向選択スイッチ３２４－１も、Ｚ軸方向選択スイッチ３２３－１と同様であり、書き込まれたデータ（Ｄ１，Ｄ２）により接続先が決定される。このように、Ｚ軸方向選択スイッチに書き込まれたデータ（Ｄ１，Ｄ２）により、接続先が決定され、入力された信号は、その決定された接続先に出力される。
　なお、上層のFPGAチップがない層、例えば、図１１のＢに示した例においては、FPGAチップ３０４においては、Ｄ１（Ｚ）≠１とされる。また下層のFPGAチップがない層、例えば、図１１のＢに示した例においては、FPGAチップ３０１においては、Ｄ２（Ｚ）≠１とされる。また、（X,Y,Z）のＤ１と（X,Y,Z+1）のＤ２は、全ての（X,Y,Z）の組み合わせに対して、Ｄ１（Ｚ）＝Ｄ２（Ｚ＋１）となるように設定されている。
　このようにアレイ構造はフューズに書き込まれたＺ方向のアドレス情報を参照することで、書き込みの可否が判定される。
　図１２では、説明のため、２bitのデータで切り替えの制御を行っている例を挙げて説明したが、本技術は、選択スイッチのbit数と貫通電極（接続ポート）の数を増やした場合にも適用でき、増やすことで、切り替えることができる接続の数を任意に設定することが可能となる。ただし直上(Z+1)と直下(Z-1)の接続情報と該当チップ(Z)の接続情報は互いに矛盾したものにならない設定にしておく必要はある。
　なお、本技術のＺ軸方向選択スイッチは、アレイデバイス用に設計されているものであるため、最下層のFPGAチップは、下方向の接続切り替えを選択できず、最上層のFPGAチップは、上方向の接続切り替えを選択できない仕組み構成される。
　図１３は、Ｚ軸方向選択スイッチとセットで配置された貫通接続孔（貫通電極）の詳細な構造について説明するための図である。データを書き込む対象となっているロジックエレメントが接続されている層のＺ軸方向選択スイッチに対して、上層側のＺ軸方向選択スイッチに接続させる貫通電極と下層側のＺ軸方向選択スイッチに接続させる貫通電極の２組が連結されている。
　図１３では、奇数層、例えば、１層目のチップとしてFPGAチップ３０１と、偶数層、例えば、２層目のチップとしてFPGAチップ３０２を例に挙げて説明する。FPGAチップ３０１上には、CLB３１２が形成され、チップ内での信号の入出力を制御する選択スイッチ３１１が形成されている。また、チップ間での信号の入出力を制御するＺ軸方向選択スイッチ３１３も形成されている。さらに、Ｚ軸方向選択スイッチ３１３に接続される貫通電極４１１と貫通電極４１２が形成されている。
　同様に、FPGAチップ３０２上には、CLB３２２が形成され、チップ内での信号の入出力を制御する選択スイッチ３２１、チップ間での信号の入出力を制御するＺ軸方向選択スイッチ３２３、およびＺ軸方向選択スイッチ３２３に接続される貫通電極４２１と貫通電極４２２が形成されている。
　ここで、Ｚ軸方向選択スイッチ３１３に接続される貫通電極４１１と貫通電極４１２に注目する。Ｚ軸方向選択スイッチ３１３に接続される貫通電極４１１と貫通電極４１２のうち、貫通電極４１１は、上層のFPGAチップ３０２の選択スイッチに接続される貫通電極とされ、貫通電極４１２は、下層のFPGAチップの選択スイッチ（FPGAチップが下層にない場合、下層にある例えば、ロジック回路チップなどの所定の端子）に接続される貫通電極とされる。
　このようにＺ軸方向選択スイッチ３１３に接続される貫通電極４１１と貫通電極４１２をそれぞれ設定（設計）した場合、その上層のFPGAチップ３０２のＺ軸方向選択スイッチ３２３に接続される貫通電極４２１と貫通電極４２２は、それぞれ以下のように設定（設計）される。
　すなわち、貫通電極４１１と接続される貫通電極４２１は、貫通電極４１１が上層に対する貫通電極（Up方向の貫通電極）であるため、貫通電極４２１は、下層に対する貫通電極（Down方向の貫通電極）とされる。
　また、貫通電極４１２と接続される貫通電極４２２は、貫通電極４１２が下層に対する貫通電極（Down方向の貫通電極）であるため、貫通電極４２２は、上層に対する貫通電極（Up方向の貫通電極）とされる。
　このように、Z-1層からZ層に接続する経路とZ+1層からZ層に接続する経路は、電気的に分離する必要があるため、奇数層と偶数層では配置が交互に入れ替えられる。貫通電極以外のマスクを共通化する場合、接続情報は、Zアドレスとの演算処理でこれらの切り替えを行うことで実現することが可能である。
　このようなFPGAチップを設計する際、このような設計ルールを元に、例えばCADツールによる配線の仕組みを最適化すれば、FPGAにおける３次元のネットワーク接続を可能にすることができる。
　本技術によれば、同じチップ面積の中で、仮想的にアレイ間の距離や配線本数が向上したかのような設計を行うことが可能となり、面積利用効率を飛躍的に向上させることが可能となる。
　以上のような手法によって３次元にネットワーク接続されたFPGAチップを実現することが可能になる。このようなことが可能となることで、横方向のみの配線でロジックエレメント間の接続していたものに上下方向（積層されたチップ間）のパスが加わることになって、配線リソースをより効率的に利用することが可能となる。
　上記したように本技術によれば、同一マスクで形成されたウェーハを積層し、電気的な接続を形成した後、共通の入出力端子を形成し、チップ分割して一体化したデバイスを作ることができるようになる。また単独ウェーハで実現できていた機能を積層したウェーハでも同様に実現することが可能となる。
　メモリデバイスにおいては、積層方向でメモリ領域と冗長領域を共有することが可能となる。このことにより、歩留まりを大きく改善することが可能となる。
　FPGAデバイスにおいては、３次元のネットワーク接続をロジックエレメント単位で実現することが可能となる。このことにより、配線リソースの利用効率を大幅に改善することが可能となる。
　なお、上述した説明において、メモリチップを例に挙げて説明した実施の形態は、FPGAチップに対しても適用できるし、FPGAチップを例に挙げて説明した実施の形態は、メモリチップに対しても適用できる。
　＜適用例について＞
　図１４を参照し、上記した実施の形態を適用した素子配置について説明する。
　ウェーハ５０１には、保護素子５１１、システムコントローラ５１２，組み込み回路５１３などが配置されている。またシステムコントローラ５１２は、各部を制御するためのクロックを発生するクロック発生部、データの読み出しや書き込みアドレスを制御するアドレス選択部、各部に供給する電源を制御する電源制御部、動作テストなどを行うテスト部、不良列を冗長列に置き換える処理などを行う冗長制御部などを備えている。また、ウェーハ５０１には、外部接続端子（ＰＡＤ）が形成されている。
　ウェーハ５０２には、貫通接続部５２１、デコーダ５２２、アレイ部５２３が形成されている。ウェーハ５０３とウェーハ５０４も、ウェーハ５０２と同様の構成とされている。すなわち、ウェーハ５０２乃至５０４は、同一のマスクで製造することができるウェーハとされている。
　ウェーハ５０２乃至５０４をメモリとした場合、３層分のメモリを備えたチップとすることができる。また３層分のメモリであるが、上記したように、層を識別するアドレスが付与され、また不良列も同層の冗長列だけでなく多層の冗長列に置き換えることができるため、あたかも１層のメモリであるかのように扱うことができる。
　チップ分割時に無駄な空き領域を作らないためには、ウェーハ（Wafer）５０１の回路チップと、ウェーハ５０２乃至５０４のアレイチップのチップサイズは、同じサイズで構成されることが望ましい。
　図１５は、上記した実施の形態を適用したイメージセンサの構成を示した図である。図１５に示したイメージセンサ６００は、処理回路６０１上に、メモリ６０２乃至６０４が３層積層されている。さらにメモリ６０４の上に、撮像素子６０５が積層され、撮像素子６０５上に、オンチップレンズ６０６が積層されている。
　イメージセンサ６００においては、撮像素子６０５により受光された信号のデータは、メモリ６０２乃至６０４に書き込まれ、処理回路６０１は、メモリ６０２乃至６０４に書き込まれたデータを処理する構成とすることができる。
　メモリ６０２乃至６０４は、例えば、図１乃至７を参照して説明した貫通電極を有し、各層を識別するアドレスが書き込まれ、あたかも１つのメモリであるかのように扱うことができる状態にされている。
　上記した実施の形態を適用し、メモリウェーハ（メモリ６０２乃至６０４）に上下層のアドレスの書き込み機能を実現することで、メモリウェーハの層数を増減させることが可能になる。この方法により、回路機能やイメージセンサの仕様を変えることなく、実装するメモリの容量を複数倍に変更することができる。
　図１５に示したイメージセンサ６００は、複数のアレイデバイスを積層したデバイス構造の上に撮像素子を積層したものである。イメージセンサに必要な受光部（撮像素子６０５）は、撮像素子６０５とオンチップレンズ６０６の間に設けられているカラーフィルタを形成する側である最上層に形成されている。なお、図１５には、オンチップレンズ６０６が積層されている例を示したが、このオンチップレンズ６０６がない構造でも良い。
　図１５に示したイメージセンサ６００は、撮像素子６０５の下層構造の例として、制御する回路ウェーハ（処理回路６０１）の上に、複数のメモリウェーハ（メモリ６０２乃至６０４）を積層した構造である。
　このような構造を有するイメージセンサ６００によると、メモリ６０２乃至６０４を内部搭載するイメージセンサとなるため、インターフェースの出力を介さずに保持した画像データを圧縮・補正などの処理をかけることができる構造となり、低消費電力かつ高速な画像処理が可能となる。
　その際搭載するメモリの容量は、動画の録画時間や処理内容によって可変にできることが望ましいが、前述のチップサイズの観点で平面的な規模を変えることが困難な場合がある。しかしながら本技術においては、複数のメモリ基板を積層して用いることにより、同じイメージセンサと回路ウェーハを用いても搭載するメモリの容量を複数倍に変えることが可能になり、画素数、回路規模に応じてコストに見合ったメモリ搭載容量を選択できるようになり、応用の範囲を拡大させることが可能となる。
　また図１６に示すように、イメージセンサ６２０に２層のメモリを設け、変換速度を向上させる構成とすることもできる。図１６に示したイメージセンサ６２０は、最下層を１層目としたとき、１層目に処理回路６２１、２層目にＡＤ変換素子６２２とメモリ６２３、３層目にＡＤ変換素子６２４とメモリ６２５、４層目に撮像素子６２６、５層目にレンズ６２７が積層されている。
　各層は、例えば、図１乃至７を参照して説明した貫通電極を有し、その貫通電極を介して、データの授受を行えるように構成されている。
　２層目と３層目は、同一の構成とされており、ＡＤ変換素子とメモリを備える構成とされている。このような構成とすることで、例えば、図１６の右図に示したような処理が可能となる。例えば、撮像素子６２６で撮像された画像の信号を、３層目のＡＤ変換素子６２４で処理し、その処理結果をメモリ６２５に一旦保管する。または、撮像素子６２６で撮像された画像の信号を、３層目のＡＤ変換素子６２４で処理した後、処理回路６２１に出力し、処理回路６２１で処理された処理結果が、メモリ６２５に一旦保管される。
　このような処理が、３層目で行われている一方で、２層目でも同様の処理が行われる。すなわち、３層目のＡＤ変換素子６２４で変換された結果または処理回路６２１で処理された結果が、メモリ６２５で保管されている一方で、２層目のＡＤ変換素子６２２で変換された結果または処理回路６２１で処理された結果が、メモリ６２３で保管される。処理回路６２１で処理を進める間に、メモリ６２３またはメモリ６２５で処理結果が一時保管される。
　このようにすることで、処理速度を向上させることが可能となる。
　また、図１７に示すような構成にイメージセンサを構成することで、処理速度を向上させることができる。図１７に示したイメージセンサ６４０は、最下層を１層目としたとき、１層目に処理回路６４１、２層目にＡＤ変換素子６４２、３層目にＡＤ変換素子６４３、４層目に撮像素子６４４、５層目にレンズ６４５が積層されている。
　この場合も、各層は、例えば、図１乃至７を参照して説明した貫通電極を有し、その貫通電極を介して、データの授受を行えるように構成されている。
　２層目と３層目は、同一の構成とされており、ＡＤ変換素子を備える構成とされている。このような構成とすることで、例えば、図１７の右図に示したような処理が可能となる。例えば、撮像素子６４４で撮像された画像の信号が、３層目のＡＤ変換素子６４３で処理され、その処理結果が処理回路６２１に出力され、処理される。
　このような処理が、３層目で行われている一方で、２層目でも同様の処理が行われる。すなわち、３層目のＡＤ変換素子６２４で変換された結果が、処理回路６４１に出力される一方で、２層目のＡＤ変換素子６４２で変換が実行される。例えば、撮像素子６４４で、１２０ｆｐｓで撮像される場合、２層目のＡＤ変換素子６４２と３層目のＡＤ変換素子６４３のそれぞれで、１２０ｆｐｓずつ処理できるため、処理回路６４１では、２４０ｆｔｐで処理できる。
　すなわち、このような構成とすることで、ＡＤ変換素子６４２とＡＤ変換素子６４３で１２０ｆｔｐずつ交互に処理回路６４１に出力することができ、２倍の変換速度を実現することが可能となる。
　なお、ＡＤ変換素子６４２とＡＤ変換素子６４３で、同一の処理を行うのではなく、例えば、ＡＤ変換素子６４２は、長時間露光の画素からの信号を処理し、ＡＤ変換素子６４３は、短時間露光の画素からの信号を処理するといったように、異なる露光時間の画素からの信号を処理するようにしても良い。
　また、ＡＤ変換素子６４２は、静止画像を生成するための変換を行い、ＡＤ変換素子６４３は動画像を生成するための変換を行うといったように、異なる画像を生成するようにしても良い。
　本技術は、イメージセンサに適用範囲が限定されるわけではなく、例えば、図１８に示すような装置に対しても適用できる。
　図１８に示した装置６６０は、１層目に処理回路６６１、２層目にメモリ６６２、３層目にメモリ６６３、４層目にＬＳＩ（Large-Scale Integration）６６４を備える。ＬＳＩ６６４で処理するデータや、処理されたデータが、２層目のメモリ６６２または３層目のメモリ６６３で、一時的に保管される。
　ＬＳＩ６６４は、例えば、高速通信用のＲＦチップなどであり、処理回路６６１と同一基板内に混載できない回路とすることができる。ＬＳＩ６６４とメモリ６６２，６６３を、I/O（Input/output）を介さずにデータのやり取りをできる構造とすることで、換言すれば、メモリを多層積層とし、ＬＳＩ６６４とI/Oを介さずにデータをやり取りできるような構造とすることで、部品点数が少なくなり、さらなる小型化や、処理速度の向上を期待できる。
　この場合も、各層は、例えば、図１乃至７を参照して説明した貫通電極を有し、その貫通電極を介して、データの授受を行えるように構成されている。
　＜適用例（メモリ）について＞
　本技術の配線接続構造を用いた別の適用例として、メモリ素子（換言すれば、メモリチップ、あるいはメモリダイ）を複数個積層した積層メモリ構造体において、本技術の配線接続構造を適用した実施の形態について説明する。
　図１乃至図７に記載した実施の形態においては、各層のメモリチップが自己が何層目に積層されているかを識別するためのアドレス（スタックアドレス）を記憶し、データの書き込みや読み出しが行われる例を挙げて説明した。これに対して本適用例（以下に説明する第１乃至第５の積層メモリの構造）では、各層のメモリチップがそのようなアドレスを記憶して処理する場合と記憶しないで処理する場合を例に挙げ、さらにメモリを積層した場合について説明を加える。
　以下の実施の形態の記載においては、メモリを８層積層した場合を例に挙げて説明する。また、以下の実施の形態の記載におけるメモリとしては、例えば、１６ビットのＤＤＲ３メモリを例に用いて説明する。まず、各層のメモリチップがアドレスを記憶しないで処理が行われる場合について説明する。
　（第１の積層メモリの構造）
　第１の積層メモリの構造は、複数個のメモリチップと、これら複数個のメモリチップの動作を制御する制御チップとが積層された積層メモリ構造体である。第１の積層メモリ構造において、メモリに書き込まれるデータやメモリから読み出されるデータを伝送する信号線は、積層メモリ構造体に備わる各メモリチップへ、それぞれ独立に接続される。
　メモリへの書き込み動作やメモリからの読み出し動作を制御するために必要となるアドレスやコマンドなどを伝送する制御信号を伝送する信号線は、積層メモリ構造体に備わる各メモリチップで共用（多重化）される。書き込み動作や読み出し動作を行うメモリを指定もしくは特定するための信号を伝送する信号線は、積層メモリ構造体に備わる各メモリチップで共用（多重化）される。
　図１９は、積層メモリ構造体７００における各メモリチップへの配線の接続構造を表す模式図である。ここで、図１９は、データを授受するためのデータ信号線を多重しない場合の積層メモリの構成を示す図である。
　なお、「データ信号線を多重しない」とは、積層メモリ構造体において各メモリチップへ接続されるデータ線が、メモリチップ毎に独立して配線された構造を表す。
　図１９に示した積層メモリ構造体７００は、メモリチップ７０１－１乃至７０１－８の８個のメモリが積層されている。図１９のＡは、データ信号線の配線構造を示し、図１９のＢは、メモリへの書き込み動作やメモリからの読み出し動作を制御するために必要となるアドレスやコマンドなどを伝送する制御信号線の配線構造を示し、図１９のＣは、書き込み動作や読み出し動作を行うメモリを指定もしくは特定するための信号を伝送する信号線の配線構造を示している。
　なお、動作させるメモリを指定もしくは特定するためのチップ指定信号線としては、例えばメモリのチップ指定信号線や、あるいは、制御信号線の一部などを用いることができる。
　図１９に記載の積層メモリ構造体７００は、メモリチップへのデータの書き込み動作および読み出し動作を制御する制御チップ７０２を備える。図１９のＡ乃至Ｃに記載のデータ信号線、制御信号線、チップ指定信号線は、制御チップ７０２と積層メモリ構造体７００に備わる各メモリチップとの間に配線される。
　図１９のＡに示したように、データ信号線は、メモリチップ７０１－１乃至７０１－８毎に設けられている。すなわち、メモリチップ７０１－１には、データ信号線７１１－１が接続され、メモリチップ７０１－２には、データ信号線７１１－２が接続され、メモリチップ７０１－３には、データ信号線７１１－３が接続され、メモリチップ７０１－４には、データ信号線７１１－４が接続され、メモリチップ７０１－５には、データ信号線７１１－５が接続され、メモリチップ７０１－６には、データ信号線７１１－６が接続され、メモリチップ７０１－７には、データ信号線７１１－７が接続され、メモリチップ７０１－８には、データ信号線７１１－８が接続されている。
　メモリチップ７０１－１乃至７０１－８のそれぞれが、１６ビットのＤＤＲ３である場合、データ信号線７１１－１乃至７１１－８は、それぞれ１６ビットのデータを授受する信号線であり、そのような信号線が、８個のメモリ（８個のチップ）に別々に接続されている。各データ信号線７１１－１乃至７１１－８を並列に配線する構造により、図１９に記載の積層メモリ構造体７００は、１６ビットの８倍、１２８ビットのデータを同時に書き込みもしくは読み出しすることが可能となる。このような構成とすることで、高速通信が可能となる。
　各データ信号線７１１－１乃至７１１－８はそれぞれ、上述した貫通電極として設けられている。この場合、各データ信号線７１１－１乃至７１１－８の一部を構成し、積層されたときに、各層を貫く１本の貫通電極となる貫通電極（第１の貫通電極とする）が設けられている。また、この貫通電極に繋ぐための貫通電極（第２の貫通電極とする）が設けられている。
　以下の説明において、データ信号線７１１－１乃至７１１－８を、個々に区別する必要がない場合、単にデータ信号線７１１と記述する。また同様に、メモリチップ７０１－１乃至７０１－８を、個々に区別する必要がない場合、単にメモリチップ７０１と記述する。他の部分も同様に記載する。
　なお、図１９においては、メモリチップ７０１を四角形状で示し、メモリチップ７０１と制御チップ７０２とを接続するデータ信号線７１１は、メモリチップ７０１の外部で配線され、制御チップ７０２に接続されているように図示してあるが、データ信号線７１１の配線構造の説明のために、そのように図示しているのであり、図２０を参照して後述するように、データ信号線７１１は、メモリチップ７０１の領域内に配線されている。また、図２１を参照して後述するように、メモリチップ７０１は、データ信号線７１１を構成する第１の間通電極と第２の貫通電極とがそれぞれ配置される領域を有している。
　また、図１９のＢ、図１９のＣに、制御信号線７２１、チップ指定信号線７３１の配線構造を示しているが、データ信号線７１１と同じく、メモリチップ７０１の領域内に配線されている。また、図１９のＡ，図１９のＢ、および図１９のＣにそれぞれメモリチップ７０１を示したが、説明のために別々に記載しているが、同一（同層）のメモリチップ７０１に、データ信号線７１１、制御信号線７２１、およびチップ指定信号線７３１は、それぞれ所定の領域に配線されている。
　図１９のＡの説明に戻り、例えば、データ信号線７１１－１の縦方向の貫通電極としては、メモリチップ７０１－１からメモリチップ７０１－８まで貫く１本の貫通電極（第１の貫通電極に該当）が設けられている。そして、メモリチップ７０１－１にだけ接続される電極（第２の貫通電極に該当）により、第１の貫通電極に接続されている。
　なお、１本のデータ信号線７１１が、１６ビットのパラレル伝送を行う場合、１６個の第１の貫通電極と第２の貫通電極がそれぞれ設けられることで、１６ビットのパラレル伝送が実現される。図示は、第１の貫通電極と第２の貫通電極（第１の貫通電極と第２の貫通電極を含むデータ信号線７１１）を、それぞれ１個（１本）図示して説明を続けるが、１６ビットのパラレル伝送を行う場合には、１６個設けられている。
　例えば、メモリチップ７０１－１が、図３に示したチップ６０に該当するとした場合、データ信号線７１１－１を構成する縦方向に設けられている第１の貫通電極は、図３に示した貫通電極６５に該当する貫通電極である。貫通電極６５は、図３を参照するに、貫通電極６５、貫通電極７６、および貫通電極８５で、１本の縦方向の貫通電極を構成し、その貫通電極は、チップ６０、チップ７０、およびチップ８０を貫く電極として設けられている。このように、データ信号線７１１－１の縦方向は、複数のチップを貫く１本の貫通電極として設けられている。
　そして、貫通電極６５とメモリチップ７０１－１にだけ接続される電極（第２の貫通電極）とは、図３においては、横方向の裏面配線６８、貫通電極６７、および表面配線６６に該当（特に、貫通電極６７に該当）する。裏面配線６８、貫通電極６７、および表面配線６６により、チップ６０内の素子６９は、貫通電極６５と接続されているが、このような電極（配線）が、データ信号線７１１－１の一部を構成する配線として設けられている。
　このことを、さらに、図２０を参照して説明する。図２０は、メモリチップ７０１－１乃至７０１－８が積層されている状態でのデータ信号線７１１－１乃至７１１－８を示し、各データ信号線７１１－１乃至７１１－８と貫通電極との関係を説明するための図である。
　図２０中、“ａ”との符号を付した部分は、第１の貫通電極に該当し、図３に示した例えば、貫通電極６１や貫通電極６５に該当する。また図２０中、“ｂ”との符号を付した部分は、裏面配線に該当し、図３に示した例えば、裏面配線６３や裏面配線６８に該当する。
　また図２０中、“ｃ”との符号を付した部分は、表面配線に該当し、図３に示した例えば、表面配線６２や表面配線６６に該当する。また図２０中、“ｄ”との符号を付した部分は、第２の貫通電極に該当し、図３に示した例えば、貫通電極６７や貫通電極７３に該当する。
　積層メモリ構造体７００を構成するメモリチップ７０１－１には、貫通電極７０１－１ａ－１乃至７０１－１ａ－８、裏面配線７０１－１ｂ－１乃至７０１－１ｂ－８、表面配線７０１－１ｃ－１乃至７０１－１ｃ－８、および貫通電極７０１－１ｄが形成されている。なお、図２０には、例えば図３における素子６４に該当する素子は図示していないが、素子も設けられており、表面配線７０１－１ｃと接続されている。
　同様にメモリチップ７０１－２には、貫通電極７０１－２ａ－１乃至７０１－２ａ－８、裏面配線７０１－２ｂ－１乃至７０１－２ｂ－８、表面配線７０１－２ｃ－１乃至７０１－２ｃ－８、および貫通電極７０１－２ｄが形成されている。なお、図２０では、一部符号の記載を省略している。
　同様にメモリチップ７０１－３には、貫通電極７０１－３ａ－１乃至７０１－３ａ－８、裏面配線７０１－３ｂ－１乃至７０１－３ｂ－８、表面配線７０１－３ｃ－１乃至７０１－３ｃ－８、および貫通電極７０１－３ｄが形成されている。
　同様にメモリチップ７０１－４には、貫通電極７０１－４ａ－１乃至７０１－４ａ－８、裏面配線７０１－４ｂ－１乃至７０１－４ｂ－８、表面配線７０１－４ｃ－１乃至７０１－４ｃ－８、および貫通電極７０１－４ｄが形成されている。
　同様にメモリチップ７０１－５には、貫通電極７０１－５ａ－１乃至７０１－５ａ－８、裏面配線７０１－５ｂ－１乃至７０１－５ｂ－８、表面配線７０１－５ｃ－１乃至７０１－５ｃ－８、および貫通電極７０１－５ｄが形成されている。
　同様にメモリチップ７０１－６には、貫通電極７０１－６ａ－１乃至７０１－６ａ－８、裏面配線７０１－６ｂ－１乃至７０１－６ｂ－８、表面配線７０１－６ｃ－１乃至７０１－６ｃ－８、および貫通電極７０１－６ｄが形成されている。
　同様にメモリチップ７０１－７には、貫通電極７０１－７ａ－１乃至７０１－７ａ－８、裏面配線７０１－７ｂ－１乃至７０１－７ｂ－８、表面配線７０１－７ｃ－１乃至７０１－７ｃ－８、および貫通電極７０１－７ｄが形成されている。
　同様にメモリチップ７０１－８には、貫通電極７０１－８ａ－１乃至７０１－８ａ－８、裏面配線７０１－８ｂ－１乃至７０１－８ｂ－８、表面配線７０１－８ｃ－１乃至７０１－８ｃ－８、および貫通電極７０１－８ｄが形成されている。
　メモリチップ７０１－１の貫通電極７０１－１ａ－１、メモリチップ７０１－２の貫通電極７０１－２ａ－１、メモリチップ７０１－３の貫通電極７０１－３ａ－１、メモリチップ７０１－４の貫通電極７０１－４ａ－１、メモリチップ７０１－５の貫通電極７０１－５ａ－１、メモリチップ７０１－６の貫通電極７０１－６ａ－１、メモリチップ７０１－７の貫通電極７０１－７ａ－１、およびメモリチップ７０１－８の貫通電極７０１－８ａ－１は、接続されており、１本の第１の貫通電極（以下、適宜、第１の貫通電極７１１－１とする）を構成している。
　この第１の貫通電極７１１－１は、データ信号線７１１－１の一部を構成する電極とされている。
　データ信号線７１１－１は、メモリチップ７０１－１と接続されている。メモリチップ７０１－１には、貫通電極７０１－１ｄが形成されている。この貫通電極７０１－１ｄは、第２の貫通電極に該当する。この貫通電極７０１－１ｄは、裏面配線７０１－１ｂ－１と表面配線７０１－１ｃ－１と接続されている。また裏面配線７０１－１ｂ－１は、貫通電極７０１－１ａ－１（第１の貫通電極７１１－１）と接続されている。
　よって、表面配線７０１－１ｃ－１に接続されているメモリチップ７０１－１内の素子（不図示）は、表面配線７０１－１ｃ－１、貫通電極７０１－１ｄ、裏面配線７０１－１ｂ－１を介して、第１の貫通電極７１１－１に接続されている。
　第１の貫通電極７１１－１に接続されている第２の貫通電極は、メモリチップ７０１－１内の貫通電極７０１－１ｄしかない。換言すれば、表面配線７０１－１ｃ－１乃至７０１－１ｃ－８のうち、第１の貫通電極７１１－１に接続されているのは、表面配線７０１－１ｃ－１だけである。
　よって、データ信号線７１１－１にデータが伝送されたとき、メモリチップ７０１内の素子にデータが供給されるのは、第１の貫通電極７１１－１に接続されている表面配線があるメモリチップ７０１－１となり、他のメモリチップ７０１－２乃至７０１－８には供給されない。
　同様に、メモリチップ７０１－２には、第２の貫通電極に該当する貫通電極として、貫通電極７０１－２ｄが設けられている。この貫通電極７０１－２ｄは、データ信号線７１１－２を構成する第１の貫通電極７１１－２（第１の貫通電極７１１－２に含まれる貫通電極７０１－２ａ－２）と接続されている。
　よって、データ信号線７１１－２にデータが伝送されたとき、メモリチップ７０１内の素子にデータが供給されるのは、第１の貫通電極７１１－２に接続されている表面配線があるメモリチップ７０１－２となる。
　他のデータ信号線７１１－３乃至７１１－８も同様に、複数のチップを貫く貫通電極（第１の貫通電極）と、それぞれのメモリチップ７０１－２乃至７０１－８と第１の貫通電極を接続するための電極（第２の貫通電極、表面配線、裏面配線）により構成されている。
　以下に説明する各信号線も、同様に、複数のチップを貫く第１の貫通電極と、第１の貫通電極を接続するための第２の貫通電極により構成されているため、その説明は適宜省略する。
　メモリチップ７０１には、１ビットのデータを伝送するためのデータ信号線７１１用に、複数のチップを貫く第１の貫通電極が８箇所設けられ、第１の貫通電極と接続される第２の貫通電極が１箇所設けられている。各メモリチップ７０１に設けられる第１の貫通電極は、メモリチップ７０１毎に同一箇所に設けられ、第２の貫通電極は、メモリチップ７０１毎に異なる位置に設けられている。
　１６ビットのパラレル伝送が行われる場合、メモリチップ７０１には、データ信号線７１１用に、第１の貫通電極が１２８（＝１６×８）箇所設けられ、第２の貫通電極が１６箇所設けられている。各メモリチップ７０１に設けられる１２８箇所の第１の貫通電極は、メモリチップ７０１毎に同一箇所に設けられ、１６箇所の第２の貫通電極は、メモリチップ７０１毎に異なる位置に設けられている。
　ここで、図２１を参照し、メモリチップ７０１（図２１では、メモリチップ７０１－１を例に挙げる）と、制御チップ７０２の構成について説明を加える。
　図２１の右側に示したメモリチップ７０１－１の構成から先に説明する。メモリチップ７０１－１は、メモリセルアレイが配置されるメモリセルアレイ領域７０５、メモリチップ７０１－１に備わるメモリセルアレイの駆動回路と第２の貫通電極が配置される第２の貫通電極配置領域７０６、およびメモリチップ７０１－１の第１の貫通電極が配置される第１の貫通電極配置領域７０７から構成されている。
　第１の貫通電極配置領域７０７には、図２０における貫通電極７０１－１ａ－１に該当する貫通電極が、１６ビットのパラレル伝送を可能とするために、１６箇所設けられている。すなわち、図２１に示したように、第１の貫通電極配置領域７０７には、貫通電極７０１－１ａ－１－１乃至７０１－１ａ－１－１６の１６個の第１の貫通電極が形成されている。
　メモリチップ７０１－１のおいては、貫通電極７０１－１ａ－１－１乃至７０１－１ａ－１－１６は、第２の貫通電極と接続されている。第２の貫通電極も、１６ビットのパラレル伝送を可能とするために、１６箇所設けられている。すなわち、図２１に示したように、貫通電極７０１－１ｄ－１乃至７０１－１ｄ－１６の１６個の第２の貫通電極が、第２の貫通電極配置領域７０６に形成されている。
　メモリチップ７０１－１においては、貫通電極７０１－１ａ－１－１乃至７０１－１ａ－１－１６のそれぞれは、貫通電極７０１－１ｄ－１乃至７０１－１ｄ－１６と、裏面配線７０１－１ｂ－１－１乃至７０１－１ｂ－１－１６で接続されている。
　メモリチップ７０１－１の第１の貫通電極配置領域７０７には、貫通電極７０１－１ａ－２乃至７０１－１ａ－８に関わる貫通電極も形成されている。すなわち、第１の貫通電極配置領域７０７には、データ信号線７１１－２の一部を構成する貫通電極７０１－１ａ－２－１乃至７０１－１ａ－２－１６が形成されている。
　同じく、第１の貫通電極配置領域７０７には、データ信号線７１１－３の一部を構成する貫通電極７０１－１ａ－３－１乃至７０１－１ａ－３－１６が形成され、データ信号線７１１－４の一部を構成する貫通電極７０１－１ａ－４－１乃至７０１－１ａ－４－１６が形成され、データ信号線７１１－５の一部を構成する貫通電極７０１－１ａ－５－１乃至７０１－１ａ－５－１６が形成されている。
　さらに、第１の貫通電極配置領域７０７には、データ信号線７１１－６の一部を構成する貫通電極７０１－１ａ－６－１乃至７０１－１ａ－６－１６が形成され、データ信号線７１１－７の一部を構成する貫通電極７０１－１ａ－７－１乃至７０１－１ａ－７－１６が形成され、データ信号線７１１－８の一部を構成する貫通電極７０１－１ａ－８－１乃至７０１－１ａ－８－１６が形成されている。
　このように、メモリチップ７０１－１の場合、メモリチップ７０１－１には、第１の貫通電極に該当する貫通電極７０１－１ａ－１乃至７０１－１ａ－８が設けられ、それぞれの貫通電極７０１－１ａが、１６ビットのパラレル伝送を行うために、１６箇所設けられている。よって、第１の貫通電極だけで、１２８（＝８×１６）箇所設けられている。
　第１の貫通電極配置領域７０７に配線されている第１の貫通電極は、全て制御チップ７０２と接続されている。図２１の左図を参照するに、制御チップ７０２は、制御チップ７０２が搭載する各種回路が配置されている制御回路部７０３と、第１の貫通電極が配置される第１の貫通電極配置領域７０４から構成されている。
　この制御チップ７０２の第１の貫通電極配置領域７０４には、メモリチップ７０１－１の第１の貫通電極配置領域７０７に配置されている第１の貫通電極と同一の位置に、同一の第１の貫通電極が形成されている。
　また、制御チップ７０２の第１の貫通電極配置領域７０４に配置されている第１の貫通電極のそれぞれは、制御回路部７０３と接続されている。
　このように、制御チップ７０２には、第１の貫通電極が配置されている。またメモリチップ７０１－１には、第１の貫通電極と第２の貫通電極が配置されている。
　メモリチップ７０１－２乃至７０１－８も、メモリチップ７０１－１と同じく、メモリセルアレイ領域７０５、第２の貫通電極配置領域７０６、および第１の貫通電極配置領域７０７から構成されている。
　図示はしないが、例えば、メモリチップ７０１－２の第１の貫通電極配置領域７０７には、図２１に示したメモリチップ７０１－１の第１の貫通電極配置領域７０７に配置されている第１の貫通電極と同一の位置に第１の貫通電極が配置されている。また、メモリチップ７０１－２の第２の貫通電極配置領域７０６には、貫通電極７０１－２ｄ－１乃至７０１－２ｄ－１６が配置されている。
　第２の貫通電極配置領域７０６に配置されている貫通電極７０１－２ｄ－１乃至７０１－２ｄ－１６のそれぞれは、裏面配線７０１－２ｂ－１－１乃至７０１－２ｂ－１－１６で、第１の貫通電極配置領域７０７に配置されている貫通電極７０１－２ａ－１乃至７０１－２ａ－１６と接続されている。
　このように、メモリチップ７０１－１の場合、メモリチップ７０１－１には、第１の貫通電極に該当する貫通電極７０１－１ａ－１乃至７０１－１ａ－８が設けられ、それぞれの貫通電極７０１－１ａが、１６ビットのパラレル伝送を行うために、１６箇所設けられている。よって、第１の貫通電極だけで、１２８（＝８×１６）箇所設けられている。
　第２の貫通電極に該当する貫通電極は、メモリチップ７０１－１には、貫通電極７０１－１ｄだけが設けられている。よって、この貫通電極７０１－１ｄが１６ビットのパラレル伝送に対応するために、１６箇所設けられていることになる。よって、メモリチップ７０１－１には、データ信号線７１１用の第１の貫通電極として１２８箇所、第２の貫通電極として１６箇所の、計１４４箇所の貫通電極が設けられている。
　他のメモリチップ７０１－２乃至７０１－８にも、それぞれ、データ信号線７１１用に、１４４箇所の貫通電極が設けられている。
　このように、データ信号線７１１を構成する第１の貫通電極に接続する第２の貫通電極の位置を作り分け、パラレルに信号を送受信する多層積層半導体メモリ構造とすることができる。
　図１９のＢの説明に戻る。図１９のＢを参照するに、アドレス（Address）信号線、コマンド（Command）信号線、Vdd信号線、Vss信号線は、１本の信号線とされ、８個のメモリチップ７０１－１乃至７０１－８で共通の信号線（以下、制御信号線７２１と記述する）として設けられている。
　制御信号線７２１は、８個のメモリチップ７０１で共通に用いられる信号線（多重化された信号線）であり、８個のメモリチップ７０１を貫く１本の貫通電極（第１の貫通電極）と、その貫通電極と各メモリチップ７０１を接続する電極（第２の貫通電極）は、各チップで同一の箇所に設けられている。すなわち、制御信号線７２１が設けられる貫通電極は、第１の貫通電極と第２の貫通電極の２箇所あり、第１の貫通電極と第２の貫通電極は、各メモリチップ７０１で同一の箇所に設けられている。
　なお、制御信号線７２１用の貫通電極も、データ信号線７１１の貫通電極と同じく、制御用のデータとしてパラレルで伝送されるビット数に応じて、設けられる個数が異なる。例えば、制御用のデータとして、８ビットのデータがパラレル伝送される場合、制御信号線７２１用の貫通電極としては、１メモリチップ７０１において第１の貫通電極と第２の貫通電極のそれぞれに対して８箇所づつ、計１６箇所設けられる。
　このように、制御信号線７２１は、８層に積層されたメモリチップ７０１で共用される８多重された信号線として設けられている。
　図１９のＣに示したように、メモリチップ７０１－１乃至７０１－８にデータを書き込むまたはデータを読み出すメモリ（チップ）を指定するための信号を伝送するチップ指定信号線７３１は、メモリチップ７０１－１乃至７０１－８に共通に設けられている。またチップ指定信号線７３１は、１ビットのデータを伝送する信号線とされている。
　チップ指定信号線７３１は、１ビットのデータが伝送される信号線のため、１個の第１の貫通電極と１個の第２の貫通電極が、１メモリチップ７０１に設けられている。
　チップ指定信号線７３１にデータとして、例えば、“１”が伝送された場合、メモリチップ７０１に書き込みまたはメモリチップ７０１から読み出しが行われる。
　図１９に示したような構成の場合、メモリチップ７０１（チップ）セレクトはチップ毎に制御されず、８チップが同時に動作する。１本のデータ信号線７１１が、１６ビットのパラレル伝送を行う場合、８チップが同時に動作することにより、１２８ビット（＝１６×８）の同時書き込みまたは読み出しを行うことが可能となる。よって、高速なデータの書き込みや読み出しを行うことが可能となる。
　（第２の積層メモリの構造）
　第２の積層メモリの構造は、複数個のメモリチップと、これら複数個のメモリチップの動作を制御する制御チップとが積層された積層メモリ構造体である。第２の積層メモリ構造において、メモリに書き込まれるデータやメモリから読み出されるデータを伝送する信号線は、積層メモリ構造体に備わる各メモリチップと多重化されて接続される。
　メモリへの書き込み動作やメモリからの読み出し動作を制御するために必要となるアドレスやコマンドなどを伝送する制御信号を伝送する信号線は、積層メモリ構造体に備わる各メモリチップで共用される。書き込み動作や読み出し動作を行うメモリを指定もしくは特定するための信号を伝送する信号線は、積層メモリ構造体に備わる各メモリチップと多重化されて接続される。
　図２２は、第２の積層メモリ構造体７５０における各メモリチップへの配線の接続構造を示す模式図である。図２２は、データ信号線を多重した場合の積層メモリの構成を示す図である。図２２のＡは、データ信号線の配線構造を示す図である。図２２のＡでは、４多重、すなわち制御チップ７０２に接続された１本のデータ信号線を分岐して４個のメモリチップに接続した場合のデータ信号線の配線を示している。
　メモリチップ７０１－１乃至７０１－４が多重され、その４個のメモリチップ７０１に対して、１本のデータ信号線７６１－１が配線されている。またメモリチップ７０１－５乃至７０１－８が多重され、その４個のメモリチップ７０１に対して、１本のデータ信号線７６１－２が配線されている。
　メモリチップ７０１－１乃至７０１－８のそれぞれが、１６ビットのＤＤＲ３である場合、データ信号線７６１－１，７６１－２は、それぞれ１６ビットのデータを授受する信号線であり、そのような信号線が、８個のメモリ（８個のチップ）に多重化されて接続されている。各データ信号線７６１－１，７６１－２を多重化して配線する構造により、図２２に記載の積層メモリ構造体７５０は、１６ビットの２倍、３２ビットのデータを同時に書き込みもしくは読み出しすることが可能となる。このような構成とすることで、高速通信が可能となる。
　データ信号線７６１－１には、例えば、データＤ０乃至Ｄ１５の１６ビットが伝送され、データ信号線７６１－２には、例えば、データＤ１６乃至Ｄ３１の１６ビットが伝送される。すなわち、この場合、データ信号線７６１－１とデータ信号線７６１－２により、３２ビットのデータを同時に書き込みまたは読み出しが可能となる。
　また例えば、３２ビットのデータのうち、メモリチップ７０１－１乃至７０１－４は、データの下位ビット（Data Lower）を記憶し、メモリチップ７０１－５乃至７０１－８は、データの上位ビット（Data Upper）を記憶するようにすることができる。
　データ信号線７６１も、図１９のＡに示したデータ信号線７１１と同じく、複数のチップを貫通する貫通電極と、その貫通電極と接続するための貫通電極とを含む構成とされている。
　例えば、データ信号線７６１－１の縦方向の貫通電極としては、メモリチップ７０１－１からメモリチップ７０１－８まで１本の貫通電極（第１－１の貫通電極とする）が設けられている。そして、第１－１の貫通電極に接続するための貫通電極（第２－１の貫通電極とする）が、メモリチップ７０１－１乃至７０１－４のそれぞれに設けられている。
　また同様に、データ信号線７６１－２の縦方向の貫通電極としては、メモリチップ７０１－１からメモリチップ７０１－８まで１本の貫通電極（第１－２の貫通電極とする）が設けられている。そして、第１－２の貫通電極に接続するための貫通電極（第２－２の貫通電極とする）が、メモリチップ７０１－５乃至７０１－８のそれぞれに設けられている。
　なお、１本のデータ信号線７６１が、１６ビットのパラレル伝送を行う場合、１６個の第１の貫通電極と第２の貫通電極がそれぞれ設けられることで、１６ビットのパラレル伝送が実現される。
　１チップ、例えば、メモリチップ７０１－１には、第１－１の貫通電極、第１－２の貫通電極、および第２－１の貫通電極の合計３種類の貫通電極が、データ信号線７６１用に形成されている。メモリチップ７０１－２乃至７０１－４も、メモリチップ７０１－１と同じく、第１－１の貫通電極、第１－２の貫通電極、および第２－１の貫通電極の合計３種類の貫通電極が、データ信号線７６１用に形成されている。
　１６ビットのパラレル伝送が行われる構造の場合、メモリチップ７０１－１には、第１－１の貫通電極用として１６箇所、第１－２の貫通電極用として１６箇所、および第２－１の貫通電極用として１６箇所の貫通電極が設けられている。よって、メモリチップ７０１－１には、データ信号線７６１用の貫通電極として４８箇所（＝１６＋１６＋１６）設けられている。
　同様に、メモリチップ７０１－２乃至７０１－４にも、それぞれデータ信号線７６１用の貫通電極として４８箇所（＝１６＋１６＋１６）設けられている。４８箇所の貫通電極は、メモリチップ７０１－１乃至７０１－４のそれぞれのチップにおいて、同一箇所に設けられている。よって、製造時に、これら４個のメモリチップ７０１－１乃至７０１－４は、例えば、同一のマスクを用いて製造することができる。
　同様に、メモリチップ７０１－５乃至７０１－８には、それぞれ、第１－１の貫通電極、第１－２の貫通電極、および第２－２の貫通電極の合計３種類の貫通電極が、データ信号線７６１用に形成されている。
　メモリチップ７０１－５乃至７０１－８のそれぞれのチップには、第１－１の貫通電極用として１６箇所、第１－２の貫通電極用として１６箇所、および第２－２の貫通電極用として１６箇所の貫通電極が設けられている。よって、メモリチップ７０１－５乃至７０１－８のそれぞれのチップには、データ信号線７６１用の貫通電極として４８箇所（＝１６＋１６＋１６）設けられている。
　メモリチップ７０１－５乃至７０１－８に関しては、データ信号線７６１－１の一部を構成する第１－１の貫通電極を形成しない構成とすることも可能である。メモリチップ７０１－５乃至７０１－８に、第１－１の貫通電極を形成しない構成とした場合、メモリチップ７０１－５乃至７０１－８には、それぞれ、第１－２の貫通電極と第２－２の貫通電極の合計２種類の貫通電極が、データ信号線７６１用に形成されることになる。
　この場合、メモリチップ７０１－５乃至７０１－８のそれぞれのチップには、第１－２の貫通電極用として１６箇所、第２－２の貫通電極用として１６箇所の貫通電極が設けられることになるため、メモリチップ７０１－５乃至７０１－８のそれぞれのチップには、データ信号線７６１用の貫通電極として３２箇所設けられる。
　図２２のＢを参照するに、アドレス（Address）信号線、コマンド（Command）信号線、Vdd信号線、Vss信号線は、１本の信号線とされ、８個のメモリチップ７０１－１乃至７０１－８で共通の制御信号線７２１として設けられている。この構成は、図１９のＢに示した場合と同様であるため、その説明は省略する。
　このように、制御信号線７２１は、８つのメモリチップ７０１（８チップ）で共用される８多重された信号線として設けられている。
　図２２のＡに示したようにデータ信号線７６１－１を４多重し、図２２のＢに示すように、制御信号線７２１を８多重した場合、データを書き込むまたは読み出すメモリチップ７０１－１乃至７０１－８を選択するための選択信号を伝送するチップ指定信号線が、図２２のＣに示すように設けられる。
　図２２のＣに示したように、メモリチップ７０１－１乃至７０１－８を選択するための選択信号を伝送するチップ指定信号線は、２多重されて、メモリチップ７０１－１乃至７０１－８に設けられている。すなわち、制御チップ７０２に接続された１本のチップ指定信号線を分岐して、２個のメモリチップへと接続したチップ指定信号線の配線を示している。
　メモリチップ７０１－１とメモリチップ７０１－５には、チップ指定信号線７７１－１が接続され、メモリチップ７０１－２とメモリチップ７０１－６には、チップ指定信号線７７１－２が接続され、メモリチップ７０１－３とメモリチップ７０１－７には、チップ指定信号線７７１－３が接続され、メモリチップ７０１－４とメモリチップ７０１－８には、チップ指定信号線７７１－４が接続されている。
　チップ指定信号線７７１は、２個のメモリチップ７０１で共用される信号線として設けられ、２多重されており、４本のチップ指定信号線７７１により４ビットのパラレル信号（例えば、Ａ０－Ａ３の４ビットの信号とする）の伝送を可能とする。例えば、データの書き込み（読み出し）が行われるチップに該当するチップ指定信号線７７１に伝送されるデータは、“１”とされ、他のチップ指定信号線に伝送されるデータは、“０”とされる。
　例えば、チップ指定信号線７７１－１に流されるデータＡ０が“１”とされ、チップ指定信号線７７１－２乃至７７１－４に流されるデータＡ１乃至Ａ３が“０”とされた場合、メモリチップ７０１－１に下位ビットのデータＤ０乃至Ｄ１５が書き込まれ（読み出され）、メモリチップ７０１－５に上位ビットのデータＤ１６乃至Ｄ３１が書き込まれる（読み出される）。
　チップ指定信号線７７１も、図１９のＡに示したデータ信号線７１１と同じく、複数のチップを貫通する貫通電極と、その貫通電極と接続するための貫通電極とを含む構成とされている。
　例えば、チップ指定信号線７７１－１の縦方向の貫通電極としては、メモリチップ７０１－１からメモリチップ７０１－８まで１本の貫通電極（第１－１の貫通電極とする）が設けられている。そして、第１－１の貫通電極に接続するための貫通電極（第２－１の貫通電極とする）が、メモリチップ７０１－１とメモリチップ７０１－５のそれぞれに設けられている。
　また同様に、チップ指定信号線７７１－２の縦方向の貫通電極は、メモリチップ７０１－１からメモリチップ７０１－８まで１本の貫通電極（第１－２の貫通電極とする）が設けられている。そして、第１－２の貫通電極に接続するための貫通電極（第２－２の貫通電極とする）が、メモリチップ７０１－２とメモリチップ７０１－６のそれぞれに設けられている。
　また同様に、チップ指定信号線７７１－３の縦方向の貫通電極は、メモリチップ７０１－１からメモリチップ７０１－８まで１本の貫通電極（第１－３の貫通電極とする）が設けられている。そして、第１－３の貫通電極に接続するための貫通電極（第２－３の貫通電極とする）が、メモリチップ７０１－３とメモリチップ７０１－７のそれぞれに設けられている。
　また同様に、チップ指定信号線７７１－４の縦方向の貫通電極は、メモリチップ７０１－１からメモリチップ７０１－８まで１本の貫通電極（第１－４の貫通電極とする）が設けられている。そして、第１－４の貫通電極に接続するための貫通電極（第２－４の貫通電極とする）が、メモリチップ７０１－４とメモリチップ７０１－８のそれぞれに設けられている。
　メモリチップ７０１－１とメモリチップ７０１－５には、第１－１の貫通電極、第１－２の貫通電極、第１－３の貫通電極、第１－４の貫通電極、および第２－１の貫通電極の合計５個の貫通電極が、チップ指定信号線７７１用に形成されている。また同様に、メモリチップ７０１－２とメモリチップ７０１－６には、第１－１の貫通電極、第１－２の貫通電極、第１－３の貫通電極、第１－４の貫通電極、および第２－２の貫通電極の合計５個の貫通電極が、チップ指定信号線７７１用に形成されている。
　また同様に、メモリチップ７０１－３とメモリチップ７０１－７には、第１－１の貫通電極、第１－２の貫通電極、第１－３の貫通電極、第１－４の貫通電極、および第２－３の貫通電極の合計５個の貫通電極が、チップ指定信号線７７１用に形成されている。また同様に、メモリチップ７０１－４とメモリチップ７０１－８には、第１－１の貫通電極、第１－２の貫通電極、第１－３の貫通電極、第１－４の貫通電極、および第２－４の貫通電極の合計５個の貫通電極が、チップ指定信号線７７１用に形成されている。
　メモリチップ７０１－１乃至７０１－８には、それぞれ、第１－１の貫通電極、第１－２の貫通電極、第１－３の貫通電極、第１－４の貫通電極の貫通電極が形成されているため、これらの第１の貫通電極を形成するためのマスクなどは、同一のものを用いることができる。
　メモリチップ７０１－６に関しては、チップ指定信号線７７１－１の一部を構成する第１－１の貫通電極を形成しない構成とすることも可能である。メモリチップ７０１－６に、第１－１の貫通電極を形成しない構成とした場合、メモリチップ７０１－６には、第１－２の貫通電極乃至第１－４の貫通電極と第２－２の貫通電極の合計４種類の貫通電極が形成されるようにすることも可能である。
　また、メモリチップ７０１－７に関しては、チップ指定信号線７７１－１とチップ指定信号線７７１－２の一部を構成する第１－１の貫通電極と第１－２の貫通電極を形成しない構成とすることも可能である。メモリチップ７０１－７に、第１－１の貫通電極と第１－２の貫通電極を形成しない構成とした場合、メモリチップ７０１－７には、第１－３の貫通電極、第１－４の貫通電極、および第２－３の貫通電極の合計３種類の貫通電極が形成されるようにすることも可能である。
　また、メモリチップ７０１－８に関しては、チップ指定信号線７７１－１乃至チップ指定信号線７７１－３の一部を構成する第１－１の貫通電極乃至第１－３の貫通電極を形成しない構成とすることも可能である。メモリチップ７０１－８に、第１－１の貫通電極乃至第１－３の貫通電極を形成しない構成とした場合、メモリチップ７０１－８には、第１－４の貫通電極と第２－４の貫通電極の合計２種類の貫通電極が形成されるようにすることも可能である。
　なお、図２２のＣのメモリチップ７０１－２のチップ指定信号線７７１－２を構成する第１の貫通電極と第２の貫通電極は、チップ指定信号線７７１－１上を跨いで接続されているように図示されているが、実際の配線では、チップ指定信号線７７１－１を避けて配置とされ、接続されている。同様に、メモリチップ７０１－６も、第１―１の貫通電極を設けた場合、チップ指定信号線７７１－１を避けた配置とされ、接続されている。
　同様に、メモリチップ７０１－３のチップ指定信号線７７１－３を構成する第１の貫通電極と第２の貫通電極は、チップ指定信号線７７１－１とチップ指定信号線７７１－２上を跨いで接続されているように図示されているが、実際の配線では、チップ指定信号線７７１－１とチップ指定信号線７７１－２を避けた配置とされ、接続されている。同様に、メモリチップ７０１－７も、第１―１の貫通電極を設けた場合、チップ指定信号線７７１－１を避けた配置とされ、接続されている。
　同様に、メモリチップ７０１－４のチップ指定信号線７７１－４を構成する第１の貫通電極と第２の貫通電極は、チップ指定信号線７７１－１乃至チップ指定信号線７７１－３上を跨いで接続されているように図示されているが、実際の配線では、チップ指定信号線７７１－１乃至チップ指定信号線７７１－３を避けた配置とされ、接続されている。同様に、メモリチップ７０１－８も、第１―１の貫通電極を設けた場合、チップ指定信号線７７１－１を避けた配置とされ、接続されている。
　上記したように、データ信号線７６１は、ＡＣ規格が厳しいが、本技術によれば、メモリチップ７０１を積層する場合であっても、各メモリチップ７０１にワイヤボンド用のパッドを備える必要はなく、貫通電極で接続することができるため、入出力容量が小さくなり、データ信号線７６１を多重しても、ＡＣ規格を満たすことが可能となる。
　図２２に示した例ではデータ信号線７６１は、４多重されており、アドレスやコマンドを伝送する制御信号線７２１は、８多重されており、チップ（メモリチップ７０１）を選択するためのチップ指定信号線７７１は、２多重されている。このように、データ信号線７６１、制御信号線７２１、およびチップ指定信号線７７１は、異なる多重度とされ、多重度は、
　制御信号線の多重度＞データ信号線の多重度＞チップ指定信号線の多重度
の関係が満たされる。
　データ信号線７６１を多重することで、データ信号線７６１の本数を少なくすることができ、データ信号線７６１を設けるための貫通電極の数も少なくすることができる。よって、配線に要する面積を縮小することができ、積層メモリ構造体７５０を小型化することが可能となる。
　また、データ信号線７６１を多重することで、多重されたメモリチップ７０１同士で冗長処理を行うことが可能となる。冗長処理については、図６、図７を参照した説明した冗長処理を適用することができる。すなわち、例えば、メモリチップ７０１－１乃至７０１－４で冗長領域を共有することができる。また、例えば、メモリチップ７０１－１で不良列が発生した場合、共有している冗長領域、例えば、メモリチップ７０１－２の冗長領域を、メモリチップ７０１－１の不良列の代わりに使用することが可能となる。
　よって、図７を参照して説明した場合と同じく、積層チップ化による歩溜まりロスを最小現に抑えることが可能となり、チップコストの低減を実現することが可能となる。
　（第３の積層メモリの構造）
　第３の積層メモリの構造は、複数個のメモリチップと、これら複数個のメモリチップの動作を制御する制御チップとが積層された積層メモリ構造体である。第３の積層メモリ構造において、メモリに書き込まれるデータやメモリから読み出されるデータを伝送する信号線は、積層メモリ構造体に備わる各メモリチップへ、多重化されて接続される。
　メモリへの書き込み動作やメモリからの読み出し動作を制御するために必要となるアドレスやコマンドなどを伝送する制御信号を伝送する信号線は、積層メモリ構造体に備わる各メモリチップで共用される。書き込み動作や読み出し動作を行うメモリを指定もしくは特定するための信号を伝送する信号線は、積層メモリ構造体に備わる各メモリチップへ、多重化されて接続される。
　図２３を参照し、データ信号線を２多重した場合の積層メモリについて説明を加える。
　図２３は、データ信号線を２多重した場合の積層メモリ構造体８００の構成を示す図である。図２３のＡは、データ信号線の配線構造を示す図である。図２３のＡでは、２多重した場合のデータ信号線の配線を示している。すなわち、制御チップ７０２に接続された１本のデータ信号線を分岐して、２個のメモリチップへと接続したデータ信号線の配線を示している。
　メモリチップ７０１－１とメモリチップ７０１－２が多重され、その２個のメモリチップ７０１に対して、１本のデータ信号線８１１－１が配線されている。またメモリチップ７０１－３とメモリチップ７０１－４が多重され、その２個のメモリチップ７０１に対して、１本のデータ信号線８１１－２が配線されている。
　またメモリチップ７０１－５とメモリチップ７０１－６が多重され、その２個のメモリチップ７０１に対して、１本のデータ信号線８１１－３が配線されている。またメモリチップ７０１－７とメモリチップ７０１－８が多重され、その２個のメモリチップ７０１に対して、１本のデータ信号線８１１－４が配線されている。
　メモリチップ７０１－１乃至７０１－８のそれぞれが、１６ビットのＤＤＲ３である場合、データ信号線８１１－１乃至８１１－４は、それぞれ１６ビットのデータを授受する信号線であり、そのような信号線が、８個のメモリ（８個のチップ）に多重化されて接続されている。各データ信号線８１１－１乃至８１１－４を多重化して配線する構造により、図２３に記載の積層メモリ構造体８００は、１６ビットの４倍、６４ビットのデータを同時に書き込みもしくは読み出しすることが可能となる。このような構成とすることで、高速通信が可能となる。
　例えば、データ信号線８１１－１には、データＤ０乃至Ｄ１５の１６ビットが伝送され、データ信号線８１１－２には、データＤ１６乃至Ｄ３１の１６ビットが伝送され、データ信号線８１１－３には、データＤ３２乃至Ｄ４７の１６ビットが伝送され、データ信号線８１１－４には、データＤ４８乃至Ｄ６３の１６ビットが伝送される。すなわち、この場合、データ信号線８１１－１乃至８１１－４は、データＤ０乃至Ｄ６３の６４ビットのデータを伝送するデータ信号線８１１として機能する。
　また例えば、６４ビットのデータのうち、メモリチップ７０１－１とメモリチップ７０１－２は、データの下位ビット（Data Lower）を記憶し、メモリチップ７０１－３とメモリチップ７０１－４は、データの中下位ビット（Data Middle Lower）を記憶し、メモリチップ７０１－５とメモリチップ７０１－６は、データの中上位ビット（Data Middle Upper）を記憶し、メモリチップ７０１－７と７０１－８は、データの上位ビット（Data Upper）を記憶するようにすることができる。
　データ信号線８１１も、図１９のＡに示したデータ信号線７１１と同じく、複数のチップを貫通する貫通電極と、その貫通電極と接続するための貫通電極とを含む構成とされている。
　例えば、データ信号線８１１－１の縦方向の貫通電極としては、メモリチップ７０１－１からメモリチップ７０１－８まで１本の貫通電極（第１－１の貫通電極とする）が設けられている。そして、第１－１の貫通電極に接続するための貫通電極（第２－１の貫通電極とする）が、メモリチップ７０１－１と７０１－２のそれぞれに設けられている。
　また同様に、データ信号線８１１－２の縦方向の貫通電極は、メモリチップ７０１－１からメモリチップ７０１－８まで１本の貫通電極（第１－２の貫通電極とする）が設けられている。そして、第１－２の貫通電極に接続するための貫通電極（第２－２の貫通電極とする）が、メモリチップ７０１－３とメモリチップ７０１－４のそれぞれに設けられている。
　また同様に、データ信号線８１１－３の縦方向の貫通電極は、メモリチップ７０１－１からメモリチップ７０１－８まで１本の貫通電極（第１－３の貫通電極とする）が設けられている。そして、第１－３の貫通電極に接続するための貫通電極（第２－３の貫通電極とする）が、メモリチップ７０１－５とメモリチップ７０１－６のそれぞれに設けられている。
　また同様に、データ信号線８１１－４の縦方向の貫通電極は、メモリチップ７０１－１からメモリチップ７０１－８まで１本の貫通電極（第１－４の貫通電極とする）が設けられている。そして、第１－４の貫通電極に接続するための貫通電極（第２－４の貫通電極とする）が、メモリチップ７０１－７とメモリチップ７０１－８のそれぞれに設けられている。
　なお、１本のデータ信号線７６１が、１６ビットのパラレル伝送を行う場合、１６個の第１の貫通電極と第２の貫通電極がそれぞれ設けられることで、１６ビットのパラレル伝送が実現される。
　メモリチップ７０１－１とメモリチップ７０１－２には、第１－１の貫通電極、第１－２の貫通電極、第１－３の貫通電極、第１－４の貫通電極、および第２－１の貫通電極の合計５種類の貫通電極が、データ信号線８１１用に形成されている。
　この場合、メモリチップ７０１－１とメモリチップ７０１－２には、それぞれ、第１－１の貫通電極用として１６箇所、第１－２の貫通電極用として１６箇所、第１－３の貫通電極用として１６箇所、第１－４の貫通電極用として１６箇所、および第２－１の貫通電極用として１６箇所の貫通電極が設けられている。よって、メモリチップ７０１－１とメモリチップ７０１－２には、それぞれデータ信号線８１１用の貫通電極として８０箇所（＝１６＋１６＋１６＋１６＋１６）設けられている。
　同様に、メモリチップ７０１－３とメモリチップ７０１－４には、第１－１の貫通電極、第１－２の貫通電極、第１－３の貫通電極、第１－４の貫通電極、および第２－２の貫通電極の合計５種類の貫通電極が、データ信号線８１１用に形成されている。メモリチップ７０１－３とメモリチップ７０１－４には、それぞれ、データ信号線８１１用の貫通電極として８０箇所設けられている。
　また同様に、メモリチップ７０１－５とメモリチップ７０１－６には、第１－１の貫通電極、第１－２の貫通電極、第１－３の貫通電極、第１－４の貫通電極、および第２－３の貫通電極の合計５種類の貫通電極が、データ信号線８１１用に形成されている。メモリチップ７０１－５とメモリチップ７０１－６には、それぞれ、データ信号線８１１用の貫通電極として８０箇所設けられている。
　また同様に、メモリチップ７０１－７とメモリチップ７０１－８には、第１－１の貫通電極、第１－２の貫通電極、第１－３の貫通電極、第１－４の貫通電極、および第２－４の貫通電極の合計５種類の貫通電極が、データ信号線８１１用に形成されている。メモリチップ７０１－７とメモリチップ７０１－８には、それぞれ、データ信号線８１１用の貫通電極として８０箇所設けられている。
　メモリチップ７０１－１乃至７０１－８には、それぞれ、第１－１の貫通電極、第１－２の貫通電極、第１－３の貫通電極、第１－４の貫通電極の貫通電極が形成されているため、これらの第１の貫通電極を形成するためのマスクなどは、同一のものを用いることができる。
　メモリチップ７０１－３とメモリチップ７０１－４に関しては、データ信号線８１１－１の一部を構成する第１－１の貫通電極を形成しない構成とすることも可能である。メモリチップ７０１－３とメモリチップ７０１－４に、第１－１の貫通電極を形成しない構成とした場合、メモリチップ７０１－３とメモリチップ７０１－４には、それぞれ、第１－２の貫通電極乃至第１－４の貫通電極、第２－２の貫通電極の合計４種類の貫通電極が、データ信号線８１１用に形成されることになる。
　この場合、メモリチップ７０１－３とメモリチップ７０１－４のそれぞれのチップには、第１－２の貫通電極用として１６箇所、第１－３の貫通電極用として１６箇所、第１－４の貫通電極用として１６箇所、および第２－２の貫通電極用として１６箇所の貫通電極が設けられることになるため、メモリチップ７０１－３とメモリチップ７０１－４のそれぞれのチップには、データ信号線８１１用の貫通電極として６４箇所設けられる。この場合は、メモリチップ７０１－３とメモリチップ７０１－４は、製造時、同一のマスクを用いて形成することができる。
　メモリチップ７０１－５とメモリチップ７０１－６に関しては、データ信号線８１１－１とデータ信号線８１１－２の一部を構成する第１－１の貫通電極と第１－２の貫通電極を形成しない構成とすることも可能である。メモリチップ７０１－５とメモリチップ７０１－６に、第１－１の貫通電極と第１－２の貫通電極を形成しない構成とした場合、メモリチップ７０１－５とメモリチップ７０１－６には、それぞれ、第１－３の貫通電極、第１－４の貫通電極、および第２－３の貫通電極の合計３種類の貫通電極が、データ信号線８１１用に形成されることになる。
　この場合、メモリチップ７０１－５とメモリチップ７０１－６のそれぞれのチップには、第１－３の貫通電極用として１６箇所、第１－４の貫通電極用として１６箇所、および第２－３の貫通電極用として１６箇所の貫通電極が設けられることになるため、メモリチップ７０１－５とメモリチップ７０１－６のそれぞれのチップには、データ信号線８１１用の貫通電極として４８箇所設けられる。この場合は、メモリチップ７０１－５とメモリチップ７０１－６は、製造時、同一のマスクを用いて形成することができる。
　メモリチップ７０１－７とメモリチップ７０１－８に関しては、データ信号線８１１－１乃至データ信号線８１１－３の一部を構成する第１－１の貫通電極乃至第１－３の貫通電極を形成しない構成とすることも可能である。メモリチップ７０１－７とメモリチップ７０１－８に、第１－１の貫通電極乃至第１－３の貫通電極を形成しない構成とした場合、メモリチップ７０１－７とメモリチップ７０１－８には、それぞれ、第１－４の貫通電極と第２－４の貫通電極の合計２種類の貫通電極が、データ信号線８１１用に形成されることになる。
　この場合、メモリチップ７０１－７とメモリチップ７０１－８のそれぞれのチップには、第１－４の貫通電極用として１６箇所と、第２－４の貫通電極用として１６箇所の貫通電極が設けられることになるため、メモリチップ７０１－７とメモリチップ７０１－８のそれぞれのチップには、データ信号線８１１用の貫通電極として３２箇所設けられる。この場合は、メモリチップ７０１－７とメモリチップ７０１－８は、製造時、同一のマスクを用いて形成することができる。
　図２３のＢを参照するに、アドレス（Address）信号線、コマンド（Command）信号線、Vdd信号線、Vss信号線は、１本の信号線とされ、８個のメモリチップ７０１－１乃至７０１－８で共通の制御信号線７２１として設けられている。この構成は、図１９のＢに示した場合と同様であるため、その説明は省略する。
　このように、制御信号線７２１は、８個のメモリチップ７０１（８チップ）で共用される８多重された信号線として設けられている。
　図２３のＡに示したようにデータ信号線７１１を２多重し、図２３のＢに示すように、制御信号線７２１を８多重した場合、データを書き込むまたは読み出すメモリチップ７０１－１乃至７０１－８を選択するための選択信号を伝送するチップ指定信号線が、図２３のＣに示すように設けられる。
　図２３のＣに示したように、メモリチップ７０１－１乃至７０１－８を選択するための選択信号を伝送するチップ指定信号線は、４多重されて、メモリチップ７０１－１乃至７０１－８に設けられている。すなわち、制御チップ７０２に接続された１本のチップ指定信号線を分岐して、４個のメモリチップへと接続したチップ指定信号線の配線を示している。
　メモリチップ７０１－１、メモリチップ７０１－３、メモリチップ７０１－５、およびメモリチップ７０１－７には、チップ指定信号線８２１－１が接続され、メモリチップ７０１－２、メモリチップ７０１－４、メモリチップ７０１－６、およびメモリチップ７０１－８には、チップ指定信号線８２１－２が接続されている。
　チップ指定信号線８２１は、４個のメモリチップ７０１で１本共用される信号線として設けられ、４多重されており、２本のチップ指定信号線８２１により２ビットのパラレル信号（例えば、データＡ０，Ａ１の２ビットの信号とする）の伝送を可能とする。例えば、データの書き込み（読み出し）が行われるメモリチップ７０１に該当するチップ指定信号線８２１に伝送されるデータは、“１”とされ、他のチップ指定信号線に伝送されるデータは、“０”とされる。
　例えば、チップ指定信号線８２１－１に流されるデータＡ０が“１”とされ、チップ指定信号線８２１－２に流されるデータＡ１が“０”とされた場合、メモリチップ７０１－１に下位ビットのデータＤ０乃至Ｄ１５が書き込まれ（読み出され）、メモリチップ７０１－３に中下位ビットのデータＤ１６乃至Ｄ３１が書き込まれ（読み出され）、メモリチップ７０１－５に中上位ビットのデータＤ３２乃至Ｄ４７が書き込まれ（読み出され）、メモリチップ７０１－７に上位ビットのデータＤ４８乃至Ｄ６３が書き込まれる（読み出される）。
　チップ指定信号線８２１も、図１９のＡに示したデータ信号線７１１と同じく、複数のチップを貫通する貫通電極と、その貫通電極と接続するための貫通電極とを含む構成とされている。
　例えば、チップ指定信号線８２１－１の縦方向の貫通電極としては、メモリチップ７０１－１からメモリチップ７０１－８まで１本の貫通電極（第１－１の貫通電極とする）が設けられている。そして、第１－１の貫通電極に接続するための貫通電極（第２－１の貫通電極とする）が、メモリチップ７０１－１、メモリチップ７０１－３、メモリチップ７０１－５、メモリチップ７０１－７のそれぞれに設けられている。
　また同様に、チップ指定信号線８２１－２の縦方向の貫通電極も、メモリチップ７０１－１からメモリチップ７０１－８まで１本の貫通電極（第１－２の貫通電極とする）が設けられている。そして、第１－２の貫通電極に接続するための貫通電極（第２－２の貫通電極とする）が、メモリチップ７０１－２、メモリチップ７０１－４、メモリチップ７０１－６、７０１－８のそれぞれに設けられている。
　メモリチップ７０１－１、メモリチップ７０１－３、メモリチップ７０１－５、メモリチップ７０１－７のそれぞれには、第１－１の貫通電極、第１－２の貫通電極、および第２－１の貫通電極の合計３箇所の貫通電極が、チップ指定信号線８２１用に形成されている。
　またメモリチップ７０１－２、メモリチップ７０１－４、メモリチップ７０１－６、７０１－８のそれぞれには、それぞれ、第１－１の貫通電極、第１－２の貫通電極、および第２－２の貫通電極の合計３箇所の貫通電極が、チップ指定信号線８２１用に形成されている。
　メモリチップ７０１－１乃至７０１－８には、それぞれ、第１－１の貫通電極と第１－２の貫通電極の貫通電極が形成されているため、チップ指定信号線８２１に関わるこれらの第１の貫通電極を形成するためのマスクなどは、同一のものを用いることができる。
　メモリチップ７０１－８に関しては、チップ指定信号線８２１－１の一部を構成する第１－１の貫通電極を形成しない構成とすることも可能である。メモリチップ７０１－８に、第１－１の貫通電極を形成しない構成とした場合、メモリチップ７０１－６には、第１－２の貫通電極と第２－２の貫通電極の合計２種類の貫通電極が形成されるようにすることも可能である。
　なお、図２３のＣのメモリチップ７０１－２、メモリチップ７０１－４、メモリチップ７０１－６、のチップ指定信号線８２１－２を構成する第１の貫通電極と第２の貫通電極は、チップ指定信号線８２１－１上を跨いで接続されているように図示されているが、実際の配線では、チップ指定信号線８２１－１を避けて配置とされ、接続されている。
　上記したように、データ信号線８１１は、ＡＣ規格が厳しいが、本技術によれば、メモリチップ７０１を積層する場合であっても、各メモリチップ７０１にワイヤボンド用のパッドを備える必要はなく、貫通電極で接続することができるため、入出力容量が小さくなり、データ信号線８１１を多重しても、ＡＣ規格を満たすことが可能となる。
　図２３に示した例ではデータ信号線８１１は、２多重されており、アドレスやコマンドを伝送する制御信号線７２１は、８多重されており、チップ（メモリチップ７０１）を選択するためのチップ指定信号線８２１は、４多重されている。このように、データ信号線８１１、制御信号線７２１、およびチップ指定信号線８２１は、異なる多重度とされ、多重度は、
　制御信号線の多重度＞チップ指定信号線の多重度＞データ信号線の多重度
の関係が満たされる。
　データ信号線８１１を多重することで、データ信号線８１１の本数を少なくすることができ、データ信号線８１１を設けるための貫通電極の数も少なくすることができる。よって、配線に要する面積を縮小することができ、積層メモリ構造体８００を小型化することが可能となる。
　また、データ信号線８１１を多重することで、多重されたメモリチップ７０１同士で冗長処理を行うことが可能となる。冗長処理については、図６、図７を参照した説明した冗長処理を適用することができる。すなわち、例えば、メモリチップ７０１－１と７０１－２で冗長領域を共有することができる。また、例えば、メモリチップ７０１－１で不良列が発生した場合、共有している冗長領域、例えば、メモリチップ７０１－２の冗長領域を、メモリチップ７０１－１の不良列の代わりに使用することが可能となる。
　よって、図７を参照して説明した場合と同じく、積層チップ化による歩溜まりロスを最小現に抑えることが可能となり、チップコストの低減を実現することが可能となる。
　（第４の積層メモリの構造）
　第４の積層メモリの構造は、第２の積層メモリの構造と同じであるが、チップ指定信号線が、デコードされたデータを伝送する点で異なる。
　図２４を参照し、データ信号線を４多重した場合の積層メモリについて説明を加える。
　図２４は、データ信号線を４多重した場合の積層メモリ構造体８５０の構成を示す図である点で、図２２に示した積層メモリ構造体７５０と同様であるが、チップ指定信号線が、デコードされたデータを伝送する構成とされている点で異なる。
　図２４のＡは、データ信号線の配線構造を示す図であり、図２２のＡに示したデータ信号線７６１の配線構造と同じであるため、その説明は省略する。また、図２４のＢに示した、制御信号線の配線構造も、図２２のＢに示した制御信号線７２１の配線構造と同じであるため、その説明は省略する。
　図２４のＡに示したようにデータ信号線７１１を４多重し、図２４のＢに示すように、制御信号線７２１を８多重した場合、データを書き込むまたは読み出すメモリチップ７０１－１乃至７０１－８を選択するための選択信号を伝送するチップ指定信号線が、図２４のＣに示すように設けられる。
　図２４のＣに示したように、メモリチップ７０１－１乃至７０１－８を選択するための選択信号を伝送するチップ指定信号線は、８多重されて、メモリチップ７０１－１乃至７０１－８に共通に設けられている。すなわち、メモリチップ７０１－１乃至メモリチップ７０１－８にそれぞれチップ指定信号線８６１が接続されている。
　チップ指定信号線８６１は、例えば、データＡ０乃至Ａ３をデコードした２ビットのデコード信号を流す信号線とされている。図４、図５を参照して説明したように、各チップ（メモリチップ７０１）に、自己が何層目のチップであるかを認識させるためのデータ（スタックアドレス）を書き込み、スタックアドレスをチップ指定信号線８６１に流すようにする。
　ただし図２４に示したデータ信号線７６１を４多重した場合、図２２を参照して説明したように、８個のメモリチップ７０１のうち、２個のメモリチップ７０１が選択され、その２個のメモリチップ７０１に上位ビットと下位ビットがそれぞれ書き込まれるため、上位ビットと下位ビットが書き込まれる１組のメモリチップ７０１とされている２個のメモリチップ７０１には、同一のスタックアドレスが書き込まれる（記憶される）。
　よって、スタックアドレスとしては、４組のメモリチップ７０１を区別できれば良いため、２ビットのデータとすることができる。例えば、メモリチップ７０１－１とメモリチップ７０１－５には、スタックアドレスとして“００”が割り当てられ、メモリチップ７０１－２とメモリチップ７０１－６には、スタックアドレスとして“０１”が割り当てられ、メモリチップ７０１－３とメモリチップ７０１－７には、スタックアドレスとして“０１”が割り当てられ、メモリチップ７０１－４とメモリチップ７０１－８には、スタックアドレスとして“１１”が割り当てられる。
　このようにスタックアドレスが割り当てられ、各メモリチップ７０１に、例えば、図５を参照して説明したように、ｆｕｓｅで書き込まれる。そして、チップ指定信号線８６１に、スタックアドレスとして、例えば“００”が伝送された場合、メモリチップ７０１－１とメモリチップ７０１－５は、自己が選択されたと判断し、データ信号線７６１－１，７６１－２で伝送されてきた信号を、それぞれ書き込む。
　このように、チップ指定信号線８６１にデコードされたデータ（スタックアドレス）を伝送するようにすることで、信号線としては１本ですむ。よって、配線に要する面積を縮小することができ、積層メモリ構造体８５０を小型化することが可能となる。
　なお、ここでは、チップ指定信号線８６１は、２ビットのデータを伝送するため、チップ指定信号線８６１は、２本の信号線とされ、２本の貫通電極で構成されている。図２２に示した例では、チップ指定信号線７７１は、４本あり、４本の貫通電極が設けられていたが、図２４に示した例では、チップ指定信号線８６１は、２本の貫通電極で構成されるため、上記したように、配線に要する面積を縮小することができ、積層メモリ構造体８５０を小型化することが可能となる。
　図２４に示した例ではデータ信号線７６１は、４多重されており、アドレスやコマンドを伝送する制御信号線７２１は、８多重されており、チップ（メモリチップ７０１）を選択するためのチップ指定信号線８６１は、８多重されている。このように、データ信号線８１１、制御信号線７２１、およびチップ指定信号線８２１は、異なる多重度とされ、多重度は、
　制御信号線の多重度＝チップ指定信号線の多重度＞データ信号線の多重度
の関係が満たされる。
　データ信号線７６１を多重することで、多重されたメモリチップ７０１同士で冗長処理を行うことが可能となる。冗長処理については、図６、図７を参照した説明した冗長処理を適用することができる。すなわち、例えば、メモリチップ７０１－１乃至７０１－４で冗長領域を共有することができる。また、例えば、メモリチップ７０１－１で不良列が発生した場合、共有している冗長領域、例えば、メモリチップ７０１－２の冗長領域を、メモリチップ７０１－１の不良列の代わりに使用することが可能となる。
　よって、図７を参照して説明した場合と同じく、積層チップ化による歩溜まりロスを最小現に抑えることが可能となり、チップコストの低減を実現することが可能となる。
　（第５の積層メモリの構造）
　第５の積層メモリの構造は、第３の積層メモリの構造と同じであるが、チップ指定信号線が、デコードされたデータを伝送する点で異なる。
　図２５を参照し、データ信号線を２多重した場合の積層メモリについて説明を加える。
　図２５は、データ信号線を２多重した場合の積層メモリ構造体９００の構成を示す図である点で、図２３に示した積層メモリ構造体８００と同様であるが、チップ指定信号線が、デコードされたデータを伝送する構成とされている点で異なる。
　図２５のＡは、データ信号線の配線構造を示す図であり、図２３のＡに示したデータ信号線８１１の配線構造と同じであるため、その説明は省略する。また、図２５のＢに示した、制御信号線の配線構造も、図２３のＢに示した制御信号線７２１の配線構造と同じであるため、その説明は省略する。
　図２５のＡに示したようにデータ信号線８１１を２多重し、図２５のＢに示すように、制御信号線７２１を８多重した場合、データを書き込むまたは読み出すメモリチップ７０１－１乃至７０１－８を選択するための選択信号を伝送するチップ指定信号線が、図２５のＣに示すように設けられる。
　図２５のＣに示したように、メモリチップ７０１－１乃至７０１－８を選択するための選択信号を伝送するチップ指定信号線９１１は、８多重されて、メモリチップ７０１－１乃至７０１－８で共用される１本の信号線として設けられている。すなわち、メモリチップ７０１－１乃至メモリチップ７０１－８のそれぞれにチップ指定信号線８６１が接続されている。
　チップ指定信号線９１１は、１ビットのデコード信号を流す信号線とされている。図４、図５を参照して説明したように、各チップ（メモリチップ７０１）に、自己が何層目のチップであるかを認識させるためのデータ（スタックアドレス）を書き込み、スタックアドレスをチップ指定信号線９１１に流すようにする。
　ただし図２５に示したデータ信号線８１１を２多重した場合、図２３を参照して説明したように、８個のメモリチップ７０１のうち、４個のメモリチップ７０１が選択され、上位ビット、中上位ビット、中下位ビット、および下位ビットがそれぞれ書き込まれるため、上位ビット、中上位ビット、中下位ビット、および下位ビットがそれぞれ書き込まれる１組のメモリチップ７０１とされている４個のメモリチップ７０１には、同一のスタックアドレスが書き込まれる（記憶される）。
　よって、スタックアドレスとしては、２組のメモリチップ７０１を区別できれば良いため、１ビットのデータとすることができる。例えば、メモリチップ７０１－１、メモリチップ７０１－３、メモリチップ７０１－５、メモリチップ７０１－７には、スタックアドレスとして“０”が割り当てられ、メモリチップ７０１－２、メモリチップ７０１－４、メモリチップ７０１－６、およびメモリチップ７０１－８には、スタックアドレスとして“１”が割り当てられる。
　このようにスタックアドレスが割り当てられ、各メモリチップ７０１に、例えば、図５を参照して説明したように、ｆｕｓｅで書き込まれる。そして、チップ指定信号線９１１に、スタックアドレスとして、例えば“０”が伝送された場合、メモリチップ７０１－１、メモリチップ７０１－３、メモリチップ７０１－５、およびメモリチップ７０１－７は、自己が選択されたと判断し、データ信号線８１１－１乃至８１１－４で伝送されてきたデータを、それぞれ書き込む。
　このように、チップ指定信号線９１１にデコードされたデータ（スタックアドレス）を伝送するようにすることで、信号線としては１本ですむ。よって、配線に要する面積を縮小することができ、積層メモリ構造体９００を小型化することが可能となる。
　図２５に示した例ではデータ信号線８１１は、２多重されており、アドレスやコマンドを伝送する制御信号線７２１は、８多重されており、チップ（メモリチップ７０１）を選択するためのチップ指定信号線９１１は、８多重されている。このように、データ信号線８１１、制御信号線７２１、およびチップ指定信号線９１１は、異なる多重度とされ、多重度は、
　制御信号線の多重度＝チップ指定信号線の多重度＞データ信号線の多重度
の関係が満たされる。
　データ信号線８１１を多重することで、多重されたメモリチップ７０１同士で冗長処理を行うことが可能となる。冗長処理については、図６、図７を参照した説明した冗長処理を適用することができる。すなわち、例えば、メモリチップ７０１－１、メモリチップ７０１－３、メモリチップ７０１－５、およびメモリチップ７０１－７で冗長領域を共有することができる。また、例えば、メモリチップ７０１－１で不良列が発生した場合、共有している冗長領域、例えば、メモリチップ７０１－３の冗長領域を、メモリチップ７０１－１の不良列の代わりに使用することが可能となる。
　よって、図７を参照して説明した場合と同じく、積層チップ化による歩溜まりロスを最小現に抑えることが可能となり、チップコストの低減を実現することが可能となる。
　なお、上記した説明では、メモリチップ７０１が８層積層される場合を例に挙げて説明したが、８層以外の積層であっても本技術を適用でき、８層に本技術の適用範囲が限定されるわけでない。例えば、メモリチップ７０１を１０層積層し、２多重し、５本のデータ信号線が設けられる構成にしたり、９層積層し、３多重し、３本のデータ信号線が設けられる構成にしたりする場合にも本技術を適用できる。
　上記したように、本実施の形態によれば、アレイデバイス部分を積層化することにより、規模の拡張に対応でき、組み込みロジック回路のウェーハを分離することで、ロジック回路部分だけの機能修正の製品マスク対応が容易になる。またアレイデバイス部分の仕様は、異なるデバイスで共通に利用できる標準化された配置とすることができる。
　また入出力ピンや保護素子、入力切り替えの選択素子等は、アレイデバイスの積層数が増加変化しても共通に用いることが可能である。これらはアレイデバイスとは別のウェーハに形成し、貫通電極を経由してアレイデバイスに接続する構成とすることができる。
　各アレイデバイス側には、一般的なESD保護回路は配置せず、貫通孔部のプロセスダメージ対策の小型保護タイオードのみ接続すれば素子の保護機能としては十分である。
　以上のような方法で半導体素子を形成すれば、同じマスクセットを様々な機能・仕様に対応したデバイスを作ることが可能であり、チップの小型化により、実装面積を減らすことが可能になる。これによりコストの低減・開発期間の短縮などが実現できる。
　＜電子機器の構成＞
　例えば、図１５を参照して説明したイメージセンサ６００は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像素子を用いる電子機器全般に対して適用可能である。
　図２６は、本技術に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。図２６に示すように、本技術に係る撮像装置１０００は、レンズ群１００１等を含む光学系、撮像素子（撮像デバイス）１００２、ＤＳＰ回路１００３、フレームメモリ１００４、表示装置１００５、記録装置１００６、操作系１００７および電源系１００８等を有する。そして、ＤＳＰ回路１００３、フレームメモリ１００４、表示装置１００５、記録装置１００６、操作系１００７および電源系１００８がバスライン１００９を介して相互に接続されている。
　レンズ群１００１は、被写体からの入射光（像光）を取り込んで撮像素子１００２の撮像面上に結像する。撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示装置１００５は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置等のパネル型表示装置からなり、撮像素子１００２で撮像された動画または静止画を表示する。記録装置１００６は、撮像素子１００２で撮像された動画または静止画を、ＤＶＤ（Digital Versatile Disk）、ＨＤＤ（Hard disk drive）等の記録媒体に記録する。
　操作系１００７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１００８は、ＤＳＰ回路１００３、フレームメモリ１００４、表示装置１００５、記録装置１００６および操作系１００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上記の構成の撮像装置は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置として用いることができる。そして、当該撮像装置において、撮像素子１００２として、上述したイメージセンサを用いることができる。また、イメージセンサとして、上記したチップを含むようにすることができる。
　＜撮像装置の使用例＞
　図２７は、上述のイメージセンサ６００（撮像素子）や撮像素子を含む電子機器を使用する使用例を示す図である。
　上述した撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　複数の半導体装置と積層され、一体化される半導体装置であり、
　他の半導体装置と接続するための第１の貫通電極と、
　前記第１の貫通電極と内部の素子を接続する第２の貫通電極と
　を備え、
　前記第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されている
　半導体装置。
（２）
　前記第２の貫通電極は、積層されたときの積層位置を表す
　前記（１）に記載の半導体装置。
（３）
　積層後に、外部信号による書き込みにより、積層された半導体装置の積層方向のアドレスが同定される
　前記（１）または（２）に記載の半導体装置。
（４）
　半導体装置に配置されたフューズまたはアンチフューズ素子と、前記第２の貫通電極との組み合わせにより、外部信号によって積層方向のアドレスが書き込まれる
　前記（１）乃至（３）のいずれかに記載の半導体装置。
（５）
　ウェーハの状態で積層され、前記第１の貫通電極と前記第２の貫通電極が形成された後、個片化される
　前記（１）乃至（４）のいずれかに記載の半導体装置。
（６）
　前記半導体装置は、メモリであり、
　前記メモリ内で用いられるXYアドレスに加え、積層された半導体装置の積層位置を表すZアドレスを組み合わせてビット位置を特定する
　前記（１）乃至（５）のいずれかに記載の半導体装置。
（７）
　記憶領域および冗長領域を、積層された複数の半導体装置間で共有する
　前記（６）に記載の半導体装置。
（８）
　前記半導体装置は、FPGA（プログラマブル・ロジック・アレイ）であり、
　半導体装置内での位置を特定するXYアドレスと、半導体装置間での位置を特定するZアドレスにより、回路機能を書き込むロジックエレメントの配置を特定する
　前記（１）乃至（５）のいずれかに記載の半導体装置。
（９）
　積層方向の配線アレイ間を、プログラム可能な選択スイッチが付加された貫通電極を経由して接続し、３次元方向のネットワーク接続をロジックエレメント単位で構成する
　前記（８）に記載の半導体装置。
（１０）
　半導体装置内での信号の流れを制御するスイッチと、積層された半導体装置間での信号の流れを制御するスイッチを備える
　前記（８）に記載の半導体装置。
（１１）
　外部接続端子と保護素子が形成された半導体装置と積層され、
　積層された半導体装置間は、前記第１の貫通電極により相互に接続され、
　前記外部接続端子と前記保護素子を、積層されている複数の半導体装置で共用する
　前記（１）乃至（１０）のいずれかに記載の半導体装置。
（１２）
　撮像素子が積層され、
　前記半導体装置は、前記撮像素子で撮像された信号のデータを記憶するメモリであり、
　前記メモリは、前記撮像素子の下層に複数積層され、
　前記メモリからの信号を処理する処理部が前記メモリの下層に積層されている
　前記（１）乃至（１０）のいずれかに記載の半導体装置。
（１３）
　平面状のコンフィギュラブルロジックアレイを、前記平面と直交する方向に複数積層し、
　前記コンフィギュラブルロジックアレイは、
　ロジックエレメントと、
　前記平面内で、縦方向および横方向に配置された単位配線と、
　前記縦方向および横方向の前記単位配線への接続と遮断を行う第１のスイッチと、
　を備え、
　前記ロジックエレメント、前記単位配線、および前記第１のスイッチを含む繰り返し単位が、前記平面内の縦方向と横方向に繰り返し配置され、
　前記繰り返し単位において、
　前記繰り返し単位内の前記単位配線と、前記コンフィギュラブルロジックアレイの前記直交方向に隣接する、他のコンフィギュラブルロジックアレイが含む、前記繰り返し単位内の前記単位配線との接続と遮断を行う第２のスイッチをさらに備え、
　前記第１のスイッチと前記第２のスイッチとの双方を介して、前記平面方向と前記直交方向とからなる３次元方向にロジック回路が構成されている
　半導体装置。
（１４）
　複数の半導体装置と積層され、一体化される半導体装置を製造する製造方法において、
　他の半導体装置と接続するための第１の貫通電極と、
　前記第１の貫通電極と内部の素子を接続する第２の貫通電極と
　をそれぞれ形成するステップを含み、
　前記第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されているように形成する
　製造方法。
（１５）
　複数の半導体装置と積層され、一体化される半導体装置を含む電子機器であり、
　前記半導体装置は、
　他の半導体装置と接続するための第１の貫通電極と、
　前記第１の貫通電極と内部の素子を接続する第２の貫通電極と
　を備え、
　前記第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されている
　半導体装置を含む
　電子機器。
（１６）
　積層された複数の半導体装置と、
　前記半導体装置とデータの授受を行うデータ信号線と、
　前記半導体装置とアドレスの授受を行う制御信号線と
　を備え、
　前記データ信号線と前記制御信号線は、それぞれ多重されており、前記データ信号線の多重度は、前記制御信号線の多重度よりも低い
　半導体装置。
（１７）
　前記複数の半導体装置のうちから、データの授受を行う半導体装置を選択するための選択信号の受授を行うチップ指定信号線をさらに備え、
　前記チップ指定信号線は、多重されており、前記チップ指定信号線の多重度は、前記制御信号線の多重度よりも低いまたは同等である
　前記（１６）に記載の半導体装置。
（１８）
　前記複数の半導体装置のそれぞれは、自己に割り振られた積層方向のアドレスを記憶し
　前記チップ指定信号線は、デコードされた前記積層方向のアドレスを授受する
　前記（１７）に記載の半導体装置。
（１９）
　前記半導体装置は、メモリであり、
　前記メモリは、８層積層され、
　前記メモリは、４多重されており、前記８層積層されているメモリのうち、２層のメモリが同時に駆動される
　前記（１６）乃至（１７）のいずれかに記載の半導体装置。
（２０）
　前記半導体装置は、前記データ信号線用に、
　他の半導体装置と接続するための第１の貫通電極と、
　前記第１の貫通電極と接続するための第２の貫通電極と
　を備え、
　前記第２の貫通電極は、異なるデータが供給される半導体装置毎に異なる位置に配置されている
　前記（１６）乃至（１９）のいずれかに記載の半導体装置。
　１０　ロジック回路チップ，　２０，３０　メモリチップ，　５１乃至５４　貫通電極，　６０　チップ，　６１　貫通電極，　６２　表面配線，　６３　裏面配線，　６４　素子，　６５　貫通電極，　６６　表面配線，　６７　貫通電極，６８　裏面配線，　６９　素子，　７０　チップ，　７１　貫通電極，　７２　表面配線，　７３　貫通電極，　７４　裏面配線，　７５　素子，　７６　貫通電極，　７７　表面配線，　７８　裏面配線，　７９　素子，　８０　チップ，　８１　貫通電極，　８２　表面配線，　８３　裏面配線，　８４　素子，　８５　貫通電極，　８６　表面配線，　８７　裏面配線，　８８　素子，　３０１乃至３０４　FPGAチップ，　３１１　選択スイッチ，　３１２　CLB，　３１３　Ｚ軸方向スイッチ，　３２１　選択スイッチ，　３２２　CLB，　３２３　Ｚ軸方向スイッチ，　３２４　Ｚ軸方向スイッチ，　７００　積層メモリ，　７０１　メモリ，　７１１　データ信号線，　７２１　制御信号線，　７３１　チップ指定信号線

Claims (20)

  1. 　複数の半導体装置と積層され、一体化される半導体装置であり、
    　他の半導体装置と接続するための第１の貫通電極と、
    　前記第１の貫通電極と内部の素子を接続する第２の貫通電極と
    　を備え、
    　前記第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されている
    　半導体装置。
  2. 　前記第２の貫通電極は、積層されたときの積層位置を表す
    　請求項１に記載の半導体装置。
  3. 　積層後に、外部信号による書き込みにより、積層された半導体装置の積層方向のアドレスが同定される
    　請求項１に記載の半導体装置。
  4. 　半導体装置に配置されたフューズまたはアンチフューズ素子と、前記第２の貫通電極との組み合わせにより、外部信号によって積層方向のアドレスが書き込まれる
    　請求項１に記載の半導体装置。
  5. 　ウェーハの状態で積層され、前記第１の貫通電極と前記第２の貫通電極が形成された後、個片化される
    　請求項１に記載の半導体装置。
  6. 　前記半導体装置は、メモリであり、
    　前記メモリ内で用いられるXYアドレスに加え、積層された半導体装置の積層位置を表すZアドレスを組み合わせてビット位置を特定する
    　請求項１に記載の半導体装置。
  7. 　記憶領域および冗長領域を、積層された複数の半導体装置間で共有する
    　請求項６に記載の半導体装置。
  8. 　前記半導体装置は、FPGA（プログラマブル・ロジック・アレイ）であり、
    　半導体装置内での位置を特定するXYアドレスと、半導体装置間での位置を特定するZアドレスにより、回路機能を書き込むロジックエレメントの配置を特定する
    　請求項１に記載の半導体装置。
  9. 　積層方向の配線アレイ間を、プログラム可能な選択スイッチが付加された貫通電極を経由して接続し、３次元方向のネットワーク接続をロジックエレメント単位で構成する
    　請求項８に記載の半導体装置。
  10. 　半導体装置内での信号の流れを制御するスイッチと、積層された半導体装置間での信号の流れを制御するスイッチを備える
    　請求項８に記載の半導体装置。
  11. 　外部接続端子と保護素子が形成された半導体装置と積層され、
    　積層された半導体装置間は、前記第１の貫通電極により相互に接続され、
    　前記外部接続端子と前記保護素子を、積層されている複数の半導体装置で共用する
    　請求項１に記載の半導体装置。
  12. 　撮像素子が積層され、
    　前記半導体装置は、前記撮像素子で撮像された信号のデータを記憶するメモリであり、
    　前記メモリは、前記撮像素子の下層に複数積層され、
    　前記メモリからの信号を処理する処理部が前記メモリの下層に積層されている
    　請求項１に記載の半導体装置。
  13. 　平面状のコンフィギュラブルロジックアレイを、前記平面と直交する方向に複数積層し、
    　前記コンフィギュラブルロジックアレイは、
    　ロジックエレメントと、
    　前記平面内で、縦方向および横方向に配置された単位配線と、
    　前記縦方向および横方向の前記単位配線への接続と遮断を行う第１のスイッチと、
    　を備え、
    　前記ロジックエレメント、前記単位配線、および前記第１のスイッチを含む繰り返し単位が、前記平面内の縦方向と横方向に繰り返し配置され、
    　前記繰り返し単位において、
    　前記繰り返し単位内の前記単位配線と、前記コンフィギュラブルロジックアレイの前記直交方向に隣接する、他のコンフィギュラブルロジックアレイが含む、前記繰り返し単位内の前記単位配線との接続と遮断を行う第２のスイッチをさらに備え、
    　前記第１のスイッチと前記第２のスイッチとの双方を介して、前記平面方向と前記直交方向とからなる３次元方向にロジック回路が構成されている
    　半導体装置。
  14. 　複数の半導体装置と積層され、一体化される半導体装置を製造する製造方法において、
    　他の半導体装置と接続するための第１の貫通電極と、
    　前記第１の貫通電極と内部の素子を接続する第２の貫通電極と
    　をそれぞれ形成するステップを含み、
    　前記第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されているように形成する
    　製造方法。
  15. 　複数の半導体装置と積層され、一体化される半導体装置を含む電子機器であり、
    　前記半導体装置は、
    　他の半導体装置と接続するための第１の貫通電極と、
    　前記第１の貫通電極と内部の素子を接続する第２の貫通電極と
    　を備え、
    　前記第２の貫通電極は、積層される半導体装置毎に異なる位置に配置されている
    　半導体装置を含む
    　電子機器。
  16. 　積層された複数の半導体装置と、
    　前記半導体装置とデータの授受を行うデータ信号線と、
    　前記半導体装置とアドレスの授受を行う制御信号線と
    　を備え、
    　前記データ信号線と前記制御信号線は、それぞれ多重されており、前記データ信号線の多重度は、前記制御信号線の多重度よりも低い
    　半導体装置。
  17. 　前記複数の半導体装置のうちから、データの授受を行う半導体装置を選択するための選択信号の受授を行うチップ指定信号線をさらに備え、
    　前記チップ指定信号線は、多重されており、前記チップ指定信号線の多重度は、前記制御信号線の多重度よりも低いまたは同等である
    　請求項１６に記載の半導体装置。
  18. 　前記複数の半導体装置のそれぞれは、自己に割り振られた積層方向のアドレスを記憶し
    　前記チップ指定信号線は、デコードされた前記積層方向のアドレスを授受する
    　請求項１７に記載の半導体装置。
  19. 　前記半導体装置は、メモリであり、
    　前記メモリは、８層積層され、
    　前記メモリは、４多重されており、前記８層積層されているメモリのうち、２層のメモリが同時に駆動される
    　請求項１６に記載の半導体装置。
  20. 　前記半導体装置は、前記データ信号線用に、
    　他の半導体装置と接続するための第１の貫通電極と、
    　前記第１の貫通電極と接続するための第２の貫通電極と
    　を備え、
    　前記第２の貫通電極は、異なるデータが供給される半導体装置毎に異なる位置に配置されている
    　請求項１６に記載の半導体装置。
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