JP2022027742A - 半導体装置及びその製造方法 - Google Patents

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Abstract

Figure 2022027742000001
【課題】複数の半導体チップが積層して配置される半導体装置において、データの送受信を適切、かつ、より効率的に行う半導体装置、その製造方法及びデータの送受信方法を提供する。
【解決手段】積層体（スタック）１００において、複数の半導体装置１０１、１０３、１０５が積層されている。スタック内の個々の半導体装置は、スタック内に送られる同一性信号によって選択される。各スタック内の信号と、各半導体装置内に格納されている固有スタック識別子とを比較し、信号が固有スタック識別子と同一である場合には半導体装置を選択し、信号が固有スタック識別子と同一でない場合には半導体装置をデフォルトバイパスモードのままとする。
【選択図】図１

Description

本願は、特許出願７月３１日に出願された米国仮出願番号６３／０５９２３４の利益を請求する。
本発明は、半導体装置及びその製造方法に関する。
従来、集積回路チップ間の接続は、いわゆる２次元接続で行われていた。従来の２次元配線のように、多くの機能ブロック（例えば、ロジック、Ｉ／Ｏ、メモリ、アナログ回路等）を有する大レイアウトのＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）デバイスのような高度なデバイスでは、多くの制限がある。これらには、必要な配線数やＩ／Ｏポート数が多いためのＩ／Ｏ制限、２Ｄ配線に伴う消費電力／電流リーク、２Ｄ配線に伴う高コストが含まれる。このような問題は、技術ノードがサブミクロンスケールに進展するにつれて、解消されている。従来の２Ｄ配線では、特にＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのアドバンストノードデバイスにおいても、歩留まりの問題があった。
複数のチップを共通の基板上で縦方向及び横方向に接続する、いわゆる３Ｄ配線は、高度なデバイスへの要求が高まっている。プリント基板やシリコンインターポーザパッケージは、ＤＲＡＭチップなどの混載ロジックデバイスや関連メモリなど、異なる集積回路間を接続するために使用されることがある。また、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることにより、３Ｄパッケージとの効率的な実装が可能となり、より広いＩ／Ｏ接続が可能となる。このようなパッケージは、ロジックパッケージ上に積層されたＤＲＡＭパッケージ等のＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）用のドアを開放する。この利点にもかかわらず、梱包、特に３Ｄ梱包においても、３Ｄスタックにおけるデータの送受信を適切に、又は、より効率的に行うことが求められることを含めて、他の課題が存在する。
本発明の態様は、添付の図面を参照して以下の詳細な説明から最も理解されるであろう。なお、業界での標準的な実用に応じて、様々な特徴が縮尺されていないことに留意されたい。実際には、説明を明確にするために、各構成要素の寸法を任意に増減させることができる。
半導体装置の積層体を示している。 半導体装置の積層体の概念図である。 格納された識別子ブロックを示す図である。 格納された識別子ブロックを示す図である。 格納された識別子ブロックを示す図である。 格納された識別子ブロックを示す図である。 格納された識別子ブロックの概念図である。 出力ブロックの概念図である。 出力ブロックの概念図である。 入力ブロックの概念図である。 入力ブロックの概念図である。 インアウトブロックの概念図である。 インアウトブロックの概念図である。 制御ブロックを示す図である。 制御ブロックを示す図である。 ヒューズ付き記憶識別子ブロックの一例を示す図である。 ヒューズ付き記憶識別子ブロックの一例を示す図である。 ヒューズ付き記憶識別子ブロックの一例を示す図である。 ヒューズ付き記憶識別子ブロックの一例を示す図である。 プログラムヒューズの概念図である。 入力救済回路を示す図である。 入力救済回路を示す図である。 Ｉ／Ｏアレイを示す図である。
また、以下の開示は、課題を解決するためになされたものであり、発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。以下、本発明を簡略化するために具体的な構成例を説明する。もちろん、これらは一例に過ぎず、これらに限定されるものではない。例えば、以下の説明において、第１の特徴と第２の特徴とを重ねて又は重ねて形成するとは、第１の特徴と第２の特徴とが直接接して形成されている態様を含んでもよいし、第１の特徴と第２の特徴とが直接接していなくてもよいように、第１の特徴と第２の特徴との間に付加的な特徴が形成されている態様を含んでもよい。また、本開示は、各実施例において、参照符号を繰り返してもよい。この繰り返しは、説明を簡単にするためのものであり、記載された各種の実施形態及び／又は構成との関係を示すものではない。
また、本明細書において、「下」、「下側」、「下方」、「上」、「上側」、「上方」などの空間的な相対的な用語は、図示するように、他の要素や地物との間で、「１つの要素又は特徴」の関係を記述するために、説明を容易にするために用いられてもよい。空間的な相対的な用語は、図に示した向きに加えて、使用時や操作時の機器の向きが異なることを意図している。当該装置は、他の向き（９０度回転又はその他の向き）であってもよく、ここで用いる空間的な相対的な記述子についても同様に解釈することができる。
半導体装置の積層体が、積層体内の各半導体装置を意味する固有の識別子を用いてデータ信号を送受信する具体的な実施形態について説明する。しかし、本発明の実施形態は、上述した実施形態に限定されるものではなく、種々の装置や方法に適用することができる。
図１には、第１の半導体装置１０１、第２の半導体装置１０３、及び第３の半導体装置１０５を含む第１の積層体１００が示されている。実施形態において、第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５は、ロジック、メモリダイ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＧａｔｅＡｒｒａｙ）ダイ、Ｉ／Ｏダイ、アナログダイ等の任意の適切な半導体ダイであってよい。しかし、半導体ダイの種類は任意である。
第１の半導体装置１０１は、第１の半導体基板１０７と、第１の貫通電極（ＴＳＶ）１０２と、第１の半導体基板１０７の活性領域内の第１の能動素子（図１では、正方形の符号１０９で示す）と、第１のメタライズ層１１１とを備える。一実施形態において、第１の半導体基板１０７は、バルクシリコン、ドープ又はアンドープ、又はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の活性層を含んでいてもよい。一般に、ＳＯＩ基板は、シリコン、ゲルマニウム、シリコンゲルマニウム、ＳＯＩ、又はＳＧＯＩ（Ｓｉｌｉｃｏｎゲルマニウム・オン・インシュレータ）等の半導体材料の層から構成される。他の基板としては、多層基板、傾斜基板、ハイブリッド配向基板等を用いることができる。
第１のＴＳＶ １０２は、第１の半導体基板１０７内において、第１の半導体基板１０７の第１の面から第１の半導体基板１０７の第２の面にデータ信号を速やかに通過させて、上層の半導体装置（例えば、第２の半導体装置１０３及び／又は第３の半導体装置１０５）にデータ信号を送信するように、第１の半導体基板１０７を貫通して形成されていてもよい。一実施形態において、第１のＴＳＶ １０２は、第１の半導体基板１０７にＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）開口部を形成することにより形成されてもよい。ＴＳＶ開口は、適当なフォトレジストを塗布、現像し、第１の半導体基板１０７の所望の深さに露出した部分を除去することにより形成することができる。ＴＳＶ開口部は、第１の半導体基板１０７の最終的な所望の高さよりも深い深さまで第１の半導体基板１０７に達するように形成されていてもよい。したがって、深さは全体の設計にもよるが、２０μｍ～２００μｍ程度、例えば５０μｍ程度とすることができる。
第１の半導体基板１０７内にＴＳＶ用開口部を形成した後、ＴＳＶ用開口部をライナーで並べてもよい。ライナーとしては、例えば、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）や窒化シリコンからなる酸化物を用いることができるが、これに限定されるものではない。ライナーは、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成されてもよいが、物理蒸着法や熱処理法等の他の方法を用いて形成されてもよい。また、ライナーの厚さは、０．１μｍ－５μｍ程度、例えば１μｍ程度とすることができる。
ＴＳＶ開口部の側壁及び底部に沿ってライナーを形成した後、バリア層を形成し、残りのＴＳＶ開口部を第１の導電材料で埋め込むようにしてもよい。第１の導電性材料は、銅であってもよいが、アルミニウム、合金、ドープトポリシリコン、又はこれらの組み合わせ等の他の材料であってもよい。第１の導電材料は、シード層上に銅を電気めっきし、ＴＳＶ開口部を埋め込み、オーバーフィルすることにより形成することができる。ＴＳＶ開口部を充填した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等の平坦化処理により、ＴＳＶ開口部の外側の余分なライナー、バリア層、シード層及び第１の導電材料を除去してもよいが、適宜の除去処理を用いることができる。
ＴＳＶ開口部が充填されると、第１の半導体基板１０７の第２の面を薄くして、第１のＴＳＶ １０２用の開口部を露出させ、第１の半導体基板１０７を貫通する導電材料から第１のＴＳＶ １０２を形成する。基板の第２の面の薄化は、ＣＭＰやエッチング等の平坦化処理により行うことができる。ただし、第１のＴＳＶ １０２の形成方法は任意である。
第１の半導体基板１０７は、第１の能動素子１０９を備えていてもよい。当業者であれば、第１の能動素子１０９や、トランジスタ、キャパシタ、抵抗、これらの組み合わせなどの受動素子を広く用いることで、第１の半導体装置１０１の設計上の所望の構造・機能要求を生成することができる（後述）。第１の能動素子１０９は、任意の適切な方法を用いて形成することができる。
第１の半導体装置１０１は、さらに、ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）第１のメタライズ層１１１を備える。第１のメタライズ層１１１は、第１の半導体基板１０７及び第１の能動素子１０９上に形成され、各種能動素子１０９と第１のＴＳＶ １０２とを接続して機能回路を形成するためのものである。第１のメタライズ層１１１は、誘電体と導電材料とを交互に積層したものであり、任意の適切なプロセス（例えば、蒸着法、ダマシン法、デュアルダマシン法等）で形成することができる。導電線及び導電ビアを形成するためである。正確な第１のメタライズ層１１１の数は、第１の半導体装置１０１の設計に依存する。
第１のメタライズ層１１１の各層は、ダマシン法又はデュアルダマシン法を用いて形成されてもよい。例えば、構造上に誘電体層を堆積し、誘電体層上にフォトレジストを配置してもよい。一旦、マスクにエネルギー源（例えば光）を通すことでフォトレジストをパターニングし、パターニングされたエネルギー源をフォトレジストに向けて衝突させてもよい。パターン化されたエネルギー源がフォトレジストに照射されると、フォトレジストの露光部又は未露光部を分離除去するために、フォトレジストが現像液を用いて現像される。そして、パターニングされたフォトレジストをマスクとして、誘電体層を貫通又は内部に開口部を形成する。
誘電体層を貫通して又は誘電体層内に開口部を形成した後、開口部内に導電性材料を配置してもよい。具体的には、まずシード層を成膜した後、電気めっきや無電解めっきなどの成膜方法を利用して、開口部に導電性材料を充填したり、オーバーフィルしたりする。その代わりに、化学的機械的平坦化処理などの平坦化処理を用いて、開口部の外側に位置する余分な導電材料を除去してもよい。ただし、第１のメタライズ層１１１の各層の導電線及びビアの形成方法は任意である。
第１の外部接続部１１３は、第１のメタライズ層１１１と電気的に接続されていてもよい。一実施形態において、第１の外部接続部１１３は、銅ピラー等の導電性ピラーであってもよく、銅、タングステン、その他の導電性金属等の導電性材料の１種又は２種以上を含んでいてもよく、例えば、電解めっき法、無電解めっき法等により、シード層及びフォトレジストを配置してパターニングすることにより形成されていてもよい。一実施形態においては、シード層及びフォトレジストを硫酸銅（ＣｕＳＯ４）含有溶液等の電解めっき液に浸漬する電解めっき法が用いられる。シード層表面は、外部直流電源の負極側に電気的に接続されており、電解めっきステップにおいてシード層が陰極として機能する。この溶液に銅アノード等の固体導電性アノードも浸漬され、電源のプラス側に取り付けられている。この溶液に陽極からの原子が溶解し、陰極、例えばシード層が溶解した原子を取得することにより、フォトレジストの開口部内に露出したシード層の導電領域にめっきが施される。形成後、フォトレジストを除去し、下地に露出したシード層を除去してもよい。
他の実施形態では、第１の外部接続部１１３は、マイクロバンプやＣ４バンプ等のコンタクトバンプであってもよいし、錫等の材料であってもよいし、銀や銅等の他の材料であってもよい。第１の外部接続部１１３がコンタクトバンプである場合、第１の外部接続部１１３は、錫等の材料を含んでいてもよく、銀、鉛フリー錫、銅等の他の材料を含んでいてもよい。第１の外部接続部１１３が錫半田バンプである場合、第１の外部接続部１１３は、例えば、蒸着法、電解メッキ法、印刷法、半田転写法、ボール配置法等の一般的な方法により、錫を例えば１００μｍ程度の厚さに成膜して形成することができる。構造上にＴｉＮの層を形成した後、所望のバンプ形状に成形するためにリフローを行ってもよい。
また、第２の外部接続部１１５は、第１の半導体装置１０１と例えば第２の半導体装置１０３とを接触させるための導電領域を提供するように形成されていてもよい。第２の外部接続部１１５は、ボールアレイ（ＢＧＡ）接続部、半田ボール、制御されたコラプスチップ接続（Ｃ４）バンプ（例えば、パラジウム－無電解グリッドバンプ）、無電解ニッケル－金浸漬方式（ＥＮＰＩＧバンプ）等の任意の数及び任意の組み合わせからなるハイブリッドバンプ形成であってもよい。ただし、外部コネクタの種類は任意である。
一実施形態において、第２の外部接続部１１５は、導電性のピラーであり、第１の半導体装置１０１の裏面にフォトレジスト（図示せず）を最初に形成することにより形成されてもよい。フォトレジストは、第２の外部接続部１１５の所望の形状にパターニングすることができる。次に、第２の外部接続部１１５を銅等の導電性材料でフォトレジスト内に堆積するが、ニッケル、金、金属合金等の他の導電性材料や、これらの組み合わせ等を用いてもよい。また、第２の外部接続部１１５は、電気めっきや無電解めっき等の方法を用いて形成されてもよい。このステップにより、フォトレジストの開口部を充填及び／又はオーバーフィルするために、開口部内に例えば銅が堆積され、第２の外部接続部１１５が形成される。そして、第１のパッシベーション層１１０の開口部の外側の余分な導電性材料及びフォトレジストを、例えばアッシング処理、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、又はこれらの組み合わせ等を用いて除去してもよい。
ただし、当業者には理解されるとおり、上述した第１の外部接続部１１３及び第２の外部接続部１１５を形成するステップは、あくまで一例であって、実施形態をこれに限定する趣旨ではない。ただし、説明したステップは一例に過ぎず、第１の外部接続部１１３及び第２の外部接続部１１５を形成するための任意の適切なステップやステップの組み合わせを利用することができる。全ての好適な処理は、本実施形態の範囲に含まれることを意図している。
第２の半導体装置１０３は、第１の半導体装置１０１と同様であってもよい（既に説明した通りであり、後述する通りである）。例えば、第２の半導体装置１０３は、第１の半導体基板１０７、第１のＴＳＶ １０２、第１の能動素子１０９、第１のメタライズ層１１１、及び第２の外部接続部１１５と同様の第２の半導体基板１１７、第２のＴＳＶ １０４、第２の能動素子１１９、配線第２のメタライズ層１２１の後端、及び第４の外部接続部１２５を備えている。また、第２の半導体装置１０３は、第１の外部接続部１１３及び／又は第２の外部接続部１１５と同様の第３の外部接続部１２３を備えていてもよい。
第３の半導体装置１０５は、第１の半導体装置１０１と同様であってもよい（既に説明した通りであり、後述する通りである）。例えば、第３の半導体装置１０５は、第１の半導体基板１０７、第１のＴＳＶ １０２、第１の能動素子１０９、第１のメタライズ層１１１、第３の外部接続部１２３及び第４の外部接続部１２５と同様の第３の半導体基板１２７、第３のＴＳＶ １０６、第３の能動素子１２９、配線第３のメタライズ層１３１の後端、第５の外部接続部１３３及び第６の外部接続部１３４を備えていてもよい。
実施形態では、第３の半導体装置１０５が第２の半導体装置１０３に接合され、第２の半導体装置１０３が第１の半導体装置１０１に接合されている。第２の半導体装置１０３及び第３の半導体装置１０５の表面は、第１の半導体装置１０１の表面及び第２の半導体装置１０３の裏面にフェース－バック状に接合され、第２の半導体装置１０３の表面は、第１の半導体装置１０１の表面にフェース－バック状に接合されている。しかし、他の実施形態においては、第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５は、任意の適切な向きの組み合わせで接合されてもよい。任意の適切な構成が採用され得る。
例えば、第５の外部接続部１３３と第４の外部接続部１２５とが共に銅ピラーである実施形態では、第５の外部接続部１３３と第４の外部接続部１２５とを位置合わせして物理的に接触させる。一旦物理的に接触させると、第５の外部接続部１３３と第４の外部接続部１２５とが加熱され、加圧されて金属－金属結合が形成される。しかしながら、誘電体－誘電体接合（例えば、図１には示されていないパッシベーション層を用いた接合）、ハイブリッド接合等、他の接合方法を用いてもよい。
同様に、第２の外部接続部１１５と第３の外部接続部１２３とが共に銅ピラーである実施形態では、第２の外部接続部１１５と第３の外部接続部１２３とを位置合わせして物理的に接触させる。一旦、物理的に接触させた後、第２の外部接続部１１５と第３の外部接続部１２３とを加熱して加圧することにより、金属－金属結合を形成する。ただし、誘電体接合、ハイブリッド接合等、他の接合方法を用いてもよい。
一実施形態において、第１の半導体装置１０１は、第２の半導体装置１０３との接合の前後のいずれかにおいて、支持基板１３５に接合されている。支持基板１３５は、例えば、ビスマレイミドトリアジン（ＢＴ）、ＦＲ－４、ＡＢＦ等の高分子材料を複数積層した積層基板等のパッケージ基板やプリント配線板である。ただし、シリコンインターポーザ、シリコン基板、有機基板、セラミック基板等の他の基板を利用してもよく、第１の外部接続部１１３を含む構造を支持して接続する全ての再配線基板が本実施形態の範囲に含まれることを意図している。
第１の外部接続部１１３が半田バンプである実施形態において、第１の外部接続部１１３は、支持基板１３５の対応する接続部に位置合わせされていてもよい。なお、一旦位置合わせして物理的に接触させた後、第１の外部接続部１１３の材料をリフローして、第１の外部接続部１１３と支持基板１３５とを接合するリフローステップを行ってもよい。ただし、任意の適切な接合ステップを利用してもよい。
図２は、第１の積層体１００を形成するための第１の制御ブロック８０１により、支持基板１３５上に第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５を積層配置した状態を示している。ただし、図２では、第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５内の回路の概念を示している。例えば、第１の半導体装置１０１に着目すると、第１の半導体装置は、第１のＩ／Ｏ領域２０３とともに、第１のアクティブ回路２０１を備えていてもよい。一実施形態において、能動回路は、第１の半導体装置１０１の所望の機能を提供する論理回路、メモリ回路、又はこれらの組み合わせ等を含んでもよい。しかしながら、任意の適切な回路が利用されてもよい。
第１のＩ／Ｏ領域２０３は、第１の半導体装置１０１との間（例えば、第１の能動回路２０１との間）で、支持基板１３５と第２の半導体装置１０３との間で信号の授受を行うために利用される。第１のＩ／Ｏ領域２０３は、第１のＩＤブロック２０５と、第１の出力ブロック２０７と、第１の入力ブロック２０９と、第１のインアウトブロック２１１とを有する。しかし、他の任意の適切なブロックが利用されてもよい。
第２の半導体装置１０３及び第３の半導体装置１０５は、第１の半導体装置１０１と同様の構成であってもよい。例えば、第２の半導体装置１０３は、第１のアクティブ回路２０１、第１のＩＤブロック２０５、第１の出力ブロック２０７、第１の入力ブロック２０９、第１のインアウトブロック２１１と同様の第２のアクティブ回路２０２、第２のＩＤブロック２１３、第２の出力ブロック２１５、第２の入力ブロック２１７、第２のインアウトブロック２１９を備える。また、第３の半導体装置１０５は、第１の能動回路２０１、第１のＩＤブロック２０５、第１の出力ブロック２０７、第１の入力ブロック２０９、第１のインアウトブロック２１１と同様の第３の能動回路２０４、第３のＩＤブロック２２１、第３の出力ブロック２２３、第３の入力ブロック２２５、第３のインアウトブロック２２７を備える。
図２には、支持基板１３５と第１の半導体装置１０１の第１のＩ／Ｏ領域２０３とを接続する入出力を提供する第１の外部接続部１１３の数を追加して示している。第１の外部接続部１１３は、ＣＳ＿ＥＮＩボール２２８と、Ｓｔａｃｋ＿ＩＤボール２２９と、データアウトボール２３１と、データインボール２３３と、データインアウトボール２３５とを含む。また、ＣＳ＿ＥＮＩボール２２８、Ｓｔａｃｋ＿ＩＤボール２２９、データアウトボール２３１、データインボール２３３、データインアウトボール２３５は、１つの第１の外部接続部１１３として図示して説明したが、これに限定されるものではない。また、第１の外部接続部１１３は、４本、８本、１６本等、いずれか１つの入出力部が２つ以上の第１の外部接続部１１３を備えていてもよい。第１の外部接続部１１３の数は、ＣＳ＿ＥＮＩボール２２８、Ｓｔａｃｋ＿ＩＤボール２２９、データアウトボール２３１、データインボール２３３、データインアウトボール２３５のそれぞれの入力に用いられる。
第１の半導体装置１０１の第１のＩ／Ｏ領域２０３に戻って、第１のＩＤブロック２０５は、第１の半導体装置１０１に固有の第１の識別子を格納する。第１の固有識別子は、後述するように、第１の半導体装置１０１が第１の積層体１００内のどこに位置し、データ信号が第１の半導体装置１０１に向けられるかを特定するために利用されてもよい。第１のＩＤブロック２０５は、第１のメタライズ層１１１内で製造することにより、第１の半導体装置１０１に物理的に実装することができる（例えば、図１参照）。
図３Ａは、第１の半導体装置１０１の第１のメタライズ層１１１の２層内に第１のＩＤブロック２０５を実装した実施形態の上面図である。第１のＩＤブロック２０５の第１のビアブロック４０２は、第１のメタライズ層１１１を拡大して見ると、１本以上のＩＤ線３０１（例えば、第１のメタライズ層１１１の単層内）を、低電圧源線３０３（例えば、電圧源（ＶＳＳ）線）又は高電圧源線３０５（例えば、電圧ドレイン（ＶＤＤ）線）のいずれかの基準電圧線に接続することにより、不揮発性で永久的なメモリ構造で形成されている。ＩＤライン３０１は、第１のＩＤライン３０２と、第２のＩＤライン３０４と、第３のＩＤライン３０６と、第４のＩＤライン３０８とを有している。
上記実施形態において、低電圧電源線３０３及び高電圧電源線３０５は、ＩＤ線３０１の下層又は上層等の他の層に配置されていてもよい。また、ＩＤ線３０１を低電圧源線３０３及び／又は高電圧源線３０５に接続するために、ＩＤ線３０１を高電圧源線３０５及び／又は低電圧源線３０３のいずれか一方に接続するビア３０７を形成してもよい。
１本以上のＩＤ線３０１と高電圧源線３０５及び低電圧源線３０３との間のビア３０７の位置及び製造を制御することにより、第１の半導体装置１０１の製造時に、第１の半導体装置１０１に第１の積層体１００内の第１の固有識別番号を付与することができる。例えば、図３Ａに示す実施形態では、第１のＩＤ線３０２はビア３０７により高電圧源線３０５に接続され、第２のＩＤ線３０４、第３のＩＤ線３０６、第４のＩＤ線３０８はビア３０７により低電圧源線３０３に接続されている。このように、１以上のＩＤライン３０１からの出力を読み取ることにより、割り当てられた固有の識別番号を第１のＩＤブロック２０５から読み取ることができる。
但し、１本以上のＩＤ線３０１を低電圧源線３０３及び高電圧源線３０５に接続するためにビア３０７を利用することで、ビア３０７の位置を変更するだけで、製造ステップ中に第１の半導体装置１０１に異なる固有の識別番号を付与することができる。例えば、図３Ｂに示すように、第１のＩＤ線３０２、第３のＩＤ線３０６及び第４のＩＤ線３０８が高電圧源線３０５に接続され、第２のＩＤ線３０４がビア３０７を介して高電圧源線３０５に接続されていてもよい。このように、１以上のＩＤライン３０１の出力を読み取ることで、第１のＩＤブロック２０５から個別の固有識別番号を読み取ることができる。
さらに他の実施形態では、図３Ｃに示すように、製造ステップ中のビア３０７の再配置により、第３の固有識別番号が得られる。例えば、本実施形態では、第１のＩＤ線３０２、第２のＩＤ線３０４及び第４のＩＤ線３０８は、それぞれ低電圧源線３０３に接続され、第３のＩＤ線３０６は、高電圧源線３０５に接続されている。このように、１以上のＩＤライン３０１の出力を読み取ることで、第１のＩＤブロック２０５から第３の固有識別番号を読み取ることができる。
さらに他の実施形態では、図３Ｄに示すように、製造ステップ中のビア３０７の再配置により、第４の固有の識別番号が得られる。例えば、本実施形態では、第１のＩＤ線３０２、第２のＩＤ線３０４及び第３のＩＤ線３０６がそれぞれ低電圧源線３０３に接続され、第４のＩＤ線３０８が高電圧源線３０５に接続されている。このように、１本以上のＩＤライン３０１を通る信号から出力を読み取ることにより、第１のＩＤブロック２０５から第４の固有識別番号を読み取ることができる。
第１のメタライズ層１１１の１層内に位置する１以上のビア３０７の位置を変更することにより、第１の半導体装置１０１の製造時に、第１の半導体装置１０１に固有の識別番号を付与することができる。また、第１の半導体装置に異なる固有の識別子を付与したい場合には、１つのフォトマスク（例えば、ビア３０７の位置をパターニングするためのフォトマスク）のみを変更し、それ以外の変更は行わない。このように、第１の半導体装置１０１に任意の固有識別番号を付与するために、簡易かつ効率的な処理を用いることができる。
図４は、支持基板１３５上の第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５の第１の積層体１００を示しており、明確化のため、第１のＩＤブロック２０５、第２のＩＤブロック２１３及び第３のＩＤブロック２２１に関する内部ロジックを示している。本実施形態では、第１の半導体装置１０１の第１のＩＤブロック２０５、第２の半導体装置１０３の第２のＩＤブロック２１３、及び第３の半導体装置１０５の第３のＩＤブロック２２１は、それぞれ、Ｓｔａｃｋ＿ＩＤボール２２９とＣＳ＿ＥＮＩボール２２８の両方に電気的に接続されている。
ただし、本実施形態では、第１の積層体１００内の各半導体装置は、製造されるか、又は、固有の識別子が付与される。例えば、図４に示すように、第１の半導体装置１０１には、第１のビアブロック４０２を用いて「１」の第１の固有識別子が付与され、第２の半導体装置１０３には、第２のビアブロック４０４を用いて「２」の第２の固有識別子が付与され、第３の半導体装置１０５には、第３のビアブロック４０６を用いて「３」の第３の固有識別子が付与される。固有の識別子は、各メタライズ層内のビア３０７の位置を変更するなど、図３Ａ～図３Ｄで説明したように、各半導体装置内で付与される。
いずれかの半導体装置にデータ信号を送信したい場合には、Ｓｔａｃｋ＿ＩＤボール２２９を介してＳｔａｃｋ＿ＩＤ信号４０５を送信し、ＣＳ＿ＥＮＩボール２２８を介してＣＳ＿ＥＮＩ信号４１３を第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５のそれぞれに送信する。Ｓｔａｃｋ＿ＩＤボール２２９は、１つの第１の外部接続部１１３であってもよいが、正確な第１の外部接続部１１２の数は、第１のスタック１００内の半導体装置の数の倍数であってもよいし、ログであってもよい。例えば、第１のスタック１００に１６個の半導体装置がある実施形態では、Ｓｔａｃｋ＿ＩＤボール２２９に用いられる第１の外部コネクタ１１２は４個であってもよい。ただし、第１の外部コネクタ１１２やピンの数は任意である。
第１の半導体装置１０１に着目すると、Ｓｔａｃｋ＿ＩＤ信号４０５は、第１の比較器４０７により第１のＩＤブロック２０５内で受信される。第１の比較器４０７は、図３Ａ～３Ｄで説明したように、第１のメタライズ層１１１から信号として受信した第１の固有識別子を入力とし、Ｓｔａｃｋ＿ＩＤ信号４０５と第１の固有識別子（例えば、第１の半導体装置１０１では「１」）とを比較する。第１の半導体装置１０１が受信したＳｔａｃｋ＿ＩＤ信号４０５が、第１の半導体装置１０１内に格納されている固有識別子と同じであれば、第１の比較器４０７から第１のＩＤ信号４１５が出力され、第１のＡＮＤゲート４０９に送られる。第１のＡＮＤゲート４０９の他方の入力は、ＣＳ＿ＥＮＩボール２２８からＣＳ＿ＥＮＩ信号４１３が入力されるように接続されている。そして、第１のＡＮＤゲート４０９は、ＣＳ＿ＥＮＩ信号４１３と第１のＩＤ信号４１５の両方が存在するか否かを判定し、両方が存在する場合には、第１のＡＮＤゲート４０９から第１のセレクト信号４１７を出力する。
第１の半導体装置１０１は、第１のＩＤブロック２０５を用いて、第１の積層体１００内の他の半導体装置がデフォルトでバイパスモードに設定されている状態で、支持基板１３５からデータ信号を送受信することが選択されているか否かを判定することができる。例えば、第１の選択信号４１７が存在する場合、第１の半導体装置１０１は、後述する支持基板１３５との間で信号の送受信を行うことが選択されている。また、第１の選択信号４１７が存在しない場合、第１の半導体装置１０１は、支持基板１３５との間で信号を送受信することが選択されておらず、第１の半導体装置１０１を通過して有効にバイパスするデフォルトの状態のままである。
また、上記実施形態では、Ｓｔａｃｋ＿ＩＤ信号４０５とＣＳ＿ＥＮＩ信号４１３の両方を用いて第１の半導体装置１０１が選択されたか否かを判定する場合について説明したが、これは例示であり、実施形態に限定されるものではない。その代わりに、任意の適切な信号の組み合わせが利用されてもよい。例えば、他の実施形態では、第１のＩＤ信号４１５自体を第１の選択信号４１７として利用し、ＣＳ＿ＥＮＩボール２２８及び第１のＡＮＤゲート４０９をオプションとして削除してもよい。これらの要素の任意の組み合わせが利用可能である。
次に、第２の半導体装置１０３を見ると、第２の半導体装置１０３は、第１の半導体装置１０１と同様に構成されているが、第１の固有識別子（例えば、「１」）に代えて、第２の固有識別子（例えば、「２」）を格納する第２のＩＤブロック２１３が設けられている。例えば、第２の半導体装置１０３は、第２の比較器４１９でＳｔａｃｋ＿ＩＤ信号４０５を受け取り、Ｓｔａｃｋ＿ＩＤ信号４０５が第２のＩＤブロック２１３内に格納された第２の固有識別子と等しい場合には、ＣＳ＿ＥＮＩ信号４１３を入力として第２のＩＤ信号４２１を第２のＡＮＤゲート４２３に送るようにしてもよい。第２の半導体装置１０３が選択されると、第２のＡＮＤゲート４２３は、第２の選択信号４２５を出力する。第２の半導体装置１０３が選択されていない場合には、第２の半導体装置１０３はデフォルトの状態のままであり、第２の半導体装置１０３に信号が流れる。
次に、第３の半導体装置１０５を見ると、第３の半導体装置１０５は、第１の半導体装置１０１と同様に設定されるが、第１の固有識別子（例えば、「１」）に代えて、第３のＩＤブロック２２１内に格納される第３の固有識別子（例えば、「３」）が設定される。例えば、第３の半導体装置１０５は、第３の比較器４２７でＳｔａｃｋ＿ＩＤ信号４０５を受け取り、Ｓｔａｃｋ＿ＩＤ信号４０５が第３のＩＤブロック２２１内に格納された第３の固有識別子と等しい場合には、接続されたＣＳ＿ＥＮＩ信号４１３を入力として第３のＩＤ信号４２９を第３のＡＮＤゲート４３１に送るようにしてもよい。第３の半導体装置１０５が選択されると、第３のＡＮＤゲート４３１は、第３の選択信号４３３を出力する。第３の半導体装置１０５が選択されていない場合には、第３の半導体装置１０５はデフォルトの状態のままであり、第３の半導体装置１０５に信号が流れる。
必要に応じて、第１の半導体装置１０１の第１のＩＤブロック２０５、第２の半導体装置１０３の第２のＩＤブロック２１３、及び第３の半導体装置１０５の第３のＩＤブロック２２１は、複数の固有の識別子を備えていてもよい。例えば、第１の半導体装置１０１、第２の半導体装置１０３、及び第３の半導体装置１０５は、個別の固有識別子（例えば、第１の固有識別子、第２の固有識別子、及び第３の固有識別子）に加えて、複数の半導体装置のグループ（例えば、第１の半導体装置１０１、第２の半導体装置１０３、及び第３の半導体装置１０５のそれぞれを含むグループ）に配置するためのグループ固有識別子（例えば、「０」）を備えていてもよい。このような実施形態においても、第１の半導体装置１０１の第１の比較部４０７は、各グループ固有識別子と受信したＳｔａｃｋ＿ＩＤ信号４０５とを比較し、グループ固有識別子を受信した場合に第１のＩＤ信号４１５を出力する。グループ固有識別子を用いることで、半導体装置毎に個別のＩＤ信号を送信するのではなく、グループ内の全ての半導体装置に対して同時に信号を送信することができる。
図５は、第１の半導体装置１０１が選択された場合に、第１の半導体装置１０１から支持基板１３５へのデータ信号の出力に用いられる、第１の半導体装置１０１内の第１の出力ブロック２０７の概念図である。第１の出力部２０７は、第１の選択信号４１７（例えば、第１のＩＤ部２０５）を受信し、第１の半導体装置１０１が選択された場合、第１の半導体装置１０１からのデータをデータアウトボール２３１に送信する。しかし、第１の半導体装置１０１が選択されていない場合（例えば、第１の出力ブロック２０７が第１の選択信号４１７を受信していない場合）、第１の出力ブロック２０７は、上位の半導体装置（例えば、第２の半導体装置１０３）から受信した信号をデータアウト用ボール２３１に送信する。
第１の出力ブロック２０７は、第１のデータ源５０５に接続されている。第１のデータ源５０５は、データフリップフロップ（ＤＦＦ）であることが好ましいが、これに限定されるものではない。第１のデータ源５０５は、第１の半導体装置１０１内の残りの第１のアクティブ回路２０１に接続され、第１のデータ源５０５の出力（例えば、第１のデータ源線５０６）は、第１の出力ブロック２０７に接続される。
図５Ｂは、第１の出力ブロック２０７の一具体例を拡大して示す図である。本実施形態では、第１のデータソース線５０６は、一方の入力として第１のマルチプレクサ５０７に接続されている。また、第１のマルチプレクサ５０７は、第１のマルチプレクサ５０７のセレクタとして第１の選択信号４１７に接続されている。このように、第１のＩＤブロック２０５がＳｔａｃｋ＿ＩＤ信号４０５が第１の半導体装置１０１を選択していることを登録すると、第１のマルチプレクサ５０７に第１の選択信号４１７が入力され、第１のデータソース線５０６に沿って送られてくる信号が、第１のマルチプレクサ５０７から出力される第１のマルチプレクサ出力信号５０２として選択される。第１のマルチプレクサ出力信号５０２が第１のマルチプレクサ５０７を抜けると、第１のマルチプレクサ出力信号５０２は、第１の出力パッド５１１（例えば、出力アンプ、静電気放電保護）に印加され、最終的に第１のデータアウト信号５１２として第１の半導体装置１０１から支持基板１３５に送出される。
ただし、第１のＩＤブロック２０５がＳｔａｃｋ＿ＩＤ信号４０５が第１の半導体装置１０１を選択していないことを登録している実施形態では、第１の選択信号４１７は第１のマルチプレクサ５０７に入力されない。また、第１のマルチプレクサ５０７の他方の入力は、上位の半導体装置からの信号（例えば、第２の半導体装置１０３の第２の出力ブロック２１５の出力からの第２のデータアウト信号５１４）が入力されるように接続されていてもよい。具体的には、第２のデータアウト信号２１４は、第２の半導体装置１０３の第２の出力ブロック２１５から送出され、第２の入力パッド５０９（例えば、静電気放電保護を伴う第２のアンプ）に入力され、第１のマルチプレクサ５０７に入力される。
このように、第１の半導体装置１０１が選択されていない場合には、第２の半導体装置１０３又は第３の半導体装置１０５からの第２のデータアウト信号５１４を、第１の半導体装置１０１からのデータアウト信号５１２として選択する。これにより、第１の半導体装置１０１が効率的にバイパスされ、選択された上層の半導体装置からのデータが第１の積層体１００から支持基板１３５に送出される。
次に、第２の半導体装置１０３及び第３の半導体装置１０５に着目すると、第２の半導体装置１０３は第２の出力ブロック２１５を有し、第３の半導体装置１０５は第３の出力ブロック２２３を有する。第２の出力ブロック２１５及び第３の出力ブロック２２３は、図５Ｂで説明した第１の出力ブロック２０５と同じであってもよい。このように、第２の出力ブロック２１５及び第３の出力ブロック２２３において、第２の選択信号４２５（第２の半導体装置１０３）及び第３の選択信号４３３（第３の半導体装置１０５）のいずれかを用いて、マルチプレクサの出力を選択して、選択した半導体装置からデータを出力するか、又は、上位の半導体装置からデータを出力するかを選択する。これらのデータ信号は、互いに位置合わせされた外部接続部を介して送信されてもよいし、外部接続部が互いに位置合わせされていない態様では、メタライズ層や再配線層を経由して送信されてもよい。
第１の出力ブロック２０７、第２の出力ブロック２１５、第３の出力ブロック２２３を利用することにより、第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５内の構成を同一にすることができ、Ｓｔａｃｋ＿ＩＤ信号４０５を利用して、第１のスタック１００からどの半導体装置がデータを送信するかを選択することができる。例えば、Ｓｔａｃｋ＿ＩＤ信号４０５が第３の半導体装置１０５を選択した場合、第３の出力ブロック２２３は、第２の半導体装置１０３と第１の半導体装置１０１の両方を介してデータをデータアウトボール２３１に送る。また、第３の半導体装置１０５が選択されている間は、第１の半導体装置１０１及び第２の半導体装置１０３は、データ信号を送信しておらず、上層の信号を通過させる。
また、第１の積層体１００内の最上層の半導体装置（例えば、第３の半導体装置１０５）は、他の半導体装置と同様の構造を有するため、第３の半導体装置１０５も、何も接続されない外部コネクタを有する。このように、第１の積層体１００内の最上層の半導体装置（例えば、図示した第１の積層体１００内の第３の半導体装置１０５）については、マルチプレクサの第２の入力を低電圧源又は高電圧に結びつけることができる。この入力を低電圧源又は高電圧源に結びつけることで、トライステートなどのフローティング状態を回避することができる。
以上のようにして出力ブロックを製造し、動作させることで、物理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的また、第１の出力パッド５１１が現在の半導体装置からの信号を駆動し、第２の入力パッド５０９が上層の半導体装置から受信した信号を駆動するため、半導体装置の数から負荷変動を回避する局所的な負荷が存在するため、予測可能なＩ／Ｏ負荷やレイテンシ設計がある。
このように、バーストモードを用いることで、レイテンシの差を緩和することができる。特に、このようなモードデータでは、デバイスが全てのステップ（例えば、他のデバイスからの入力待ちによる初期遅延、内部処理の終了待ち、初期通信による遅延など）を経ることなく、繰り返しデータを送信する。個々のデータを別々のトランザクションで送信する必要がある。このように、一定のサイクル数（例えば、Ｎサイクル）連続してデータが送信され、その後、一定のサイクル数（例えば、Ｋサイクル）連続してデータが送信されない。このように、１サイクルあたりのデータの平均単位は、Ｎ／（Ｎ＋Ｋ）＝１／（１＋Ｋ／Ｎ）となるので、ＮがＫよりもはるかに大きい場合には、Ｋからの影響を無視することができる。
図５Ａは、第１の出力ブロック２０７が第１の半導体装置１０１内の出力領域のみではない場合の任意の実施形態を追加して示している。本実施形態では、第１の出力ブロック２０７の他に、例えばスローデータアウトボール５０８等の第１の外部接続部１１３を介して第１の半導体装置１０１や支持基板１３５にデータや信号を送信するために利用可能な第２の出力領域５０３がある。第２の出力領域５０３は、例えばＧＰＩＯ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｉ／Ｏ）出力であり、第１の出力ブロック２０７とは異なるデータ転送速度を有する。例えば、第１の出力ブロック２０７の負荷が小さく（例えば、下地構造の入力までの経路が短く、抵抗・容量の問題が小さく）なり、第２の出力領域５０３の負荷が大きく（例えば、出力までの経路が長く、抵抗・容量の問題が大きく）なる場合がある。
第２の出力領域５０３のデータ転送速度が第１の出力ブロック２０７のデータ転送速度よりも遅い実施形態において、第２の出力領域５０３と第１の出力ブロック２０７とを併用して、第１の半導体装置１０１の外部にデータを転送してもよい。例えば、高速に転送する必要がある速度感応データについては、第１の出力ブロック２０７を介してデータを送信し、その後、第２の出力領域５０３を介して時間感応性の低いデータを低速で送信するようにしてもよい。しかし、第１の出力ブロック２０７と第２の出力領域５０３との間の用途の組み合わせは、第１の半導体装置１０１からデータを転送するために利用されてもよい。
他の実施形態では、第２の出力領域５０３は、セレクト信号４１７によってゲーティングされた場合にのみデータを送信する。例えば、Ｓｔａｃｋ＿ＩＤ信号４０５を受信し、第１の選択信号４１７、第２の選択信号４２５、第３の選択信号４３３を生成することで、第２の出力領域５０３は、第１の選択信号４１７を受信することができ、第１の半導体装置１０１が選択された場合、第２の出力領域５０３は、スローデータアウトボール５０８を介してデータを出力することができる。
第２の出力領域５０３は、データアウトアンプ５１２への出力を有する第２のデータ源５１０（例えば、第２のデータフリップフロップ（ＤＦＦ））を含んでもよい。また、データアウトアンプ５１２は、第１の選択信号４１７に接続されたセレクタを有する。そして、第１の半導体装置１０１が選択されると、第２のデータ源５１０に格納されたデータがスローデータアウトボール５０８を介して出力される（他のデータは第１の出力ブロック２０７を介して出力される）。これにより、第１の半導体装置１０１からのデータを、第１の半導体装置１０１からの最良の出力で送信することができる。
図６Ａは、第１の半導体装置１０１の第１の入力ブロック２０９、第２の半導体装置１０３の第２の入力ブロック２１７、第３の半導体装置１０５の第３の入力ブロック２２５の概念図を示している（第１の出力ブロック２０７、第２の出力ブロック２１５、第３の出力ブロック２２３も図示）。第１の入力ブロック２０９、第２の入力ブロック２１７、第３の入力ブロック２２５は、一括してデータインボール２３３に接続され、支持基板１３５からデータイン信号６０７を受信する。しかし、データＩＮ信号６０７は、特定の半導体装置に固有のものではないため、第１の選択信号４１７、第２の選択信号４２５、第３の選択信号４３３のいずれも、第１の入力ブロック２０９、第２の入力ブロック２１７、第３の入力ブロック２２５に接続されていない。
図６Ｂは、第１の半導体装置１０１の第１の入力ブロック２０９の模式図を拡大して示している。第１の入力ブロック２０９は、直列に配置された第３の入力パッド６０１（例えば、バッファ＆静電気放電保護）と第４の出力パッド６０３（例えば、バッファ＆静電気放電保護）とを有する。まず、第３の入力パッド６０１に着目すると、第１の半導体装置１０１の第３の入力パッド６０１への入力は、Ｂａｌｌ ２３３のデータに接続されている。このように、支持基板１３５からデータＩＮ信号６０７がボール２３３に印加されると、データＩＮ信号６０７は第３の入力パッド６０１に導かれ、第３の入力パッド６０１は、データＩＮ信号６０７を第１の半導体装置１０１に駆動するために利用される。
第３の入力パッド６０１からの第１の出力は、バッファリングされたデータＩＮ信号６０９を第１の半導体装置１０１に渡すために、第１の半導体装置１０１の第１の能動回路２０１に接続される。なお、バッファリングされたデータＩＮ信号６０９は、第１のデータ源５０５（例えば、データフリップフロップ（ＤＦＦ））に接続され、増幅されたデータＩＮ信号６０９を第１の半導体装置１０１の残りの回路に転送するために利用されてもよい。しかし、他の実施形態においては、バッファリングされたデータＩＮ信号６０９は、他のデータソース、バッファ、他のメモリ、又はこれらの組み合わせなどに接続されてもよく、バッファリングされたデータＩＮ信号６０９の第１の半導体装置１０１への転送は、任意の適切なものが利用されてもよい。
第３の入力パッド６０１から出力されたバッファリングされたデータＩＮ信号６０９を、さらに第４の出力パッド６０３に向けて、上層の第２の半導電性デバイス１０３に向けて送出する。具体的には、第４の出力パッド６０３の入力には、第３の入力パッド６０１からのバッファリングされたデータＩＮ信号６０９が印加され、第４の出力パッド６０３は、第２のバッファリングされたデータＩＮ信号６１１を出力する。バッファされた第２のデータＩＮ信号６１１は、第２の半導体装置１０３の第２の入力ブロック２１７に入力される。
図６Ａに戻り、次に第２の半導体装置１０３を見ると、第２の半導体装置１０３の第２の入力部２１７は、第１の半導体装置１０１の第１の入力部２０９と同一に設定されていることが好ましい。例えば、第２の半導体装置１０３は、第１の半導体装置１０１からの第２のバッファ付きデータＩＮ信号６１１を、第２の入力ブロック２１７（例えば、２つの直列に配置されたアンプ付きパッドを含む）で受信してもよい。また、第２の入力ブロック２１７は、バッファされたデータＩＮ信号を第２の半導体装置１０３の第２のアクティブ回路２０２に出力し、バッファされたデータＩＮ信号を上位の半導体装置（例えば、第３の半導体装置１０５）に出力する。これらのデータ信号は、相互に位置合わせされた外部接続部を介して送信されてもよいし、相互に位置合わせされていない場合には、メタライズ層や再配線層を経由して送信されてもよい。
次に、第３の半導体装置１０５に着目すると、第３の半導体装置１０５の第３の入力ブロック２２５は、第１の半導体装置１０１の第１の入力ブロック２０９と同一に設定されていることが好ましい。例えば、第３の半導体装置１０５は、第２の半導体装置１０３からのバッファリングされたデータＩＮ信号を、第３の入力ブロック２２５（例えば、バッファが直列に配置された２つのパッドを含む）で受信してもよい。また、第３の入力ブロック２２５は、バッファリングしたデータＩＮ信号を第３の半導体装置１０５の第３のアクティブ回路２０４に出力するとともに、バッファリングしたデータＩＮ信号を第３の半導体装置１０５の第３のアクティブ回路２０４に出力する。これらのデータ信号は、相互に位置合わせされた外部接続部を介して受信することもできるし、外部接続部が相互に位置合わせされていない場合には、メタライズ層や再配線層を経由して受信することもできる。
第３の半導体装置１０５の第３の入力ブロック２２５から出力されるバッファされたデータＩＮ信号は、半導体装置の遅延測定のために用いることができると共に、スタックダイ接続性を確認するために用いることができる１つのバウンダリスキャンチェーン（例えば、スキャン）を形成するために、第３の出力ブロック２２３への入力としてループバックされてもよい。例えば、第３の入力ブロック２２５の出力と第３の出力ブロック２２３の入力とを、例えば、メタライズ層や再配線層を介して接続することにより、全ての半導体装置（例えば、第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５）が非選択の場合には、第１の入力ブロック２０９、第２の入力ブロック２１７、第３の入力ブロック２２５、第３の出力ブロック２２３、第２の出力ブロック２１５、第１の出力ブロック２０７のそれぞれを通過してバッファリング及び／又は増幅された後、支持基板１３５に引き回される。これにより、データＩＮ信号６０７が第１のスタック１００に出入りする時間を計測することができる。このような測定は、第１のスタック１００内に欠陥があるか否かを判定する基準と比較してもよいし、後述する第１の制御ブロック８０１の遅延設定の判定に利用してもよい。
上記のように入力ブロックを製造して動作させることにより、物理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理的にも論理また、第１のスタック１００内の各デバイスが第１のスタック１００内の次のデバイスに局所的な負荷を駆動し、バーストモードを用いることでレイテンシ差を緩和する予測可能なＩ／Ｏ負荷とレイテンシ設計がある。これにより、ＤＲＡＭスーパーバッファのようなレイテンシの短い構造を実現することができる。
図７Ａは、第１の半導体装置１０１の第１のインアウトブロック２１１、第２の半導体装置１０３の第２のインアウトブロック２１９、第３の半導体装置１０５の第３のインアウトブロック２２７の概念図を示している。第１のインアウトブロック２１１、第２のインアウトブロック２１９及び第３のインアウトブロック２２７は、それぞれ、Ｓｔａｃｋ＿ＩＤ信号４０５によって各半導体装置が選択された場合（第１のＩＤブロック２０５、第２のＩＤブロック２１３及び第３のＩＤブロック２２１によって読み出された場合）に、第１の外部接続部１１３のデータＩＮＯＵＴボール２３５から信号を送受信するために利用される。また、第１の出力ブロック２０７及び第１の入力ブロック２０９に加えて又は代えて第１のインアウトブロック２１１を用い、第２の出力ブロック２１５及び第２の入力ブロック２１７に加えて又は代えて第２のインアウトブロック２１９を用い、第３の出力ブロック２２３及び第３の入力ブロック２２５に加えて又は代えて第３のインアウトブロック２２７を用いてもよい。インアウトブロック、入力ブロック、及び出力ブロックは、構造的又は機能的に、任意の適切な組み合わせ及び／又は用途を利用することができる。
図７Ｂは、第１のインアウトブロック２１１の模式図を拡大して示している。第１のインアウトブロック２１１は、第１のＩ／Ｏセル７０１と、第２のＩ／Ｏセル７０３と、第２のマルチプレクサ７０５と、第１のインバータ７０７とを備える。まず、第１のＩ／Ｏセル７０１に着目すると、第１のＩ／Ｏセル７０１は、第１の半導体装置１０１と支持基板１３５との間で双方向に信号を通過させることができるように、データインアウトボール２３５（図７Ａ参照）に接続されている。例えば、第１のＩ／Ｏセル７０１を利用して、第１の半導体装置１０１から第１のインアウト信号７２３を支持基板１３５に送信してもよいし、第１のＩ／Ｏセル７０１を利用して、第１のインアウト信号７２１を支持基板１３５から受信してもよい。
第１のＩ／Ｏセル７０１がデータ信号の送受信を切り替えるために、第１のＩ／Ｏセル７０１は、第１のＩ／Ｏセル７０１が支持基板１３５に信号を送信するか、支持基板１３５から信号を受信するかを選択する出力イネーブル（「ＯＥ」）信号７１１を受信する入力をさらに備える。ＯＥ信号７１１は、第１の半導体装置１０１が動作の変更を希望すると判断した場合に、第１の半導体装置１０１内で発生する信号である。例えば、ＯＥ信号７１１は、第１の半導体装置１０１がデータを出力すると判定した場合（例えば、第１のインアウト信号７２３を出力した場合）に適用され、第１の半導体装置１０１が入力信号を受信すると判定した場合（例えば、第１のインアウト信号７２１を受信した場合）に適用されなくてもよい。しかし、１つ以上の信号の任意の用途を利用して、受信と送信とを切り替えてもよい。
ＯＥ信号７１１は、第１のＩ／Ｏセル７０１に加えて、第２のＩ／Ｏセル７０３にも印加され、第２のＩ／Ｏセル７０３がデータを受信するか送信するかを設定する。しかし、第１のＩ／Ｏセル７０１と第２のＩ／Ｏセル７０３とは、いずれのタイミングでも逆の機能を発揮するため、ＯＥ信号７１１は、例えば第１のインバータ７０７を介して第２のＩ／Ｏセル７０３に印加される。このように、第２のＩ／Ｏセル７０３は、第１のＩ／Ｏセル７０１とは逆の動作状態に設定される。
第２のマルチプレクサ７０５は、第１のインアウトブロック２１１を動作させて支持基板１３５にデータを送信するために、第１のＩ／Ｏセル７０１と第２のＩ／Ｏセル７０３との間に配置される。第１のＩ／Ｏセル７０１には、入力として第２のマルチプレクサ出力信号７１３が接続されている。また、第２のマルチプレクサ７０５の一方の入力は、データインアウト信号７１５に接続され、第１の半導体装置１０１の第１の能動回路２０１からデータが入力され、第２のマルチプレクサ７０５の他方の入力は、第２のＩ／Ｏセル７０３に接続されている。最後に、第１の選択信号４１７を第２のマルチプレクサ７０５に接続し、第２のマルチプレクサ７０５にどの入力が第２のマルチプレクサ出力信号７１３として出力されるか（従って、第１のＩ／Ｏセル７０１を介して出力されるか）を選択する。
また、第１のインアウトブロック２１１の動作により、支持基板１３５からの第１のインアウト信号７２１を受けて、データインアウト信号を第１のアクティブ回路２０１に送信するか、又は、上位の半導体装置（例えば、第２の半導体装置１０３）に送信するために、第１のＩ／Ｏセル７０１の出力が第２のＩ／Ｏセル７０３の入力として接続される。第１のＩ／Ｏセル７０１の出力は、入力データとして第１の半導体装置１０１の第１のアクティブ回路２０１に追加配線される。
最後に、第２のＩ／Ｏセル７０３は、上層の半導体装置（例えば、第２の半導体装置１０３）との接続を可能とするために、第２の入出力接続７１７を有する。第２の入出力接続部７１７は、例えば、第２の半導体装置１０３内の第２のインアウトブロック２１９（図７Ａ参照）に接続される。これにより、第２のインアウトブロック２１９の出力として第２のインアウト信号７２５を送出し、第２の入出力接続７１７を介して第２の半導体装置１０３に受信させることができる。また、第２のＩ／Ｏセル７０３は、第２の入出力接続７１７を介して、上層の半導体装置（例えば、第２の半導体装置１０３）から第２のＩＮＯＵＴＩＮ信号７２７を受信することができる。
動作時において、支持基板１３５にデータを出力したい場合には、ＯＥ信号７１１を例えば「１」に設定する。このように、第１のＩ／Ｏセル７０１は、第２のマルチプレクサ７０５からの第２のマルチプレクサ出力信号７１３を、第１の入出力接続部７１９を介して支持基板１３５に出力するように設定されている。また、どのデータを出力するかを決定するために、第１の選択信号４１７は、第１の半導体装置１０１からのデータ（例えば、データインアウト信号７１５）が第２のマルチプレクサ７０５を介して出力される場合には「１」に設定され、第１の半導体装置１０１を有効にバイパスして、上位の半導体装置からのデータ（例えば、第２の半導体装置１０３又は第３の半導体装置１０５からの第２のインアウト信号７２７）が第２のマルチプレクサ７０５を介して送信される場合には「０」に設定される。
支持基板１３５からデータを入力したい動作において、ＯＥ信号７１１を例えば「０」にする。このように、第１のＩ／Ｏセル７０１は、第１の入出力接続７１９から第１のインアウト信号７２１を受けるように設定されている。第１のＩ／Ｏセル７０１は、第１の半導体装置１０１の第１の能動回路２０１への入力データを第１の増幅インアウト信号７２４として駆動するとともに、第１の増幅インアウト信号７２４を第２のＩ／Ｏセル７０３に駆動するために、増幅器（図７Ｂでは別途図示せず）を備えていてもよい。また、第２の入出力接続部７１７を介して第２のインアウト信号７２５を駆動したり、第２の半導体装置１０３等の上層の半導体装置に駆動したりするためのアンプ（図７Ｂでは別途図示せず）を備えていてもよい。
但し、具体的な構成及び設定については、図７Ａ及び図７Ｂを参照して説明したが、これらの説明は例示であって、実施形態に限定されるものではない。むしろ、第１のインアウトブロック２１１を実現するために、任意の適切な構成及び任意の適切な設定が利用されてもよい。このような構成や設定は、全て実施形態の範囲に含まれることを意図している。
次に、第２の半導体装置１０３に着目すると、第２の半導体装置１０３の第２のインアウトブロック２１９は、第１の半導体装置１０１と同様に構成されていることが好ましい。例えば、第２のインアウトブロック２１９が支持基板１３５からデータを受信するように設定されている場合、第２の半導体装置１０３は、第２のインアウトブロック２１９で第１の半導体装置１０１からの第２のインアウト信号７２５を受信してもよい。また、第２のインアウトブロック２１９は、増幅されたデータＩＮ信号を第２の半導体装置１０３の内部回路に出力し、増幅されたデータＩＮ信号を上位の半導体装置（例えば、第３の半導体装置１０５）に出力する。また、第２のインアウトブロック２１９は、第２の半導体装置１０３からデータを送信したい場合には、第２のインアウト信号７２７を第１の半導体装置１０１の第１のインアウトブロック２１１に送信する。これらのデータ信号は、相互に位置合わせされていてもよいし、相互に位置合わせされていなくてもよい（例えば、メタライズ層や再配線層を介して配線される）。
次に、第３の半導体装置１０５に着目すると、第３の半導体装置１０５の第３のインアウトブロック２２７は、第１の半導体装置１０１と同様に設定される。例えば、第３のインアウトブロック２２７が支持基板１３５からデータを受信するように設定されている場合、第３の半導体装置１０５は、第３のインアウトブロック２２７を用いて第２の半導体装置１０３からデータを受信してもよい。また、第３のインアウトブロック２２７は、第３の半導体装置１０５からデータを送信したい場合には、第２の半導体装置１０３内の第２のインアウトブロック２１９にインアウト信号を送信する。これらのデータ信号は、相互に位置合わせされていてもよいし、相互に位置合わせされていなくてもよい（例えば、メタライズ層や再配線層を介して配線される）。
また、第３のインアウトブロック２２７が第１の積層体１００の最上段の半導体装置である実施形態において、第３の半導体装置１０５内の第２のＩ／Ｏセル７０３への入力を基準電圧に結びつけるようにしてもよい。基準電圧は、低電圧源であってもよいし、高電圧源であってもよい。この入力を基準電圧に拘束することで、トライステートなどのフローティング状態を回避することができる。
以上のようにインアウトブロックを製造し、動作させることにより、双方向Ｉ／Ｏピン（ＦＰＧＡ等）を有するＬＥＧＯ系（物理的、論理的にも）の構造が得られ、積層体１００内の各半導体装置は、第１の積層体１００内の半導体装置の数が多いほど全体の負荷が変化しないように、同様の負荷を有する。これによっても、柔軟なデザインとなり、インアウトブロックに対応付けられた第１の外部接続部１１３を入力接続又は出力接続のいずれかに設定することが可能となり、ユーザの自由度を高めることができる。
図８Ａは、例えば支持基板１３５を介して第１の積層体１００に接続可能な第１の制御ブロック８０１を示している。第１の制御ブロック８０１は、Ｓｔａｃｋ＿ＩＤベースの高速共有Ｉ／Ｏコントローラであり、第１のスタック１００内の半導体装置（例えば、第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５）から出力されるデータを受信して取り込むために利用される。
実施形態において、第１の制御ブロック８０１は、１つ以上の個別のタイミング調整セル８０３を備えていてもよい（図８Ａでは、便宜上、１つのタイミング調整セル８０３を図示している）。個々のタイミング調整セル８０３は、入力されたクロック信号８１１を受けて複数のクロック信号に分離するための複数の遅延線８０７を備え、分離された複数のクロック信号は、遅延線８０７の構造に基づいてそれぞれ異なる量だけ遅延される。
複数のディレイライン８０７の各々は、異なる数の遅延素子８０９を備え、複数のディレイライン８０７の各々は、クロック信号８１１を異なる量だけ遅延させる。遅延素子８０９は、バッファ、インバータ、又はこれらの組み合わせなどであり、クロック信号８１１が遅延素子８０９を介して動作することにより、クロック信号８１１を遅延させることができる。ただし、遅延素子８０９の構成は任意である。
異なる遅延量を得るために、複数のディレイライン８０７のそれぞれは、異なる数の遅延素子８０９を備える。図８Ａに示す実施形態では、２つ以上の遅延線８０７のうちの一方の遅延線８０７が２つの遅延素子８０９を備え、２つ以上の遅延線８０７のうちの他方の遅延線８０７が１つの遅延素子８０９を備えている。ただし、遅延素子８０９の数は、遅延素子８０９を含まず、入力クロック信号８１１に所望の遅延を与える数であればよい。
複数のディレイライン８０７のそれぞれが、入力されたクロック信号８１１を遅延させて遅延クロック信号に分離すると、分離された遅延クロック信号は、第３のマルチプレクサ８０５に入力される。第３のマルチプレクサ８０５に別々の遅延クロック信号を入力することにより、第３のマルチプレクサ８０５の出力として１つの遅延クロック信号を選択することができ、任意の遅延量で入力クロック信号８１１を遅延させることができる。
また、第３のマルチプレクサ８０５から２以上の遅延線８０７のいずれを出力するかを決定するために、２以上の遅延線８０７のそれぞれを第１の積層体１００の個々の半導体装置に対応付ける（例えば、第１の遅延線を第１の半導体装置１０１に対応付ける、第２の遅延線を第２の半導体装置１０３に対応付ける等）。この対応付けは、いずれのシミュレーションデータを用いても、第１の積層体１００内の半導体装置の実用的な試験や、これらの組み合わせ等により行うことができる。しかし、レイテンシを決定し、個々の半導体装置と個々の遅延線とを対応付ける方法は、任意である。
具体的な試験を行いたい特定の実施形態では、図６Ａ～図６Ｂに関して前述したルックバック試験測定を用いて、データ信号が第１のスタック１００を通過する際のデータ信号のレイテンシを決定してもよい。例えば、第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５に信号を印加し、第１の積層体１００から信号を受信することにより、第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５のそれぞれに送信されたデータの遅延を測定することができる。しかしながら、実用的なテストデータを得るための任意の適切な方法を利用することができる。
第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５のそれぞれの遅延データを取得したら、第１の制御ブロック８０１内に格納してもよい。具体的には、各半導体装置の固有識別子と、関連する出力セルレイテンシ及び対応する遅延線とを対応付けたテーブルを生成することにより、データを格納してもよい。しかし、関連付けの記憶方法は任意である。
動作時に、第１の積層体１００内のいずれかの半導体装置からデータを読み出したい場合には、第３のマルチプレクサ８０５を介して２以上の遅延線８０７のいずれを出力するかを選択するために、所望の半導体装置固有の識別子を利用する。特に、Ｓｔａｃｋ＿ＩＤ信号４０５は、第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５のいずれが出力信号を送信しているかに基づいて、第３のマルチプレクサ８０５からどの遅延信号が出力されているかを選択するために用いられてもよい。
クロック信号８１１が遅延され、第１の積層体１００内の所望の半導体装置に基づいて第３のマルチプレクサ８０５が出力されると、クロック信号８１１は、第１の積層体１００からのデータとともにデータ受信部８１２に印加される。具体的には、データ受信部８１２は、第１のスタック１００からデータを受信し、第３のマルチプレクサ８０５からの遅延クロック信号８１１とともに、第１のスタック１００から送られてくるデータを取り込むデータフリップフロップであってもよい。ただし、データ受信部８１２の種類は任意である。データ受信部８１２は、第３のマルチプレクサ８０５から選択されたクロック信号とともに、第１のスタック１００からのデータを入力することにより、第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５のいずれかからデータを読み出して取り込むことができる。
但し、第１の積層体１００内の別々の半導体装置からデータを取り込む際に、ディレイライン及びデータフリップを用いる具体的な実施形態について説明したが、これは例示であり、実施形態に限定されるものではない。その代わりに、任意の適切な入出力制御プロトコルを利用することができる。このようなプロトコルは、全て実施形態の範囲に含まれることを意図している。
図８Ｂは、第１の制御ブロック８０１が第１のスタック１００に接続され、第２の制御ブロック８１５が第２のスタック８１７に接続され、第３の制御ブロック８１９が第３のスタック８２１に接続された他の実施形態を示している。第２の積層体８１７及び第３の積層体８２１は、第１の積層体１００と同様に、積層体内の位置を示す固有の識別子を有する複数の半導体装置を有していてもよい。第２の制御ブロック８１５、第３の制御ブロック８１９、第２の積層体８１７及び第３の積層体８２１は、例えば支持基板１３５を介して互いに接続されていてもよいが、任意の構成を採用することができる。
また、第２の制御ブロック８１５及び第３の制御ブロック８１９は、第１の制御ブロック８０１と同様であってもよい。例えば、第２の制御ブロック８１５及び第３の制御ブロック８１９のそれぞれは、複数のディレイラインと、マルチプレクサと、データ受信部とを備えていてもよい。しかしながら、任意の適切な構成が採用され得る。
本実施形態では、第１のスタック１００、第２のスタック８１７、第３のスタック８２１、第１の制御ブロック８０１、第２の制御ブロック８１５、及び第３の制御ブロック８１９のそれぞれに、１つのクロック信号８１１が印加されてもよい。なお、本実施形態におけるクロック信号８１１は、第１のスタック１００、第２のスタック８１７、第３のスタック８２１のいずれから読み出したいかに応じて変更されてもよい。
例えば、第１のスタック１００からデータを送信したい場合には、クロック信号８１１を４ＧＨｚ（例えば、０．２５ｎｓ）に設定することができる。また、第２のスタック８１７からデータを送信したい場合には、クロック信号８１１を２ＧＨｚ（例えば０．５ｎｓ）に設定することができる。最後に、第３のスタック８２１からデータを送信したい場合には、クロック信号を１ＧＨｚ（例えば１ｎｓ）に設定することができる。ただし、クロック信号８１１の設定は、上述したテーブル内に格納されている遅延データ、遅延要素８０９の数に関する遅延データ、ソフトウェアトレーニングなどを用いて決定された遅延データなど、任意の適切なものを利用することができる。
このように、選択中のスタック（例えば、第１のスタック１００、第２のスタック８１７、第３のスタック８２１）のクロック信号８１１を変更することにより、全体のデータ転送速度を高速化することができる。例えば、第３のスタック８２１が１ＧＨｚ以下のクロック信号８１１を必要とする場合（例えば、クロック速度が構造や製造上の特定のノード等によって制限される場合）には、第３のスタック８２１は、１ＧＨｚ以下のクロック信号８１１を必要とする。そして、クロック信号８１１の修正能力により、他のスタック（例えば、第１のスタック１００及び第２のスタック８１７）は、第３のスタック８２１の制限速度よりも速い転送速度で動作する。そうでない場合には、クロック信号８１１をワーストケース用の最も遅いクロック速度（例えば、第３のスタック８２１の制限速度）に設定する必要がある。
以上のようにして積層体１００を製造し、動作させることにより、複数の半導体ダイの異種積層体を跨いで、埋め込みＩＤベースのスケーラブル３Ｄ－ＩＣチップを選択し、高速クロスダイシェアＩ／Ｏ構造を実現することができる。このように、スタック内に配置される半導体ダイの数に依存せず、より性能の良い汎用解をカスタマイズすることなく、Ｉ／Ｏ構造を共有しながら半導体ダイを選択するスケーラブルで柔軟で低コストの解を実現することができる。
図９Ａ～Ｄは、第１の積層体１００内の各半導体装置（例えば、第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５）に割り当てられた固有の識別番号を記憶する他の実施形態を示す。本実施形態では、第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５をビア３０７のマスクを変えて（マスクの残りが同じ場合）製造するのではなく、第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５のそれぞれを完全に同一のマスクを用いて製造する。このように、第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５は、製造ステップが完了した後は完全に同一である。
しかし、本実施形態では、ビア３０７の独自の配置を用いて、高圧電源線３０５及び低圧電源線３０３のいずれか一方にビア３０７を接続するのではなく、ＩＤ線３０１と高圧電源線３０５及び低圧電源線３０３とを接続又は切断するために、ヒューズ９０１を製造してプログラムする。ヒューズ９０１を製造してプログラムすることにより、各半導体装置（例えば、第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５）を同様に製造することができ、第１の積層体１００内の配置を決定した後に、各半導体装置に固有の識別子をプログラムすることができる。
図９Ａ～Ｄに示す特定の実施形態において、第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５のいずれかに４つの固有の識別子を付与するために、２本のヒューズ構造（例えば、第１のＩＤ線３０２、第２のＩＤ線３０４）を用いてもよい。まず、図９Ａに示すように、例えば、２進数の識別子「０」を割り当てたい場合には、第１のＩＤ線３０２及び第２のＩＤ線３０４と高電圧源線３０５とを接続するヒューズ９０１をそれぞれオープンにすることにより、第１のＩＤ線３０２及び第２のＩＤ線３０４の両方を高電圧源線３０５から切り離す。また、第１のＩＤ線３０２及び第２のＩＤ線３０４と低電圧電源線３０３とを接続するヒューズ９０１をそれぞれ閉じるようにプログラムすることにより、第１のＩＤ線３０２及び第２のＩＤ線３０４と低電圧電源線３０３とを接続する。このように、第１のＩＤライン３０２及び第２のＩＤライン３０４を読み取ると、固有識別子「０」が得られる。
図９Ｂは、固有識別子「１」をプログラムするためにヒューズ９０１を利用する他の実施形態を示している。本実施形態では、ヒューズ９０１は、第１のＩＤ線３０２と高電圧源線３０５とを接続し、第１のＩＤ線３０２と低電圧源線３０３とを切断するようにプログラムされている。同様に、ヒューズ９０１は、第２のＩＤ線３０４を低電圧源線３０３に接続し、第２のＩＤ線３０４を高電圧源線３０５から切断するようにプログラムされている。このように、第１のＩＤ線３０２と第２のＩＤ線３０４とが読み取られると、固有の識別子「１」が得られる。
図９Ｃは、固有識別子「２」をプログラムするためにヒューズ９０１を利用する他の実施形態を示している。本実施形態では、ヒューズ９０１は、第１のＩＤ線３０２と低電圧源線３０３とを接続し、第１のＩＤ線３０２と高電圧源線３０５とを切断するようにプログラムされている。同様に、ヒューズ９０１は、第２のＩＤ線３０４と高電圧源線３０５とを接続し、第２のＩＤ線３０４と低電圧源線３０３とを切断するようにプログラムされている。このように、第１のＩＤ線３０２と第２のＩＤ線３０４を読み取ると、固有識別子「２」が得られる。
図９Ｄは、固有識別子「３」をプログラムするためにヒューズ９０１を利用したさらに別の実施形態を示している。本実施形態では、ヒューズ９０１は、第１のＩＤ線３０２と高電圧源線３０５とを接続し、第１のＩＤ線３０２と低電圧源線３０３とを切断するようにプログラムされている。同様に、ヒューズ９０１は、第２のＩＤ線３０４と高電圧源線３０５とを接続し、第２のＩＤ線３０４と低電圧源線３０３とを切断するようにプログラムされている。このように、第１のＩＤ線３０２と第２のＩＤ線３０４を読み取ると、固有識別子「３」が得られる。
図１０は、第１の積層体１００に第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５を配置した後に、第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５内のヒューズ９０１を順次プログラムする実施形態（例えば、既知の良好なスタック（ＫＧＳ））を示している。具体的には、第１のＩＤブロック２０５は、第１のヒューズブロック１００１を有し、第１のヒューズブロック１００１は、第１のビアブロック４０２（図４に関して前述）に代えて、図９Ａ～Ｄに示すようなヒューズ９０１の非プログラムブロックを有する。また、第１のＳｔａｃｋ＿ＩＤブロック２０５は、第１の比較器４０７と第１のＡＮＤゲート４０９とを備え、第１のＡＮＤゲート４０９には、ＣＳ＿ＥＮＩボール２２８からの信号も入力される。
本実施形態では、第１のヒューズブロック１００１にヒューズ９０１を設けたが、ヒューズ９０１を順次プログラムするための構造を追加してもよい。例えば、一実施形態では、第１のＩＤブロック２０５は、第１のヒューズブロック１００１のプログラムが行われたか否かを示す第１のヒューズ済ブロック１００３をさらに含む。また、ヒューズ済ブロック１００３の出力は、ＣＳ＿ＥＮＩボール２２８に接続された他の入力を含む第４のＡＮＤゲート１００５の入力に信号を送る。
この構成により、第１の半導体装置１０１をプログラムしたい場合には、ＣＳ＿ＥＮＩボール２２８を「１」に設定し、第１のヒューズブロック１００１のデフォルトを、固有識別子を「０」に設定し、向きを例えば「１」に設定し、「１」はフェース・バック向きを示し、第１のヒューズブロック１００３はデフォルトを「０」に設定する。ＣＳ＿ＥＮＩボール２２８を「１」にすることで、第１の選択信号４１７のみが活性化され、第２の選択信号４２５（第２の半導体装置１０３）及び第３の選択信号４３３（第３の半導体装置１０５）は活性化されない。これは、第１のヒューズ済ブロック１００３のデフォルト「０」設定により、ＣＳ＿ＥＮＩボール２２８の信号が第４のＡＮＤゲート１００５を越えて上層の半導体装置（例えば、第２の半導体装置１０３、第３の半導体装置１０５）に入力されることを防止するためである。
第１の半導体装置１０１の第１の選択信号４１７が活性化されると、第１のヒューズブロック１００１内のヒューズ９０１をプログラムすることができる。本実施形態では、第１のヒューズブロック１００１内のヒューズ９０１は、書き込み信号をボール２３３又はデータＩＮＯＵＴボール２３５のいずれかを介して第１のヒューズブロック１００１に送信することによりプログラムされる。例えば、第１のヒューズブロック１００１の固有の識別子を「１」にするために、第１のヒューズブロック１００１内のヒューズをオープン又はクローズするためのプログラム信号を送信してもよい。しかし、第１の半導体装置１０１の固有識別子を「１」とする方法は、任意の適切な方法であってもよい。
第１の半導体装置１０１の第１のヒューズブロック１００１がプログラムされると、第１のヒューズ処理ブロック１００３を「１」に設定することができる。ただし、第１のヒューズ済ブロック１００３の設定方法は任意である。
第１のダンブロック１００３が「１」に設定されると、第４のＡＮＤゲート１００５は、ＣＳ＿ＥＮＩボール２２８からの信号を、第４のＡＮＤゲート１００５を介して第２の半導体装置１０３に送信する。第２の半導体装置１０３は、第２のヒューズブロック１００７、第２のヒューズダン１００９、及び第５のＡＮＤゲート１０１１を備え、第２のヒューズブロック１００７、第２のヒューズダン１００９、及び第５のＡＮＤゲート１０１１は、第１のヒューズブロック１００１、第１のヒューズダンブロック１００３、及び第４のＡＮＤゲート１００５と同一である。
ＣＳ＿ＥＮＩボール２２８からの信号が第２の半導体装置１０３に入力されると、第２の半導体装置１０３に対して、第１の半導体装置１０１のプログラムに関して説明したプログラム処理を繰り返してもよい。具体的には、ＣＳ＿ＥＮＩボール２２８からの信号が第２の半導体装置１０３に入力された状態で、第２の選択信号４２５が活性化され、第２のヒューズブロック１００７内のヒューズ９０１がプログラムされる。また、ヒューズ９０１がプログラムされると、第２のヒューズダン１００９が「１」に設定され、ＣＳ＿ＥＮＩボール２２８からの信号が第５のＡＮＤゲート１０１１を介して第３の半導体装置１０５に転送される。
ＣＳ＿ＥＮＩボール２２８からの信号が第３の半導体装置１０５に入ると、第３の半導体装置１０５について、第１の半導体装置１０１のプログラムに関して上述したプログラム処理を繰り返すことができる。具体的には、ＣＳ＿ＥＮＩボール２２８からの信号が第３の半導体装置１０５に入力された状態で、第３の選択信号４３３が活性化され、第３のヒューズブロック１０１２内のヒューズ９０１がプログラムされる。また、ヒューズ９０１がプログラムされると、第３のヒューズダン１０１３が「１」に設定され、第３の半導体装置１０５のプログラムが終了する。
スタック内の全ての半導体装置がプログラムされ、全てのヒューズダンｓが「１」に設定されると、所望のグループ識別子をプログラムすることができる。一実施形態では、グループ識別子は、所望の固有のｇｒｏｕｐ＿ＩＤと同時にプログラムすることができる。しかしながら、グループＩＤを有する半導体装置のプログラム方法は、任意の適切な方法を利用することができる。
ヒューズ９０１を利用することにより、第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５のそれぞれを同一の構造及びステップで製造することができる。また、第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５は、第１の積層体１００内で接合されて物理的に配置されると、第１の積層体１００内の各位置にそれぞれプログラムすることができる。このようなプログラムを行うことにより、より効率的な製造プロセスを実現する。
また、本実施形態では、積層体１００内の各半導体装置（例えば、第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５）は、積層体１００内の位置だけでなく、積層体１００内の向きにも基づいて、自身のＩ／Ｏ定義を与えることができ、ヒューズ９０１と固有の識別子とを用いてＩ／Ｏを構成し、Ｉ／Ｏ定義は第１の外部接続部１１３に関連付けられている。例えば、第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５の各々は、第１の外部接続部１１３（例えば、ボールグリッドアレイ）が、Ｘ対称、Ｙ対称、又は完全なＸ、Ｙ対称のいずれであってもよい。
第１の外部接続部１１３が対称である場合には、フェース・バックとフェース・フロントの異なる向きを１つのデザインで利用し、ヒューズ９０１の書き込み時にその向きをプログラムすることができる。特に、固有の識別子を付加するためのヒューズ９０１のプログラミングに加えて、スタック１００内の個々の半導体装置の向きも含めるように、ヒューズ９０１をプログラミングすることができる。具体的には、第１の半導体装置１０１をフェース・バック状に積層体１００に物理的に配置し、第２の半導体装置１０３をフェース・フロント状に積層体１００に物理的に配置し、第３の半導体装置をフェース・バック状に積層体１００に物理的に配置してもよい。このように、ヒューズ９０１のプログラム時には、第１の半導体装置１０１内のヒューズ９０１がフェース・バック形状であることを示すようにプログラムされ、第２の半導体装置１０３内のヒューズ９０１がフェース・フロント形状であることを示すようにプログラムされ、第３の半導体装置１０５内のヒューズ９０１がフェース・バック形状であることを示すようにプログラムされるなど、各半導体装置の向きを示す１以上のヒューズ９０１を含んでいてもよい。しかしながら、任意の適切な構成が採用され得る。
図１１Ａは、第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５のいずれかの入力経路が不良となった場合に、その入力経路の救済を支援するために利用可能な任意の実施形態を示している。まず、第１の半導体装置１０１に着目すると、データアウト用ボール２３１、データイン用ボール２３３及びデータイン用ボール２３５は、１つの第１の外部接続部１１３ではなく、複数の第１の外部接続部１１３で構成されている。例えば、図１１Ａに示すように、データアウト用ボール２３１は、少なくとも４つの第１の外部接続部１１３（図１１Ａの断面では、２つの第１の外部接続部１１３のみ図示）を有する。
データアウト用ボール２３１が複数の第１の外部接続部１１３を備える場合、第１の半導体装置１０１に第１のＩ／Ｏマルチプレクサ部１１０１が追加される。本実施形態では、第１のＩ／Ｏマルチプレクサ部１１０１は、複数の個別Ｉ／Ｏマルチプレクサ１１０３（図１１Ｂ参照）を備えている。データアウト用ボール２３１が４つの第１の外部接続部１１３を備える実施形態では、第１のＩ／Ｏマルチプレクサ部１１０１は、４つの個別Ｉ／Ｏマルチプレクサ１１０３を備える。ただし、第１の外部接続部１１３の数及び複数の個別Ｉ／Ｏマルチプレクサの数は任意である。
図１１Ｂに、第１のＩ／Ｏマルチプレクサ部１１０１の概略図を示す。図１１Ｂに示す実施形態では、複数の個別Ｉ／Ｏマルチプレクサ１１０３のそれぞれは、少なくとも２つの第１の外部接続部１１３に接続された少なくとも２つの入力を有する。例えば、複数の個別Ｉ／Ｏマルチプレクサ１１０３のうちの第１の個別Ｉ／Ｏマルチプレクサ１１０３は、第１の外部接続部１１３と第２の外部接続部１１３とに接続され、複数の個別Ｉ／Ｏマルチプレクサ１１０３のうちの第２の個別Ｉ／Ｏマルチプレクサ１１０３は、第１の外部接続部１１３と第３の外部接続部１１３とに接続され、複数の個別Ｉ／Ｏマルチプレクサ１１０３のうちの第３の個別Ｉ／Ｏマルチプレクサ１１０３は、第１の外部接続部１１３と第４の外部接続部１１３とに接続され、複数の個別Ｉ／Ｏマルチプレクサ１１０３のうちの第４の個別Ｉ／Ｏマルチプレクサ１１０３は、第１の外部接続部１１３と第３の外部接続部１１３とに接続される。しかし、複数の個別Ｉ／Ｏマルチプレクサ１１０３と第１の外部接続部１１３との間の任意の適切な接続が利用されてもよい。
また、各Ｉ／Ｏマルチプレクサ１１０３のセレクタは、各Ｉ／Ｏマルチプレクサ１１０３の出力を選択するための制御線１１０５に接続されていてもよい。制御線１１０５が存在することにより、各Ｉ／Ｏマルチプレクサ１１０３は、少なくとも２つの入力を有しているため、いずれか一方の入力を個別Ｉ／Ｏマルチプレクサ１１０３が出力することができる。このように、制御線１１０５は、個別入力の１つ（例えば、第１の外部接続部１１３の２つ目）が不良である場合（図１１Ｂに「×」で示す）には、対応する個別Ｉ／Ｏマルチプレクサ１１０３を切り替えて、良品の信号（例えば、第１の外部接続部１１３からの信号）を出力することができる。このように、個々のＩ／Ｏマルチプレクサ１１０３を用いて、１つの第１の外部接続部１１３の不良を修復することができる。
図１１Ａに戻り、第１の半導体装置１０１は、第２のＩ／Ｏマルチプレクサ部１１０７など、任意の個数のＩ／Ｏマルチプレクサ部を備えることができる。第２のＩ／Ｏマルチプレクサ部１１０７は、第１の半導体装置１０１に対応する複数の第１の外部接続部１１３、例えば、データインボール２３３、データインボール２３５、又はその他の入出力部に接続される。
また、第２の半導体装置１０３及び第３の半導体装置１０５は、第２の半導体装置１０３又は第３の半導体装置１０５への入力のいずれか又は全てが、Ｉ／Ｏマルチプレクサ部１１０９に入力される複数の接続を有していてもよい。Ｉ／Ｏマルチプレクサ部１１０９は、第１のＩ／Ｏマルチプレクサ部１１０１と同様であり、第２の半導体装置１０３と第３の半導体装置１０５との接続不良を救済するために用いられる。
上記では、第１のＩ／Ｏマルチプレクサ部１１０１を、データアウト用ボール２３１、データイン用ボール２３３、データイン用ボール２３５に適用した場合について説明したが、これに限定されるものではない。しかし、Ｉ／Ｏマルチプレクサ部は、第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５のいずれの入出力信号に適用されてもよい。これらの組み合わせの全てが実施形態の範囲に含まれることを意図する。
図１２は、第１のインアウトブロック２１１、第２のインアウトブロック２１９、第３のインアウトブロック２２７を、それぞれ第１の半導体装置１０１、第２の半導体装置１０３、第３の半導体装置１０５ごとに独立して動作させる代わりに、Ｉ／Ｏアレイ１２０１として動作させ、Ｉ／Ｏアレイ１２０１の一部を半導体装置の異なる領域に配置した他の実施形態を示している。例えば、第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５がＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）である実施形態では、第１のインアウトブロック２１１、第２のインアウトブロック２１９及び第３のインアウトブロック２２７は、それぞれ、プログラマブルなゲートアレイで製造される。このように、第１のインアウトブロック２１１、第２のインアウトブロック２１９、及び第３のインアウトブロック２２７のそれぞれは、第１のスタック１００内の全ての半導体装置に渡って異なるＩ／Ｏ通信を提供するようにプログラムすることができる。
第１のインアウトブロック２１１、第２のインアウトブロック２１９及び第３のインアウトブロック２２７をＡＮＩ／Ｏアレイ１２０１として動作させることにより、Ｉ／Ｏアレイ１２０１は、１つの入出力を全ての半導体装置に共通化し、１つの入力を全て第１の半導体装置１０１、第２の半導体装置１０３及び第３の半導体装置１０５に共通化したユニバーサルＩ／Ｏアレイとして動作させることができる。これは、特に、半導体装置の向きが異なる実施形態（例えば、第２の半導体装置１０３が第１の半導体装置１０１及び第３の半導体装置１０５とは異なる向きである場合）に利用することができる。このように、Ｉ／Ｏの各グループを同一のダイの固有識別子で再定義し、その固有識別子で制御されるＩ／Ｏを再マッピングすることで、異なるグループを接続することができる。
ここで説明した固有の識別子と入出力構造を利用することにより、複数の半導体装置の積層体１００内におけるデータの高速な入出力を実現することができる。これは、積層体１００内の各半導体装置の正確な位置に基づくＩ／Ｏ構造の複雑なカスタマイズを行うことなく、積層体１００内の半導体装置の数に依存しない汎用性を利用して実現することができる。このように、低コスト、汎用、柔軟、スケーラブルな解決で、より良好な性能を実現することができる。
実施形態の半導体装置は、第１の半導体装置と前記第１の半導体装置に接合された第２の半導体装置を備え、前記第１の半導体装置は、第１の固有識別子構造と、第１の電気入力と、前記第１の固有識別子構造に接続された第１の入力と、前記第１の電気入力に接続された第２の入力と、を有する第１の比較器と、を備え、前記第２の半導体装置は、前記第１の固有識別子構造とは異なる第２の固有識別子構造と、前記第１の電気入力と電気的に接続された第２の電気入力と、前記第２の固有識別子構造に接続された第３の入力と、前記第２の電気入力に接続された第４のの入力と、を有する第２の比較器と、を備える。本発明の好ましい態様において、前記第１の固有識別子構造は、第１の基準電圧線と、第２の基準電圧線と、１以上のビアを介して前記第１の基準電圧線又は前記第２の基準電圧線のいずれかにそれぞれ電気的に接続されている、複数の識別線と、を備える。本発明の好ましい態様において、前記第１の固有識別子構造は、第１の基準電圧線と、第２の基準電圧線と、１以上のヒューズを介して前記第１の基準電圧線又は前記第２の基準電圧線のいずれかにそれぞれ電気的に接続又は分離されている、複数の識別線と、を備える。本発明の好ましい態様において、前記第１の比較器の出力は、前記第１の半導体装置の出力領域に接続されている。本発明の好ましい態様において、前記出力領域の出力は、基板を介して制御ブロックに接続され、前記制御ブロックは、複数の遅延線を有する。本発明の好ましい態様において、前記第１の半導体装置は、前記第１の比較器に接続された第５の入力を有する第１のＡＮＤゲートと、前記第１の半導体装置の外部コネクタに接続された第６の入力部と、を備える。本発明の好ましい態様において、前記第２の比較器の出力は、前記第２の半導体装置のインアウト領域に接続されている。
他の実施形態の半導体装置は、第１の半導体ダイと前記第１の半導体ダイに接合された第２の半導体ダイとを備え、前記第１の半導体ダイは、第１の入力領域と、第１の出力領域と、第１のインアウト領域と、第１の識別子領域と、第１の比較器に電気的に接続され、前記第１の比較器も前記第１の識別子領域に電気的に接続され、前記第１の比較器の出力は前記第１の出力領域と前記第１のインアウト領域の両方に接続された第１の外部接続部と、を備え、前記第２の半導体ダイは、第２の入力領域と、第２の出力領域と、第２のインアウト領域と、前記第１の識別子領域とは異なる構造を有する第２の識別子領域と、前記第１の外部接続部に貫通ビアを介して電気的に接続された第２の比較器と、を備え、前記第２の比較器の出力は、前記第２の出力領域と前記第２のインアウト領域との両方に接続されている。本発明の好ましい態様において、前記第１の比較器の出力と前記第１のインアウト領域との間に配置されたＡＮＤゲートをさらに備える。本発明の好ましい態様において、前前記第１の識別子領域は、ヒューズである。本発明の好ましい態様において、前記第１の識別子領域は、第１のパターンの第１の配線群と、第２のパターンの第１のビア群とを有し、前記第２の識別子領域は、前記第１のパターンの第２の配線群と、前記第２のパターンとは異なる第３のパターンの第２のビア群とを有する。本発明の好ましい態様において、前記第１の出力領域の入力は、前記第２の出力領域の出力に接続されている。本発明の好ましい態様において、前記第１のインアウト領域の入力は、前記第２のインアウト領域の出力に接続されている。一実施形態でにおいて、前記第１の外部接続部は、スタック識別子接続である。
さらに他の実施形態において、データの送受信方法であって、前記方法は、第１の半導体装置と第２の半導体装置とが接合された前記第１の半導体装置と前記第２の半導体装置との双方にスタック識別子信号を送信するステップと、前記第１の半導体装置内において、前記スタック識別子信号と第１の固有識別子とを比較し、前記スタック識別子信号が前記第１の固有識別子と同一である場合に、第１の選択信号を生成するステップと、前記第２の半導体装置において、前記スタック識別子信号と、前記第１の固有識別子とは異なる第２の固有識別子とを比較し、前記スタック識別子信号と前記第２の固有識別子とが同一である場合に、前記第１の選択信号とは異なる第２の選択信号を生成するステップと、を含む。
本発明の好ましい態様において、ヒューズを介してプログラム信号を送信することにより、前記第１の半導体装置をプログラムする。本発明の好ましい態様において、前記第１の半導体装置をプログラムした後、前記第２の半導体装置に前記第１の半導体装置を接合した後に、前記第２の半導体装置をプログラムするステップをさらに含む。一の実施形態において、前記第１の半導体装置をプログラムした後、前記第２の半導体装置をプログラムする前に、プログラム済みインジケータをプログラムする。本発明の好ましい態様において、前記スタック識別子信号を送信する前に、第１のマスクパターンを用いて前記第１の半導体装置を製造し、第２のマスクパターンを用いて前記第２の半導体装置を製造し、前記第１のマスクパターンと前記第２のマスクパターンのそれぞれのマスクパターンは、１つのマスクパターンを除いて同一である。一実施形態において、１つのマスクパターンは、ビア用のパターンである。
以上、いくつかの実施形態の概要について説明したが、当業者であれば、本開示の態様をより好適に理解することができる。当業者であれば、本明細書に記載された実施形態と同様の目的を達成するために、他の工程や構造を設計、変更すること、及び／又は同一の効果を達成することは容易であることを理解されるべきである。当業者であれば、これらと均等な構成については、本発明の趣旨及び範囲から逸脱することなく、本発明の趣旨及び範囲から逸脱することなく、種々の変更、置換及び変更を加えることが可能であることを認識すべきである。

Claims (20)

  1. 半導体装置であって、
    第１の半導体装置と前記第１の半導体装置に接合された第２の半導体装置を備え、
    前記第１の半導体装置は、
    第１の固有識別子構造と、
    第１の電気入力と、
    前記第１の固有識別子構造に接続された第１の入力と、前記第１の電気入力に接続された第２の入力と、を有する第１の比較器と、
    を備え、
    前記第２の半導体装置は、
    前記第１の固有識別子構造とは異なる第２の固有識別子構造と、
    前記第１の電気入力と電気的に接続された第２の電気入力と、
    前記第２の固有識別子構造に接続された第３の入力と、前記第２の電気入力に接続された第４のの入力と、を有する第２の比較器と、
    を備える、半導体装置。
  2. 前記第１の固有識別子構造は、
    第１の基準電圧線と、
    第２の基準電圧線と、
    １以上のビアを介して前記第１の基準電圧線又は前記第２の基準電圧線のいずれかにそれぞれ電気的に接続されている、複数の識別線と、
    を備える、請求項１に記載の半導体装置。
  3. 前記第１の固有識別子構造は、
    第１の基準電圧線と、
    第２の基準電圧線と、
    １以上のヒューズを介して前記第１の基準電圧線又は前記第２の基準電圧線のいずれかにそれぞれ電気的に接続又は分離されている、複数の識別線と、
    を備える、請求項１に記載の半導体装置。
  4. 前記第１の比較器の出力は、前記第１の半導体装置の出力領域に接続されている、
    請求項１に記載の半導体装置。
  5. 前記出力領域の出力は、基板を介して制御ブロックに接続され、前記制御ブロックは、複数の遅延線を有する、
    請求項４に記載の半導体装置。
  6. 前記第１の半導体装置は、
    前記第１の比較器に接続された第５の入力を有する第１のＡＮＤゲートと、
    前記第１の半導体装置の外部コネクタに接続された第６の入力部と、
    を備える、請求項１に記載の半導体装置。
  7. 前記第２の比較器の出力は、前記第２の半導体装置のインアウト領域に接続されている、
    請求項１に記載の半導体装置。
  8. 半導体装置であって、
    第１の半導体ダイと前記第１の半導体ダイに接合された第２の半導体ダイとを備え、
    前記第１の半導体ダイは、
    第１の入力領域と、
    第１の出力領域と、
    第１のインアウト領域と、
    第１の識別子領域と、
    第１の比較器に電気的に接続され、前記第１の比較器も前記第１の識別子領域に電気的に接続され、前記第１の比較器の出力は前記第１の出力領域と前記第１のインアウト領域の両方に接続された第１の外部接続部と、
    を備え、
    前記第２の半導体ダイは、
    第２の入力領域と、
    第２の出力領域と、
    第２のインアウト領域と、
    前記第１の識別子領域とは異なる構造を有する第２の識別子領域と、
    前記第１の外部接続部に貫通ビアを介して電気的に接続された第２の比較器と、
    を備え、
    前記第２の比較器の出力は、前記第２の出力領域と前記第２のインアウト領域との両方に接続されている、
    半導体装置。
  9. 前記第１の比較器の出力と前記第１のインアウト領域との間に配置されたＡＮＤゲートをさらに備える、
    請求項８に記載の半導体装置。
  10. 前記第１の識別子領域は、ヒューズである、
    請求項８に記載の半導体装置。
  11. 前記第１の識別子領域は、第１のパターンの第１の配線群と、第２のパターンの第１のビア群とを有し、前記第２の識別子領域は、前記第１のパターンの第２の配線群と、前記第２のパターンとは異なる第３のパターンの第２のビア群とを有する、
    請求項８に記載の半導体装置。
  12. 前記第１の出力領域の入力は、前記第２の出力領域の出力に接続されている、
    請求項８に記載の半導体装置。
  13. 前記第１のインアウト領域の入力は、前記第２のインアウト領域の出力に接続されている、
    請求項８に記載の半導体装置。
  14. 前記第１の外部接続部は、スタック識別子接続である、
    請求項８に記載の半導体装置。
  15. データの送受信方法であって、
    第１の半導体装置と第２の半導体装置とが接合された前記第１の半導体装置と前記第２の半導体装置との双方にスタック識別子信号を送信するステップと、
    前記第１の半導体装置内において、前記スタック識別子信号と第１の固有識別子とを比較し、前記スタック識別子信号が前記第１の固有識別子と同一である場合に、第１の選択信号を生成するステップと、
    前記第２の半導体装置において、前記スタック識別子信号と、前記第１の固有識別子とは異なる第２の固有識別子とを比較し、前記スタック識別子信号と前記第２の固有識別子とが同一である場合に、前記第１の選択信号とは異なる第２の選択信号を生成するステップと、
    を含む方法。
  16. ヒューズを介してプログラム信号を送信することにより、前記第１の半導体装置をプログラムする、
    請求項１５に記載の方法。
  17. 前記第１の半導体装置をプログラムした後、前記第２の半導体装置に前記第１の半導体装置を接合した後に、前記第２の半導体装置をプログラムするステップをさらに含む、
    請求項１６に記載の方法。
  18. 前記第１の半導体装置をプログラムした後、前記第２の半導体装置をプログラムする前に、プログラム済みインジケータをプログラムする、
    請求項１７に記載の方法。
  19. 前記スタック識別子信号を送信する前に、第１のマスクパターンを用いて前記第１の半導体装置を製造し、第２のマスクパターンを用いて前記第２の半導体装置を製造し、前記第１のマスクパターンと前記第２のマスクパターンのそれぞれのマスクパターンは、１つのマスクパターンを除いて同一である、
    請求項１５に記載の方法。
  20. １つのマスクパターンは、ビア用のパターンである、
    請求項１９に記載の方法。
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