KR102506104B1 - 반도체 디바이스 및 제조 방법 - Google Patents

반도체 디바이스 및 제조 방법 Download PDF

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KR102506104B1
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메이쉬 옹
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Abstract

복수의 반도체 디바이스들이 스택으로 배열된다. 스택 내의 개별 반도체 디바이스들은 스택 내로 전송되는 식별 신호에 의해 선택된다. 신호는 각각의 스택 내에서 반도체 디바이스들 각각 내에 저장되어 있는 고유 스택 식별자와 비교되고, 신호가 고유 스택 식별자와 동일한 경우, 반도체 디바이스는 선택되는 반면, 신호가 고유 스택 식별자와 동일하지 않은 경우, 반도체 디바이스는 디폴트 바이패스 모드 내에서 유지된다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
본 출원은 2020년 7월 31일에 출원된 미국 가특허 출원 제63/059,234호의 우선권을 청구하며, 이 가특허 출원의 전문은 참조로서 본 명세서 내에서 원용된다.
통상적으로, 집적 회로 칩은 소위 2차원 또는 2D 연결을 사용하여 상호연결된다. 수많은 기능 블록(예컨대, 로직, I/O, 메모리, 아날로그 회로 등)이 구비되어 있는 대규모 레이아웃을 가진 SoC(system on chip) 디바이스와 같은 고급 디바이스의 경우, 종래의 2D 배선은 많은 제한들을 갖는다. 이것들은 많은 수의 필요한 상호연결부들과 I/O 포트들, 2D 배선과 연관된 전력 소비/전류 누설, 2D 배선과 연관된 고비용으로 인해 I/O 제한들을 포함한다. 이러한 문제들은 기술 노드가 서브 미크론 규모로 진전됨에 따라 더욱 악화된다. 종래의 2D 배선은 특히 필드 프로그래밍가능 게이트 어레이(field programmable gate array; FPGA) 및 그래픽 처리 장치(graphic processing unit; GPU)와 같은 고급 노드 디바이스의 경우, 수율 과제도 야기시킨다.
다수의 칩들을 공통 기판 상에서 수직으로는 물론 수평으로 상호연결하는 것을 포함하는 소위 3D 배선은 첨단 디바이스에서 점점 더 요망되고 있다. 고급 로직 디바이스 및 DRAM 칩과 같은 관련 메모리와 같은 상이한 집적 회로들을 상호연결하는 데 인쇄 회로 기판 및/또는 실리콘 인터포저 패키지가 채택될 수 있다. 실리콘 관통 비아(through silicon via; TSV)의 사용은 3D 패키지를 사용한 보다 효율적인 패키징에 도움을 주며 더 넓은 I/O 연결을 가능케 해준다. 이러한 패키지는 로직 패키지 위에 적층된 DRAM 패키지와 같은, PoP(package on package) 디바이스에 대한 문을 개방시킨다. 상기 장점에도 불구하고, 패키징, 특히 3D 패키징에서는, 3D 스택에서 데이터를 적절하게 또는 더 효율적으로 전송하고 및/또는 수신해야 할 필요성을 비롯하여, 다른 과제들이 또한 존재한다.
실시예에서, 반도체 디바이스는, 제1 반도체 디바이스 - 상기 제1 반도체 디바이스는, 제1 고유 식별자 구조물; 제1 전기 입력부; 및 제1 고유 식별자 구조물에 연결된 제1 입력부를 포함하며, 제1 전기 입력부에 연결된 제2 입력부를 포함하는 제1 비교기를 포함함 -; 제1 반도체 디바이스에 접합된 제2 반도체 디바이스를 포함하고, 상기 제2 반도체 디바이스는, 제1 고유 식별자 구조물과는 상이한 제2 고유 식별자 구조물; 제1 전기 입력부에 전기적으로 연결된 제2 전기 입력부; 및 제2 고유 식별자 구조물에 연결된 제3 입력부를 포함하며, 제2 전기 입력부에 연결된 제4 입력부를 포함하는 제2 비교기를 포함한다. 실시예에서, 제1 고유 식별자 구조물은, 제1 기준 전압 라인; 제2 기준 전압 라인; 및 복수의 식별 라인들을 포함하며, 상기 복수의 식별 라인들 각각은 하나 이상의 비아를 통해 상기 제1 기준 전압 라인 또는 상기 제2 기준 전압 라인 중 하나에 전기적으로 연결된다. 실시예에서, 제1 고유 식별자 구조물은, 제1 기준 전압 라인; 제2 기준 전압 라인; 및 복수의 식별 라인들을 포함하며, 상기 복수의 식별 라인들 각각은 하나 이상의 퓨즈를 통해 상기 제1 기준 전압 라인 또는 상기 제2 기준 전압 라인 중 하나에 전기적으로 연결되거나 또는 격리된다. 실시예에서, 제1 비교기로부터의 출력은 제1 반도체 디바이스의 출력 영역에 연결된다. 실시예에서, 출력 영역으로부터의 출력은 기판을 통해 제어 블록에 연결되고, 제어 블록은 복수의 지연 라인을 포함한다. 실시예에서, 제1 반도체 디바이스는, 제1 비교기에 연결된 제5 입력부를 포함하는 제1 AND 게이트; 및 제1 반도체 디바이스의 외부 커넥터에 연결된 제6 입력부를 더 포함한다. 실시예에서, 제2 비교기로부터의 출력은 제2 반도체 디바이스의 인아웃(inout) 영역에 연결된다.
다른 실시예에서, 반도체 디바이스는, 제1 반도체 다이 - 상기 제1 반도체 다이는, 제1 입력 영역; 제1 출력 영역; 제1 인아웃 영역; 제1 식별자 영역; 및 제1 비교기에 전기적으로 연결된 제1 외부 연결부를 포함하고, 제1 비교기는 또한 제1 식별자 영역에 전기적으로 연결되며, 제1 비교기의 출력은 제1 출력 영역과 제1 인아웃 영역 둘 다에 연결됨 -; 및 상기 제1 반도체 다이에 접합된 제2 반도체 다이를 포함하고, 상기 제2 반도체 다이는, 제2 입력 영역; 제2 출력 영역; 제2 인아웃 영역; 제2 식별자 영역 - 상기 제2 식별자 영역은 상기 제1 식별자 영역과는 상이한 구조물을 가짐 -; 및 관통 비아에 의해 제1 외부 연결부에 전기적으로 연결된 제2 비교기를 포함하고, 상기 제2 비교기의 출력은 상기 제2 출력 영역과 상기 제2 인아웃 영역 둘 다에 연결된다. 실시예에서, 반도체 디바이스는 제1 비교기의 출력과 제1 인아웃 영역 사이에 위치된 AND 게이트를 더 포함한다. 실시예에서, 제1 식별자 영역은 퓨즈들을 포함한다. 실시예에서, 제1 식별자 영역은 제1 패턴의 제1 세트의 라인들 및 제2 패턴의 제1 세트의 비아들을 포함하며, 제2 식별자 영역은 제1 패턴의 제2 세트의 라인들 및 제2 패턴과는 상이한 제3 패턴의 제2 세트의 비아들을 포함한다. 실시예에서, 제1 출력 영역은 제2 출력 영역의 출력에 연결된 입력부를 갖는다. 실시예에서, 제1 인아웃 영역은 제2 인아웃 영역의 출력에 연결된 입력부를 갖는다. 실시예에서, 제1 외부 연결부는 스택 식별자 연결부이다.
또다른 실시예에서, 데이터를 전송하고 수신하는 방법으로서, 제1 반도체 디바이스와 제2 반도체 디바이스 둘 다 내로 스택 식별자 신호를 전송하는 단계 - 상기 제1 반도체 디바이스와 상기 제2 반도체 디바이스는 서로 접합됨 -; 제1 반도체 디바이스 내에서, 상기 스택 식별자 신호를 제1 고유 식별자와 비교하는 단계 - 상기 스택 식별자 신호가 상기 제1 고유 식별자와 동일한 경우, 제1 선택 신호가 생성됨 -; 및 제2 반도체 디바이스 내에서, 스택 식별자 신호를 제2 고유 식별자와 비교하는 단계를 포함하고, 제2 고유 식별자는 제1 고유 식별자와 상이하고, 스택 식별자 신호가 제2 고유 식별자와 동일한 경우, 제2 선택 신호가 생성되고, 제2 선택 신호는 제1 선택 신호와는 상이하다. 실시예에서, 방법은 퓨즈들을 통해 프로그래밍 신호들을 전송함으로써 제1 반도체 디바이스를 프로그래밍하는 단계를 더 포함한다. 실시예에서, 방법은 제1 반도체 디바이스를 프로그래밍한 후 그리고 상기 제1 반도체 디바이스가 제2 반도체 디바이스에 접합된 후 제2 반도체 디바이스를 프로그래밍하는 단계를 더 포함한다. 실시예에서, 제1 반도체 디바이스를 프로그래밍한 후, 제2 반도체 디바이스를 프로그래밍하기 전에 프로그래밍 완료 표시자가 프로그래밍된다. 실시예에서, 스택 식별자 신호를 전송하기 전에, 제1 세트의 마스크 패턴들로 제1 반도체 디바이스를 제조하고, 제2 세트의 마스크 패턴들로 제2 반도체 디바이스를 제조하며, 제1 세트의 마스크 패턴들과 제2 세트의 마스크 패턴들 둘 다 내의 각각의 마스크 패턴은 하나의 마스크 패턴을 제외하고 동일하다. 실시예에서 하나의 마스크 패턴은 비아들을 위한 패턴이다.
본 명세서에서 설명된 고유 식별자들 및 입력/출력 구조물들을 이용함으로써, 데이터의 더 빠른 입력/출력이 다수의 반도체 디바이스들의 스택(100) 내에서 달성될 수 있다. 이는 스택(100) 내의 반도체 디바이스들의 수에 의존하지 않고 그리고 스택(100) 내의 각 반도체 디바이스의 정확한 위치에 기초한 I/O 구조물들의 복잡한 맞춤화를 제공할 필요없는 일반적인 솔루션을 사용하여 달성될 수 있다. 따라서, 저렴하고, 일반적이고, 유연하며, 확장가능한 솔루션으로 더 나은 성능을 얻을 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 반도체 디바이스들의 스택을 나타낸다.
도 2는 일부 실시예들에 따른, 반도체 디바이스들의 스택의 개념도를 나타낸다.
도 3a 내지 도 3d는 일부 실시예들에 따른, 저장된 식별자 블록의 도면들을 나타낸다.
도 4는 일부 실시예들에 따른, 저장된 식별자 블록의 개념도를 나타낸다.
도 5a와 도 5b는 일부 실시예들에 따른, 출력 블록의 개념도를 나타낸다.
도 6a와 도 6b는 일부 실시예들에 따른, 입력 블록의 개념도를 나타낸다.
도 7a와 도 7b는 일부 실시예들에 따른, 인아웃(inout) 블록의 개념도를 나타낸다.
도 8a와 도 8b는 일부 실시예들에 따른, 제어 블록을 나타낸다.
도 9a 내지 도 9d는 일부 실시예들에 따른, 퓨즈(fuse)들을 갖는 저장된 식별자 블록의 도면들을 나타낸 것이다.
도 10은 일부 실시예들에 따른, 퓨즈들을 프로그래밍하는 개념도를 나타낸다.
도 11a와 도 11b는 일부 실시예들에 따른, 입력 수리 회로를 나타낸다.
도 12는 일부 실시예들에 따른, I/O 어레이를 나타낸다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 또는 180° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
이제부터 반도체 디바이스들의 스택이 스택 내의 각 반도체 디바이스의 위치를 나타내는 고유 식별자들을 사용하여 데이터 신호를 전송 및 수신하는 특정 실시예와 관련하여 실시예들을 설명할 것이다. 그러나, 여기서 제시된 실시예들은 여기서 설명된 바로 그 실시예들로 한정되지 않으며, 본 실시예들은 폭넓게 다양한 디바이스들과 방법들로 구현될 수 있다.
이제 도 1을 참조하면, 도 1에서는 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 제3 반도체 디바이스(105)를 포함하는, 반도체 디바이스들의 제1 스택(100)이 도시되어 있다. 실시예에서, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 제3 반도체 디바이스(105)는 로직 다이, 메모리 다이, 필드 프로그래밍가능 게이트 어레이(field programmable gate array; FPGA) 다이, I/O 다이, 아날로그 다이 등과 같은 임의의 적절한 반도체 다이일 수 있다. 그러나, 임의의 적절한 유형의 반도체 다이가 이용될 수 있다.
실시예에서, 제1 반도체 디바이스(101)는 제1 반도체 기판(107), 제1 기판 관통 비아(TSV)(102), 제1 반도체 기판(107)의 활성 영역 내의 제1 능동 디바이스(도 1에서 참조번호 109로 라벨표시된 사각형으로 나타남), 및 제1 금속화층(111)을 포함한다. 실시예에서, 제1 반도체 기판(107)은 도핑 또는 비도핑된 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 사용될 수 있는 다른 기판들은 다층 기판들, 구배 기판들, 또는 하이브리드 배향 기판들을 포함한다.
제1 반도체 기판(107) 내에서, 제1 TSV(102)는 제1 반도체 기판(107)의 제1 측으로부터 제1 반도체 기판(107)의 제2 측으로의 데이터 신호들의 신속한 통로를 제공하여 데이터 신호들을 아래에 있는 반도체 디바이스(예컨대, 제2 반도체 디바이스(103) 및/또는 제3 반도체 디바이스(105))에 보내기 위해 제1 반도체 기판(107)을 관통하여 연장되도록 형성될 수 있다. 실시예에서, 제1 TSV(102)는 제1 반도체 기판(107) 내에 실리콘 관통 비아(through silicon via; TSV) 개구들을 초기에 형성함으로써 형성될 수 있다. TSV 개구들은 적절한 포토레지스트를 도포하고 현상하고, 노출되어 있는 제1 반도체 기판(107)의 부분들을 희망하는 깊이까지 제거함으로써 형성될 수 있다. TSV 개구들은 제1 반도체 기판(107)의 궁극적으로 희망하는 높이보다 더 큰 깊이로 제1 반도체 기판(107) 내로 연장되도록 형성될 수 있다. 따라서, 깊이는 전체 설계에 의존적이지만, 깊이는 약 50㎛의 깊이와 같이 약 20㎛와 약 200㎛ 사이일 수 있다.
TSV 개구들이 제1 반도체 기판(107) 내에 형성되면, TSV 개구들은 라이너로 라이닝(lined)될 수 있다. 라이너는, 예컨대 TEOS(tetraethylorthosilicate) 또는 실리콘 질화물로부터 형성된 산화물일 수 있지만, 임의의 적절한 유전체 물질이 사용될 수 있다. 라이너는 플라즈마 강화된 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 이용하여 형성될 수 있지만, 물리적 기상 증착 또는 열 공정과 같은 다른 적절한 공정들이 사용될 수 있다. 추가적으로, 라이너는 약 1㎛와 같이, 약 0.1㎛와 약 5㎛ 사이의 두께로 형성될 수 있다.
라이너가 TSV 개구들의 측벽들과 바닥부를 따라 형성되면, 배리어층이 형성될 수 있고, TSV 개구들의 나머지는 제1 도전성 물질로 충전될 수 있다. 제1 도전성 물질은 구리를 포함할 수 있지만, 알루미늄, 합금들, 도핑된 폴리실리콘, 이들의 조합 등과 같은 다른 적절한 물질들이 활용될 수 있다. 제1 도전성 물질은 구리를 시드층 상에서 전기도금하고, TSV 개구들을 충전 및 과충전시킴으로써 형성될 수 있다. TSV 개구들이 충전되면, TSV 개구들의 외부에 있는 과잉 라이너, 배리어층, 시드층, 및 제1 도전성 물질은 화학적 기계적 폴리싱(chemical mechanical polishing; CMP)과 같은 평탄화 공정을 통해 제거될 수 있으나, 임의의 적절한 제거 공정이 사용될 수 있다.
TSV 개구들이 충전되면, 제1 TSV(102)를 위한 개구들을 노출시키고 제1 반도체 기판(107)을 관통하여 연장되는 제1 TSV(102)를 제1 도전성 물질로부터 형성하기 위해 제1 반도체 기판(107)의 제2 측의 시닝이 수행될 수 있다. 기판의 제2 측의 시닝은 CMP 또는 에칭과 같은 평탄화 공정에 의해 수행될 수 있다. 하지만, 제1 TSV(102)를 형성하는 임의의 적절한 방법이 활용될 수 있다.
제1 반도체 기판(107)은 또한 제1 능동 디바이스들(109)을 포함할 수 있다. 본 발명분야의 당업자는 제1 반도체 디바이스(101)에 대한 설계의 희망하는 구조적 및 기능적 요건들(아래에서 더 자세히 설명됨)을 생성하기 위해 트랜지스터, 캐패시터, 저항기, 이들의 조합 등과 같은 폭넓게 다양한 수동 디바이스들과 제1 능동 디바이스들(109)이 사용될 수 있다는 것을 알 것이다. 제1 능동 디바이스들(109)은 임의의 적절한 방법들을 사용하여 형성될 수 있다.
제1 반도체 디바이스(101)는 추가적으로 BEOL(back end of line) 제1 금속화층(111)을 포함한다. 제1 금속화층(111)은 제1 반도체 기판(107)과 제1 능동 디바이스들(109) 위에 형성되며, 다양한 능동 디바이스들(209)과 제1 TSV(102)을 연결하여 기능 회로부를 형성하도록 설계된다. 실시예에서, 제1 금속화층(111)은 유전체와 도전성 물질의 교호층들로 형성되고, 도전성 라인들과 도전성 비아들을 형성하기 위해 (증착, 다마신, 듀얼 다마신 등과 같은) 임의의 적절한 공정을 통해 형성될 수 있다. 제1 금속화층(111)의 정확한 수는 제1 반도체 디바이스(101)의 설계에 의존한다.
특정 실시예에서, 제1 금속화층(111)의 각각의 층들은 다마신 또는 듀얼 다마신 공정을 사용하여 형성될 수 있다. 예를 들어, 유전체층이 구조물 위에 성막될 수 있고, 포토레지스트가 유전체층 위에 배치될 수 있다. 포토레지스트가 제위치에 있을 때, 패터닝된 에너지 소스를 형성하기 위해 마스크를 통해 에너지 소스(예를 들어, 광)를 통과시킴으로써 포토레지스트가 패터닝될 수 있으며, 그런 후 패터닝된 에너지 소스는 포토레지스트쪽으로 지향되고 포토레지스트에 영향을 미친다. 패터닝된 에너지 소스가 포토레지스트에 영향을 미치면, 포토레지스트의 노출된 부분 또는 노출되지 않은 부분 중 어느 하나를 분리하고 제거하기 위해 현상액을 사용하여 포토레지스트가 현상된다. 그런 후, 패터닝된 포토레지스트를 마스크로서 이용하여 유전체층을 관통하거나 또는 유전체층 내부에 개구를 형성한다.
개구가 유전체층을 관통하거나 또는 유전체층 내부에 형성되면, 도전성 물질이 개구 내에 배치될 수 있다. 특정 실시예에서, 시드층이 초기에 성막되고, 그런 후, 개구를 도전성 물질로 충전하고/충전시키거나 과충전시키기 위해 전기도금 또는 무전해 도금과 같은 성막 방법이 이용된다. 개구의 외부에 위치한 도전성 물질의 임의의 과잉 물질은, 제위치에 있을 때, 화학적 기계적 평탄화 공정과 같은 평탄화 공정을 사용하여 제거될 수 있다. 그러나, 제1 금속화층(111)의 각 층의 도전성 라인들과 비아들을 형성하기 위해 임의의 적절한 방법이 이용될 수 있다.
제1 금속화층(111)과 전기적으로 연결되는 제1 외부 연결부(113)가 형성될 수 있다. 실시예에서, 제1 외부 연결부(113)는 구리 필라와 같은 도전성 필라일 수 있고, 이는 구리, 텅스텐, 기타 도전성 금속 등과 같은 하나 이상의 도전성 물질을 포함할 수 있으며, 이는 예를 들어, 시드층 및 배치되고 패터닝된 포토레지스트로 전기도금, 무전해 도금 등을 수행함으로써 형성될 수 있다. 실시예에서, 시드층 및 포토레지스트가 황산구리(CuSO4) 함유 용액과 같은 전기도금 용액 내에 침수되거나 침지되는 전기도금 공정이 사용된다. 시드층 표면은, 시드층이 전기도금 공정에서 캐소드로서 기능하도록, 외부 DC 전력 공급기의 음극측에 전기적으로 연결된다. 구리 애노드와 같은 고체 도전성 애노드가 또한 용액 내에 침수되고 전력 공급기의 양극측에 부착된다. 애노드로부터의 원자들이 용액 내에서 용해되고, 이로부터 캐소드, 예를 들어, 시드층은 용해된 원자들을 획득하여, 포토레지스트의 개구 내의 시드층의 노출된 도전성 영역들을 도금시킨다. 포토레지스트는, 형성이 되면, 제거될 수 있고, 아래에 있던 노출된 시드층이 제거될 수 있다.
다른 실시예에서, 제1 외부 연결부(113)는 마이크로범프 또는 제어형 붕괴 칩 연결(controlled collapse chip connection; C4) 범프와 같은 접촉 범프들일 수 있고, 주석과 같은 물질, 또는 은 또는 구리와 같은 다른 적절한 물질들을 포함할 수 있다. 제1 외부 연결부(113)가 접촉 범프인 실시예에서, 제1 외부 연결부(113)는 주석과 같은 물질, 또는 은, 무납 주석, 또는 구리와 같은 기타의 적절한 물질들을 포함할 수 있다. 제1 외부 연결부(113)가 주석 솔더 범프인 실시예에서, 제1 외부 연결부(113)는 성막, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 이러한 통상적으로 사용되는 방법을 통해, 예컨대, 약 100㎛의 두께로 주석층을 초기에 형성함으로써 형성될 수 있다. 주석층이 구조물 상에서 형성되면, 원하는 범프 형상으로 물질을 형상화하기 위해 리플로우가 수행될 수 있다.
추가적으로, 제1 반도체 디바이스(101)와 예를 들어, 제2 반도체 디바이스(103) 사이의 접촉을 위한 도전성 영역들을 제공하기 위해 제2 외부 커넥터(115)가 형성될 수 있다. 실시예에서, 제2 외부 커넥터(115)는 임의의 원하는 수 그리고 임의의 원하는 조합의 볼 그리드 어레이(ball grid array; BGA) 커넥터, 솔더 볼, 제어형 붕괴 칩 연결(C4) 범프, 마이크로 범프(예를 들어, μ범프), 무전해 니켈 무전해 팔라듐 침지 금 기술(electroless nickel-electroless palladium-immersion gold; ENEPIG) 형성 범프 등을 포함하는 하이브리드 범프 형성일 수 있다. 그러나, 임의의 적절한 유형의 외부 커넥터들이 이용될 수 있다.
실시예에서, 제2 외부 커넥터(115)는 도전성 필라일 수 있고, 제1 반도체 디바이스(101)의 후면 위에 포토레지스트(도시되지 않음)를 초기에 형성함으로써 형성될 수 있다. 포토레지스트는 제2 외부 커넥터(115)의 원하는 형상으로 패터닝될 수 있다. 그런 후, 제2 외부 커넥터(115)는 구리와 같은 도전성 물질로부터 포토레지스트 내에 성막되지만, 니켈, 금, 또는 금속 합금, 이들의 조합 등과 같은 다른 도전성 물질들이 또한 사용될 수 있다. 추가적으로, 제2 외부 커넥터(115)는 전기도금 또는 무전해 도금과 같은 공정을 사용하여 형성될 수 있다. 이 공정은, 포토레지스트의 개구들을 충전 및/또는 과충전시켜서 제2 외부 커넥터(115)를 형성하기 위해, 예컨대, 구리를 개구들 내에 성막시킨다. 그런 후, 제1 패시베이션층(110)의 개구들 외부에 있는 과잉의 도전성 물질과 포토레지스트는, 예를 들어, 애싱 공정, 화학적 기계적 폴리싱(CMP) 공정, 이들의 조합 등을 사용하여 제거될 수 있다.
하지만, 본 발명분야의 당업자가 인식할 바와 같이, 제1 외부 연결부(113)와 제2 외부 커넥터(115)를 형성하기 위한 상술한 공정은 단순히 하나의 설명에 불과하며, 실시예들을 바로 그 공정으로 제한시키는 것을 의미하지 않는다. 이보다는, 설명한 공정들은 단지 예시적인 것으로서 의도된 것이며, 제1 외부 연결부(113)와 제2 외부 커넥터(115)를 형성하기 위한 임의의 적절한 공정 또는 공정들의 조합이 활용될 수 있다. 적절한 모든 공정들이 본 실시예들의 범위 내에 완전히 포함되는 것으로 한다.
제2 반도체 디바이스(103)는 제1 반도체 디바이스(101)와 유사할 수 있다(둘 다 이미 설명되었으며 이후에도 여기서 설명될 것임). 예를 들어, 제2 반도체 디바이스(103)는 제2 반도체 기판(117), 제2 TSV(104), 제2 능동 디바이스들(119), BEOL 제2 금속화층(121), 및 제4 외부 커넥터(125)를 포함할 수 있으며, 이들은 제1 반도체 기판(107), 제1 TSV(102), 제1 능동 디바이스들(109), 제1 금속화층(111), 및 제2 외부 커넥터(115)와 각각 유사할 수 있다. 추가적으로, 제2 반도체 디바이스(103)는 제1 외부 연결부(113) 및/또는 제2 외부 커넥터(115) 중 어느 하나와 유사할 수 있는 제3 외부 커넥터(123)를 포함할 수 있다.
제3 반도체 디바이스(105)는 제1 반도체 디바이스(101)와 유사할 수 있다(둘 다 이미 설명되었으며 이후에도 여기서 설명될 것임). 예를 들어, 제3 반도체 디바이스(105)는 제3 반도체 기판(127), 제3 TSV(106), 제3 능동 디바이스들(129), BEOL 제3 금속화층(131), 제5 외부 커넥터(133), 및 제6 외부 커넥터(134)를 포함할 수 있으며, 이들은 제1 반도체 기판(107), 제1 TSV(102), 제1 능동 디바이스들(109), 제1 금속화층(111), 제3 외부 커넥터(125), 및 제4 외부 커넥터(125)와 각각 유사할 수 있다.
실시예에서, 제3 반도체 디바이스(105)는 제2 반도체 디바이스(103)에 접합되고, 제2 반도체 디바이스(103)는 제1 반도체 디바이스(101)에 접합된다. 실시예에서, 제2 반도체 디바이스(103)와 제3 반도체 디바이스(105)의 전면은 제1 반도체 디바이스(101)의 전면과 제2 반도체 디바이스(103)의 후면에 페이스 투 백(face-to-back) 구성으로 접합되는 반면, 제2 반도체 디바이스(103)의 전면은 제1 반도체 디바이스(101)의 전면에 페이스 투 페이스(face-to-face) 구성으로 접합된다. 그러나, 다른 실시예들에서, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 제3 반도체 디바이스(105)는 임의의 적절한 배향 조합으로 접합될 수 있다. 임의의 적절한 구성들이 활용될 수 있다.
예를 들어, 제5 외부 커넥터(133)와 제4 외부 커넥터(125)가 모두 구리 필라인 실시예에서, 제5 외부 커넥터(133)와 제4 외부 커넥터(125)는 서로 정렬되고, 그런 후 물리적 접촉을 이루도록 배치된다. 물리적 접촉이 이루어지면, 제5 외부 커넥터(133)와 제4 외부 커넥터(125)가 가열되고 압력이 가해져 금속간 접합을 형성한다. 그러나, (예를 들어, 도 1에서는 도시되지 않은 패시베이션층들을 사용하는) 유전체간 접합, 하이브리드 접합 등과 같은 임의의 다른 적절한 접합 공정들이 활용될 수 있다.
마찬가지로, 제2 외부 커넥터(115)와 제3 외부 커넥터(123)가 모두 구리 필라인 실시예에서, 제2 외부 커넥터(115)와 제3 외부 커넥터(123)는 서로 정렬되고, 그런 후 물리적 접촉을 이루도록 배치된다. 물리적 접촉이 이루어지면, 제2 외부 커넥터(115)와 제3 외부 커넥터(123)가 가열되고 압력이 가해져 금속간 접합을 형성한다. 그러나, 유전체간 접합, 하이브리드 접합 등과 같은 임의의 다른 적절한 접합 공정들이 활용될 수 있다.
실시예에서, 제2 반도체 디바이스(103)로의 접합 전 또는 후에 제1 반도체 디바이스(101)는 지지 기판(135)에 접합된다. 실시예에서, 지지 기판(135)은 BT(bismaleimide triazine), FR-4, ABF 등과 같은 폴리머 물질의 다중 주석층들(또는 라미네이트들)의 스택으로서 형성된 적층 기판과 같은 패키지 기판 또는 인쇄 회로 기판일 수 있다. 그러나, 실리콘 인터포저, 실리콘 기판, 유기 기판, 세라믹 기판 등과 같은 임의의 다른 적절한 기판이 활용될 수 있으며, 제1 외부 연결부(113)를 포함하는 구조물에 대한 지지 및 연결성을 제공하는 이러한 모든 재배선 기판들이 본 실시예들의 범위 내에 완전히 포함되도록 의도된다.
제1 외부 연결부(113)가 솔더 범프인 실시예에서, 제1 외부 연결부(113)는 지지 기판(135)의 대응하는 연결부들과 정렬될 수 있다. 정렬되고 물리적 접촉이 이루어지면, 제1 외부 연결부(113)의 물질을 리플로우(reflow)하고 제1 외부 연결부(113)를 지지 기판(135)과 접합시키기 위해 리플로우 공정이 수행될 수 있다. 그러나, 임의의 적절한 접합 공정이 활용될 수 있다.
도 2는 제1 스택(100)을 형성하기 위해 제1 제어 블록(801)을 갖는 지지 기판(135) 상에 적층된 배열로 있는 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 제3 반도체 디바이스(105)를 예시한다. 그러나, 도 2는 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 제3 반도체 디바이스(105) 각각 내의 회로부의 개념적인 개념을 예시한 것이다. 예를 들어, 먼저 제1 반도체 디바이스(101)를 살펴보면, 제1 반도체 디바이스는 제1 I/O 영역(203)과 함께 제1 능동 회로(201)를 포함할 수 있다. 실시예에서, 능동 회로부는 제1 반도체 디바이스(101)의 원하는 기능을 제공하는, 로직 회로, 메모리 회로, 이들의 조합 등을 포함할 수 있다. 그러나, 임의의 적절한 회로부가 활용될 수 있다.
제1 I/O 영역(203)은 제1 반도체 디바이스(101) 안팎으로의 (예를 들어, 제1 능동 회로(201) 안팎으로의) 신호들을 지지 기판(135) 및 제2 반도체 디바이스(103)로 송수신하기 위해 활용된다. 실시예에서, 제1 I/O 영역(203)은 제1 ID 블록(205), 제1 출력 블록(207), 제1 입력 블록(209), 및 제1 인아웃 블록(211)을 포함한다. 그러나, 임의의 다른 적절한 블록들이 활용될 수 있다.
제2 반도체 디바이스(103)와 제3 반도체 디바이스(105)는 제1 반도체 디바이스(101)와 동일한 구조물들을 포함할 수 있다. 예를 들어, 제2 반도체 디바이스(103)는 제2 능동 회로(202), 제2 ID 블록(213), 제2 출력 블록(215), 제2 입력 블록(217), 및 제2 인아웃 블록(219)을 포함하며, 이들은 제1 능동 회로(201), 제1 ID 블록(205), 제1 출력 블록(207), 제1 입력 블록(209), 및 제1 인아웃 블록(211)과 각각 동일할 수 있다. 추가적으로, 제3 반도체 디바이스(105)는 제3 능동 회로(204), 제3 ID 블록(221), 제3 출력 블록(223), 제3 입력 블록(225), 및 제3 인아웃 블록(227)을 포함하며, 이들은 제1 능동 회로(201), 제1 ID 블록(205), 제1 출력 블록(207), 제1 입력 블록(209), 및 제1 인아웃 블록(211)과 각각 동일할 수 있다.
도 2는 지지 기판(135)을 제1 반도체 디바이스(101)의 제1 I/O 영역(203)에 연결하는 입력부들과 출력부들을 제공하는 복수의 제1 외부 연결부(113)를 추가로 도시한다. 특정 실시예에서, 제1 외부 연결부(113)는 CS_ENI 볼(ball)(228), Stack_ID 볼(229), 데이터 아웃(data out) 볼(231), 데이터 인(data in) 볼(233), 및 데이터 인아웃(data inout) 볼(235)을 포함할 수 있다. 추가적으로, CS_ENI 볼(228), Stack_ID 볼(229), 데이터 아웃 볼(231), 데이터 인 볼(233), 및 데이터 인아웃 볼(235) 각각이 제1 외부 연결부들(113) 중 단하나로서 도시되고 설명되었지만, 이것은 예시를 위한 것이며 실시예들을 한정시키려고 의도된 것은 아니다. 오히려, 임의의 입력부들과 출력부들은 4개, 8개, 16개 등과 같은 2개 이상의 제1 외부 연결부들(113)을 포함할 수 있다. CS_ENI 볼(228), Stack_ID 볼(229), 데이터 아웃 볼(231), 데이터 인 볼(233), 및 데이터 인아웃 볼(235) 각각으로서 입력부들을 제공하기 위해 임의의 적절한 수의 제1 외부 연결부들(113)이 활용될 수 있다.
이제 제1 반도체 디바이스(101)의 제1 I/O 영역(203)으로 돌아가서, 제1 ID 블록(205)은 제1 반도체 디바이스(101)에 대한 제1 고유 식별자를 저장하는 데 사용된다. 제1 고유 식별자는, (후술되는 바와 같이) 데이터 신호들이 구체적으로 제1 반도체 디바이스(101)로 지향될 수 있도록, 제1 스택(100) 내에서 제1 반도체 디바이스(101)가 위치해 있는 곳을 식별하는 데 활용될 수 있다. 제1 ID 블록(205)은 제1 금속화층(111)(예를 들어, 도 1 참조) 내에 제1 ID 블록(205)을 제조함으로써 제1 반도체 디바이스(101)에서 물리적으로 구현될 수 있다.
도 3a는 제1 ID 블록(205)이 제1 반도체 디바이스(101)의 제1 금속화층(111)의 2개의 층들 내에 구현되는 실시예의 클로즈업된 평면도를 도시한다. 제1 금속화층(111)의 클로즈업 뷰를 살펴보면, 제1 ID 블록(205)의 제1 비아 블록(402)은 (예컨대, 제1 금속화층(111)의 단일층 내의) 하나 이상의 ID 라인(301)을, 저전압 소스 라인(303)(예컨대, 전압 소스 소스(voltage source source; VSS) 라인) 또는 고전압 소스 라인(305)(예컨대, 전압 드레인 드레인(voltage drain drain; VDD) 라인) 중 어느 하나와 같은 기준 전압 라인들에 연결함으로써, 비휘발성의 영구 메모리 구조로 형성된다. 특정 실시예에서, 하나 이상의 ID 라인(301)은 서로 평행하게 내뻗는 제1 ID 라인(302), 제2 ID 라인(304), 제3 ID 라인(306), 및 제4 ID 라인(308)을 포함할 수 있지만, 임의의 적절한 배열과 임의의 적절한 수의 ID 라인들이 활용될 수 있다.
실시예에서, 저전압 소스 라인(303)과 고전압 소스 라인(305)은 하나 이상의 ID 라인(301)으로부터의 제1 금속화층(111)의 아래에 있는 층 또는 위에 있는 층과 같은, 다른 층에 위치할 수 있다. 하나 이상의 ID 라인(301)을 저전압 소스 라인(303) 및/또는 고전압 소스 라인(305)에 연결하기 위해, 하나 이상의 ID 라인(301)을 저전압 소스 라인(303) 또는 고전압 소스 라인(305) 중 어느 하나에 연결하도록 하나 이상의 비아(307)가 형성될 수 있다.
하나 이상의 ID 라인(301)과 고전압 소스 라인(305) 및 저전압 소스 라인(303) 사이의 비아(307)의 위치 및 제조를 제어함으로써, 제1 반도체 디바이스(101)는 제1 반도체 디바이스(101)의 제조 동안 제1 스택(100) 내에서 제1 고유 식별 번호를 할당받을 수 있다. 예를 들어, 도 3a에서 예시된 실시예에서, 제1 ID 라인(302)은 비아들(307) 중 하나에 의해 고전압 소스 라인(305)에 연결되는 반면, 제2 ID 라인(304), 제3 ID 라인(306), 및 제4 ID 라인(308)은 비아들(307)에 의해 저전압 소스 라인(303)에 연결된다. 이와 같이, 하나 이상의 ID 라인(301)으로부터의 출력을 판독함으로써, 할당된 고유 식별 번호가 제1 ID 블록(205)으로부터 판독될 수 있다.
그러나, 비아들(307)을 이용하여 하나 이상의 ID 라인(301)을 저전압 소스 라인(303) 및 고전압 소스 라인(305)에 연결함으로써, 비아들(307)의 위치를 단순히 변경하는 것에 의해 제조 공정 동안 제1 반도체 디바이스(101)에 상이한 고유 식별 번호가 할당될 수 있다. 예를 들어, 도 3b에서 볼 수 있는 바와 같이, 다른 실시예에서, 제1 ID 라인(302), 제3 ID 라인(306), 및 제4 ID 라인(308)은 저전압 소스 라인(303)에 연결되는 반면, 제2 ID 라인(304)은 비아(307)에 의해 고전압 소스 라인(305)에 연결된다. 이와 같이, 하나 이상의 ID 라인(301)으로부터의 출력을 판독함으로써, 개별 고유 식별 번호가 제1 ID 블록(205)으로부터 판독될 수 있다.
또 다른 실시예에서, 도 3c에서 도시된 바와 같이, 제3 고유 식별 번호가 제조 공정 동안 비아(307)의 또 다른 재배열에 의해 획득될 수 있다. 예를 들어, 이 실시예에서, 제1 ID 라인(302), 제3 ID 라인(304), 및 제4 ID 라인(308)은 각각 저전압 소스 라인(303)에 연결되며, 제3 ID 라인(306)은 고전압 소스 라인(305)에 연결된다. 이와 같이, 하나 이상의 ID 라인(301)으로부터의 출력을 판독함으로써, 제3 고유 식별 번호가 제1 ID 블록(205)으로부터 판독될 수 있다.
또 다른 실시예에서, 도 3d에서 도시된 바와 같이, 제4 고유 식별 번호가 제조 공정 동안 비아(307)의 또 다른 재배열에 의해 획득될 수 있다. 예를 들어, 이 실시예에서, 제1 ID 라인(302), 제2 ID 라인(304), 및 제3 ID 라인(306)은 각각 저전압 소스 라인(303)에 연결되며, 제4 ID 라인(308)은 고전압 소스 라인(305)에 연결된다. 이와 같이, 하나 이상의 ID 라인(301)을 통과하는 신호들로부터의 출력을 판독함으로써, 제4 고유 식별 번호가 제1 ID 블록(205)으로부터 판독될 수 있다.
제1 금속화층(111)의 단일층 내에 위치하는 하나 이상의 비아(307)의 위치를 변경함으로써, 제1 반도체 디바이스(101)는 제1 반도체 디바이스(101)의 제조 동안 고유 식별 번호를 제공받을 수 있다. 추가적으로, 상이한 고유 식별자가 제1 반도체 디바이스에 주어지기를 원하는 경우, 단일 포토리소그래피 마스크(예를 들어, 비아(307)의 위치를 패터닝하는데 활용되는 포토리소그래픽 마스크)만이 다른 변경이 취해지는 것 없이 변경된다. 이와 같이, 임의의 원하는 고유 식별 번호를 제1 반도체 디바이스(101)에 할당하기 위해 단순하고 효율적인 공정이 사용될 수 있다.
도 4는 지지 기판(135) 상의 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 제3 반도체 디바이스(105)의 제1 스택(100)을 도시하고, 여기서 제1 ID 블록(205), 제2 ID 블록(213), 및 제3 ID 블록(221)과 관련된 내부 로직이 명확성을 위해 (해당 구조물 대신) 도시되어 있다. 실시예에서, 제1 반도체 디바이스(101)의 제1 ID 블록(205), 제2 반도체 디바이스(103)의 제2 ID 블록(213), 및 제3 반도체 디바이스(105)의 제3 ID 블록(221)은 각각 Stack_ID 볼(229)에 그리고 CS_ENI 볼(228)에도 전기적으로 연결된다.
그러나, 이 실시예에서, 제1 스택(100) 내의 각 반도체 디바이스는 제조되거나 또는 이와 달리 고유 식별자가 부여된다. 예를 들어, 도 4에서 도시된 바와 같이, 제1 반도체 디바이스(101)에는 제1 비아 블록(402)을 사용하여 제1 고유 식별자 "1"이 할당되고, 제2 반도체 디바이스(103)에는 제2 비아 블록(402)을 사용하여 제2 고유 식별자 "2"가 할당되며, 제3 반도체 디바이스(105)에는 제3 비아 블록(406)을 사용하여 제3 고유 식별자 "3"이 할당된다. 고유 식별자들은 금속화층들 각각 내에서 비아(307)의 위치를 수정하는 것에 의해, 도 3a 내지 도 3d와 관련하여 전술한 바와 같이 각각의 반도체 디바이스 내에 할당된다.
데이터 신호가 반도체 디바이스들 중 하나로 전송되기를 원하는 경우, Stack_ID 신호(405)는 Stack_ID 볼(229)을 통해, 그리고 CS_ENI 신호(413)는 CS_ENI 볼(228)을 통해 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 제3 반도체 디바이스(105) 각각에 보내진다. 실시예에서, Stack_ID 볼(229)은 제1 외부 연결부(113) 중 하나일 수 있지만, 제1 외부 커넥터(112)의 정확한 수는 또한 제1 스택(100) 내의 반도체 디바이스들의 수의 배수 또는 로그일 수 있다. 예를 들어, 16개의 반도체 디바이스들이 제1 스택(100) 내에 있는 실시예에서, Stack_ID 볼(229)을 위해 사용되는 4개의 제1 외부 커넥터들(112)이 있을 수 있다. 그러나, 임의의 적절한 수의 제1 외부 커넥터(112) 또는 핀이 활용될 수 있다.
제1 반도체 디바이스(101)를 살펴보면, Stack_ID 신호(405)는 제1 비교기(407)에 의해 제1 ID 블록(205) 내에서 수신된다. 제1 비교기(407)는 추가로, 도 3a 내지 도 3d와 관련하여 전술한 바와 같이 제1 금속화층(111)으로부터의 신호로서 수신되는 제1 고유 식별자를 입력으로서 갖는다. 제1 비교기(407) 내에서, Stack_ID 신호(405)는 제1 고유 식별자(예를 들어, 제1 반도체 디바이스(101)의 경우 "1")와 비교된다. 제1 반도체 디바이스(101)에 의해 수신된 Stack_ID 신호(405)가 제1 반도체 디바이스(101) 내에 저장된 고유 식별자와 동일한 경우, 제1 비교기(407)로부터 제1 ID 신호(415)가 출력되어 제1 AND 게이트(409)로 보내진다. 제1 AND 게이트(409)로의 다른 입력은 CS_ENI 볼(228)로부터 CS_ENI 신호(413)를 수신하도록 연결된다. 그런 후, 제1 AND 게이트(409)는 CS_ENI 신호(413)와 제1 ID 신호(415) 둘 다가 존재하는지를 결정하고, 둘 다 존재하는 경우, 제1 AND 게이트(409)로부터 제1 선택 신호(417)를 출력한다.
제1 ID_block(205)을 사용함으로써, 제1 반도체 디바이스(101)는 제1 반도체 디바이스(101)가 지지 기판(135)으로부터의 데이터 신호들을 전송 및/또는 수신하도록 선택되었는지를 결정할 수 있는 반면, 제1 스택(100) 내의 다른 반도체 디바이스들은 디폴트로 바이패스 모드로 세팅된다. 예를 들어, 제1 선택 신호(417)가 존재하면, 제1 반도체 디바이스(101)는 지지 기판(135)으로 및/또는 이로부터 신호들을 전송 및/또는 수신하도록 선택된다(아래에서 추가로 설명됨). 추가로, 제1 선택 신호(417)가 존재하지 않는 경우, 제1 반도체 디바이스(101)는 지지 기판(135)으로 및/또는 이로부터 신호들을 전송 및/또는 수신하도록 선택되지 않으며, 신호들이 제1 반도체 디바이스(101)를 통과하고 제1 반도체 디바이스(101)를 효과적으로 우회하는 자신의 디폴트 상태로 유지된다.
추가로, Stack_ID 신호(405)와 CS_ENI 신호(413) 모두의 사용이 제1 반도체 디바이스(101)가 선택되었는지를 결정하기 위해 두 신호들이 사용되는 실시예에서 상술되었지만, 이는 예시를 위한 것이며 실시예들을 한정시키려고 의도된 것은 아니다. 오히려, 임의의 적절한 신호 조합이 이용될 수 있다. 예를 들어, 다른 실시예에서, 제1 ID 신호(415) 자체가 제1 선택 신호(417)로서 이용될 수 있고, CS_ENI 볼(228)과 제1 AND 게이트(409)는 선택적이며 제거될 수 있다. 임의의 이러한 요소들의 조합이 사용될 수 있다.
다음으로 제2 반도체 디바이스(103)를 살펴보면, 일부 실시예들에서, 제2 반도체 디바이스(103)는 제1 반도체 디바이스(101)와 동일하게 셋업되지만, 제1 고유 식별자(예컨대, "1") 대신에 제2 고유 식별자(예컨대, "2")를 저장하는 제2 ID 블록(213)을 갖는다. 예를 들어, 제2 반도체 디바이스(103)는 제2 비교기(419)를 통해 Stack_ID 신호(405)를 수신할 수 있으며, Stack_ID 신호(405)가 제2 ID_Block(213) 내에 저장된 제2 고유 식별자와 동일한 경우, CS_ENI 신호(413)가 입력으로서 연결된 제2 AND 게이트(423)에 제2 ID 신호(421)가 보내진다. 제2 반도체 디바이스(103)가 선택되면, 제2 AND 게이트(423)는 제2 선택 신호(425)를 출력한다. 제2 반도체 디바이스(103)가 선택되지 않은 경우, 제2 반도체 디바이스(103)는 디폴트 상태로 유지되고, 신호들은 제2 반도체 디바이스(103)를 통과한다.
다음으로 제3 반도체 디바이스(105)를 살펴보면, 일부 실시예들에서, 제3 반도체 디바이스(105)는 제1 반도체 디바이스(101)와 동일하게 셋업되지만, 제1 고유 식별자(예컨대, "1") 대신에 제3 ID 블록(221) 내에 저장된 제3 고유 식별자(예컨대, "3")를 갖는다. 예를 들어, 제3 반도체 디바이스(105)는 제3 비교기(427)를 통해 Stack_ID 신호(405)를 수신할 수 있으며, Stack_ID 신호(405)가 제3 ID_Block(221) 내에 저장된 제3 고유 식별자와 동일한 경우, CS_ENI 신호(413)가 입력으로서 연결된 제3 AND 게이트(431)에 제3 ID 신호(429)가 보내진다. 제3 반도체 디바이스(105)가 선택되면, 제3 AND 게이트(431)는 제3 선택 신호(433)를 출력한다. 제3 반도체 디바이스(105)가 선택되지 않은 경우, 제3 반도체 디바이스(105)는 디폴트 상태로 유지되고, 신호들은 제3 반도체 디바이스(105)를 통과한다.
선택적으로, 일부 실시예들에서, 제1 반도체 디바이스(101)의 제1 ID 블록(205), 제2 반도체 디바이스(103)의 제2 ID 블록(213), 및 제3 반도체 디바이스(105)의 제3 ID 블록(221)은 또한 복수의 고유 식별자들을 포함할 수 있다. 예를 들어, 개별 고유 식별자들(예컨대, 제1 고유 식별자, 제2 고유 식별자, 및 제3 고유 식별자)을 갖는 것에 더하여, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 제3 반도체 디바이스(105)는 또한, 반도체 디바이스들을 반도체 디바이스들 중 하나보다 많은 반도체 디바이스들의 그룹으로(예컨대, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 제3 반도체 디바이스(105) 각각을 포함하는 그룹으로) 배치하는 데 사용될 수 있는 그룹 고유 식별자(예컨대, "0")를 포함할 수 있다. 이러한 실시예에서, 제1 반도체 디바이스(101)의 제1 비교기(407)는 또한 각각의 그룹 고유 식별자를 유입되는 Stack_ID 신호(405)와 비교하고, 또한 그룹 고유 식별자가 수신될 때 제1 ID 신호(415)를 출력한다. 그룹 고유 식별자를 사용함으로써, 각 반도체 디바이스들에 대해 별개의 ID 신호들을 보내야 하는 것 대신에 그룹 내의 모든 반도체 디바이스들에 신호들을 동시에 보낼 수 있다.
도 5a와 도 5b는 제1 반도체 디바이스(101)가 선택되었을 때 데이터 신호를 제1 반도체 디바이스(101)로부터 지지 기판(135)으로 출력하는데 사용될 수 있는 제1 반도체 디바이스(101) 내의 제1 출력 블록(207)의 개념적 버전을 도시한다. 실시예에서, 제1 출력 블록(207)은 (예를 들어, 제1 ID 블록(205)으로부터) 제1 선택 신호(417)를 수신하고, 제1 반도체 디바이스(101)가 선택되면, 제1 출력 블록(207)은 데이터를 제1 반도체 디바이스(101)로부터 데이터 아웃 볼(231)로 보낸다. 그러나, 제1 반도체 디바이스(101)가 선택되지 않은 경우(예컨대, 제1 출력 블록(207)이 제1 선택 신호(417)를 수신하지 않음), 제1 출력 블록(207)은 위에 있는 반도체 디바이스(예를 들어, 제2 반도체 디바이스(103))로부터 수신한 신호를 데이터 아웃 볼(231)에 보낼 것이다.
특정 실시예를 살펴보면, 제1 출력 블록(207)은 제1 데이터 소스(505)에 연결된다. 일부 실시예들에서, 제1 데이터 소스(505)는 데이터 플립 플롭(data flip flop; DFF)일 수 있지만, 임의의 적절한 데이터 소스가 이용될 수 있다. 실시예에서, 제1 데이터 소스(505)는 제1 반도체 디바이스(101) 내의 나머지 제1 능동 회로(201)에 연결되고, 제1 데이터 소스(505)(예를 들어, 제1 데이터 소스 라인(506))의 출력은 제1 출력 블록(207)에 연결된다.
도 5b는 제1 출력 블록(207)의 하나의 특정 실시예의 클로즈업 뷰를 예시한다. 이 실시예에서, 제1 데이터 소스 라인(506)은 제1 멀티플렉서(507) 내의 하나의 입력으로서 연결된다. 추가적으로, 제1 멀티플렉서(507)는 제1 멀티플렉서(507)에 대한 선택기로서 제1 선택 신호(417)에 연결된다. 이와 같이, 제1 ID_블록(205)이 Stack_ID 신호(405)가 제1 반도체 디바이스(101)를 선택하고 있음을 등록하면, 제1 선택 신호(417)가 제1 멀티플렉서(507)에 입력되고 제1 데이터 소스 라인(506)을 따라 전송된 신호들이 제1 멀티플렉서(507)로부터 출력된 제1 멀티플렉서 출력 신호(502)로서 선택된다. 제1 멀티플렉서 출력 신호(502)가 제1 멀티플렉서(507)를 떠나면, 제1 멀티플렉서 출력 신호(502)는 (예를 들어, 출력 증폭기 및 정전기 방전 보호를 갖는) 제1 출력 패드(511)에 인가되고, 결국 제1 데이터 출력 신호(512)로서 지지 기판(135) 내로 제1 반도체 디바이스(101) 밖으로 보내진다.
그러나, Stack_ID 신호(405)가 제1 반도체 디바이스(101)를 선택하고 있지 않다고 제1 ID 블록(205)이 등록하는 실시예들에서, 제1 선택 신호(417)는 제1 멀티플렉서(507) 내로 입력되지 않는다. 또한, 제1 멀티플렉서(507)에 대한 입력들 중 다른 하나는 반도체 디바이스들 중 위에 있는 반도체 디바이스로부터 신호(예를 들어, 제2 반도체 디바이스 내의 제2 출력 블록(215)의 출력으로부터의 제2 데이터 아웃 신호(514))를 수신하도록 연결될 수 있다. 특정 실시예에서, 제2 데이터 아웃 신호(214)는 제2 반도체 디바이스(103)의 제2 출력 블록(215)에 의해 보내지고, 제1 멀티플렉서(507)에 대한 입력으로서 연결되기 전에 제2 입력 패드(509)(예를 들어, 정전기 방전 보호와 함께 제2 증폭기를 가짐) 내에 입력될 수 있다.
이와 같이, 제1 반도체 디바이스(101)가 선택되지 않은 경우, (위에 있는 제2 반도체 디바이스(103) 또는 제3 반도체 디바이스(105)로부터의) 제2 데이터 아웃 신호(514)가 데이터 아웃 신호(512)로서 선택되어 제1 반도체 디바이스(101)를 빠져나온다. 이 셋업에서, 제1 반도체 디바이스(101)는 효과적으로 우회되고, 선택된 위에 있는 반도체 디바이스들로부터의 데이터는 제1 스택(100)으로부터 지지 기판(135)으로 보내진다.
다음으로, 제2 반도체 디바이스(103)와 제3 반도체 디바이스(105)를 살펴보면, 제2 반도체 디바이스(103)는 제2 출력 블록(215)을 갖고, 제3 반도체 디바이스(105)는 제3 출력 블록(223)을 갖는다. 일부 실시예들에서, 제2 출력 블록(215)과 제3 출력 블록(223)은 도 5b에서 설명된 제1 출력 블록(205)과 동일할 수 있다. 이와 같이, 제2 출력 블록(215) 및 제3 출력 블록(223) 각각에서, (제2 반도체 디바이스(103)의) 제2 선택 신호(425) 또는 (제3 반도체 디바이스(105)의) 제3 선택 신호(433)는 선택된 반도체 디바이스로부터 데이터를 출력하거나 위에 있는 반도체 디바이스로부터 데이터를 출력하기 위한 멀티플렉서의 출력을 선택하는 데 활용된다. 이러한 데이터 신호들은 서로 정렬된 외부 연결부들을 통해 전송될 수 있거나, 또는 외부 연결부들이 서로 정렬되지 않은 실시예에서, 신호들은 금속화층 또는 재배선층을 통해 라우팅된다.
제1 출력 블록(207), 제2 출력 블록(215), 및 제3 출력 블록(223)을 이용함으로써, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 제3 반도체 디바이스(105) 각각 내에 동일한 구조물들이 제조될 수 있고, Stack_ID 신호(405)는 어떤 반도체 디바이스가 제1 스택(100) 밖으로 데이터를 전송하는지를 선택하는데 사용될 수 있다. 예를 들어, Stack_ID 신호(405)가 제3 반도체 디바이스(105)를 선택하면, 제3 출력 블록(223)은 제2 반도체 디바이스(103) 및 제1 반도체 디바이스(101) 둘 다를 통해 데이터를 데이터 아웃 볼(231)로 전송할 것이다. 추가적으로, 제3 반도체 디바이스(105)가 선택되는 동안, 제1 반도체 디바이스(101) 및 제2 반도체 디바이스(103)는 데이터 신호들을 전송하지 않고, 위에 놓인 신호들이 이들을 통과하도록 허용한다.
추가적으로, 제1 스택(100) 내의 최상위 반도체 디바이스(예를 들어, 제3 반도체 디바이스(105))는 다른 반도체 디바이스들과 동일한 구조물을 갖기 때문에, 제3 반도체 디바이스(105)는 또한 아무것에도 연결되지 않은 외부 커넥터를 갖는다. 이와 같이, 제1 스택(100) 내의 최상위 반도체 디바이스(예를 들어, 예시된 제1 스택(100) 내의 제3 반도체 디바이스(105))와 관련하여, 멀티플렉서를 위한 제2 입력은 저전압 소스 또는 고전압에 결속될 수 있다. 이 입력을 저전압 소스 또는 고전압 소스에 결속시킴으로써, 삼중 상태와 같은 부동 상태를 피할 수 있다.
상술한 바와 같이 출력 블록들을 제조하고 운영함으로써, (물리적 그리고 로직적 모두의) 레고 기반 구조물이 획득되며, 선택된 반도체 디바이스만이 구동될 수 있는 동안 다른 반도체 디바이스들은 바이패스 모드로 세팅되기 때문에, 글로벌 멀티플렉서가 필요 없고 플로우팅 네트 문제가 없다. 추가적으로, 제1 출력 패드(511)가 현재 반도체 디바이스로부터의 신호를 구동하는 동안 제2 입력 패드(509)가 위에 놓인 반도체 디바이스로부터 수신된 신호를 구동하므로, 반도체 디바이스들의 수로부터 부하 변동을 방지하기 위한 국부적인 로딩이 있기 때문에 예측가능한 I/O 로딩 및 레이턴시 설계가 있다.
이와 같이, 버스트 모드를 사용하여 레이턴시 차이를 완화할 수 있다. 특히, 이러한 모드 데이터에서, 디바이스는 각 데이터 조각을 개별 트랜잭션에서 전송할 것이 필요한 모든 단계들(예컨대, 다른 디바이스로부터의 입력들에 대한 대기, 내부 공정들이 종료하는 것에 대한 대기에 의해 야기된 초기 지연, 초기 통신에 의해 야기된 지연들 등)을 거치지 않고서 반복적으로 데이터를 전송한다. 이와 같이, 데이터는 고정된 수의 사이클들(예컨대, N회의 사이클들) 동안 지속적으로 전송되고, 그런 후 데이터는 다른 고정된 수의 사이클들(예컨대, K회 사이클들) 동안 지속적으로 전송되지 않는다. 이와 같이, 사이클 당 데이터의 평균 단위는 N/(N+K)이고, 이는 1/(1+K/N)과 같으므로, N이 K보다 훨씬 크면, K로부터의 영향을 무시할 수 있다.
도 5a는 제1 출력 블록(207)이 제1 반도체 디바이스(101) 내의 유일한 출력 영역이 아닌 선택적 실시예를 추가로 예시한다. 이 실시예에서, 예컨대, 저속 데이터 아웃 볼(508)과 같은 제1 외부 연결부들(113) 중 하나를 통해 데이터와 신호들을 제1 반도체 디바이스(101) 밖으로 그리고 지지 기판(135) 내로 전송하기 위해 제1 출력 블록(207)에 더하여 활용될 수 있는 제2 출력 영역(503)이 있다. 실시예에서, 제2 출력 영역(503)은 범용 I/O(GPIO) 출력일 수 있고, 일부 특정 실시예들에서, 제2 출력 영역(503)은 제1 출력 블록(207)과는 상이한 데이터 전송 속도를 가질 수 있다. 예를 들어, 제1 출력 블록(207)은 더 작은 로딩을 가질 수 있는 반면(예를 들어, 아래에 있는 구조물의 입력에 대한 더 짧은 경로가 있고, 따라서 더 낮은 저항/커패시턴스 문제가 있기 때문), 제2 출력 영역(503)은 더 큰 로딩을 갖는다(예컨대, 출력에 대한 경로가 더 길고, 따라서, 더 큰 저항/커패시턴스 문제가 있기 때문).
제2 출력 영역(503)이 제1 출력 블록(207)의 데이터 전송 속도보다 낮은 데이터 전송 속도를 갖는 실시예에서, 제2 출력 영역(503) 및 제1 출력 블록(207)은 데이터를 제1 반도체 디바이스(101) 밖으로 전송하기 위해 서로 결합되어 이용될 수 있다. 예를 들어, 빠르게 전송될 필요가 있는 속도 민감 데이터의 경우, 데이터는 제1 출력 블록(207)을 통해 전송될 수 있는 반면, 그런 후 시간에 덜 민감한 데이터는 저속으로 제2 출력 영역(503)을 통해 전송될 수 있다. 그러나, 제1 반도체 디바이스(101) 밖으로 데이터를 전송하기 위해 제1 출력 블록(207)과 제2 출력 영역(503) 사이의 임의의 적절한 사용 조합이 이용될 수 있다.
다른 실시예에서, 제2 출력 영역(503)은 선택 신호(417)에 의해 게이팅될 때만 데이터를 전송할 것이다. 예를 들어, Stack_ID 신호(405)가 수신되고 제1 선택 신호(417), 제2 선택 신호(425) 및 제3 선택 신호(433)가 생성됨에 따라, 제2 출력 영역(503)은 제1 선택 신호(417)를 수신할 수 있고, 제1 반도체 디바이스(101)가 선택되면, 제2 출력 영역(503)은 저속 데이터 아웃 볼(508)을 통해 데이터를 출력할 수 있다.
일부 실시예들에서, 제2 출력 영역(503)은 데이터 아웃 증폭기(512)에 대한 출력을 갖는 제2 데이터 소스(510)(예를 들어, 제2 데이터 플립 플롭(DFF))를 포함할 수 있다. 추가로, 데이터 아웃 증폭기(512)는 제1 선택 신호(417)에 연결된 선택기를 갖는다. 이에 따라, 제1 반도체 디바이스(101)가 선택되면, 제2 데이터 소스(510)에 저장된 데이터는 저속 데이터 아웃 볼(508)을 통해 출력된다(반면에 다른 데이터는 제1 출력 블록(207)을 통해 출력됨). 이와 같이, 제1 반도체 디바이스(101)로부터의 데이터는 제1 반도체 디바이스(101)로부터의 최상의 출력을 통해 전송될 수 있다.
도 6a는 제1 반도체 디바이스(101)의 제1 입력 블록(209), 제2 반도체 디바이스(103)의 제2 입력 블록(217), 및 제3 반도체 디바이스(105)의 제3 입력 블록(225)의 개념도를 도시한다(제1 출력 블록(207), 제2 출력 블록(215), 및 제3 출력 블록(223)이 또한 도시되어 있다). 제1 입력 블록(209), 제2 입력 블록(217), 및 제3 입력 블록(225)은 지지 기판(135)으로부터 데이터 인 신호(607)를 수신하기 위해 데이터 인 볼(233)에 집합적으로 연결된다. 그러나, 데이터 인 신호(607)는 특정 반도체 디바이스에 특유적인 것이 아니기 때문에, 제1 선택 신호(417), 제2 선택 신호(425) 또는 제3 선택 신호(433) 중 어느 것도 제1 입력 블록(209), 제2 입력 블록(217), 또는 제3 입력 블록(225)에 연결되지 않는다.
도 6b는 제1 반도체 디바이스(101)의 제1 입력 블록(209)의 개략도의 클로즈업 뷰를 예시한다. 실시예에서, 제1 입력 블록(209)은 서로 직렬로 배열된 제3 입력 패드(601)(예를 들어, 버퍼 및 정전기 방전 보호를 가짐)와, 제4 출력 패드(603)(예컨대, 버퍼 및 정전기 방전 보호를 가짐)를 포함한다. 먼저 제3 입력 패드(601)를 살펴보면, 제1 반도체 디바이스(101)의 제3 입력 패드(601)에 대한 입력은 데이터 인 볼(233)에 연결된다. 이와 같이, 데이터 인 신호(607)가 지지 기판(135)으로부터 데이터 인 볼(233)에 인가될 때, 데이터 인 신호(607)는 제3 입력 패드(601)로 지향되고, 제3 입력 패드(601)는 데이터 인 신호(607)를 제1 반도체 디바이스(101)로 구동시키는 데 이용된다.
제3 입력 패드(601)로부터의 제1 출력은, 버퍼링된 데이터 인 신호(609)를 제1 반도체 디바이스(101)로 전달하기 위해 제1 반도체 디바이스(101)의 제1 능동 회로(201)에 연결된다. 일부 실시예들에서, 버퍼링된 데이터 인 신호(609)는 제1 데이터 소스(505)(예를 들어, 데이터 플립 플롭(DFF))에 연결될 수 있으며, 이 제1 데이터 소스(505)는 그 후 증폭된 데이터 인 신호(609)를 제1 반도체 디바이스(101)의 회로부의 나머지로 포워딩하는 데 사용될 수 있다. 그러나, 다른 실시예들에서, 버퍼링된 데이터 인 신호(609)는 다른 데이터 소스, 버퍼, 다른 메모리, 이들의 조합 등에 연결될 수 있으며, 제1 반도체 디바이스(101)로의 버퍼링된 데이터 인 신호(609)의 임의의 적절한 전송이 이용될 수 있다.
제3 입력 패드(601)로부터 출력되는 버퍼링된 데이터 인 신호(609)는, 버퍼링된 데이터 인 신호(609)를 위에 놓인 제2 반도체 디바이스(103)쪽으로 전송하기 위해 추가적으로 제4 출력 패드(603)쪽으로 지향된다. 특히, (제3 입력 패드(601)로부터의) 버퍼링된 데이터 인 신호(609)는 제4 출력 패드(603)의 입력부에 인가되고, 제4 출력 패드(603)는 제2 버퍼링된 데이터 인 신호(611)를 출력한다. 그런 후, 제2 버퍼링된 데이터 인 신호(611)는 제2 반도체 디바이스(103)의 제2 입력 블록(217)으로 지향된다.
도 6a로 돌아가서, 다음으로 제2 반도체 디바이스(103)를 살펴보면, 일부 실시예들에서, 제2 반도체 디바이스(103)의 제2 입력 블록(217)은 제1 반도체 디바이스(101)의 제1 입력 블록(209)과 동일하게 셋업된다. 예를 들어, 제2 반도체 디바이스(103)는 제2 입력 블록(217)(예를 들어, 서로 직렬로 배열된 증폭기들을 갖는 2개의 패드들을 포함함)을 갖는 제1 반도체 디바이스(101)로부터 제2 버퍼링된 데이터 인 신호(611)를 수신할 수 있다. 또한, 제2 입력 블록(217)은 제2 반도체 디바이스(103)의 제2 능동 회로(202)로 다른 버퍼링된 데이터 인 신호를 출력하고, 위에 있는 반도체 디바이스(예를 들어, 제3 반도체 디바이스(105))로 전송되는 다른 버퍼링된 데이터 인 신호를 출력한다. 이러한 데이터 신호들은 서로 정렬된 외부 연결부들을 통해 전송될 수 있거나, 또는 외부 커넥터들이 서로 정렬되지 않은 실시예들에서, 신호들은 금속화층 또는 재배선층을 통해 라우팅된다.
다음으로 제3 반도체 디바이스(105)를 살펴보면, 일부 실시예들에서, 제3 반도체 디바이스(105)의 제3 입력 블록(225)은 제1 반도체 디바이스(101)의 제1 입력 블록(209)과 동일하게 셋업된다. 예를 들어, 제3 반도체 디바이스(105)는 제3 입력 블록(225)(예를 들어, 서로 직렬로 배열된 버퍼들을 갖는 2개의 패드들을 포함함)을 갖는 제2 반도체 디바이스(103)로부터 버퍼링된 데이터 인 신호를 수신할 수 있다. 또한, 제3 입력 블록(225)은 제3 반도체 디바이스(105)의 제3 능동 회로(204)에 다른 버퍼링된 데이터 인 신호를 출력할뿐만 아니라 다른 버퍼링된 데이터 인 신호를 출력한다. 이러한 데이터 신호들은 서로 정렬된 외부 연결부들을 통해 수신될 수 있거나, 또는 외부 커넥터들이 서로 정렬되지 않은 실시예들에서, 신호들은 금속화층 또는 재배선층을 통해 라우팅된다.
일부 실시예들에서, 제3 반도체 디바이스(105)의 제3 입력 블록(225)을 빠져나가는 버퍼링된 데이터 인 신호는 적층 다이 연결성을 체크할 뿐만 아니라 반도체 디바이스들을 통한 지연을 측정하는 것을 돕기 위해 사용될 수 있는 하나의 경계 스캔 체인(예컨대, SCAN)을 형성하기 위해, 선택적으로 제3 출력 블록(223)에 대한 입력이도록 루프 백될 수 있다. 예를 들어, 제3 입력 블록(225)의 출력을 예를 들어, 금속화층 또는 재배선층을 통해, 제3 출력 블록(223)의 입력에 연결함으로써, 모든 반도체 디바이스들(예컨대, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 제3 반도체 디바이스(105) 각각)이 선택되지 않은 경우, 데이터 인 신호(607)는, 지지 기판(135)으로 라우팅 백되기 전에, 제1 입력 블록(209), 제2 입력 블록(217), 제3 입력 블록(225), 제3 출력 블록(223), 제2 출력 블록(215) 및 제1 출력 블록(207) 각각에 의해 통과되고 버퍼링되고 및/또는 증폭될 것이다. 이와 같이, 데이터 인 신호(607)가 제1 스택(100) 안팎으로 전달되는 데 걸리는 시간이 측정될 수 있다. 그런 다음, 이러한 측정은, 제1 스택(100) 내에 임의의 결함들이 있는지를 결정하기 위해 표준들과 비교될 수 있거나, 그렇지 않으면 제1 제어 블록(801)에 대한 지연 세팅들(아래에서 더 논의됨)을 결정하는 데 이용될 수 있다.
상술한 바와 같이 입력 블록들을 제조하고 동작시킴으로써, (물리적 그리고 로직적 모두의) 레고 기반 구조물이 획득되고, 글로벌 멀티플렉서가 필요하지 않는다. 추가적으로, 예측가능한 I/O 로딩 및 레이턴시 설계가 있으며, 여기서 제1 스택(100) 내의 각 디바이스는 국부적인 부하를 제1 스택(100) 내의 다음 디바이스로 구동시키고 레이턴시 차이는 버스트 모드를 사용하여 완화될 수 있다. 이를 통해 더 짧은 레이턴시를 제공하는 DRAM 수퍼 버퍼 솔루션과 같은 구조물이 가능해진다.
도 7a는 제1 반도체 디바이스(101)의 제1 인아웃 블록(211), 제2 반도체 디바이스(103)의 제2 인아웃 블록(219) 및 제3 반도체 디바이스(105)의 제3 인아웃 블록(227)의 개념도를 도시한다. 제1 인아웃 블록(211), 제2 인아웃 블록(219) 및 제3 인아웃 블록(227) 각각은, 각각의 반도체 디바이스가 Stack_ID 신호(405)(제1 ID 블록(205), 제2 ID 블록(213) 및 제3 ID 블록(221)에 의해 판독됨)에 의해 선택될 때 제1 외부 연결부(113)의 데이터 인아웃 볼(235)로부터 신호들을 전송 및/또는 수신하기 위해 이용될 수 있다. 추가적으로, 제1 인아웃 블록(211)은 제1 출력 블록(207) 및 제1 입력 블록(209)에 더하여 또는 이를 대신하여 사용될 수 있고, 제2 인아웃 블록(219)은 제2 출력 블록(215) 및 제2 입력 블록(127)에 더하여 또는 이를 대신하여 사용될 수 있으며, 제3 인아웃 블록(227)은 제3 출력 블록(223) 및 제3 입력 블록(225)에 더하여 또는 이를 대신하여 사용될 수 있다. 인아웃 블록들, 입력 블록들 및 출력 블록들의 임의의 적절한 조합 및/또는 사용이 활용될 수 있다.
도 7b는 제1 입력 블록(211)의 개략도의 클로즈업 뷰를 예시한다. 실시예에서, 제1 인아웃 블록(211)은 제1 I/O 셀(701), 제2 I/O 셀(703), 제2 멀티플렉서(705) 및 제1 인버터(707)를 포함한다. 제1 I/O 셀(701)을 먼저 살펴보면, 제1 I/O 셀(701)은 데이터 인아웃 볼(235)(도 7a 참조)에 연결되어 제1 반도체 디바이스(101)와 지지 기판(135) 사이의 양방향 신호 통과를 허용한다. 예를 들어, 일부 실시예들에서 제1 I/O 셀(701)은 제1 반도체 디바이스(101)로부터의 제1 인아웃 아웃(inout out) 신호(723)를 지지 기판(135)으로 전송하는 데 이용될 수 있는 반면, 다른 실시예들에서, 제1 I/O 셀(701)은 지지 기판(135)으로부터 제1 인아웃 인(inout in) 신호(721)를 수신하는 데 이용될 수 있다.
제1 I/O 셀(701)이 데이터 신호들을 전송하는 것과 수신하는 것 사이를 스위칭하기 위해, 제1 I/O 셀(701)은 또한, 제1 I/O 셀(701)이 신호를 지지 기판(135)에 전송하거나 또는 지지 기판(135)으로부터 신호를 수신하는지 여부를 선택하는 출력 인에이블("OE") 신호(711)를 수신하기 위한 입력을 포함한다. OE 신호(711)는 제1 반도체 디바이스(101)가 동작의 변경이 요망된다고 결정할 때 제1 반도체 디바이스(101) 내에서 발생한다. 예를 들어, 일부 실시예들에서 OE 신호(711)는 제1 반도체 디바이스(101)가 데이터를 출력(예를 들어, 제1 인아웃 아웃 신호(723)를 출력)하기로 결정할 때 인가될 수 있는 반면, 다른 실시예들에서 OE 신호(711)는 제1 반도체가 디바이스(101)가 입력 신호들을 수신(예를 들어, 제1 인아웃 인 신호(721)를 수신)하기로 결정할 때에는 인가되지 않는다. 그러나, 하나 이상의 신호의 임의의 적절한 인가가 수신과 전송 사이를 스위칭하는 데 활용될 수 있다.
OE 신호(711)는 제1 I/O 셀(701)에 인가되는 것 외에도, 제2 I/O 셀(703)이 데이터를 수신 또는 전송하도록 세팅하기 위해 제2 I/O 셀(703)에도 인가된다. 그러나, 제1 I/O 셀(701)과 제2 I/O 셀(703)은 임의의 단일 시간에서 반대 기능들을 수행하기 때문에, 예를 들어, 제1 인버터(707)를 통해 제2 I/O 셀(703)에 OE 신호(711)가 인가된다. 이와 같이, 제2 I/O 셀(703)은 제1 I/O 셀(701)과는 반대 동작 상태로 세팅된다.
데이터를 지지 기판(135)으로 전송하기 위한 제1 인아웃 블록(211)의 동작을 허용하기 위해, 제2 멀티플렉서(705)는 제1 I/O 셀(701)과 제2 I/O 셀(703) 사이에 위치된다. 실시예에서, 제2 멀티플렉서 출력 신호(713)는 입력으로서 제1 I/O 셀(701)에 연결된다. 추가적으로, 제2 멀티플렉서(705)의 하나의 입력은 데이터 인아웃 인 신호(715)에 연결되어 제1 반도체 디바이스(101)의 제1 능동 회로(201)로부터 데이터를 수신하는 반면, 제2 멀티플렉서(705)의 제2 입력은 제2 I/O 셀(703)에 연결된다. 마지막으로, 제2 멀티플렉서(705)에 대한 어느 입력이 제2 멀티플렉서 출력 신호(713)로서 출력(그리고, 따라서 제1 I/O 셀(701)을 통해 출력)되는지를 선택하기 위해 제1 선택 신호(417)는 제2 멀티플렉서(705)에 연결된다.
추가적으로, 제1 인아웃 블록(211)의 동작이 지지 기판(135)으로부터 제1 인아웃 인 신호(721)를 수신하고 데이터 인아웃 인 신호를 제1 능동 회로(201)에 전송하거나 또는 이를 위에 있는 반도체 디바이스(예를 들어, 제2 반도체 디바이스(103)에 전송하도록 하기 위해, 제1 I/O 셀(701)의 출력은 제2 I/O 셀(703)의 입력으로서 연결된다. 제1 I/O 셀(701)의 출력은 입력 데이터로서 제1 반도체 디바이스(101)의 제1 능동 회로(201)에 추가적으로 라우팅된다.
마지막으로, 위에 있는 반도체 디바이스들(예를 들어, 제2 반도체 디바이스(103))에 대한 연결을 허용하기 위해, 제2 I/O 셀(703)은 제2 입력/출력 연결부(717)를 갖는다. 실시예에서, 제2 입력/출력 연결부(717)는 예를 들어, 제2 반도체 디바이스(103) 내에 위치된 제2 인아웃 블록(219)(예를 들어, 도 7a 참조)에 연결된다. 이와 같이, 제2 인아웃 아웃(inout out) 신호(725)는, 제2 입력/출력 연결부(717)를 통해 제2 반도체 디바이스(103)에 의해 수신되도록 제2 인아웃 블록(219)으로부터의 출력으로서 전송될 수 있다. 추가적으로, 제2 I/O 셀(703)은 위에 있는 반도체 디바이스들(예를 들어, 제2 반도체 디바이스(103))로부터 제2 입력/출력 연결부(717)를 통해 제2 인아웃 인 신호(727)를 수신할 수 있다.
동작시, 데이터가 지지 기판(135)에 출력되기를 원하는 경우, OE 신호(711)는 예를 들어 "1"로 세팅된다. 이와 같이, 제1 I/O 셀(701)은 제2 멀티플렉서(705)로부터의 제2 멀티플렉서 출력 신호(713)를 제1 입력/출력 연결부(719)를 통해 지지 기판(135)으로 출력하도록 세팅된다. 추가적으로, 어떤 데이터가 출력될 것인지 결정하기 위해, 제1 선택 신호(417)는, "1"로 세팅되며, 이 경우 제1 반도체 디바이스(101)로부터의 데이터(예컨대, 데이터 인아웃 인 신호(715))는 제2 멀티플렉서(705)를 통해 출력되거나, 또는 "0"으로 세팅되며, 이 경우는 위에 있는 반도체 디바이스로부터의 데이터(예컨대, 제2 반도체 디바이스(103) 또는 제3 반도체 디바이스(105)로부터의 제2 인아웃 인 신호(727))가 제2 멀티플렉서(705)를 통해 전송되고, 제1 반도체 디바이스(101)를 효과적으로 우회한다.
지지 기판(135)으로부터 데이터가 입력되기를 원하는 동작에서, OE 신호(711)는 예를 들어 "0"으로 세팅된다. 이와 같이, 제1 I/O 셀(701)은 제1 입력/출력 연결부(719)로부터 제1 인아웃 인 신호(721)를 수신하도록 세팅된다. 제1 I/O 셀(701)은 제1 증폭된 인아웃 인 신호(724)로서 제1 반도체 디바이스(101)의 제1 능동 회로(201) 내로 입력 데이터를 구동하고 또한 제1 증폭된 인아웃 인 신호(724)를 제2 I/O 셀(703)로 구동하기 위해 증폭기(도 7b에서는 별도로 도시되지 않음)를 포함할 수 있다. 그런 후, 제2 I/O 셀(703)은 또한 제2 인아웃 아웃 신호(725)를 제2 입력/출력 연결부(717)를 통해 그리고 제2 반도체 디바이스(103)와 같은 위에 있는 반도체 디바이스들로 구동하기 위해 사용될 수 있는 다른 증폭기(도 7b에서는 별도로 도시되지 않음)를 포함할 수 있다.
그러나, 특정 구조물들과 특정 세팅들이 도 7a 및 도 7b와 관련하여 설명되었지만, 이러한 설명들은 예시를 위한 것이며 실시예들을 한정시키려는 의도는 없다. 오히려, 임의의 적절한 구조물들과 임의의 적절한 세팅들이 제1 인아웃 블록(211)을 구현하기 위해 이용될 수 있다. 이러한 구조물들과 세팅들은 모두 본 실시예들의 범위 내에 완전히 포함되도록 의도된다.
다음으로 제2 반도체 디바이스(103)를 살펴보면, 일부 실시예들에서, 제2 반도체 디바이스(103)의 제2 인아웃 블록(219)은 제1 반도체 디바이스(101)와 동일하게 셋업된다. 예를 들어, 제2 인아웃 블록(219)이 지지 기판(135)으로부터 데이터를 수신하도록 세팅되는 경우, 제2 반도체 디바이스(103)는 제2 인아웃 블록(219)을 통해 제1 반도체 디바이스(101)로부터 제2 인아웃 아웃 신호(725)를 수신할 수 있다. 또한, 제2 인아웃 블록(219)은 제2 반도체 디바이스(103)의 내부 회로부로 다른 증폭된 인아웃 데이터 인 신호를 출력하고, 위에 있는 반도체 디바이스(예를 들어, 제3 반도체 디바이스(105))로 전송되는 다른 증폭된 데이터 인 신호를 출력한다. 추가적으로, 데이터가 제2 반도체 디바이스(103)로부터 전송되기를 원하는 경우, 제2 인아웃 블록(219)은 제2 인아웃 인 신호(727)를 제1 반도체 디바이스(101) 내의 제1 인아웃 블록(211)으로 전송할 것이다. 이러한 데이터 신호들은 서로 정렬되어 있거나 또는 서로 정렬되어 있지 않은 외부 연결부들을 통해 전송될 수 있다(예컨대, 신호들은 금속화층 또는 재배선층을 통해 라우팅된다).
다음으로 제3 반도체 디바이스(105)를 살펴보면, 일부 실시예들에서, 제3 반도체 디바이스(105)의 제3 인아웃 블록(227)은 제1 반도체 디바이스(101)와 동일하게 셋업된다. 예를 들어, 제3 인아웃 블록(227)이 지지 기판(135)으로부터 데이터를 수신하도록 세팅되는 경우, 제3 반도체 디바이스(105)는 제3 인아웃 블록(227)을 통해 제2 반도체 디바이스(103)로부터 데이터를 수신할 수 있다. 추가적으로, 데이터가 제3 반도체 디바이스(105)로부터 전송되기를 원하는 경우, 제3 인아웃 블록(227)은 인아웃 인 신호를 제2 반도체 디바이스(103) 내의 제2 인아웃 블록(219)으로 전송할 것이다. 이러한 데이터 신호들은 서로 정렬되어 있거나 또는 서로 정렬되어 있지 않은 외부 연결부들을 통해 전송될 수 있다(예컨대, 신호들은 금속화층 또는 재배선층을 통해 라우팅된다).
또한, 제3 인아웃 블록(227)이 제1 스택(100)의 최상위 반도체 디바이스인 실시예들에서, 제3 반도체 디바이스(105) 내의 제2 I/O 셀(703)에 대한 입력은 기준 전압에 결속될 수 있다. 일부 실시예들에서 기준 전압은 저전압 소스 또는 고전압 소스일 수 있다. 이 입력을 기준 전압에 결속시킴으로써, 삼중 상태와 같은 부동 상태를 피할 수 있다.
전술한 바와 같이 인아웃 블록들을 제조하고 동작시킴으로써, 양방향 I/O 핀(예컨대, FPGA용)을 갖는 (물리적 그리고 로직적 모두의) 레고 기반 구조물이 획득되고, 스택(100) 내의 각각의 반도체 디바이스들은 유사한 부하를 가져서 제1 스택(100) 내의 반도체 디바이스들의 수가 증가함에 따라 전체 부하는 변하지 않는다. 이것은 또한 유연한 설계를 형성하고 사용자로 하여금 인아웃 블록들과 연관된 제1 외부 연결부(113)를 입력 또는 출력 연결부가 되도록 구성할 수 있게 하여, 더 큰 유연성을 제공한다.
도 8a는 예를 들어 지지 기판(135)을 통해 제1 스택(100)에 연결될 수 있는 제1 제어 블록(801)을 도시한다. 실시예에서, 제1 제어 블록(801)은 Stack_ID 기반의 고속 공유 I/O 제어기일 수 있으며, 제1 스택(100) 내에 위치한 반도체 디바이스들(예컨대, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 제3 반도체 디바이스(105))로부터 출력되는 데이터를 수신하고 캡처하기 위해 이용될 수 있다.
실시예에서, 제1 제어 블록(801)은 하나 이상의 개별 타이밍 조정 셀(803)을 포함할 수 있다(명확성을 위해 도 8a에서는 하나의 그러한 타이밍 조정 셀(803)이 예시되어 있다). 각각의 개별 타이밍 조정 셀(803)은 유입되는 클록 신호(811)를 수신하고 클록 신호(811)를 복수의 클록 신호들(각 라인 당 하나씩)로 분리하는 데 이용되는 두 개 이상의 지연 라인(807)을 포함하며, 여기서 분리된 복수의 클록 신호들 각각은 지연 라인(807)의 구조에 기초하여 상이한 양만큼 지연된다.
특정 실시예에서, 두 개 이상의 지연 라인(807) 각각은 두 개 이상의 지연 라인(807) 각각이 상이한 양만큼 클록 신호(811)를 지연시키도록 상이한 수의 지연 요소(809)를 포함한다. 실시예에서, 지연 요소(809)는 버퍼, 인버터, 이들의 조합 등일 수 있으며, 이를 통해 클럭 신호(811)가 지연 요소(809)를 통해 작동함에 따라 클럭 신호(811)가 지연될 수 있다. 그러나, 임의의 적절한 유형의 구조물이 지연 요소(809)를 위해 이용될 수 있다.
상이한 양의 지연을 획득하기 위해, 두 개 이상의 지연 라인(807) 각각은 상이한 수의 지연 요소(809)를 포함한다. 도 8a에서 예시된 바로 그 실시예에서, 두 개 이상의 지연 라인(807) 중 첫번째 지연 라인은 두 개의 지연 요소(809)를 포함하고, 두 개 이상의 지연 라인(807) 중 두번째 지연 라인은 단일 지연 요소(809)를 포함한다. 그러나, 지연 요소(809) 없음을 비롯한, 임의의 적절한 수의 지연 요소(809)가 유입되는 클록 신호(811)에 원하는 지연을 제공하기 위해 이용될 수 있다.
두 개 이상의 지연 라인(807) 각각이 유입되는 클럭 신호(811)를 개별 지연된 클럭 신호들로 지연시키면, 개별 지연된 클럭 신호들은 제3 멀티플렉서(805)에 입력된다. 개별 지연된 클록 신호들을 제3 멀티플렉서(805)에 입력함으로써, 지연된 클록 신호들 중 하나가 제3 멀티플렉서(805)의 출력으로서 선택될 수 있고, 이에 따라 유입되는 클록 신호(811)가 임의의 선택된 지연량만큼 지연될 수 있다.
추가적으로, 두 개 이상의 지연 라인(807) 중 어느 것이 제3 멀티플렉서(805)로부터 출력되어야 하는지를 결정하기 위해, 두 개 이상의 지연 라인(807)은 각각 제1 스택(100)의 개별 반도체 디바이스들과 개별적으로 연관된다(예를 들어, 제1 지연 라인은 제1 반도체 디바이스(101)와 연관되고, 제2 지연 라인은 제2 반도체 디바이스(103)와 연관된다). 이러한 연관은 제1 스택(100) 내의 반도체 디바이스들의 실제 테스트, 또는 이들의 조합 등을 통해 시뮬레이션 데이터를 사용하여 행해질 수 있다. 그러나, 레이턴시를 결정하고 개별 반도체 디바이스들을 개별 지연 라인과 연관시키는 임의의 적절한 방법이 이용될 수 있다.
실제 테스트가 요망되는 특정 실시예에서, 데이터 신호들이 제1 스택(100)을 통해 이동할 때 데이터 신호들의 레이턴시를 결정하기 위해 도 6a 및 도 6b와 관련하여 위에서 설명된 루프백 테스트 측정이 사용될 수 있다. 예를 들어, 신호가 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105)에 인가되고, 그런 후 제1 스택(100)으로부터 되수신될 수 있으며, 이에 의해 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105) 각각에 전송된 데이터에 대한 지연이 측정된다. 그러나, 실제 테스트 데이터를 획득하기 위한 임의의 적절한 방법이 이용될 수 있다.
제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105) 각각에 대한 지연 데이터가 획득되면, 데이터는 제1 제어 블록(801) 내에 저장될 수 있다. 특정 실시예에서, 데이터는 각각의 반도체 디바이스의 고유 식별자들을 관련된 출력 셀 레이턴시 및 연관된 지연 라인과 연관시키는 테이블을 생성함으로써 저장될 수 있다. 그러나, 이러한 연관을 저장하는 임의의 적절한 방법이 이용될 수 있다.
동작시, 제1 스택(100) 내의 반도체 디바이스들 중 하나로부터 데이터를 판독하기를 원할 때, 원하는 반도체의 고유 식별자를 이용하여 두 개 이상의 지연 라인(807) 중 어느 것이 제3 멀티플렉서(805)를 통해 출력될지를 선택한다. 특히, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105) 중 어느 것이 출력 신호를 전송하고 있는지에 기초하여 제3 멀티플렉서(805)로부터 어느 지연 신호가 출력되는지를 선택하는 데 Stack_ID 신호(405)가 사용될 수 있다.
클록 신호(811)가 지연되고, 그런 후 제1 스택(100) 내의 원하는 반도체 디바이스에 기초하여 제3 멀티플렉서(805)의 출력이 있으면, 클록 신호(811)는 제1 스택(100)으로부터의 데이터와 함께 데이터 수신기(812)에 인가된다. 특정 실시예에서, 데이터 수신기(812)는 제1 스택(100)으로부터 데이터를 수신하고, 제3 멀티플렉서(805)로부터의 지연된 클록 신호(811)와 함께, 제1 스택(100)으로부터 전송되는 데이터를 캡처하는 데이터 플립 플롭일 수 있다. 그러나, 임의의 적절한 유형의 데이터 수신기(812)가 이용될 수 있다. 제3 멀티플렉서(805)로부터의 선택된 클록 신호와 함께 제1 스택(100)으로부터의 데이터를 데이터 수신기(812)에 입력함으로써, 데이터 수신기(812)는 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 제3 반도체 디바이스(105) 중 임의의 것으로부터 데이터를 판독하고 캡처할 수 있다.
그러나, 지연 라인 및 데이터 플립 플롭을 사용하여 제1 스택(100) 내의 개별 반도체 디바이스들로부터의 데이터를 캡처하는 특정 실시예가 설명되었지만, 이는 예시를위한 것이며 실시예를 한정시키려고 의도된 것은 아니다. 오히려, 임의의 적절한 입력/출력 제어 프로토콜이 이용될 수 있다. 이러한 모든 프로토콜들은 본 실시예들의 범위 내에 완전히 포함된 것으로 의도된다.
도 8b는 제1 제어 블록(801)이 제1 스택(100)에 연결되고, 제2 제어 블록(815)이 제2 스택(817)에 연결되고, 제3 제어 블록(819)이 제3 스택(821)에 연결되는 다른 실시예를 도시한다. 실시예에서, 제2 스택(817)과 제3 스택(821)은, 스택 내의 각자의 위치를 나타내는 고유 식별자를 각각 갖는 다수의 반도체 디바이스들을 갖는 것과 같이, 제1 스택(100)과 유사할 수 있다. 제2 제어 블록(815), 제3 제어 블록(819), 제2 스택(817) 및 제3 스택(821) 각각은 예를 들어 지지 기판(135)을 통해 서로 연결될 수 있지만, 임의의 적절한 구성이 사용될 수 있다.
추가적으로, 제2 제어 블록(815)과 제3 제어 블록(819)은 제1 제어 블록(801)과 유사할 수 있다. 예를 들어, 제2 제어 블록(815)과 제3 제어 블록(819) 각각은 다중 지연 라인들, 멀티플렉서 및 데이터 수신기를 포함할 수 있다. 그러나, 임의의 적절한 구조물이 이용될 수 있다.
이 실시예에서 단일 클록 신호(811)는 제1 스택(100), 제2 스택(817), 제3 스택(821), 제1 제어 블록(801), 제2 제어 블록(815) 및 제3 제어 블록(819) 각각에 인가될 수 있다. 이 실시예에서의 클록 신호(811)는 제1 스택(100), 제2 스택(817) 또는 제3 스택(821) 중 어느 것이 판독되기를 원하는지에 기초하여 수정될 수 있다.
예를 들어, 제1 스택(100)으로부터의 데이터가 제1 스택(100)으로부터 전송되기를 원하는 경우, 클럭 신호(811)는 4㎓(예컨대, 0.25㎱)로 세팅될 수 있다. 추가적으로, 제2 스택(817)으로부터의 데이터가 제2 스택(817)으로부터 전송되기를 원하는 경우, 클럭 신호(811)는 2㎓(예컨대, 0.5㎱)로 세팅될 수 있다. 마지막으로, 제3 스택(821)으로부터의 데이터가 제3 스택(821)으로부터 전송되기를 원하는 경우, 클럭 신호는 1㎓(예컨대, 1㎱)로 세팅될 수 있다. 그러나, 위에서 설명된 테이블 내에 저장된 지연 데이터, 지연 요소(809)의 수와 관련된 지연 데이터, 또는 예컨대, 소프트웨어 트레이닝을 사용하여 달리 결정된 지연 데이터와 같은, 클록 신호(811)에 대한 임의의 적절한 세팅이 이용될 수 있다.
어느 스택이 선택되는지(예를 들어, 제1 스택(100), 제2 스택(817) 또는 제3 스택(821))에 기초하여 클록 신호(811)를 수정하는 이러한 능력이 주어지면, 더 빠른 전체 데이터 전송 속도가 달성될 수 있다. 예를 들어, 제3 스택(821)이 1GHz보다 크지 않을 수 있는 클록 신호(811)를 필요로 하는 경우(예를 들어, 클록 속도가 구조물, 제조의 특정 노드 등에 의해 제한됨), 클록 신호(811)를 수정하는 능력은 다른 스택들(예를 들어, 제1 스택(100) 및 제2 스택(817))이 제3 스택(821)의 제한 속도보다 더 빠른 전송 속도로 동작할 수 있게 한다. 그렇지 않으면, 클록 신호(811)는 최악의 시나리오(예를 들어, 제3 스택(821)의 제한된 속도)의 경우 가장 느린 클록 속도로 세팅되어야 한다.
전술한 바와 같이 스택(100)을 제조하고 동작시킴으로써, 다중 반도체 다이들의 이종 스택에 걸친 임베디드 ID 기반의 확장가능 3D-IC 칩 선택 및 I/O 구조물을 공유하는 고속 크로스 다이가 달성될 수 있다. 따라서, I/O 구조물들을 공유하면서 반도체 다이들을 선택하기 위한 확장가능하고 유연하며 저렴한 솔루션이 스택 내에 위치한 반도체 다이들의 수에 의존하지 않고 더 나은 성능을 제공하는 일반적인 솔루션에 대한 최소한의 맞춤화로 달성될 수 있다.
도 9a 내지 도 9d는 제1 스택(100) 내의 각각의 반도체 디바이스들(예를 들어, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103), 및 제3 반도체 디바이스(105))에 할당된 고유 식별 번호들을 저장하는 데 사용될 수 있는 다른 실시예를 도시한다. 이 실시예에서는, (사용된 마스크들의 나머지가 동일할 때) 비아(307)에 대해 상이한 마스크들을 사용하여 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105)를 제조하기보다는, 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105) 각각이 완전히 동일한 마스크를 사용하여 제조된다. 이와 같이, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105)는 제조 공정이 완료된 후 완전히 동일하다.
그러나 이 실시예에서, ID 라인(301)을 고전압 소스 라인(305)과 저전압 소스 라인(303) 중 어느 하나에 연결하는 데 사용되는 비아(307)의 고유한 배치 대신에, 퓨즈(901)가 제조되고, 그런 후 고전압 소스 라인(305) 및 저전압 소스 라인(303)으로부터 ID 라인(301)을 연결하거나 및/또는 연결해제하기 위해 프로그래밍된다. 퓨즈(901)를 제조하고 그런 후 프로그래밍함으로써, 각각의 반도체 디바이스들(예를 들어, 각각의 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105))은 동일한 방식으로 제조될 수 있고, 각각의 반도체 디바이스들에 대한 고유 식별자가 제1 스택(100) 내의 각자의 배치가 결정된 후에 반도체 디바이스들 각각에 프로그래밍될 수 있다.
도 9a 내지 도 9d에서 예시된 특정 실시예들에서, 2 라인(예를 들어, 제1 ID 라인(302)과 제2 ID 라인(304))의 4개 퓨즈 구조물이 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105) 중 임의의 것에 대해 최대 4개의 고유 식별자들을 제공하기 위해 이용될 수 있다. 먼저 도 9a를 살펴보면, 예를 들어, 이진 식별자 "0"이 할당되기를 원하는 경우, 제1 ID 라인(302) 및 제2 ID 라인(304)을 고전압 소스 라인(305)에 연결하는 각각의 퓨즈(901)가 개방되도록 프로그래밍되고, 이로써 제1 ID 라인(302) 및 제2 ID 라인(304)을 모두 고전압 소스 라인(305)으로부터 연결해제시킨다. 추가적으로, 제1 ID 라인(302) 및 제2 ID 라인(304)을 저전압 소스 라인(303)에 연결하는 각각의 퓨즈(901)가 폐쇄되고, 이로써 제1 ID 라인(302) 및 제2 ID 라인(304)을 저전압 소스 라인(303)에 연결시킨다. 이와 같이, 제1 ID 라인(302) 및 제2 ID 라인(304)을 판독하면, 고유 식별자 "0"이 획득된다.
도 9b는 고유 식별자 "1"을 프로그래밍하기 위해 퓨즈(901)가 이용되는 다른 실시예를 예시한다. 이 실시예에서, 퓨즈(901)는 저전압 소스 라인(303)으로부터 제1 ID 라인(302)을 연결해제시키는 반면 제1 ID 라인(302)을 고전압 소스 라인(305)에 연결하도록 프로그래밍된다. 마찬가지로, 퓨즈(901)는 제2 ID 라인(304)을 저전압 소스 라인(303)에 연결하고 제2 ID 라인(304)을 고전압 소스 라인(305)으로부터 연결해제하도록 프로그래밍된다. 이와 같이, 제1 ID 라인(302) 및 제2 ID 라인(304)을 판독하면, 고유 식별자 "1"이 획득된다.
도 9c는 고유 식별자 "2"을 프로그래밍하기 위해 퓨즈(901)가 이용되는 다른 실시예를 예시한다. 이 실시예에서, 퓨즈(901)는 고전압 소스 라인(305)으로부터 제1 ID 라인(302)을 연결해제시키는 반면 제1 ID 라인(302)을 저전압 소스 라인(303)에 연결하도록 프로그래밍된다. 마찬가지로, 퓨즈(901)는 제2 ID 라인(304)을 고전압 소스 라인(305)에 연결하고 제2 ID 라인(304)을 저전압 소스 라인(303)으로부터 연결해제하도록 프로그래밍된다. 이와 같이, 제2 ID 라인(302) 및 제2 ID 라인(304)을 판독하면, 고유 식별자 "2"가 획득된다.
도 9d는 고유 식별자 "3"을 프로그래밍하기 위해 퓨즈(901)가 이용되는 또다른 실시예를 예시한다. 이 실시예에서, 퓨즈(901)는 저전압 소스 라인(303)으로부터 제1 ID 라인(302)을 연결해제시키는 반면 제1 ID 라인(302)을 고전압 소스 라인(305)에 연결하도록 프로그래밍된다. 마찬가지로, 퓨즈(901)는 제2 ID 라인(304)을 고전압 소스 라인(305)에 연결하고 제2 ID 라인(304)을 저전압 소스 라인(303)으로부터 연결해제하도록 프로그래밍된다. 이와 같이, 제1 ID 라인(302) 및 제2 ID 라인(304)을 판독하면, 고유 식별자 "3"이 획득된다.
도 10은 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제1 반도체 디바이스(103)가 제1 스택(100) 내에 (예를 들어, KGS(Known Good Stack)으로) 배치된 후 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105) 내의 퓨즈(901)가 순차적으로 프로그래밍되는 실시예를 도시한다. 특정 실시예에서, 제1 ID 블록(205)은 제1 퓨즈 블록(1001)을 포함하고, 제1 퓨즈 블록(1001)은 (도 4와 관련하여 상술된) 제1 비아 블록(402) 대신에 도 9a 내지 도 9d에서 도시된 프로그래밍되지 않은 퓨즈 블록(901)을 포함한다. 추가적으로, 제1 Stack_ID 블록(205)은 제1 비교기(407) 및 제1 AND 게이트(409)를 포함하고, 제1 AND 게이트(409)는 또한 CS_ENI 볼(228)로부터 신호들을 수신한다.
그러나, 제1 퓨즈 블록(1001) 내에 퓨즈(901)를 갖는 이 실시예에서, 퓨즈(901)의 순차적 프로그래밍을 허용하기 위해 추가 구조물들이 이용된다. 예를 들어, 일 실시예에서, 제1 ID 블록(205)은 제1 퓨즈 블록(1001)의 프로그래밍이 수행되었는지 여부를 나타내는 제1 퓨즈 완료 블록(1003)을 더 포함한다. 추가적으로, 퓨즈 완료 블록(1003)은 신호를 제4 AND 게이트(1005)의 입력부로 보내는 출력부를 가지며, 제4 AND 게이트(1005)는 또한 CS_ENI 볼(228)에 연결된 다른 입력부를 포함한다.
이 구조물을 사용하여, 제1 반도체 디바이스(101)를 프로그래밍하고자할 때, CS_ENI 볼(228)을 "1"로 세팅하고, 제1 퓨즈 블록(1001)의 디폴트가 세팅되어, 고유 식별자를 "0"으로 세팅하고, 배향이 예를 들어 "1"로 디폴트 세팅되며, 여기서 "1"은 페이스 투 백 배향을 나타내고, 제1 퓨즈 완료 블록(1003)은 디폴트로 "0"으로 세팅된다. CS_ENI 볼(228)을 "1"로 세팅함으로써, 제1 선택 신호(417)만이 활성화되고, (제2 반도체 디바이스(103) 내의) 제2 선택 신호(425) 및 (제3 반도체 디바이스(105) 내의) 제3 선택 신호(433)는 활성화되지 않는다. 이는 제1 퓨즈 완료 블록(1003)의 디폴트 "0" 세팅이 CS_ENI 볼(228) 상의 신호가 제4 AND 게이트(1005)를 넘어 위에 있는 반도체 디바이스들(예컨대, 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105))로 전달되는 것을 방지하기 때문이다.
제1 반도체 디바이스(101)의 제1 선택 신호(417)가 활성화되면, 제1 퓨즈 블록(1001) 내의 퓨즈(901)가 프로그래밍될 수 있다. 실시예에서, 제1 퓨즈 블록(1001) 내의 퓨즈(901)는 데이터 인 볼(233) 또는 데이터 인아웃 볼(235)을 통해 그리고 제1 퓨즈 블록(1001)에 프로그래밍 신호들을 전송함으로써 프로그래밍된다. 예를 들어, 일부 실시예들에서, 프로그래밍 신호들은 제1 퓨즈 블록(1001)에 대한 고유 식별자를 "1"로 세팅하기 위해 제1 퓨즈 블록(1001) 내의 퓨즈들을 개방 또는 폐쇄하도록 전송될 수 있다. 그러나, 고유 식별자 "1"을 갖도록 제1 반도체 디바이스(101)를 프로그래밍하기 위한 임의의 적절한 방법이 이용될 수 있다.
제1 반도체 디바이스(101)의 제1 퓨즈 블록(1001)이 프로그래밍되면, 제1 퓨즈 완료 블록(1003)은 "1"로 세팅될 수 있다. 실시예에서, 제1 퓨즈 블록(1001)은 제1 퓨즈 완료 블록(1003) 내에 위치한 퓨즈 또는 안티-퓨즈를 통해 프로그래밍 신호를 전송함으로써 세팅될 수 있다. 그러나, 제1 퓨즈 완료 블록(1003)을 세팅하는 임의의 적절한 방법이 이용될 수 있다.
그러나, 제1 퓨즈 완료 블록(1003)이 "1"로 세팅되면, 제4 AND 게이트(1005)는 이제 CS_ENI 볼(228)로부터 제4 AND 게이트(1005)를 거쳐 그리고 제2 반도체 디바이스(103) 내로 신호들을 전송할 것이다. 실시예에서, 제2 반도체 디바이스(103)는 제2 퓨즈 블록(1007), 제2 퓨즈 완료(1009) 및 제5 AND 게이트(1011)를 포함하고, 제2 퓨즈 블록(1007), 제2 퓨즈 완료(1009) 및 제5 AND 게이트(1011)는 제1 퓨즈 블록(1001), 제1 퓨즈 완료 블록(1003) 및 제4 AND 게이트(1005)와 동일하다.
CS_ENI 볼(228)로부터의 신호가 제2 반도체 디바이스(103)에 입력되면, 제1 반도체 디바이스(101)의 프로그래밍과 관련하여 전술한 프로그래밍 공정이 제2 반도체 디바이스(103)에 대해 반복될 수 있다. 특히, CS_ENI 볼(228)로부터의 신호가 이제 제2 반도체 디바이스(103)에 입력되면, 제2 선택 신호(425)가 활성화되고 제2 퓨즈 블록(1007) 내의 퓨즈(901)가 프로그래밍된다. 추가적으로, 퓨즈(901)가 프로그래밍되면, 제2 퓨즈 완료(1009)는 "1"로 세팅되고 CS_ENI 볼(228)로부터의 신호는 제5 AND 게이트(1011)를 통해 제3 반도체 디바이스(105)로 포워딩된다.
CS_ENI 볼(228)로부터의 신호가 제3 반도체 디바이스(105)에 입력되면, 제1 반도체 디바이스(101)의 프로그래밍과 관련하여 전술한 프로그래밍 공정이 제3 반도체 디바이스(105)에 대해 반복될 수 있다. 특히, CS_ENI 볼(228)로부터의 신호가 이제 제3 반도체 디바이스(105)에 입력되면, 제3 선택 신호(433)가 활성화되고 제3 퓨즈 블록(1012) 내의 퓨즈(901)가 프로그래밍된다. 추가적으로, 퓨즈(901)가 프로그래밍되면, 제3 퓨즈 완료(1013)는 "1"로 세팅되어 제3 반도체 디바이스(105)의 프로그래밍을 완료한다.
스택 내의 모든 반도체 디바이스들이 프로그래밍되고, 모든 퓨즈 완료가 "1"로 세팅되면, 원하는 임의의 그룹 식별자들이 프로그래밍될 수 있다. 실시예에서, 그룹 식별자들은 원하는 고유 Group_ID로 동시에 프로그래밍될 수 있다. 그러나, 그룹 ID로 반도체 디바이스들을 프로그래밍하는 임의의 적절한 방법이 활용될 수 있다.
퓨즈(901)를 이용함으로써, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105) 각각이 동일한 구조물 및 공정을 사용하여 제조될 수 있다. 또한, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105)가 접합되고 제1 스택(100) 내에 물리적으로 제위치되면, 이들 각각은 제1 스택(100) 내의 각각의 위치로 프로그래밍될 수 있다. 이러한 프로그래밍은 보다 효율적인 제조 공정을 가능하게 한다.
추가로, 이 실시예에서, 스택(100) 내의 각각의 개별 반도체 디바이스들(예를 들어, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105))는 스택(100) 내의 자신의 위치뿐만 아니라 스택(100) 내의 자신의 배향에 기초하여 각자의 I/O 정의가 주어질 수 있으며, 퓨즈(901)와 고유 식별자들은 I/O를 구성하는 데 사용되며, I/O 정의는 제1 외부 연결부(113)과 관련된다. 예를 들어, 실시예에서, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105) 각각은, 제1 외부 연결부(113)(예를 들어, 볼 그리드 어레이)가 X 대칭, Y 대칭, 또는 완전한 X 및 Y 대칭으로 설계될 수 있도록 제조될 수 있다.
제1 외부 연결부(113)가 대칭일 때, 단일 설계를 사용하여 상이한 배향들의 페이스 투 백 및 페이스 투 프론트가 이용될 수 있고, 그 다음 배향은 퓨즈(901)의 프로그래밍 동안 프로그래밍될 수 있다. 특히, 고유 식별자들을 추가하기 위한 퓨즈(901)의 프로그래밍에 더하여, 퓨즈(901)는 스택(100) 내의 각각의 개별 반도체 디바이스의 배향도 포함하도록 프로그래밍될 수 있다. 특정 실시예에서, 제1 반도체 디바이스(101)는 페이스 투 백 구성으로 스택(100) 내에 물리적으로 배치될 수 있고, 제2 반도체 디바이스(103)는 페이스 프론트 구성으로 스택(100) 내에 물리적으로 배치될 수 있으며, 제3 반도체 디바이스는 페이스 백 구성으로 스택(100) 내에 물리적으로 배치될 수 있다. 이와 같이, 퓨즈(901)의 프로그래밍 동안, 퓨즈(901)는, 제1 반도체 디바이스(101)가 페이스 투 백 구성으로 있는 것을 나타내도록 프로그래밍된 제1 반도체 디바이스(101) 내의 퓨즈(901), 제2 반도체 디바이스(103)가 페이스 투 프론트 구성으로 있는 것을 나타내도록 프로그래밍된 제2 반도체 디바이스(103) 내의 퓨즈(901), 제3 반도체 디바이스(105)가 페이스 투 백 구성으로 있는 것을 나타내도록 프로그래밍된 제3 반도체 디바이스(105) 내의 퓨즈(901)와 같이, 반도체 디바이스들 각각의 배향을 나타내는 하나 이상의 퓨즈(901)를 포함할 수 있다. 그러나 임의의 적절한 구성이 이용될 수 있다.
도 11a는 입력 경로들 중 하나가 결함이 있는 경우에 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105)로의 임의의 입력 경로들을 복구하는 것을 돕기 위해 이용될 수 있는 선택적 실시예를 도시한다. 먼저 제1 반도체 디바이스(101)를 살펴보면, 데이터 아웃 볼(231), 데이터 인 볼(233) 및 데이터 인아웃 볼(235) 각각은 제1 외부 연결부(113) 중 하나를 포함하는 것 대신에, 복수의 제1 외부 연결부들(113)을 포함한다. 예를 들어, 그리고 도 11a에서 도시된 바와 같이, 특정 실시예에서, 데이터 아웃 볼(231)은 적어도 4개의 제1 외부 연결부(113)(이 중 단지 2개의 제1 외부 연결부(113)만이 도 11a의 단면에서 도시되어 있음)를 포함한다.
데이터 아웃 볼(231)이 다수의 제1 외부 연결부(113)를 포함하는 경우, 제1 I/O 멀티플렉서 유닛(1101)이 제1 반도체 디바이스(101)에 추가적으로 추가된다. 실시예에서, 제1 I/O 멀티플렉서 유닛(1101)은 복수의 개별 I/O 멀티플렉서(1103)를 포함한다(예를 들어, 도 11b 참조). 데이터 아웃 볼(231)이 4개의 제1 외부 연결부(113)를 포함하는 실시예에서, 제1 I/O 멀티플렉서 유닛(1101)은 복수의 개별 I/O 멀티플렉서(1103) 중 4개를 포함한다. 그러나, 임의의 적절한 수의 제1 외부 연결부(113) 및 임의의 적절한 수의 복수의 개별 I/O 멀티플렉서가 이용될 수 있다.
이제 도 11b를 살펴보면, 도 11b는 제1 I/O 멀티플렉서 유닛(1101)의 개략도를 도시한다. 도 11b에서 예시된 실시예에서, 복수의 개별 I/O 멀티플렉서(1103) 각각은 제1 외부 연결부(113) 중 적어도 2개에 연결된 적어도 2개의 입력부들을 갖는다. 예를 들어, 복수의 개별 I/O 멀티플렉서(1103) 중 첫번째 I/O 멀티플렉서는 제1 외부 연결부(113) 중 첫번째 외부 연결부와 제1 외부 연결부(113) 중 두번째 외부 연결부에 연결되고, 복수의 개별 I/O 멀티플렉서(1103) 중 두번째 I/O 멀티플렉서는 제1 외부 연결부(113) 중 첫번째 외부 연결부와 제1 외부 연결부(113) 중 세번째 외부 연결부에 연결되고, 복수의 개별 I/O 멀티플렉서(1103) 중 세번째 I/O 멀티플렉서는 제1 외부 연결부(113) 중 세번째 외부 연결부와 제1 외부 연결부(113) 중 네번째 외부 연결부에 연결되고, 복수의 개별 I/O 멀티플렉서(1103) 중 네번째 I/O 멀티플렉서는 제1 외부 연결부(113) 중 두번째 외부 연결부와 제1 외부 연결부(113) 중 세번째 외부 연결부에 연결된다. 그러나, 복수의 개별 I/O 멀티플렉서(1103)와 제1 외부 연결부(113) 사이의 임의의 적절한 연결이 이용될 수 있다.
추가적으로, 개별 I/O 멀티플렉서(1103)의 선택기들은 하나 이상의 제어 라인(1105)에 연결될 수 있으며, 이 제어 라인은 개별 I/O 멀티플렉서(1103) 각각으로부터의 출력을 선택하는 데 이용된다. 하나 이상의 제어 라인(1105)이 존재하면, 각각의 개별 I/O 멀티플렉서(1103)가 적어도 2개의 입력들을 갖기 때문에, 입력들 중 어느 하나가 개별 I/O 멀티플렉서(1103)에 의해 출력될 수 있다. 이와 같이, 개별 입력들 중 하나(예를 들어, 제1 외부 연결부(113) 중 두번째 외부 연결부)에 결함이 있을 때(도 11b에서 "X"로 표시됨), 하나 이상의 제어 라인(1105)은 비결함 신호(예를 들어, 제1 외부 연결부(113) 중 첫번째 외부 연결부로부터의 신호)를 출력하도록 대응하는 개별 I/O 멀티플렉서(1103)를 스위칭할 수 있다. 이와 같이, 제1 외부 연결부들(113) 중 하나에 대한 결함은 개별 I/O 멀티플렉서(1103)를 사용하여 수리될 수 있다.
이제 도 11a로 돌아가서, 제1 반도체 디바이스(101)는 또한 제2 I/O 멀티플렉서 유닛(1107)과 같은 임의의 수의 I/O 멀티플렉서 유닛들을 포함할 수 있다. 실시예에서, 제2 I/O 멀티플렉서 유닛(1107)은, 예를 들어, 제1 외부 연결부들(113) 중, 데이터 인 볼(233), 데이터 인아웃 볼(235), 또는 제1 반도체 디바이스(101)와 연관된 임의의 다른 입력들 및 출력들과 연관된 다수의 외부 연결부들에 연결된다.
추가적으로, 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105)와 관련하여, 제2 반도체 디바이스(103) 또는 제3 반도체 디바이스(105)에 대한 임의의 또는 모든 입력부들은 또한 I/O 멀티플렉서 유닛(1109)으로 공급되는 다중 연결들을 가질 수 있다. 각각의 I/O 멀티플렉서 유닛(1109)은 제1 I/O 멀티플렉서 유닛(1101)과 유사할 수 있으며, 각각은 제2 반도체 디바이스(103)와 제3 반도체 디바이스(105) 사이의 결함있는 연결을 복구하는 데 사용될 수 있다.
상기 설명은 제1 I/O 멀티플렉서 유닛(1101)이 데이터 아웃 볼(231), 데이터 인 볼(233) 및 데이터 인아웃 볼(235)에 적용되는 것으로 설명하지만, 이는 예시를 위한 것이며 한정시키려고 의도된 것은 아니다. 오히려, I/O 멀티플렉서 유닛은 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105)로 오고가는 임의의 입력 또는 출력 신호에 적용될 수 있다. 이러한 모든 조합들은 본 실시예들의 범위 내에 완전히 포함된 것으로 의도된다.
도 12는 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105) 각각에 대해 개별적으로 동작되는 것 대신에, 제1 인아웃 블록(211), 제2 인아웃 블록(219) 및 제3 인아웃 블록(227)이 각각 I/O 어레이(1201)로서 동작하는 다른 실시예를 예시하며, 여기서 I/O 어레이(1201)의 일부는 반도체 디바이스들의 상이한 영역들에 위치한다. 예를 들어, 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105)가 필드 프로그래밍가능 게이트 어레이(field programmable gate array; FPGA)인 실시예들에서, 제1 인아웃 블록(211), 제2 인아웃 블록(219) 및 제3 인아웃 블록(227)은 각각 프로그래밍가능 게이트 어레이로 제조된다. 이와 같이, 제1 인아웃 블록(211), 제2 인아웃 블록(219) 및 제3 인아웃 블록(227) 각각은 제1 스택(100) 내의 모든 반도체 디바이스들에 걸쳐 상이한 I/O 통신을 제공하도록 프로그래밍될 수 있다.
제1 인아웃 블록(211), 제2 인아웃 블록(219) 및 제3 인아웃 블록(227)이 I/O 어레이(1201)로서 동작하도록 함으로써, I/O 어레이(1201)는 단일 입력 또는 출력이 모든 반도체 디바이스들에 걸쳐 공유될 수 있게 하고, 단일 입력이 제1 반도체 디바이스(101), 제2 반도체 디바이스(103) 및 제3 반도체 디바이스(105) 각각에 걸쳐 적용될 수 있게 하는 범용 I/O 어레이로서 동작할 수 있다. 이것은 특히 반도체 디바이스들이 서로 상이한 배향들로 배향되는 실시예들(예를 들어, 제2 반도체 디바이스(103)가 제1 반도체 디바이스(101) 및 제3 반도체 디바이스(105)와는 상이한 배향으로 있는 경우)에서 이용될 수 있다. 따라서, 각 I/O 그룹은 동일한 다이에 대한 고유 식별자들에 의해 재정의될 수 있으며, 고유 식별자들에 의해 제어되는 I/O를 재매핑하여 상이한 그룹들이 함께 연결될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
제1 반도체 디바이스 - 상기 제1 반도체 디바이스는,
제1 고유 식별자 구조물;
제1 전기 입력부; 및
상기 제1 고유 식별자 구조물에 연결된 제1 입력부를 포함하며, 상기 제1 전기 입력부에 연결된 제2 입력부를 포함하는 제1 비교기
를 포함함 -;
상기 제1 반도체 디바이스에 접합된 제2 반도체 디바이스
를 포함하고,
상기 제2 반도체 디바이스는,
상기 제1 고유 식별자 구조물과는 상이한 제2 고유 식별자 구조물;
상기 제1 전기 입력부에 전기적으로 연결된 제2 전기 입력부; 및
상기 제2 고유 식별자 구조물에 연결된 제3 입력부를 포함하며, 상기 제2 전기 입력부에 연결된 제4 입력부를 포함하는 제2 비교기
를 포함한 것인 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 고유 식별자 구조물은,
제1 기준 전압 라인;
제2 기준 전압 라인; 및
복수의 식별 라인들을 포함하며, 상기 복수의 식별 라인들 각각은 하나 이상의 비아를 통해 상기 제1 기준 전압 라인과 상기 제2 기준 전압 라인 중 하나에 전기적으로 연결된 것인 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제1 고유 식별자 구조물은,
제1 기준 전압 라인;
제2 기준 전압 라인; 및
복수의 식별 라인들을 포함하며, 상기 복수의 식별 라인들 각각은 하나 이상의 퓨즈를 통해 상기 제1 기준 전압 라인과 상기 제2 기준 전압 라인 중 하나에 전기적으로 연결되거나 또는 격리된 것인 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제1 비교기로부터의 출력은 상기 제1 반도체 디바이스의 출력 영역에 연결된 것인 반도체 디바이스.
실시예 5. 실시예 4에 있어서,
상기 출력 영역으로부터의 출력은 기판을 통해 제어 블록에 연결되며, 상기 제어 블록은 복수의 지연 라인들을 포함한 것인 반도체 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제1 반도체 디바이스는,
상기 제1 비교기에 연결된 제5 입력부를 포함하는 제1 AND 게이트; 및
상기 제1 반도체 디바이스의 외부 커넥터에 연결된 제6 입력부를 더 포함한 것인 반도체 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제2 비교기로부터의 출력은 상기 제2 반도체 디바이스의 인아웃(inout) 영역에 연결된 것인 반도체 디바이스.
실시예 8. 반도체 디바이스에 있어서,
제1 반도체 다이 - 상기 제1 반도체 다이는,
제1 입력 영역;
제1 출력 영역;
제1 인아웃 영역;
제1 식별자 영역; 및
제1 비교기에 전기적으로 연결된 제1 외부 연결부를 포함하고, 상기 제1 비교기는 또한 상기 제1 식별자 영역에 전기적으로 연결되며, 상기 제1 비교기의 출력은 상기 제1 출력 영역과 상기 제1 인아웃 영역 둘 다에 연결됨 -; 및
상기 제1 반도체 다이에 접합된 제2 반도체 다이를 포함하고, 상기 제2 반도체 다이는,
제2 입력 영역;
제2 출력 영역;
제2 인아웃 영역;
제2 식별자 영역 - 상기 제2 식별자 영역은 상기 제1 식별자 영역과는 상이한 구조물을 가짐 -; 및
관통 비아에 의해 상기 제1 외부 연결부에 전기적으로 연결된 제2 비교기를 포함하고, 상기 제2 비교기의 출력은 상기 제2 출력 영역과 상기 제2 인아웃 영역 둘 다에 연결된 것인 반도체 디바이스.
실시예 9. 실시예 8에 있어서,
상기 제1 비교기의 출력과 상기 제1 인아웃 영역 사이에 위치된 AND 게이트를 더 포함하는 반도체 디바이스.
실시예 10. 실시예 8에 있어서, 상기 제1 식별자 영역은 퓨즈들을 포함한 것인 반도체 디바이스.
실시예 11. 실시예 8에 있어서,
상기 제1 식별자 영역은 제1 패턴의 제1 세트의 라인들 및 제2 패턴의 제1 세트의 비아들을 포함하며, 상기 제2 식별자 영역은 상기 제1 패턴의 제2 세트의 라인들 및 상기 제2 패턴과는 상이한 제3 패턴의 제2 세트의 비아들을 포함한 것인 반도체 디바이스.
실시예 12. 실시예 8에 있어서,
상기 제1 출력 영역은 상기 제2 출력 영역의 출력에 연결된 입력부를 갖는 것인 반도체 디바이스.
실시예 13. 실시예 8에 있어서,
상기 제1 인아웃 영역은 상기 제2 인아웃 영역의 출력에 연결된 입력부를 갖는 것인 반도체 디바이스.
실시예 14. 실시예 8에 있어서,
상기 제1 외부 연결부는 스택 식별자 연결부인 것인 반도체 디바이스.
실시예 15. 데이터를 전송하고 수신하는 방법에 있어서,
제1 반도체 디바이스와 제2 반도체 디바이스 둘 다 내로 스택 식별자 신호를 전송하는 단계 - 상기 제1 반도체 디바이스와 상기 제2 반도체 디바이스는 서로 접합됨 -;
상기 제1 반도체 디바이스 내에서, 상기 스택 식별자 신호를 제1 고유 식별자와 비교하는 단계 - 상기 스택 식별자 신호가 상기 제1 고유 식별자와 동일한 경우, 제1 선택 신호가 생성됨 -; 및
상기 제2 반도체 디바이스 내에서, 상기 스택 식별자 신호를 제2 고유 식별자와 비교하는 단계 - 상기 제2 고유 식별자는 상기 제1 고유 식별자와 상이하고, 상기 스택 식별자 신호가 상기 제2 고유 식별자와 동일한 경우, 제2 선택 신호가 생성되고, 상기 제2 선택 신호는 상기 제1 선택 신호와 상이함 -
을 포함하는 데이터를 전송하고 수신하는 방법.
실시예 16. 실시예 15에 있어서,
퓨즈들을 통해 프로그래밍 신호들을 전송함으로써 상기 제1 반도체 디바이스를 프로그래밍하는 단계를 더 포함하는 데이터를 전송하고 수신하는 방법.
실시예 17. 실시예 16에 있어서,
상기 제1 반도체 디바이스를 프로그래밍한 후 그리고 상기 제1 반도체 디바이스가 상기 제2 반도체 디바이스에 접합된 후 상기 제2 반도체 디바이스를 프로그래밍하는 단계를 더 포함하는 데이터를 전송하고 수신하는 방법.
실시예 18. 실시예 17에 있어서,
상기 제1 반도체 디바이스를 프로그래밍한 후, 상기 제2 반도체 디바이스를 프로그래밍하기 전에 프로그래밍 완료 표시자가 프로그래밍되는 것인 데이터를 전송하고 수신하는 방법.
실시예 19. 실시예 15에 있어서,
상기 스택 식별자 신호를 전송하기 전에, 제1 세트의 마스크 패턴들로 상기 제1 반도체 디바이스를 제조하고, 제2 세트의 마스크 패턴들로 상기 제2 반도체 디바이스를 제조하며, 상기 제1 세트의 마스크 패턴들과 상기 제2 세트의 마스크 패턴들 둘 다 내의 각각의 마스크 패턴은 하나의 마스크 패턴을 제외하고 동일한 것인 데이터를 전송하고 수신하는 방법.
실시예 20. 실시예 19에 있어서,
상기 하나의 마스크 패턴은 비아들을 위한 패턴인 것인 데이터를 전송하고 수신하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 반도체 디바이스 - 상기 제1 반도체 디바이스는,
    제1 고유 식별자 구조물;
    제1 전기 입력부; 및
    상기 제1 고유 식별자 구조물에 연결된 제1 입력부를 포함하고, 상기 제1 전기 입력부에 연결된 제2 입력부를 포함하는 제1 비교기
    를 포함함 -;
    상기 제1 반도체 디바이스에 접합된 제2 반도체 디바이스
    를 포함하고,
    상기 제2 반도체 디바이스는,
    상기 제1 고유 식별자 구조물과는 상이한 제2 고유 식별자 구조물;
    상기 제1 전기 입력부에 전기적으로 연결된 제2 전기 입력부; 및
    상기 제2 고유 식별자 구조물에 연결된 제3 입력부를 포함하고, 상기 제2 전기 입력부에 연결된 제4 입력부를 포함하는 제2 비교기
    를 포함하고,
    상기 제1 고유 식별자 구조물은,
    제1 기준 전압 라인;
    제2 기준 전압 라인; 및
    복수의 식별 라인들
    을 포함하고,
    상기 제1 기준 전압 라인 및 상기 제2 기준 전압 라인은 평면도에서 제1 방향으로 연장되고, 상기 복수의 식별 라인들은 평면도에서 상기 제1 방향에 수직한 제2 방향으로 연장되는 것인 반도체 디바이스.
  2. 제1항에 있어서,
    상기 복수의 식별 라인들 각각은 하나 이상의 비아를 통해 상기 제1 기준 전압 라인과 상기 제2 기준 전압 라인 중 하나에 전기적으로 연결된 것인 반도체 디바이스.
  3. 제1항에 있어서,
    상기 복수의 식별 라인들 각각은 하나 이상의 퓨즈를 통해 상기 제1 기준 전압 라인과 상기 제2 기준 전압 라인 중 하나에 전기적으로 연결되거나 또는 격리된 것인 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 비교기로부터의 출력은 상기 제1 반도체 디바이스의 출력 영역에 연결된 것인 반도체 디바이스.
  5. 제4항에 있어서,
    상기 출력 영역으로부터의 출력은 기판을 통해 제어 블록에 연결되며,
    상기 제어 블록은 복수의 지연 라인들을 포함한 것인 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 반도체 디바이스는,
    상기 제1 비교기에 연결된 제5 입력부를 포함하는 제1 AND 게이트; 및
    상기 제1 반도체 디바이스의 외부 커넥터에 연결된 제6 입력부
    를 더 포함한 것인 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제2 비교기로부터의 출력은 상기 제2 반도체 디바이스의 인아웃(inout) 영역에 연결된 것인 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    제1 반도체 다이 - 상기 제1 반도체 다이는,
    제1 입력 영역;
    제1 출력 영역;
    제1 인아웃 영역;
    제1 식별자 영역; 및
    제1 비교기에 전기적으로 연결된 제1 외부 연결부
    를 포함하고, 상기 제1 비교기는 또한 상기 제1 식별자 영역에 전기적으로 연결되며, 상기 제1 비교기의 출력은 상기 제1 출력 영역과 상기 제1 인아웃 영역 둘 다에 연결됨 -; 및
    상기 제1 반도체 다이에 접합된 제2 반도체 다이
    를 포함하고,
    상기 제2 반도체 다이는,
    제2 입력 영역;
    제2 출력 영역;
    제2 인아웃 영역;
    제2 식별자 영역 - 상기 제2 식별자 영역은 상기 제1 식별자 영역과는 상이한 구조물을 가짐 -; 및
    관통 비아에 의해 상기 제1 외부 연결부에 전기적으로 연결된 제2 비교기
    를 포함하고,
    상기 제2 비교기의 출력은 상기 제2 출력 영역과 상기 제2 인아웃 영역 둘 다에 연결되고,
    상기 제1 식별자 영역은 제1 패턴의 제1 세트의 라인들을 포함하고,
    상기 제1 패턴의 제1 세트의 라인들은,
    제1 기준 전압 라인;
    제2 기준 전압 라인; 및
    복수의 식별 라인들
    을 포함하고,
    상기 제1 기준 전압 라인 및 상기 제2 기준 전압 라인은 평면도에서 제1 방향으로 연장되고, 상기 복수의 식별 라인들은 평면도에서 상기 제1 방향에 수직한 제2 방향으로 연장되는 것인 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제1 비교기의 출력과 상기 제1 인아웃 영역 사이에 위치된 AND 게이트
    를 더 포함하는 반도체 디바이스.
  10. 데이터를 전송하고 수신하는 방법에 있어서,
    제1 반도체 디바이스와 제2 반도체 디바이스 둘 다 내로 스택 식별자 신호를 전송하는 단계 - 상기 제1 반도체 디바이스와 상기 제2 반도체 디바이스는 서로 접합됨 -;
    상기 제1 반도체 디바이스 내에서, 상기 스택 식별자 신호를 제1 고유 식별자와 비교하는 단계 - 상기 스택 식별자 신호가 상기 제1 고유 식별자와 동일한 경우, 제1 선택 신호가 생성됨 -; 및
    상기 제2 반도체 디바이스 내에서, 상기 스택 식별자 신호를 제2 고유 식별자와 비교하는 단계 - 상기 제2 고유 식별자는 상기 제1 고유 식별자와 상이하고, 상기 스택 식별자 신호가 상기 제2 고유 식별자와 동일한 경우, 제2 선택 신호가 생성되고, 상기 제2 선택 신호는 상기 제1 선택 신호와 상이함 -
    를 포함하고,
    상기 제1 반도체 디바이스는 제1 고유 식별자 구조물을 포함하고,
    상기 제1 고유 식별자 구조물은,
    제1 기준 전압 라인;
    제2 기준 전압 라인; 및
    복수의 식별 라인들
    을 포함하고,
    상기 제1 기준 전압 라인 및 상기 제2 기준 전압 라인은 평면도에서 제1 방향으로 연장되고, 상기 복수의 식별 라인들은 평면도에서 상기 제1 방향에 수직한 제2 방향으로 연장되는 것인 데이터를 전송하고 수신하는 방법.
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