CN113675181A - 半导体器件及发送和接收数据的方法 - Google Patents

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Abstract

多个半导体器件堆叠件布置。堆叠件中的各个半导体器件由发送到堆叠件中的标识信号选择。在每个堆叠件中将信号与存储在每个半导体器件中的唯一堆叠件标识符进行比较，当信号与唯一堆叠件标识符相同时，选择半导体器件，而在信号与唯一堆叠件不同时，则半导体器件保持在默认旁路模式内。本申请的实施例还涉及半导体器件及发送和接收数据的方法。

Description

半导体器件及发送和接收数据的方法
技术领域
本申请的实施例涉及半导体器件及发送和接收数据的方法。
背景技术
通常，集成电路芯片是使用所谓的二维或2D连接来互连的。对于诸如具有大量功能块(例如，逻辑，I/O，存储器，模拟电路等)的大布局的片上系统(SoC)器件的高级器件，常规的2D布线具有许多限制。这些包括I/O限制，这是因为所需要的大量的互连件和I/O端口、与2D布线相关的功耗/电流泄漏以及与2D布线相关的高成本。随着技术节点发展到亚微米规模，这些问题更加严重。传统的2D布线也会带来良率挑战，特别是对于高级节点器件，诸如现场可编程门阵列(FPGA)和图形处理单元(GPU)。
所谓的3D布线(包括在一个公共衬底上垂直和水平互连多个芯片)对于先进的器件越来越受欢迎。印刷电路板和/或硅中介层封装可用于互连不同的集成电路，诸如高级逻辑器件和相关的存储器，诸如DRAM芯片。硅贯通孔(TSV)的使用还有助于3D封装件的更有效封装，并允许更宽的I/O连接。这种封装为堆叠式封装(PoP)器件(诸如堆叠在逻辑封装顶部的DRAM封装)打开了大门。尽管具有优势，但是在封装尤其是3D封装中还存在其他挑战，包括需要在3D堆叠件中适当或更有效地发送和/或接收数据。
发明内容
根据本发明实施例的一个方面，提供了一种半导体器件，包括：第一半导体器件，包括：第一唯一标识符结构；第一电输入；和第一比较器，包括连接到第一唯一标识符结构的第一输入，并且包括连接到第一电输入的第二输入；第二半导体器件，接合到第一半导体器件，第二半导体器件包括：第二唯一标识符结构，与第一唯一标识符结构不同；第二电输入，电连接到第一电输入；和第二比较器，包括连接到第二唯一标识符结构的第三输入，并且包括连接到第二电输入的第四输入。
根据本发明实施例的另一个方面，提供了一种半导体器件，包括：第一半导体管芯，包括：第一输入区域；第一输出区域；第一进出区域；第一标识符区域；和第一外部连接，电连接到第一比较器，第一比较器也电连接到第一标识符区域，第一比较器的输出连接到第一输出区域和第一进出区域；以及第二半导体管芯，接合到第一半导体管芯，第二半导体管芯包括：第二输入区域；第二输出区域；第二进出区域；第二标识符区域，第二标识符区域具有与第一标识符区域不同的结构；和第二比较器，通过通孔电连接到第一外部连接，其中第二比较器的输出连接到第二输出区域和第二进出区域。
根据本发明实施例的又一个方面，提供了一种发送和接收数据的方法，方法包括：向第一半导体器件和第二半导体器件两者发送堆叠件标识符信号，其中，第一半导体器件和第二半导体器件彼此接合；在第一半导体器件内，将堆叠件标识符信号与第一唯一标识符进行比较，其中，当堆叠件标识符信号与第一唯一标识符相同时，生成第一选择信号；和在第二半导体器件内，将堆叠件标识符信号与第二唯一标识符进行比较，第二唯一标识符与第一唯一标识符不同，其中，当堆叠件标识符信号与第二唯一标识符相同时，生成第二选择信号，第二选择信号不同于第一选择信号。
附图说明
当接合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的半导体器件的堆叠件。
图2示出了根据一些实施例的半导体器件的堆叠件的概念视图。
图3A-图3D示出了根据一些实施例的所存储的标识符块的视图。
图4示出了根据一些实施例的所存储的标识符块的概念视图。
图5A-图5B示出了根据一些实施例的输出块的概念视图。
图6A-图6B示出了根据一些实施例的输入块的概念视图。
图7A-图7B示出了根据一些实施例的进出块的概念视图。
图8A-图8B示出了根据一些实施例的控制块。
图9A-图9D示出了根据一些实施例的具有熔断器的所存储的标识符块的视图。
图10示出了根据一些实施例的编程熔断器的概念视图。
图11A-图11B示出了根据一些实施例的输入修复电路。
图12示出了根据一些实施例的I/O阵列。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
现在将针对特定实施例来描述实施例，在实施例中，半导体器件的堆叠件使用唯一标识符发送和接收数据信号，唯一标识符指示堆叠件中的每个半导体器件的位置。然而，本文提出的实施例不限于本文描述的精确实施例，并且可以在各种各样的器件和方法中实现这些实施例。
现在参考图1，示出了半导体器件的第一堆叠件100，包括第一半导体器件101、第二半导体器件103和第三半导体器件105。在一个实施例中，第一半导体器件101、第二半导体器件103和第三半导体器件105可以是任何合适的半导体管芯，诸如逻辑管芯、存储器管芯、现场可编程门阵列(FPGA)管芯、I/O管芯、模拟管芯等。然而，可以使用任何合适类型的半导体管芯。
在实施例中，第一半导体器件101包括第一半导体衬底107、第一衬底贯通孔(TSV)102、在第一半导体衬底107的有源区域内的第一有源器件(在图1中由标有109的正方形表示)和第一金属化层111。在实施例中，第一半导体衬底107可以包括掺杂或未掺杂的体硅，或者绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括半导体材料层，诸如硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或其组合。可以使用的其他衬底包括多层衬底、梯度衬底或混合方向衬底。
在第一半导体衬底107内，第一TSV 102可以形成为延伸穿过第一半导体衬底107，以提供数据信号从第一半导体衬底107的第一侧到第一半导体衬底107的第二侧的快速通道，以便将数据信号发送到上覆的半导体器件(例如，第二半导体器件103和/或第三半导体器件105)。在实施例中，可以通过首先在第一半导体衬底107中形成硅贯通孔(TSV)的开口来形成第一TSV 102。可以通过施加和显影合适的光刻胶并去除第一半导体衬底107的部分来形成暴露到所需深度的TSV开口。可以形成TSV开口，以使其延伸到第一半导体衬底107中的深度大于第一半导体衬底107的最终期望高度。因此，虽然深度取决于整体设计，但是深度可以在大约20μm和约200μm之间，诸如约50μm的深度。
一旦在第一半导体衬底107内形成了TSV开口，则TSV开口可以衬有衬垫。衬垫可以是例如由原硅酸四乙酯(TEOS)或氮化硅形成的氧化物，尽管可以使用任何合适的介电材料。可以使用等离子体增强化学气相沉积(PECVD)工艺形成衬垫，尽管可以使用其他合适的工艺，例如物理气相沉积或热处理。另外，衬垫可形成为约0.1μm至约5μm之间的厚度，诸如约1μm。
一旦已经沿着TSV开口的侧壁和底部形成衬垫，则可以形成阻挡层，并且可以用第一导电材料填充TSV开口的其余部分。第一导电材料可以包括铜，但是也可以使用其他合适的材料，诸如铝、合金、掺杂的多晶硅、它们的组合等。可以通过将铜电镀到晶种层上，填充和过填充TSV开口来形成第一导电材料。一旦TSV开口被填充，尽管可以使用任何合适的去除工艺，但是可以通过诸如化学机械抛光(CMP)的平坦化工艺去除TSV开口之外的多余的衬垫、阻挡层、晶种层和第一导电材料。
一旦TSV开口被填充，则减薄第一半导体衬底107的第二侧，以暴露用于第一TSV102的开口并由延伸穿过第一半导体衬底107的导电材料形成第一TSV 102。衬底的第二面的减薄可以通过诸如CMP或蚀刻的平坦化工艺来执行。然而，可以利用形成第一TSV 102的任何合适的方法。
第一半导体衬底107还可以包括第一有源器件109。如本领域普通技术人员将认识到的，可以使用各种各样的第一有源器件109和无源器件(诸如晶体管、电容器、电阻器、这些的组合)等来生成第一半导体器件101的设计的期望结构和功能要求(如下文进一步描述的)。可以使用任何合适的方法来形成第一有源器件109。
第一半导体器件101还包括后端制程(BEOL)第一金属化层111。第一金属化层111形成在第一半导体衬底107和第一有源器件109上方，并且被设计为连接各种有源器件109和第一TSV 102以形成功能电路。在一个实施例中，第一金属化层111由介电材料和导电材料的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成，以形成导电线和导电通孔。第一金属化层111的精确数量取决于第一半导体器件101的设计。
在特定实施例中，可以使用镶嵌或双镶嵌工艺形成第一金属化层111的每个层。例如，可以在结构上方沉积介电层，并且可以在介电层上方放置光刻胶。一旦就位，可以通过使能量源(例如，光)穿过掩模来图案化光刻胶，以形成图案化的能量源，然后将图案化的能量源导向并冲击光刻胶。一旦图案化的能源撞击了光刻胶，就使用显影剂对光刻胶进行显影，以分离并去除光刻胶的曝光或未曝光部分。然后将图案化的光刻胶用作掩模以形成穿过介电层或在介电层内的开口。
一旦已经穿过介电层或在介电层内形成了开口，就可以将导电材料放入开口中。在特定实施例中，首先沉积晶种层，然后利用诸如电镀或化学镀的沉积方法来用导电材料填充和/或过填充开口。一旦就位，可以使用诸如化学机械平坦化工艺的平坦化工艺去除位于开口外部的导电材料的任何多余材料。然而，可以利用任何合适的方法来形成第一金属化层111的每一层的导电线和通孔。
第一外部连接113可以形成为与第一金属化层111电连接。在一个实施例中，第一外部连接113可以是导电柱，例如铜柱，并且可以包括一种或多种导电材料，例如诸如铜、钨、其他导电金属等的金属，并且可以例如通过利用晶种层和放置的并图案化的光刻胶而电镀、化学镀等形成。在一个实施例中，使用电镀工艺，其中将晶种层和光刻胶浸没或浸入在电镀溶液中，例如含有硫酸铜(CuSO4)的溶液中。晶种层表面电连接到外部DC电源的负极侧，使得晶种层在电镀过程中用作阴极。固态导电阳极(例如铜阳极)也浸入溶液中，并连接到电源的正极。来自阳极的原子溶解到溶液中，阴极(例如晶种层)从中获取溶解的原子，从而在光刻胶的开口内电镀晶种层的暴露导电区域。一旦形成，就可以去除光刻胶并且可以去除下面的暴露的晶种层。
在另一实施例中，第一外部连接113可以是诸如微型凸块的接触凸块或受控塌陷芯片连接(C4)凸块，并且可以包括诸如锡的材料或诸如银或铜的其他合适的材料。在第一外部连接113是接触凸块的实施例中，第一外部连接113可以包括诸如锡的材料，或者诸如银、无铅锡或铜的其他合适的材料。在第一外部连接件113是锡焊料凸块的实施例中，可以通过诸如蒸发、电镀、印刷、焊料转移、球放置的方法到达例如为约100μm的厚度。一旦在结构上形成锡层，就可以执行回流以将材料成形为所需的凸块形状。
另外，第二外部连接器115可以形成为提供用于第一半导体器件101和例如第二半导体器件103之间的接触件的导电区域。在实施例中，第二外部连接器115可以包括球栅阵列(BGA)连接器、焊球、受控塌陷芯片连接(C4)凸点、微凸点(例如μbumps)、化学镍-化学钯浸金技术(ENEPIG)形成的凸块等的任何所需数量和任意所需组合等。但是，可以使用任何合适类型的外部连接器。
在实施例中，第二外部连接器115可以是导电柱，并且可以通过在第一半导体器件101的背侧上方初始地形成光刻胶(未示出)而形成。光刻胶可以被图案化为期望的形状。然后，第二外部连接器115由诸如铜的导电材料沉积在光刻胶内，尽管也可以使用诸如镍、金或金属合金的其他导电材料、它们的组合等。另外，第二外部连接器115可以使用诸如电镀或化学镀的工艺来形成。工艺在开口内沉积例如铜，以填充和/或过填充光刻胶的开口，从而形成第二外部连接器115。第一钝化层110的开口之外的多余的导电材料和光刻胶可以被形成，然后可以使用例如灰化工艺、化学机械抛光(CMP)工艺、这些工艺的组合等来去除。
然而，如本领域的普通技术人员将认识到的，上述形成第一外部连接113和第二外部连接器115的工艺仅是一个这样的描述，并且并不意味着将实施例限于此工艺。而是，所描述的工艺仅意图是说明性的，因为可以利用用于形成第一外部连接113和第二外部连接器115的任何合适的工艺或工艺的组合。所有合适的工艺完全旨在包括在本实施例的范围内。
第二半导体器件103可以类似于第一半导体器件101(两者都已经在本文中描述并且也随后在本文中描述)。例如，第二半导体器件103可以包括第二半导体衬底117、第二TSV104、第二有源器件119、后端制程第二金属化层121以及第四外部连接器125，它们可以分别类似于第一半导体衬底107、第一TSV 102、第一有源器件109、第一金属化层111和第二外部连接器115。另外，第二半导体器件103可以包括第三外部连接器123，其可以类似于第一外部连接113和/或第二外部连接器115。
第三半导体器件105可以类似于第一半导体器件101(两者都已经在本文中描述并且还随后在本文中描述)。例如，第三半导体器件105可以包括第三半导体衬底127、第三TSV106、第三有源器件129、后端制程第三金属化层131、第五外部连接器133和第六外部连接器134，它们可以分别类似于第一半导体衬底107、第一TSV 102、第一有源器件109、第一金属化层111、第三外部连接器123和第四外部连接器125。
在实施例中，第三半导体器件105接合到第二半导体器件103，并且第二半导体器件103接合到第一半导体器件101。在实施例中，第二半导体器件103和第三半导体器件105的前侧以面向前配置接合到第一半导体器件101的前侧和第二半导体器件103的背侧，而第二半导体器件103的前侧以面对面配置接合到前侧第一半导体器件101。然而，在其他实施例中，第一半导体器件101、第二半导体器件103和第三半导体器件105可以以任何合适的方向组合来接合。可以利用任何合适的配置。
例如，在第五外部连接器133和第四外部连接器125均为铜柱的实施例中，第五外部连接器133和第四外部连接器125彼此对准，然后放置成物理接触。一旦物理接触，就对第五外部连接器133和第四外部连接器125进行加热并施加压力以形成金属对金属的接合。然而，可以利用任何其他合适的接合工艺，例如介电对介电接合(使用例如图1中未示出的钝化层)、混合接合等。
类似地，在第二外部连接器115和第三外部连接器123都是铜柱的实施例中，第二外部连接器115和第三外部连接器123彼此对准然后放置成物理接触。一旦物理接触，就将第二外部连接器115和第三外部连接器123加热并施加压力以形成金属对金属的接合。但是，可以利用任何其他合适的接合工艺，例如介电对介电接合、混合接合等。
在一个实施例中，在接合到第二半导体器件103之前或之后，第一半导体器件101被接合到支撑衬底135。在一个实施例中，支撑衬底135可以是封装衬底或印刷电路板，例如形成为诸如双马来酰亚胺三嗪(BT)、FR-4、ABF等聚合物材料的多个薄层(或堆叠件)的堆叠的堆叠件衬底。然而，可以利用任何其他合适的衬底，诸如硅中介层、硅衬底、有机衬底、陶瓷衬底等，并且所有这样的重分布衬底都向包括第一外部连接113的结构提供支撑和连通性，完全旨在包括在实施例的范围内。
在第一外部连接113是焊料凸块的实施例中，第一外部连接113可以与支撑衬底135的对应连接件对准。一旦对准并物理接触，就可以执行回流工艺以顺序回流。第一外部连接113的材料和将第一外部连接113与支撑衬底135接合。然而，可以使用任何合适的接合工艺。
图2示出了堆叠布置的第一半导体器件101、第二半导体器件103和第三半导体器件105位于具有第一控制块801的在支撑衬底135上，以形成第一堆堆叠件100。然而，图2示出了第一半导体器件101、第二半导体器件103和第三半导体器件105中的每个内部的电路的概念性概念。例如，首先看第一半导体器件101，第一半导体器件可以包括第一有源电路201和第一I/O区域203。在实施例中，有源电路可以包括逻辑电路、存储器电路、这些的组合等，它们提供第一半导体器件101的所需功能。但是，可以利用任何合适的电路。
第一I/O区域203被用于向/从支撑衬底135和第二衬底/从第一半导体器件101发送信号和从第一半导体器件101接收信号(例如，从第一有源电路201接收信号)。在一个实施例中，第一I/O区域203包括第一ID块205、第一输出块207、第一输入块209和第一进出块211。然而，可以利用任何其他合适的块。
第二半导体器件103和第三半导体器件105可以包括与第一半导体器件101相同的结构。例如，第二半导体器件103可以包括第二有源电路202、第二ID块213、第二输出块215、第二输入块217和第二进出块219，其可以分别相同于第一有源电路201、第一ID块205、第一输出块207、第一输入块209和第一进出块211。另外，第三半导体器件105包括可以第三有源电路204、第三ID块221、第三输出块223、第三输入块225和第三进出块227，其可以分别相同于第一有源电路201、第一ID块205、第一输出块207、第一输入块209和第一进出块211。
图2另外示出了多个第一外部连接113，其提供将支撑衬底135连接到第一半导体器件101的第一I/O区域203的输入和输出。在特定实施例中，第一外部连接113可以包括CS_ENI球228、堆叠件_ID球229、数据输出球231、数据输入球233和数据进出球235。此外，每个CS_ENI球228、堆叠件_ID球229、数据输出球231、数据输入球233和数据进出球235中的每个示为并且描述为单个的第一外部连接件113，这仅是示例性的，而无意于限制实施例。而是，任何输入和输出可以包括两个或更多个第一外部连接113，诸如四个、八个、十六个等。可以利用任何适当数量的第一外部连接113来提供输入，如CS_ENI球228、堆叠件_ID球229、数据输出球231、数据输入球233和数据进出球235中的每个。
现在返回到第一半导体器件101的第一I/O区域203，第一ID块205被用于存储第一半导体器件101的第一唯一标识符。第一唯一标识符可以被用来标识第一堆叠件100中第一半导体器件101位于哪里，使得数据信号可以被具体地引导至第一半导体器件101(如下文进一步描述的)。通过在第一金属化层111(例如，参见图1)中制造第一ID块205，可以在第一半导体器件101中物理地实现第一ID块205。
图3A示出了其中第一ID块205被实现在第一半导体器件101的第一金属化层111的两层内的实施例的俯视图、近视图。在第一金属化层111的近视图中，通过将一个或多个ID线301(例如，在第一金属化层111的单层内)连接到参考电压线，诸如低压源线303(例如，电压源极-源极(VSS)线)或高压源线305(例如，电压漏极-漏极(VDD)线)中的一个，第一ID块205的第一通孔块402由非易失性永久存储器结构形成。在特定实施例中，一个或多个ID线301可以包括彼此平行延伸的第一ID线302、第二ID线304、第三ID线306和第四ID线308，尽管任何合适数量的ID可以采用任何适当布置的线。
在实施例中，低压源线303和高压源线305可以位于另一层中，诸如自一个或多个ID线301的第一金属化层111的下面或上面的层。将一个或多个ID线301连接到低压源线303和/或高压源线305，可以形成一个或多个通孔307以将一个或多个ID线301连接到高压源线305或低压源线303中的一个。
通过控制一个或多个ID线301与高压源线305和低压源线303之间的通孔307的位置和制造，在第一半导体器件101的制造过程中可以在内部为第一半导体器件101分配在第一堆叠件100内的第一唯一标识号。例如，在图3A所示的实施例中，第一ID线302通过通孔307中的一个连接到高压源线305，而第二ID线304、第三ID线306和第四ID线308通过通孔307连接至低压源线303。这样，通过读取一个或多个ID线301的输出，所分配的唯一标识号可以从第一ID块205读取。
然而，通过利用通孔307将一个或多个ID线301连接到低压源线303和高压源线305，在制造工艺期间可以通过简单地改变通孔307的位置将不同的唯一标识号分配给第一半导体器件101。例如，如图3B所示，在另一个实施例中，第一ID线302、第三ID线306和第四ID线308连接到高压源线305，而第二ID线304通过通孔307连接到高压源线305。这样，通过从一个或多个ID线301读取输出，可以从第一ID块205读取单独的唯一标识号。
在又一个实施例中，如图3C所示，通过在制造过程中对通孔307进行另一次重新布置可以获得第三唯一标识号。例如，在本实施例中，第一ID线302、第二ID线304和第四ID线308分别连接至低压源线303，并且第三ID线306连接至高压源线305。这样，通过读取一个或多个ID线301的输出，可以从第一ID块205读取第三唯一标识号。
在又一个实施例中，如图3D所示，通过在制造过程中对通孔307进行另一次重新布置可以获得第四唯一标识号。例如，在本实施例中，第一ID线302、第二ID线304和第三ID线306分别连接至低压源线303，并且第四ID线308连接至高压源线305。这样，通过从通过一个或多个ID线301的信号读取输出，可以从第一ID块205读取第四唯一标识号。
通过修改位于第一金属化层111的单层内的一个或多个通孔307的位置，可以在制造第一半导体器件101的过程中为第一半导体器件101提供唯一标识号。另外，如果期望将不同的唯一标识符给予第一半导体器件，仅单个光刻掩模(例如，用于对通孔307的位置进行图案化的光刻掩模)被改变而没有进行任何其他改变。这样，可以使用简单而有效的过程来给第一半导体器件101分配任何期望的唯一标识号。
图4示出了在支撑衬底135上的第一半导体器件101、第二半导体器件103和第三半导体器件105的第一堆叠件100，其中，为了清楚起见，示出了与第一ID块205、第二ID块213和第三ID块221(而不是精确的结构)有关的内部逻辑。在实施例中，第一半导体器件101的第一ID块205、第二半导体器件103的第二ID块213和第三半导体器件105的第三ID块221分别电连接到堆叠件_ID球229并且还到达CS_ENI球228。
然而，在该实施例中，第一堆叠件100中的每个半导体器件被制造或以其他方式被赋予唯一标识符。例如，如图4所示，使用第一通孔块402为第一半导体器件101分配第一唯一标识符“1”，使用第二通孔块404为第二半导体器件103分配第二唯一标识符“2”，并且使用第三通孔块406为第三半导体器件105分配第三唯一标识符“3”。如以上关于图3A-图3D所描述的，诸如通过修改在每个金属化层内的通孔307的位置，在每个半导体器件内分配唯一标识符。
当期望将数据信号发送到一个半导体器件时，通过堆叠件_ID球229发送堆叠件_ID信号405，并通过CS_ENI球228将CS_ENI信号413发送至每个第一半导体器件101、第二半导体器件103和第三半导体器件105。在实施例中，堆叠件_ID球229可以是第一外部连接113中的单个，尽管第一外部连接器112的精确数量也可以是多个或是第一堆叠件100中的半导体器件的数量的对数。例如，在第一堆叠件100中具有十六个半导体器件的实施例中，可以有四个第一外部连接器112用于堆叠件_ID球229。然而，可以利用适当数量的第一外部连接器112或引脚。
观察第一半导体器件101，通过第一比较器407在第一ID块205中接收堆叠件_ID信号405。作为输入，第一比较器407另外具有第一唯一标识符，第一唯一标识符作为来自第一金属化层111的信号被接收，如上文关于图3A-图3D所描述。在第一比较器407内，将堆叠件_ID信号405与第一唯一标识符(例如，第一半导体器件101的“1”)进行比较。如果由第一半导体器件101接收的堆叠件_ID信号405与存储在第一半导体器件101内的唯一标识符相同，则从第一比较器407输出第一ID信号415并发送到第一“与(AND)”门409。第一与门409的另一输入连接为接收来自CS_ENI球228的CS_ENI信号413。然后第一与门409确定CS_ENI信号413和第一ID信号415是否都存在，并且如果两者都存在，则输出来自第一与门409的第一选择信号417。
通过使用第一ID_块205，第一半导体器件101可以确定第一半导体器件101是否已经被选择来发送和/或接收来自支撑衬底135的数据信号，而第一堆叠件100内的其他半导体器件通默认被设置为旁路(bypass)模式。例如，如果存在第一选择信号417，则已经选择第一半导体器件101以向支撑衬底135发送信号和/或从支撑衬底135接收信号(以下进一步描述)。另外，如果不存在第一选择信号417，则没有选择第一半导体器件101来向支撑衬底135发送信号和/或从支撑衬底135接收信号，并且第一半导体器件101保持在其默认状态下，其中信号通过并有效地旁路第一半导体器件101。
另外，尽管在以上使用两个信号来确定是否已经选择第一半导体器件101的实施例中，尽管在上面描述了使用堆叠件_ID信号405和CS_ENI信号413，但这仅是示例性的，并且并不旨在限制实施例。相反，可以利用信号的任何合适的组合。例如，在另一个实施例中，第一ID信号415本身可以用作第一选择信号417，并且CS_ENI球228和第一与门409是可选的并且可以被去除。可以利用元件的任何这种组合。
接下来观察第二半导体器件103，在一些实施例中，第二半导体器件103被设置为与第一半导体器件101相同，但是第二ID块213存储第二唯一标识符(例如，“2”)而不是第一唯一标识符(例如“1”)。例如，第二半导体器件103可以通过第二比较器419接收堆叠件_ID信号405，并且如果堆叠件_ID信号405等于存储在第二ID_块213内的第二唯一标识符，则第二ID信号421被发送到第二与门423，第二与门423具有连接作为输入的CS_ENI信号413。如果选择了第二半导体器件103，则第二与门423输出第二选择信号425。如果未选择第二半导体器件103，则第二半导体器件103保持默认状态，其中信号通过第二半导体器件103。
接下来观察第三半导体器件105，在一些实施例中，第三半导体器件105被设置为与第一半导体器件101相同，但是在第三ID块221内存储有第三唯一标识符(例如，“3”)而不是第一唯一标识符(例如，“1”)。例如，第三半导体器件105可以通过第三比较器427接收堆叠件_ID信号405，并且如果堆叠件_ID信号405等于存储在第三ID_块221内的第三唯一标识符，则第三ID信号429被发送到第三与门431，第三与门431具有连接作为输入的CS_ENI信号413。如果选择了第三半导体器件105，则第三与门431输出第三选择信号433。如果未选择第三半导体器件105，则第三半导体器件105保持默认状态，其中信号通过第三半导体器件105。
可选地，在一些实施例中，第一半导体器件101的第一ID块205、第二半导体器件103的第二ID块213和第三半导体器件105的第三ID块221还可以包括多个唯一标识符。例如，除了具有各自的唯一标识符(例如，第一唯一标识符、第二唯一标识符和第三唯一标识符)之外，第一半导体器件101、第二半导体器件103和第三半导体器件105还可以包括组唯一标识符(例如，“0”)，组唯一标识符可以用于将半导体器件放入一个以上半导体器件的组中(例如，放入包括第一半导体器件101、第二半导体器件103和第三半导体器件105中的每个的组中)。在这样的实施例中，第一半导体器件101的第一比较器407还将每个组唯一标识符与输入的堆叠件_ID信号405进行比较，并且在接收到组唯一标识符时还输出第一ID信号415。通过使用组唯一标识符，可以将信号同时发送到组中的所有半导体器件，而不必为必须每个半导体器件发送单独的ID信号。
图5A-图5B示出了第一半导体器件101内的第一输出块207的概念性版本，当第一半导体器件101被选择时，第一半导体器件101内的第一输出块207可用于将数据信号从第一半导体器件101输出到支撑衬底135。在实施例中，第一输出块207(例如，从第一ID块205)接收第一选择信号417，并且，如果选择了第一半导体器件101，则第一输出块207将数据从第一半导体器件101发送到数据输出球231。但是，如果未选择第一半导体器件101(例如，第一输出块207未接收到第一选择信号417)，则第一输出块207将从上覆半导体器件(例如，第二半导体器件103)接收到的信号发送到数据输出球231。
观察特定实施例，第一输出块207连接到第一数据源505。在一些实施例中，第一数据源505可以是数据触发器(DFF)，尽管可以使用任何合适的数据源。在实施例中，第一数据源505连接到第一半导体器件101内的第一有源电路201的其余部分，并且第一数据源505的输出(例如，第一数据源线506)连接到第一输出块207。
图5B示出了第一输出块207的一个特定实施例的近视图。在该实施例中，第一数据源线506作为一个输入连接到第一多路复用器507。另外，第一多路复用器507作为第一多路复用器507的选择器连接到第一选择信号417。这样，当第一ID块205登记堆叠件_ID信号405正在选择第一半导体器件101时，第一选择信号417被输入到第一多路复用器507，并且沿着第一数据源线506发送的信号被选择为从第一多路复用器507输出的第一多路复用器输出信号502。一旦第一多路复用器输出信号502离开第一多路复用器507，第一多路复用器输出信号502就被施加到第一输出焊盘511(具有例如输出放大器和静电放电保护)，并最终作为第一数据输出信号从第一半导体器件101发送出去512进入支撑衬底135。
然而，在其中第一ID块205登记堆叠件_ID信号405未选择第一半导体器件101的实施例中，第一选择信号417不输入到第一多路复用器507中。此外，第一多路复用器507的另一个输入可以连接为从上覆的一个半导体器件接收信号(例如，来自第二半导体器件103中的第二输出块215的输出的第二数据输出信号514)。在特定实施例中，在被连接作为到第一多路复用器507的输入之前，第二数据输出信号214可以由第二半导体器件103的第二输出块215发送并且输入到第二输入焊盘509(例如，具有第二放大器以及静电放电保护)。
这样，当未选择第一半导体器件101时，第二数据输出信号514(来自上覆的第二半导体器件103或第三半导体器件105)被选作数据输出信号512以离开第一半导体器件101。在该设置中，有效地旁路第一半导体器件101，并且将来自上覆的半导体器件的所选择的数据从第一堆叠件100发送到支撑衬底135。
接下来观察第二半导体器件103和第三半导体器件105，第二半导体器件103具有第二输出块215，并且第三半导体器件105具有第三输出块223。在一些实施例中，第二输出块215第三输出块223可以与图5B中描述的第一输出块205相同。这样，在第二输出块215和第三输出块223的每个中，利用(第二半导体器件103的)第二选择信号425或(第三半导体器件105的)第三选择信号433以选择多路复用器的输出，以从选择的半导体器件输出数据或从上覆的半导体器件输出数据。这些数据信号可以通过彼此对准的外部连接发送，或者在外部连接彼此不对准的实施例中，信号通过金属化层或重分布层路由。
通过利用第一输出块207、第二输出块215和第三输出块223，可以在第一半导体器件101、第二半导体器件103和第三半导体器件105的每个内制造相同的结构，并且堆叠件_ID信号405可用于选择哪个半导体器件从第一堆叠件100发送数据。例如，如果堆叠件_ID信号405选择第三半导体器件105，则第三输出块223将通过第二半导体器件103和第一半导体器件101发送数据到数据出球231。另外，当选择了第三半导体器件105时，第一半导体器件101和第二半导体器件103不发送数据信号，并且允许上覆的信号通过他们。
另外，由于第一堆叠件1002内的顶部半导体器件(例如，第三半导体器件105)具有与其他半导体器件相同的结构，因此第三半导体器件105还具有未连接到任何东西的外部连接器。这样，对于第一堆叠件100内的顶部半导体器件(例如，所示的第一堆叠件100内的第三半导体器件105)，用于多路复用器的第二输入可以被连接至低压源或高压源。通过将该输入连接到低压源或高压源，可以避免诸如三态的浮动状态。
通过如上所描述的制造和操作输出块，可以获得基于乐高(lego-based)的结构(在物理上和逻辑上)，并且不需要全局多路复用器并且没有浮动网络问题，因为只有所选择的半导体器件可以驱动而其他半导体器件则设置为旁路模式。另外，存在可预测的I/O负载和等待时间设计，如存在局部负载以避免负载因半导体器件的数量而变化，因为第一输出焊盘511驱动来自当前半导体器件的信号，而第二输入焊盘509驱动从上覆的半导体器件接收的信号。
这样，可以通过使用迸发(burst)模式来减轻等待时间差异。特别地，在这种模式数据下，器件无需执行所有步骤即可重复发送数据(例如，由于等待来自另一器件的输入、等待内部过程终止而引起的初始延迟，由初始通信而引起的延迟等)，以在单独的处理中传输每个数据。这样，在固定数量的周期(例如，N个周期)中连续发送数据，然后在另一固定数量的周期(例如，K个周期)中不连续发送数据。这样，每个周期的平均数据单位等于N/(N+K)，其等于1/(1+K/N)，因此，当N远大于K时，可以忽略来自K的影响。
图5A还示出了可选实施例，其中第一输出块207不是第一半导体器件101内的唯一输出区域。在该实施例中，除了第一输出块207之外，还可以利用第二输出区域503，以便通过例如第一外部连接113中的一个(诸如慢速数据输出球508)将数据和信号发送出第一半导体器件101并送入支撑衬底135。在实施例中，第二输出区域503可以是通用I/O(GPIO)输出，并且在一些特定实施例中，第二输出区域503可以具有与第一输出块207不同的数据传输速度。例如，第一输出块207可以具有较小的负载(例如，由于到底层结构的输入的路径较短，因此电阻/电容问题较小)，而第二输出区域503可以具有较大的负载(例如，由于存在通往输出的较长路径，因此，电阻/电容问题更大)。
在第二输出区域503的数据传输速度小于第一输出块207的数据传输速度的实施例中，可以彼此结合地利用第二输出区域503和第一输出块207来将数据传输到第一半导体器件101之外。例如，对于需要快速传输的速度敏感数据，可以通过第一输出块207发送数据，然后可以发送对时间敏感度较小的数据通过第二输出区域503的速度较低。然而，可以利用第一输出块207和第二输出区域503之间的用法的任何适当组合，以便将数据传输出第一半导体器件101。
在另一实施例中，第二输出区域503仅在被选择信号417选通时才发送数据。例如，当接收到堆叠件_ID信号405并且生成了第一选择信号417、第二选择信号425和第三选择信号433时，如果生成了第一数据，则第二输出区域503可以接收第一选择信号417，并且如果选择了第一半导体器件101，则第二输出区域503可以通过慢速数据输出球508输出数据。
在一些实施例中，第二输出区域503可以包括第二数据源510(例如，第二数据触发器(DFF))，其具有到数据输出放大器512的输出。另外，数据输出放大器512具有连接到第一选择信号417的选择器。鉴于此，当第一半导体器件101已经被选择时，存储在第二数据源510中的数据通过慢速数据出球508(而其他数据通过第一输出块207输出)被输出。这样，可以通过来自第一半导体器件101的最佳输出来发送来自第一半导体器件101的数据。
图6A示出了第一半导体器件101的第一输入块209、第二半导体器件103的第二输入块217和第三半导体器件105的第三输入块225的概念视图(其中第一输出块207、第二输出块215和第三输出块223也被示出)。第一输入块209、第二输入块217和第三输入块225共同连接到球233中的数据，以从支撑衬底135接收信号607中的数据。然而，因为信号607中的数据不是特定于特定的半导体器件，第一选择信号417、第二选择信号425或第三选择信号433均未连接至第一输入块209、第二输入块217或第三输入块225。
图6B示出了第一半导体器件101的第一输入块209的示意图的近视图。在实施例中，第一输入块209包括彼此串联布置的第三输入焊盘601(例如具有缓冲器和静电放电保护)和第四输出焊盘603(具有例如缓冲器和静电放电保护)。首先观察第三输入焊盘601，将第一半导体器件101的第三输入焊盘601的输入连接到球233中的数据。这样，当信号607中的数据被施加到来自支撑衬底135的球233中的数据时，信号607中的数据被引导到第三输入焊盘601，其中第三输入焊盘601用于将信号607中的数据驱动到第一半导体器件101。
来自第三输入焊盘601的第一输出连接到第一半导体器件101的第一有源电路201，以便将信号609中的缓冲数据传递到第一半导体器件101中。在一些实施例中，信号609中的缓冲数据可以连接到第一数据源505(例如，数据触发器(DFF))，然后可以将其用于将信号609中的放大数据转发到第一半导体器件101的其余电路中。然而在其他实施例中，信号609中的缓冲数据可以连接到其他数据源、缓冲器、其他存储器、这些的组合等，并且可以利用信号609中的缓冲数据到第一半导体器件101的任何合适的传输。
从第三输入焊盘601输出的信号609中的缓冲数据另外被导向第四输出焊盘603，以向上覆的第二半导体器件103发送信号609中的缓冲数据。信号609中的缓冲数据(来自第三输入焊盘601)被施加到第四输出焊盘603的输入，并且第四输出焊盘603输出信号611中的第二缓冲数据。然后信号611中的第二缓冲数据被引导至第二半导体器件103的第二输入块217。
返回到图6A，接着观察第二半导体器件103，在一些实施例中，第二半导体器件103的第二输入块217被设置为与第一半导体器件101的第一输入块209相同。例如，第二半导体器件103可以利用第二输入块217(例如，包括两个彼此串联布置的具有缓冲器的焊盘)从第一半导体器件101接收信号611中的第二缓冲数据。此外，第二输入块217将信号中的另一缓冲数据输出到第二半导体器件103的第二有源电路202，并将信号中的另一缓冲数据输出到上覆的半导体器件(例如，第三半导体器件105)。这些数据信号可以通过彼此对准的外部连接发送，或者在外部连接器彼此不对准的实施例中，信号通过金属化层或重分布层路由。
接下来观察第三半导体器件105，在一些实施例中，第三半导体器件105的第三输入块225被设置为与第一半导体器件101的第一输入块209相同。例如，第三半导体器件105可以利用第三输入块225(例如，包括两个彼此串联布置的具有缓冲器的焊盘)从第二半导体器件103接收信号中的缓冲数据。此外，第三输入块225将信号中的另一缓冲数据输出到第三半导体器件105的第三有源电路204，以及输出信号中的另一缓冲数据。可以通过彼此对准的外部连接来接收这些数据信号，或者在其中外部连接器彼此不对准的实施例中，信号通过金属化层或再分配层路由。
在一些实施例中，离开第三半导体器件105的第三输入块225的信号中的缓冲数据可以可选地被循环回以作为第三输出块223的输入，以便形成一个边界扫描链(例如SCAN)，可用于检查堆叠管芯的连通性，以及帮助测量通过半导体器件的延迟。例如，通过例如金属化层或重分布层将第三输入块225的输出连接到第三输出块223的输入，当所有半导体器件(例如，每个第一半导体器件101、第二半导体器件103和第三半导体器件105)未被选择时，则信号607中的数据将分别通过第一输入块209、第二输入块217、第三输入块225、第三输出块223、第二输出块215和第一输出块207并被其缓冲和放大，然后再路由回支撑衬底135。这样，可以测量信号607中的数据进入和离开第一堆叠件100所花费的时间量。然后可以将此类测量结果与标准进行比较，以确定在第一堆叠件100中是否存在任何缺陷，或者可以将其用于确定第一控制块801的延迟设置(如下所述)。
通过如上所描述的制造和操作输入块，获得了基于乐高的结构(物理上和逻辑上)，并且不需要全局多路复用器。另外，存在可预测的I/O负载和等待时间设计，其中第一堆叠件100内的每个器件将局部负载驱动到第一堆叠件100中的下一器件，并且可以通过使用迸发模式来减轻等待时间差异。这允许对像DRAM超级缓冲区解决方案这样的结构提供较短的等待时间。
图7A示出了第一半导体器件101的第一进出块211、第二半导体器件103的第二进出块219和第三半导体器件105的第三进出块227的概念视图。当通过堆叠件_ID信号405(由第一ID块205、第二ID块213和第三ID块221读取)选择相应的半导体器件时，第一输入模块211、第二输入模块219和第三输入模块227可以用于从第一外部连接113的数据进出球235发送和/或接收信号。另外，除了第一输出块207和第一输入块209之外，或者代替第一输出块207和第一输入块209，可以使用第一进出块211，除了第二输出块215和第二输出块215以及第二输出块215之外可以使用第二进出块219，除了第三输出块223和第三输入块225之外或代替第三输出块223和第三输入块225，可以使用第三进出块227。可以使用结构上或功能上的进出块、输入块和输出块的任何合适的组合和/或用法。
图7B示出了第一进出块211的示意图的近视图。在一个实施例中，第一进出块211包括第一I/O单元701、第二I/O单元703、第二多路复用器705和第一反相器707。首先观察第一I/O单元701，第一I/O单元701连接到数据进出球235(请参见图7A)，以允许信号在第一半导体器件101和支撑衬底135之间双向传递。例如，在一些实施例中，第一I/O单元701可用于将第一进出输出信号723从第一半导体器件101发送到支撑衬底135，而在其他实施例中，第一I/O单元701可以用于从支撑衬底135接收第一进出输入信号721。
为了在第一I/O单元701发送和接收数据信号之间切换，第一I/O单元701还包括输入，以接收选择输出信号的输出使能(“OE”)信号711，OE信号711选择第一I/O单元701将信号发送到支撑衬底135或从支撑衬底135接收信号。当第一半导体器件101确定期望改变操作时，OE信号711起始于第一半导体器件101内。例如，在一些实施例中，当第一半导体器件101决定输出数据(例如，输出第一进出输出信号723)时，可以施加OE信号711，而在其他实施例中，当第一半导体器件101决定接收输入信号(例如，接收第一进出输入信号721)时，可以不施加OE信号711。然而，可以利用一个或多个信号的任何适当的应用来在接收和发送之间切换。
OE信号711除了被施加到第一I/O单元701之外，还被施加到第二I/O单元703，以便将第二I/O单元703设置为接收或发送数据。然而，因为第一I/O单元701和第二I/O单元703在任何单个时间执行相反的功能，所以OE信号711通过例如第一反相器707被施加到第二I/O单元703。这样，第二I/O单元703被设置为与第一I/O单元701相反的操作状态。
为了允许第一进出块211将数据发送到支撑衬底135的操作，第二多路复用器705位于第一I/O单元701和第二I/O单元703之间。多路复用器输出信号713作为输入连接到第一I/O单元701。另外，第二多路复用器705的一个输入连接到数据进出输入信号715，以从第一半导体器件的第一有源电路201接收数据101，而第二多路复用器705的第二输入连接到第二I/O单元703。最后，第一选择信号417连接到第二多路复用器705，以便选择第二多路复用器705的哪个输入作为第二多路复用器输出信号713(并因此通过第一I/O单元701输出)。
另外，为了允许第一进出块211的操作从支撑衬底135接收第一进出信号721，并且将数据进出信号发送到第一有源电路201或者将其发送到上覆的半导体器件(例如，第二半导体器件103)，第一I/O单元701的输出被连接为第二I/O单元703的输入。第一I/O单元701的输出另外被路由到第一半导体器件101的第一有源电路201作为输入数据。
最后，为了允许连接到上覆的半导体器件(例如，第二半导体器件103)，第二I/O单元703具有第二输入/输出连接717。在实施例中，第二输入/输出连接717是连接到例如位于第二半导体器件103内的第二进出块219(例如参见图7A)。这样，第二进出输出信号725可以作为第二进出块219的输出被发送到第二进出块219。第二I/O单元703可以通过第二输入/输出连接717从第二半导体器件103接收信号。另外，第二I/O单元703可以通过第二输入/输出连接717从上覆的半导体器件(例如，第二半导体器件103)接收第二进出输入信号727。
在操作中，当期望将数据输出到支撑衬底135时，OE信号711被设置为例如“1”。这样，将第一I/O单元701设置为通过第一输入/输出连接719将第二多路复用器输出信号713从第二多路复用器705输出到支撑衬底135。另外，为了确定要输出的数据，第一选择信号417被设置为“1”，在这种情况下，来自第一半导体器件101的数据(例如，数据进出输入信号715)通过第二多路复用器705被输出，或者被设置为“0”。在这种情况下，来自上覆的半导体器件的数据(例如，来自第二半导体器件103或第三半导体器件105的第二进出输入信号727)通过第二多路复用器705发送，有效地旁路了第一半导体器件101。
在期望从支撑衬底135输入数据的操作中，OE信号711例如被设置为“0”。这样，第一I/O单元701被设置为从第一输入/输出连接719接收第一进出输入信号721。第一I/O单元701可以包括放大器(在图7B中未单独示出)，以便将输入数据作为第一放大进出输入信号724驱动进入第一半导体器件101的第一有源电路201中，而且还将第一放大进出输入信号724驱动到第二I/O单元703。然后，第二I/O单元703还可以包括另一个放大器(也未在图7B中单独示出)，该另一个放大器可以用于驱动第二进出输出信号725通过第二输入/输出连接717并到达上覆的半导体器件，诸如第二半导体器件103。
然而，尽管已经相对于图7A和图7B描述了特定的结构和特定的设置，但是这些描述仅是示例性的，并不旨在限制实施例。而是，可以利用任何适当的结构和任何适当的设置以便实现第一进出块211。所有这样的结构和设置完全旨在被包括在实施例的范围内。
接下来观察第二半导体器件103，在一些实施例中，第二半导体器件103的第二进出块219被设置为与第一半导体器件101相同。例如，当第二进出块219被设置为接收来自支撑衬底135的数据输入时，第二半导体器件103可以通过第二输入模块219从第一半导体器件101接收第二进出输出信号725。此外，第二输入模块219将信号中的另一个放大进出数据输出到第二半导体器件103的内部电路，并且信号中的另一个放大数据被发送到上覆的半导体器件(例如，第三半导体器件105)。另外，当期望从第二半导体器件103发送数据时，第二进出块219将第二进出输入信号727发送到第一半导体器件101中的第一进出块211。这些数据信号可以通过彼此对准或彼此不对准的外部连接发送(例如，信号通过金属化层或重分布层路由)。
接下来观察第三半导体器件105，在一些实施例中，第三半导体器件105的第三进出块227被设置为与第一半导体器件101相同。例如，当第三进出块227被设置为接收来自支撑衬底135的数据时，第三半导体器件105可以通过第三输入模块227接收来自第二半导体器件103的数据。另外，当期望从第三半导体器件105发送数据时，第三输入模块227将向第二半导体器件103中的第二进出块219发送进出输入信号。这些数据信号可以通过彼此对准或彼此不对准的外部连接发送(例如，信号通过金属化布线层或重分布层路由)。
此外，在第三进出块227是第一堆叠件100的顶部半导体器件的实施例中，可以将第三半导体器件105内的第二I/O单元703的输入绑定到参考电压。在一些实施例中，参考电压可以是低压源或高压源。通过将该输入绑定到参考电压，可以避免诸如三态的浮动状态。
通过如上所描述的制造和操作进出块，获得了具有双向I/O引脚(例如，对于FPGA)的基于乐高的结构(物理上和逻辑上)，并且堆叠件100内的每个半导体器件具有类似的负载，使得总负载不会随着第一堆叠件100中的半导体器件数量变大而改变。这也形成了灵活的设计，并且允许用户将与进出块相关联的第一外部连接113配置为输入或输出连接，这提供了更大的灵活性。
图8A示出了可以通过例如支撑衬底135连接到第一堆叠件100的第一控制块801。在实施例中，第一控制块801可以是基于堆叠件_ID的，并且为了接收和捕获从位于第一堆叠件100内的半导体器件(例如，第一半导体器件101、第二半导体器件103和第三半导体器件105)输出的数据，可以使用快速共享I/O控制器。
在实施例中，第一控制块801可以包括一个或多个单独的时序调整单元803(为清楚起见，在图8A中示出了一个这样的时序调整单元803)。每个单独的时序调整单元803包括两个或更多个延迟线807，其用于接收输入时钟信号811并将时钟信号811分离成多个时钟信号(每个线一个)，其中，分离的多个时钟信号中的每个基于延迟线807的结构由不同的量延迟。
在特定实施例中，两个或更多个延迟线807中的每个包括不同数量的延迟元件809，使得两个或更多个延迟线807中的每个延迟时钟信号811不同的量。在一个实施例中，延迟元件809可以是缓冲器、反相器、这些的组合等，当时钟信号811通过延迟元件809工作时，延迟元件809可以延迟时钟信号811。但是，任何合适类型的结构都可以用于延迟元件809。
为了获得不同的延迟量，两个或更多个延迟线807中的每个包括不同数量的延迟元件809。在图8A所示的精确实施例中，两个或更多个延迟线807中的第一个包括两个延迟元件809，并且两个或更多个延迟线807中的第二个包含单个延迟元件809。但是，可以使用任何合适数量的延迟元件809(不包括延迟元件809)来为输入信号提供所需的延迟时钟信号811。
一旦两个或更多个延迟线807中的每个将进入的时钟信号811延迟为单独的延迟时钟信号，则将单独的延迟时钟信号输入到第三多路复用器805。通过将单独的延迟时钟信号输入到第三多路复用器805中，可以选择一个延迟时钟信号作为第三多路复用器805的输出，从而允许将输入时钟信号811延迟任何所选择的延迟量。
另外，为了确定应从第三多路复用器805输出两个或更多延迟线807中的哪一个，两个或更多延迟线807分别与第一堆叠件100的各个半导体器件相关联(例如，第一延迟线与第一半导体器件101相关联，第二延迟线与第二半导体器件103相关联，等等)。可以使用仿真数据、通过对第一堆叠件100内的半导体器件的实际测试、这些的组合等来完成这种关联。但是，可以使用确定等待时间并将各个半导体器件与各个延迟线相关联的任何合适的方法。
在需要实际测试的特定实施例中，以上关于图6A-图6B描述的回溯测试测量可以用于确定数据信号通过第一堆叠件100行进时的数据信号等待时间。可以将信号施加到第一半导体器件101、第二半导体器件103和第三半导体器件105，然后从第一堆叠件100接收回信号，从而测量对于发送到每个第一半导体器件101、第二半导体器件103和第三半导体器件105的数据的延迟。然而，可以利用用于获得实际测试数据的任何合适的方法。
一旦获得了第一半导体器件101、第二半导体器件103和第三半导体器件105中的每个的延迟数据，就可以将数据存储在第一控制块801内。可以通过生成表格来存储数据，表格将每个半导体器件的唯一标识符与相关的输出单元等待时间和相关的延迟线相关联。但是，可以使用任何合适的方法来存储关联。
在操作中，当期望从第一堆叠件100中的一个半导体器件中读取数据时，利用期望的半导体的唯一标识符来具体地选择通过第三多路复用器805输出两个或多个延迟线807中的哪一个。特别地，堆叠件_ID信号405可以用于基于第一半导体器件101、第二半导体器件103和第三半导体器件105中的哪个正在发送输出信号，来选择从第三多路复用器805输出哪个延迟信号。
一旦时钟信号811被延迟，然后基于第一堆叠件100内的期望的半导体器件输出第三多路复用器805，则时钟信号811与来自第一堆叠件100的数据一起被施加到数据接收器812。在特定实施例中，数据接收器812可以是数据触发器，其从第一堆叠件100接收数据，并且与来自第三多路复用器805的延迟时钟信号811一起，捕获从第一堆叠件发送的数据。但是，可以使用任何适当类型的数据接收器812。通过将来自第一堆叠件100的数据以及来自第三多路复用器805的所选择的时钟信号输入到数据接收器812，数据接收器812可以从第一半导体器件101、第二半导体器件103和第三半导体器件105中的任何一个读取和捕获数据。
然而，尽管描述了使用延迟线和数据触发器从第一堆叠件100内的单独的半导体器件中捕获数据的特定实施例，但这仅是示例性的，而并不限于这些实施例。而是，可以利用任何合适的输入/输出控制协议。所有这样的协议完全旨在包括在实施例的范围内。
图8B示出了另一个实施例，其中第一控制块801连接到第一堆叠件100，第二控制块815连接到第二堆叠件817，第三控制块819连接到第三堆叠件821。在实施例中，例如通过具有多个半导体器件，每个半导体器件具有指示其在堆叠件中的位置的唯一标识符，第二堆叠817和第三堆叠821可以类似于第一堆叠件100。第二控制块815、第三控制块819、第二堆叠817和第三堆叠821中的每个可以通过例如支撑衬底135彼此连接，但是可以使用任何适当的配置。
另外，第二控制块815和第三控制块819可以类似于第一控制块801。例如，第二控制块815和第三控制块819中的每个可以包括多个延迟线、多路复用器以及一个数据接收器。但是，可以使用任何合适的结构。
在该实施例中，单个时钟信号811可以被施加到第一堆叠件100、第二堆叠件817、第三堆叠件821、第一控制块801、第二控制块815和第三控制块819中的每个。可以基于期望从第一堆叠件100、第二堆叠件817或第三堆叠件821中的哪个读取，来修改该实施例中的时钟信号811。
例如，当期望从第一堆叠件100发送来自第一堆叠件100的数据时，时钟信号811可以被设置为4GHz(例如0.25ns)。另外，当期望从第二堆叠件817发送来自第二堆叠件817的数据时，时钟信号811可以被设置为2GHz(例如0.5ns)。最后，当期望从第三堆叠件821发送来自第三堆叠件821的数据时，时钟信号可以被设置为1GHz(例如1ns)。然而，可以利用时钟信号811的任何合适的设置，诸如上述表格中存储的延迟数据、与延迟器元件809的数量有关的延迟数据、或者通过其他方式使用例如软件训练确定的延迟数据。
鉴于具有基于选择哪个堆叠件(例如，第一堆叠件100、第二堆叠件817或第三堆叠件821)来修改时钟信号811的能力，可以实现更快的整体数据传输速度。例如，如果第三堆叠件821需要不大于1GHz的时钟信号811(例如，时钟速度受结构、制造的特定节点等的限制)，则修改时钟信号811的能力允许其他堆叠件(例如，第一堆叠件100和第二堆叠件817)以比第三堆叠件821的极限速度更快的传输速度运行。否则，时钟信号811必须设置为最坏的情况下最慢的时钟速度(例如，第三堆叠821的速度受限)。
通过如上所描述的制造和操作堆叠件100，选择基于嵌入式ID的可缩放3D-IC芯片，并且快速跨管芯共享I/O结构跨过多个半导体管芯的异质堆叠件。这样，可以用不依赖于位于堆叠件内的半导体管芯的数量且提供更好的性能的情况下的解决方案的最小化定制，实现用于选择半导体管芯同时共享I/O结构的可扩展、灵活、低成本。
图9A-图9D示出了可用于存储唯一标识号的另一实施例，唯一标识号被分配给第一堆叠件100内的每个半导体器件(例如，第一半导体器件101、第二半导体器件103和第三半导体器件105)。在该实施例中，不是使用对通孔307的不同的掩模(当所使用的掩模的其余部分相同时)来制造第一半导体器件101、第二半导体器件103和第三半导体器件105，而是使用完全相同的掩模来制造第一半导体器件101、第二半导体器件103和第三半导体器件105。这样，在完成制造过程之后，第一半导体器件101、第二半导体器件103和第三半导体器件105中的每个完全相同。
然而，在该实施例中，代替用于将ID线301连接至高压源线305和低压源线303的通孔307的唯一布置，制造了熔断器901，然后对其进行编程，以便从高电压电源线305和低电压电源线303连接和/或断开ID线301。通过制造然后编程熔断器901，可以以相同的方式制造每个半导体器件(例如，第一半导体器件101、第二半导体器件103和第三半导体器件105中的每个)，并且在已经决定它们在第一堆叠件100内的放置之后，可以将每个半导体器件的唯一标识符编程到每个半导体器件中。
在图9A-图9D所示的特定实施例中，两个线(例如，第一ID线302和第二ID线304)可使用四个熔断器结构为第一半导体器件101、第二半导体器件103和第三半导体器件105中的任何一个提供多达四个唯一的标识符。例如，首先观察图9A，如果期望分配二进制标识符“0”，则连接第一ID线302和第二ID线304至高压源线305的每个熔断器901被编程为断开，从而将第一ID线302和第二ID线304都与高压源线305断开。另外，将第一ID线302和第二ID线304连接至低压源线303的每个熔断器901被编程为闭合，从而将第一ID线302和第二ID线304连接至低压源线303。这样，当读取第一ID线302和第二ID线304时，获得唯一标识符“0”。
图9B示出了另一个实施例，其中利用熔断器901来对唯一标识符“1”进行编程。在该实施例中，熔断器901被编程为将第一ID线302连接至高压源线305，同时将第一ID线302与低压源线303断开。类似地，熔断器901被编程为连接第二ID线304到低压源线303并从高压源线305断开第二ID线304。这样，当读取第一ID线302和第二ID线304时，获得唯一标识符“1”。
图9C示出了另一个实施例，其中利用熔断器901来对唯一标识符“2”进行编程。在该实施例中，熔断器901被编程为将第一ID线302连接到低压源线303，同时将第一ID线302与高压源线305断开。类似地，熔断器901被编程为将第二ID线304连接到高压源线305，并从低压源线303断开第二ID线304。这样，当读取第一ID线302和第二ID线304时，获得唯一标识符“2”。
图9D示出了又一实施例，其中利用熔断器901以对唯一标识符“3”进行编程。在该实施例中，熔断器901被编程为将第一ID线302连接至高压源线305，同时将第一ID线302与低压源线303断开。类似地，熔断器901被编程为将第二ID线304连接到高压源线305，并从低压源线303断开第二ID线304。这样，当读取第一ID线302和第二ID线304时，获得唯一标识符“3”。
图10示出了一个实施例，其中在第一半导体器件101、第二半导体器件103和第三半导体器件105被放置在第一堆叠件100中(例如，在已知良好堆叠件(KGS)中)之后，依次编程第一半导体器件101、第二半导体器件103和第三半导体器件105中的熔断器901。在特定实施例中，第一ID块205包括第一熔断器块1001，其中第一熔断器块1001包括如图9A-图9D所示的熔断器901的未编程块，而不是第一通孔块402(如上相对于图4所述)。另外，第一堆叠件_ID块205包括第一比较器407和第一与门409，其中第一与门409还从CS_ENI球228接收信号。
在该实施例中，在第一熔断器块1001中具有熔断器901，但是，利用附加结构来允许对熔断器901进行顺序编程。例如，在一个实施例中，第一ID块205还包括第一熔断器完成块1003，其指示是否已经执行了第一熔断器块1001的编程。另外，熔断器完成块1003具有将信号发送到第四与门1005的输入的输出，第四与门1005还包括连接到CS_ENI球228的另一输入。
使用该结构，当期望对第一半导体器件101进行编程时，CS_ENI球228被设置为“1”，第一熔断器块1001的默认设置被设置为使得唯一标识符被设置为“0”并且方向默认为例如“1”，其中“1”表示面向前方向，并且第一熔断完成块1003具有默认设置为“0”。通过将CS_ENI球228设置为“1”，仅第一选择信号417被激活，而第二选择信号425(在第二半导体器件103中)和第三选择信号433(在第三半导体器件105中)未被激活。这是因为第一熔断器完成块1003的默认“0”设置防止CS_ENI球228上的信号越过第四与门1005并进入上覆的半导体器件(例如，第二半导体器件103和第三半导体器件105)。
一旦第一半导体器件101的第一选择信号417已经被激活，就可以对第一熔断器块1001内的熔断器901进行编程。在实施例中，通过经由球233中的数据或数据进出球235向第一熔断器块1001发送编程信号来编程第一熔断器块1001内的熔断器901。例如，在一些实施例中，可以发送编程信号以打开或关闭第一熔断器块1001中的熔断器，以便将第一熔断器块1001的唯一标识符设置为“1”。然而，可以使用用于将第一半导体器件101编程为具有唯一标识符“1”的任何合适的方法。
一旦已经对第一半导体器件101的第一熔断器块1001进行了编程，则可以将第一熔断器完成块1003设置为“1”。在实施例中，可以通过经由位于第一熔断器完成块1003内的熔断器或反熔断器(anti-fuse)发送编程信号来设置第一熔断器块1001。然而，可以利用设置第一熔断器完成块1003的任何合适的方法。
然而，一旦第一完成块1003已被设置为“1”，第四与门1005现在将通过第四与门1005将来自CS_ENI球228的信号发送到第二半导体器件103中。在实施例中，第二半导体器件103包括第二熔断器块1007、第二熔断器完成块1009和第五与门1011，其中第二熔断器块1007、第二熔断器完成块1009和第五与门1011与第一熔断器块1001、第一熔断器完成块1003和第四与门1005相同。
一旦来自CS_ENI球228的信号进入第二半导体器件103，就可以针对第二半导体器件103重复上述相对于第一半导体器件101的编程所描述的编程过程。从现在进入第二半导体器件103的CS_ENI球228开始，激活第二选择信号425，并且对第二熔断器块1007内的熔断器901进行编程。另外，一旦熔断器901被编程，则第二熔断器完成块1009被设置为“1”，并且来自CS_ENI球228的信号通过第五与门1011被转发到第三半导体器件105。
一旦来自CS_ENI球228的信号进入第三半导体器件105，就可以针对第三半导体器件105重复上述相对于第一半导体器件101的编程所描述的编程过程。从现在进入第三半导体器件105的CS_ENI球228开始，激活第三选择信号433，并且对第三熔断器块1012内的熔断器901进行编程。另外，一旦对熔断器901进行编程，则将完成的第三熔断器1013设置为“1”以完成对第三半导体器件105的编程。
一旦已经对堆叠中的所有半导体器件进行了编程，并且一旦将所有熔断器完成设置为“1”，就可以对所需的任何组标识符进行编程。在实施例中，可以与期望的唯一组ID同时编程组标识符。然而，可以利用对具有组ID的半导体器件进行编程的任何合适的方法。
通过使用熔断器901，可以使用相同的结构和工艺来制造第一半导体器件101、第二半导体器件103和第三半导体器件105中的每个。此外，一旦第一半导体器件101、第二半导体器件103和第三半导体器件105已经被接合并在第一堆叠件100内物理地就位，则可以利用它们各自在第一堆叠件100内的位置来编程每个。这样的编程允许更有效的制造过程。
另外，在该实施例中，不仅可以基于堆叠件100内的位置还基于堆叠件100内的方向，为每个单独的半导体器件(例如，第一半导体器件101、第二半导体器件103和第三半导体器件105)赋予其自己的I/O定义，其中熔断器901和唯一标识符用于配置I/O，并且I/O定义与第一外部连接113有关。在实施例中，第一半导体器件101、第二半导体器件103和第三半导体器件105中的每个可以被制造为使得第一外部连接113(例如，球栅阵列)可以被设计为具有X对称性、Y对称或完全X和Y对称。
当第一外部连接件113是对称的时，则可以使用单一设计利用面向后和面向前的不同方向，然后可以在熔断器901的编程期间对方向进行编程。特别地，除了对熔断器901进行编程以添加唯一标识符之外，还可以对熔断器901进行编程以使其还包括堆叠件100中的每个单独的半导体器件的方向。在特定实施例中，第一半导体器件101可以以面向后的方式将其物理地放置在堆叠件100中，可以以面向前的方式将第二半导体器件103以物理方式放置在堆叠件100中，并且可以以面向后的方式将第三半导体器件物理地放置在堆叠件100中。这样，在熔断器901的编程期间，熔断器901可以包括指示每个半导体器件的方向的一个或多个熔断器901，例如第一半导体器件101内的熔断器901被编程为指示第一半导体器件101处于面向后配置，第二半导体器件103内的熔断器901被编程为指示第二半导体器件103处于面向前配置，第三半导体内的熔断器901被编程为指示器件105被编程为指示第三半导体器件105处于面向后配置。但是，可以使用任何合适的配置。
图11A示出了可选实施例，在输入路径中的一个变为有缺陷的情况下，可以利用该可选实施例来帮助修复进入第一半导体器件101、第二半导体器件103和第三半导体器件105的任何输入路径。首先观察第一半导体器件101、数据输出球231、数据输入球233和数据进出球235中的每个，代替包括单个第一外部连接113，而是包括多个第一外部连接113。例如，如图11A所示，数据输出球231包括至少四个第一外部连接113(在图11A的截面中仅示出了两个第一外部连接113)。
当数据输出球231包括多个第一外部连接113时，第一I/O多路复用器单元1101被附加地添加到第一半导体器件101。在实施例中，第一I/O多路复用器单元1101包括多个单独的I/O多路复用器1103(例如，参见图11B)。在数据输出球231包括四个第一外部连接113的实施例中，第一I/O多路复用器单元1101包括多个单独的I/O多路复用器1103中的四个。但是，任何合适数量的第一外部连接113和多个单独的I/O多路复用器中的任何合适数量的可以被利用。
现在观察图11B，图11B示出了第一I/O多路复用器单元1101的示意图。在图11B所示的实施例中，多个单独的I/O多路复用器1103中的每个都有至少两个输入连接到至少一个第一外部连接113。例如，多个单独的I/O多路复用器1103中的第一个连接到第一外部连接113中的第一个，第一外部连接113中的第二个、多个单独的I/O多路复用器1103中的第二个连接到第一外部连接113中的第一个和第一外部连接113中的第三个，并且第一外部连接113中的第三个、多个单独I/O多路复用器1103中的第三个连接到第一外部连接113中的第三个和第一外部连接113中的第四个，并且多个独立I/O多路复用器1103中的第四个连接到第一外部连接113中的第二个和第一外部连接113中的第三个。然而，可以利用多个单独的I/O多路复用器1103与第一外部连接113之间的任何合适的连接。
此外，各个I/O多路复用器1103的选择器可以连接到一个或多个控制线1105，控制线1105用于从各个独立I/O多路复用器1103中选择输出。利用一个或更多个控制线1105的存在，并且由于每个单独的I/O多路复用器1103具有至少两个输入，因此，当输入中的一个(例如，第一外部连接113中的第二个)有缺陷(在图11B中用“X”表示)时，一个或多个控制线1105可以切换相应的单独I/O多路复用器1103以输出无缺陷的信号(例如，来自第一外部连接113中的第一个的信号)。这样，可以使用单独的I/O多路复用器1103修复第一外部连接113中的一个的缺陷。
返回图11A，第一半导体器件101还可以包括任意数量的I/O多路复用器单元，例如第二I/O多路复用器单元1107。在实施例中，第二I/O多路复用器单元1107被连接到第一外部连接113中的多个，例如与球233中的数据、数据进出球235或与第一半导体器件101相关的任何其他输入和输出相关联的多个第一外部连接113。
另外，对于第二半导体器件103和第三半导体器件105，第二半导体器件103或第三半导体器件105的任何或所有输入也可以具有多个连接，这些连接馈入I/O多路复用器单元1109中的每个I/O多路复用器单元1109。每个I/O多路复用器单元1109可类似于第一I/O多路复用器单元1101，并且可用于帮助修复第二半导体器件103和第三半导体器件105之间的有缺陷的连接。
尽管以上描述将第一I/O多路复用器单元1101应用于数据输出球231、数据球233和数据进出球235，但这仅是示例性的，而并非旨在限制。而是，可以将I/O多路复用器单元应用于去往第一半导体器件101、第二半导体器件103和第三半导体器件105的任何输入或输出信号。所有这样的组合完全旨在包括实施例的范围中。
图12示出了另一实施例，分别代替第一半导体器件101、第二半导体器件103和第三半导体器件105中的每个的单独操作，第一进出块211、第二进出块219和第三进出块227代替地作为I/O阵列1201操作，其中，I/O阵列1201的部分位于半导体器件的不同区域中。例如，在第一半导体器件101、第二半导体器件103和第三半导体器件105是现场可编程门阵列(FPGA)的实施例中，第一进出块211、第二进出块219和第三输入块方框227每个都用可编程门阵列制造。这样，可以对第一进出块211、第二进出块219和第三进出块227中的每个进行编程，以在第一堆叠件100内的所有半导体器件之间提供不同的I/O通信。
通过使第一进出块211、第二进出块219和第三进出块227用作I/O阵列1201，I/O阵列1201可以用作通用I/O阵列，从而允许单个输入或输出将在所有半导体器件之间共享，并且所有单个输入或输出将被施加在第一半导体器件101、第二半导体器件103和第三半导体器件105中的每个上。这尤其可以是在半导体器件被定向为彼此不同的方向的实施例中，例如，当第二半导体器件103与第一半导体器件101和第三半导体器件105处于不同的定向时，可以通过同一管芯的唯一标识符重新定义/O，并且可以通过重新映射由唯一标识符控制的I/O将不同的组连接在一起。
通过利用本文所述的唯一标识符和输入/输出结构，可以在多个半导体器件的堆叠件100内实现更快的数据输入/输出。这可以使用不依赖于堆叠件100内的半导体器件的数量并且无需基于堆叠件100内的每个半导体器件的精确位置提供I/O结构的复杂定制的通用方案来实现。这样，可以通过低成本、通用、灵活和可扩展的解决方案获得更好的性能。
在一个实施例中，一种半导体器件包括：第一半导体器件，包括：第一唯一标识符结构；第一电输入；和第一比较器，包括连接到第一唯一标识符结构的第一输入，并且包括连接到第一电输入的第二输入；第二半导体器件，接合到第一半导体器件，第二半导体器件包括：第二唯一标识符结构，与第一唯一标识符结构不同；第二电输入，电连接到第一电输入；和第二比较器，包括连接到第二唯一标识符结构的第三输入，并且包括连接到第二电输入的第四输入。在一个实施例中，第一唯一标识符结构包括：第一参考电压线；第二参考电压线；和多个标识线，多个标识线中的每个通过一个或多个通孔电连接到第一参考电压线或第二参考电压线中的一个。在一个实施例中，第一唯一标识符结构包括：第一参考电压线；第二参考电压线；和多个标识线，多个标识线中的每个通过一个或多个熔断器与第一参考电压线或第二参考电压线中的一个电连接或隔离。在一个实施例中，来自第一比较器的输出连接至第一半导体器件的输出区域。在一个实施例中，来自输出区域的输出通过衬底连接至控制块，控制块包括多个延迟线。在一个实施例中，第一半导体器件还包括：第一与门，包括连接至第一比较器的第五输入；和第六输入，连接到第一半导体器件的外部连接器。在一个实施例中，来自第二比较器的输出连接到第二半导体器件的输入区域。
在另一个实施例中，一种半导体器件包括：第一半导体管芯，包括：第一输入区域；第一输出区域；第一进出区域；第一标识符区域；和第一外部连接，电连接到第一比较器，第一比较器也电连接到第一标识符区域，第一比较器的输出连接到第一输出区域和第一进出区域；以及第二半导体管芯，接合到第一半导体管芯，第二半导体管芯包括：第二输入区域；第二输出区域；第二进出区域；第二标识符区域，第二标识符区域具有与第一标识符区域不同的结构；和第二比较器，通过通孔电连接到第一外部连接，其中第二比较器的输出连接到第二输出区域和第二进出区域。在一个实施例中，还包括与门，位于第一比较器的输出和第一进出区域之间。在一个实施例中，第一标识符区域包括熔断器。在一个实施例中，第一标识符区域包括第一图案中的第一组线和第二图案中的第一通孔，并且其中，第二标识符区域包括在第一图案中的第二组线并包括处于与第二图案不同的第三图案中的第二组通孔。在一个实施例中，第一输出区域的输入连接至第二输出区域的输出。在一个实施例中，第一进出区域的输入连接至第二进出区域的输出。在一个实施例中，第一外部连接是堆叠件标识符连接。
在又一个实施例中，一种发送和接收数据的方法，该方法包括：向第一半导体器件和第二半导体器件两者发送堆叠件标识符信号，其中，第一半导体器件和第二半导体器件彼此接合；在第一半导体器件内，将堆叠件标识符信号与第一唯一标识符进行比较，其中，当堆叠件标识符信号与第一唯一标识符相同时，生成第一选择信号；和在第二半导体器件内，将堆叠件标识符信号与第二唯一标识符进行比较，第二唯一标识符与第一唯一标识符不同，其中，当堆叠件标识符信号与第二唯一标识符相同时，生成第二选择信号，第二选择信号不同于第一选择信号。在一个实施例中，还包括通过经由熔断器发送编程信号来对第一半导体器件进行编程。在一个实施例中，还包括：在对第一半导体器件进行编程之后并且在将第一半导体器件接合至第二半导体器件之后，对第二半导体器件进行编程。在一个实施例中，在对第一半导体器件进行编程之后，在对第二半导体器件进行编程之前，对编程完成指示符进行编程。在一个实施例中，在发送堆叠标识符信号之前，利用第一组掩模图案制造第一半导体器件并且利用第二组掩模图案制造第二半导体器件，其中，除了一个掩模图案之外，第一组掩模图案和第二组掩模图案中的每个掩模图案相同。在一个实施例中，一个掩模图案是用于通孔的图案。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一半导体器件，包括：
第一唯一标识符结构；
第一电输入；和
第一比较器，包括连接到所述第一唯一标识符结构的第一输入，并且包括连接到所述第一电输入的第二输入；
第二半导体器件，接合到所述第一半导体器件，所述第二半导体器件包括：
第二唯一标识符结构，与所述第一唯一标识符结构不同；
第二电输入，电连接到所述第一电输入；和
第二比较器，包括连接到所述第二唯一标识符结构的第三输入，并且包括连接到所述第二电输入的第四输入。
2.根据权利要求1所述的半导体器件，其中，所述第一唯一标识符结构包括：
第一参考电压线；
第二参考电压线；和
多个标识线，所述多个标识线中的每个通过一个或多个通孔电连接到所述第一参考电压线或所述第二参考电压线中的一个。
3.根据权利要求1所述的半导体器件，其中，所述第一唯一标识符结构包括：
第一参考电压线；
第二参考电压线；和
多个标识线，所述多个标识线中的每个通过一个或多个熔断器与所述第一参考电压线或所述第二参考电压线中的一个电连接或电隔离。
4.根据权利要求1所述的半导体器件，其中，来自所述第一比较器的输出连接至所述第一半导体器件的输出区域。
5.根据权利要求4所述的半导体器件，其中，来自所述输出区域的输出通过衬底连接至控制块，所述控制块包括多个延迟线。
6.根据权利要求1所述的半导体器件，其中，所述第一半导体器件还包括：
第一与门，包括连接至所述第一比较器的第五输入；和
第六输入，连接到所述第一半导体器件的外部连接器。
7.根据权利要求1所述的半导体器件，其中，来自所述第二比较器的输出连接到所述第二半导体器件的输入区域。
8.一种半导体器件，包括：
第一半导体管芯，包括：
第一输入区域；
第一输出区域；
第一进出区域；
第一标识符区域；和
第一外部连接，电连接到第一比较器，所述第一比较器还电连接到所述第一标识符区域，所述第一比较器的输出连接到所述第一输出区域和所述第一进出区域；以及
第二半导体管芯，接合到所述第一半导体管芯，所述第二半导体管芯包括：
第二输入区域；
第二输出区域；
第二进出区域；
第二标识符区域，所述第二标识符区域具有与所述第一标识符区域不同的结构；和
第二比较器，通过贯通孔电连接到所述第一外部连接，其中，所述第二比较器的输出连接到所述第二输出区域和所述第二进出区域。
9.根据权利要求8所述的半导体器件，还包括与门，位于所述第一比较器的所述输出和所述第一进出区域之间。
10.一种发送和接收数据的方法，所述方法包括：
向第一半导体器件和第二半导体器件两者发送堆叠件标识符信号，其中，所述第一半导体器件和所述第二半导体器件彼此接合；
在所述第一半导体器件内，将所述堆叠件标识符信号与第一唯一标识符进行比较，其中，当所述堆叠件标识符信号与所述第一唯一标识符相同时，生成第一选择信号；以及
在所述第二半导体器件内，将所述堆叠件标识符信号与第二唯一标识符进行比较，所述第二唯一标识符与所述第一唯一标识符不同，其中，当所述堆叠件标识符信号与所述第二唯一标识符相同时，生成第二选择信号，所述第二选择信号与所述第一选择信号不同。
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