TWI431629B - 測試存取控制裝置及方法 - Google Patents

測試存取控制裝置及方法 Download PDF

Info

Publication number
TWI431629B
TWI431629B TW098134717A TW98134717A TWI431629B TW I431629 B TWI431629 B TW I431629B TW 098134717 A TW098134717 A TW 098134717A TW 98134717 A TW98134717 A TW 98134717A TW I431629 B TWI431629 B TW I431629B
Authority
TW
Taiwan
Prior art keywords
test
wafer layer
wafer
access control
kgd
Prior art date
Application number
TW098134717A
Other languages
English (en)
Other versions
TW201101316A (en
Inventor
Cheng Wen Wu
Chih Yen Lo
Yu Tsao Hsing
Original Assignee
Nat Univ Tsing Hua
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nat Univ Tsing Hua filed Critical Nat Univ Tsing Hua
Publication of TW201101316A publication Critical patent/TW201101316A/zh
Application granted granted Critical
Publication of TWI431629B publication Critical patent/TWI431629B/zh

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318513—Test of Multi-Chip-Moduls
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C2029/3202—Scan chain

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

測試存取控制裝置及方法
本發明關於一種針對堆疊晶片元件(stacked chip device)之測試存取控制(test access control)裝置及方法。
第三維方向(3D)晶片整合技術(Integration)或晶圓至晶圓(wafer-to-wafer)或晶片至晶片(chip-to-chip)堆疊技術(bonding technology)被認為是最具前瞻性之延長半導體製造技術中摩爾定律(Moore's law)之適用之解決方案。然而，若目前使用之後堆疊(post-bond)測試技術不加以改變的話，使用該等技術之堆疊式的晶粒(stacked die)會遭遇其品質隨著堆疊的層數增加而以指數般劣化之嚴重問題。
直通矽穿孔(Through-silicon via；TSV)係在第三維方向的配置中堆疊矽元件(silicon device)之最新技術進展。於第三維方向中進行電路元件置放(placing)及接線(wiring)可以提供較高時脈速度、較低的功率逸散及較高的整合密度(integration density)。因為3D TSV技術解決了電性效能(electrical performance)、記憶體延遲(latency)、功率及晶片之信號干擾(noise)等相關問題，所以其適用於許多場合之應用。對於某些應用而言，由邏輯電路連接到記憶體電路之高頻寬介面儼然成為TSV技術發展之最主要的驅動器。然而於進行第三維方向堆疊式積體電路(3D-IC)的測試時，可利用之TSV數目卻是與其整體的測試成本呈現高度相關。
雖然對於第三維方向晶片整合技術之期望係愈來愈高，但要將TSV測試整合到現行記憶體測試及邏輯電路測試之相關流程，則會對於該技術之使用形成一道障礙。因此，亟需一種架構與方法，以有效執行前述整合測試。
本發明提供一種針對第三維方向堆疊式積體電路(3D-IC)或稱堆疊晶片元件(stacked chip device)之測試存取控制裝置及方法，其可於前堆疊(pre-bond)及後堆疊(post-bond)測試階段執行單晶片系統(SOC)測試及TSV確認。因此，可進一步確保堆疊晶片元件之良率。
根據本發明之一實施例，一用於測試堆疊晶片元件之測試存取控制裝置包含：測試存取機制(Test Access Mechanism；TAM)匯流排及一耦接至TAM匯流排之延伸其原有功能之IEEE 1149.1測試存取埠(Test Access Port；TAP)控制器。TAM匯流排支援：記憶體內建自我測試電路(memory BIST circuit)其係用在記憶體良裸晶粒(Known Good Die；KGD)測試、掃描鏈(scan chain)其係用在邏輯電路KGD測試、及直通矽穿孔(TSV)鏈其係用在TSV測試(其係確認堆疊晶片元件之垂直內連線(vertical interconnect)有無缺陷)之相關控制。TAP控制器用於在晶片堆疊前控制各種KGD測試之過程、以及在晶片堆疊後之垂直內連線之確認。一些3D-IC中之測試存取控制裝置之連接及配置情況亦有提出。
根據本發明一實施例，一測試存取控制方法包含以下步驟：晶片堆疊前進行KGD測試；一層一層堆疊晶片層形成TSV或垂直內連線；以及晶片堆疊後執行TSV測試與選擇性KGD測試。
以下詳細討論本發明於目前較佳實施例的製作和使用。不過應當理解，本發明提供許多可應用的發明概念，其可在各種各樣的具體情況下實施。該討論的具體實施例僅說明了製作和使用該發明的具體方式，並沒有限制本發明的範圍。
圖1顯示本發明一實施例之測試存取控制裝置，其係用於測試第三維方向堆疊式積體電路(3D-IC)。3D-IC包含至少一第一晶片層(下晶片層)及一第二晶片層(上晶片層)。3D-IC之各層配置一測試存取控制裝置。測試存取控制裝置10包含測試存取機制(TAM)匯流排11及一延伸其原有功能之IEEE 1149.1測試存取埠(TAP)控制器12。TAM匯流排11支援記憶體內建自我測試電路(memory BIST circuit)21其係用在記憶體KGD測試、掃描鏈(scan chain)22其係用在邏輯電路KGD測試、及直通矽穿孔(TSV)鏈其係用在之TSV測試(其係確認堆疊晶片元件之二晶片層間之垂直內連線有無缺陷)之相關測試控制及/或測試指令。TAP控制器12耦接至TAM匯流排11係用於在晶片進行堆疊前及堆疊後控制二晶片間之記憶體KGD測試、邏輯電路KGD測試及TSV測試。
TAP控制器12包含MTAP 31(其係一有限狀態機器)、指令暫存器(Instruction Register；IR)32、IR解碼器33、旁路暫存器(Bypass Register；BYR)34、核心身分暫存器(Core Identity Register；CIR)35、TAM匯流排暫存器(TBR)36、單串暫存器(SCR)37、旁路標旗暫存器(BFR)38、MBIST(記憶體BIST)起始暫存器(MSR)39。MTAP 31接收TCK訊號、TRST訊號及TMS訊號。TCK代表測試時脈，TRST代表測試重設訊號。TMS控制各式測試協定之控制訊號的產生。BYR 34、CIR 35、TBR 36、SCR 37、BFR 38及MSR 39之輸入端接收Dn_TDI或TDI訊號，且其輸出連接至多工器40。測試配置資料係透過Dn_TDI或TDI訊號傳輸。IR 32接收TDI訊號且儲存測試配置資料。IR解碼器33之輸入端接收儲存於IR 32中之資料，IR解碼器33之輸出端連接於包裹序列埠(Wrapper Serial Port；WSP)解讀器50及多工器40。WSP解讀器50之輸出係耦接至串WIR鏈44。多工器41、42及43輸出Up_TDI、Dn_TDO及TDO訊號。TSV鏈23包含上TSV鏈71及下TSV鏈72，用以測試上晶片層及下晶片層中之垂直內連線。
記憶體BIST電路21、TSV鏈23及掃描鏈22並聯接收Dn_TAMin或TAMin訊號供測試圖樣輸送，且其輸出連接至多工器45。多工器45另接收TBR訊號。Dn_TAMin訊號代表由堆疊晶片元件之下晶片層之測試圖樣之輸入，且係傳輸至一TAM旁通單元(TBY)48。TBY 48係用以控制目前層中之KGD測試是否跳過(bypass)。多工器46接收TBY 48及多工器45之輸出及BFR訊號。多工器46之輸出連接至Up_TAMin，其傳輸堆疊晶片元件之上晶片層之測試圖樣。另外，多工器47係連接至多工器46之輸出及SCR訊號，且多工器47之輸出連接至Dn_TAMout或TAMout。
簡言之，本發明提出3D-IC之測試存取控制裝置。測試存取控制器可使用延伸其原有功能之JTAG/IEEE 1149.1 TAP控制器。對於邏輯測試而言，測試存取控制裝置係包含IEEE 1500包裹控制、階層式測試控制、在位速度(at-speed)測試(針對轉換錯誤(transition fault))、功能及掃描測試(functional and scan test)、異質測試協定等特性。為節省控制訊號之接腳/TSV，TAP控制器係藉由增加MSR 39於TAP控制器12及定義一特別之TAM切換，另延展至支援堆疊晶片之記憶體內建式自我測試電路(MBIST)。第三維方向內連線之確認可藉由SCR 37及BFR 38之操作而被簡單地施行。
圖2顯示可實現之單晶片系統(SOC)測試策略，其可應用於重新配置之晶圓至晶圓(reconfigured wafer-on-wafer)或晶片至晶片(chip-on-chip)之第三維方向堆疊式積體電路。為減輕3D-IC製造的良率問題，晶粒在堆疊前係進行晶片層之KGD測試。若晶片層有未堆疊之好的晶粒(die)，該晶片層係進行堆疊以形成3D-IC。堆疊後，進行二個晶片層間之TSV測試，且3D-IC或可進行選擇性之KGD測試，例如3D-IC之底層之KGD測試。據此，多個晶片層可重複此步驟進行堆疊以形成3D-IC。
找尋KGD之方法係詳見於圖3。首先，配置SCR 37和BFR 38，接著從TDI至TDO之路徑及TAM匯流排11係根據IR 32及TBR 36進行切換。在此同時，CIR 35及TBR 36係進行配置。若進行記憶體測試，首先進行MSR 39配置，然後移入MBIST圖樣(pattern)。之後，執行MBIST，且移出MBIST之回應(response)。若進行邏輯電路測試，首先進行目標核心電路之WIR配置。然後針對其測試圖樣進行不斷地輸送、更新及擷取直到輸送最後的測試圖樣。藉由如此特殊的安排，邏輯及記憶體測試之流程係高度整合於本發明之測試存取控制裝置。前述邏輯測試或記憶體測試係重複直到最後晶粒(die)完成測試。
圖4A顯示前堆疊(post-bond)KGD測試，其中SCR設為0(第一邏輯位準)及BFR設為0。SCR=0及BFR=0代表晶片層61之測試並未被跳過。
如圖4B及4C，本發明另提出於3D-IC中不同層之測試存取控制裝置之操作方式。本發明延伸其原有功能之IEEE 1149.1 TAP控制器之介面以控制3D-IC中之KGD測試及TSV測試。該些顯示具成本效益之3D-IC測試的圖中，當測試配置(test configuration)及資料輸送之路徑串接時，TCK、TRST及TMS訊號係廣播予各層的測試存取控制裝置。Dn_TDI、Dn_TDO、Dn_TAMin及Dn_TAMout係與下層溝通之連接埠。Up_TDI、Up_TDO、Up_TAMin及Up_TAMout係與上層溝通之連接埠。
圖4B顯示平行TSV測試之設定，其中晶片層61及62中SCR=1(第二邏輯位準)且BFR=0；晶片層63中，SCR=0且BFR=0。據此，晶片層61、62和63係進行平行TSV測試。因為晶片層63中SCR=0，該測試不會在其之上晶片層中執行。SCR係用於決定晶片層間是否進行平行TSV測試，BFR係用於決定晶片層之KGD測試是否跳過。
圖4C顯示堆疊晶片中之頂層進行選擇性KGD測試之設定，其中晶片層61及62中SCR=1(第二邏輯位準)且BFR=1；晶片層63中SCR=0及BFR=0。據此，針對晶片層61及62之KGD測試係跳過，而只有晶片層63(本實施例之頂層)接受KGD測試。上述僅係實施例，第一及第二邏輯位準或可依需求互換。
根據本發明之測試方案及測試存取控制裝置10，3D-IC之良率問題可藉由在晶粒堆疊前或後彈性執行SOC測試而被輕易地減輕。另外，因其具一致性的測試介面及較少的測試控制針腳需求，可預期本發明有較短的整體測試時間。
藉由特殊的安排單晶片整合測試，邏輯或記憶體測試可在具有簡單的測試配置與小面積代價之前提下，彈性地被執行。在獲得KGD後，可藉由一層一層堆疊之方式形成堆疊式晶片元件。當每次一個新的KGD堆疊於原本的堆疊式晶片時，可執行TSV測試以進行兩晶片層間的第三維方向內連線之確認。若需要，本發明之測試方案亦可支援堆疊結構在沒有額外測試電路且無須調整輸送測試圖樣的前提下之各層的額外KGD測試。
本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。
10．．．測試存取控制裝置
11．．．TAM匯流排
12．．．TAP控制器
21．．．記憶體BIST
22．．．掃描鏈
23．．．TSV鏈
31．．．MTAP
32．．．IR
33．．．IR解碼器
34．．．BYR
35．．．CIR
36．．．TBR
37．．．SCR
38．．．BFR
39．．．MSR
40~43．．．多工器
44．．．串接之WIR鏈
45~47．．．多工器
48．．．TBY
50．．．WSP解讀器
61~63．．．晶片層
71．．．上TSV鏈
72．．．下TSV鏈
圖1顯示根據本發明一實施例之測試存取控制裝置；
圖2及3顯示根據本發明一實施例之測試存取控制方法；以及
圖4A、4B及4C顯示本發明在晶片層堆疊前後針對KGD測試或TSV確認之測試存取控制裝置之配置及設定。
10．．．測試存取控制裝置
11．．．TAM匯流排
12．．．TAP控制器
21．．．記憶體BIST
22．．．掃描鏈
23．．．TSV鏈
31．．．MTAP
32．．．IR
33．．．IR解碼器
34．．．BYR
35．．．CIR
36．．．TBR
37．．．SCR
38．．．BFR
39．．．MSR
40~43．．．多工器
44．．．串接之WIR鏈
45~47．．．多工器
48．．．TBY
50．．．WSP解讀器
71．．．上TSV鏈
72．．．下TSV鏈

Claims (18)

  1. 一種測試存取控制裝置，用於測試一堆疊晶片元件，包含：測試存取機制匯流排，支援：記憶體內建自我測試電路，其係用在記憶體良裸晶粒(KGD)測試；掃描鏈，其係用在邏輯電路KGD測試；以及直通矽穿孔(TSV)鏈，其係用在TSV測試，其係確認該堆疊晶片元件之至少二晶片層間有無缺陷；及一測試存取埠控制器，耦接於該測試存取機制匯流排，用於控制該記憶體KGD測試、邏輯電路KGD測試及該至少二晶片層間之TSV測試；其中該測試存取控制裝置係安置於該堆疊晶片元件之每一層。
  2. 根據請求項1之測試存取控制裝置，其中該至少二晶片層包含一第一晶片層及一第二晶片層，該第一晶片層係設於第二晶片層之下。
  3. 根據請求項2之測試存取控制裝置，其中該TSV鏈包含上TSV鏈及下TSV鏈，以分別測試該第二晶片層及第一晶片層。
  4. 根據請求項2之測試存取控制裝置，其中該測試存取埠控制器包含一單串暫存器(SCR)，SCR係用於決定該第一晶片層及第二晶片層是否進行平行TSV測試。
  5. 根據請求項4之測試存取控制裝置，其中該測試存取埠控制器另包含一旁通旗標暫存器(BFR)，BFR係用於決定該第一晶片層或第二晶片層之KGD測試是否跳過。
  6. 根據請求項5之測試存取控制裝置，其中當該第二晶片層進行KGD測試時，該第二晶片層之該SCR及BFR設為第一邏輯位準。
  7. 根據請求項6之測試存取控制裝置，其中該第二晶片層之KGD測試係執行於第二晶片層和第一晶片層堆疊前。
  8. 根據請求項5之測試存取控制裝置，其中當第一晶片層及第二晶片層中進行平行TSV測試時，該第一晶片層及第二晶片層之BFR係設為第一邏輯位準，且該第一晶片層及第二晶片層之SCR設為第二邏輯位準。
  9. 根據請求項5之測試存取控制裝置，其中該第二晶片層係頂部晶片層，當該頂部晶片層進行KGD測試時，第二晶片層之SCR及BFR設為第一邏輯位準，第一晶片層之SCR及BFR設為第二邏輯位準。
  10. 根據請求項1之測試存取控制裝置，其中該測試存取埠控制器另包含一記憶體內建自我測試電路起始暫存器。
  11. 一種測試存取控制方法，包含以下步驟：對於堆疊晶片元件的複數個晶片層進行良裸晶粒(KGD)測試，該複數個晶片層包含至少一第一晶片層及一第二晶片層；堆疊該第二晶片層至第一晶片層以形成堆疊晶片元件；於第一及第二晶片層間進行直通矽穿孔(TSV)測試；以及進行選擇性的KGD測試。
  12. 根據請求項11之測試存取控制方法，其中該複數個晶片層另包含一第三晶片層，且另包含一在進行選擇性的KGD測試後堆疊該第三晶片層之步驟。
  13. 根據請求項11之測試存取控制方法，另包含一提供單串暫存器(SCR)及一旁通旗標暫存器(BFR)之步驟，SCR係用以決定第一晶片層及第二晶片層是否進行平行TSV測試，BFR係用以決定該第一晶片層或第二晶片層之KGD測試是否跳過。
  14. 根據請求項13之測試存取控制方法，其中當該第二晶片層進行KGD測試時，該第二晶片層之該SCR及BFR設為第一邏輯位準。
  15. 根據請求項14之測試存取控制方法，其中該第二晶片層之KGD測試係執行於第二晶片層和第一晶片層堆疊前。
  16. 根據請求項13之測試存取控制方法，其中當該第一晶片層及第二晶片層中進行平行TSV測試時，該第一晶片層及第二晶片層之BFR係設為第一邏輯位準，且該第一晶片層及第二晶片層之SCR設為第二邏輯位準。
  17. 根據請求項13之測試存取控制方法，其中該第二晶片層係頂部晶片層，當該頂部晶片層進行KGD測試時，第二晶片層之SCR及BFR設為第一邏輯位準，第一晶片層之SCR及BFR設為第二邏輯位準。
  18. 根據請求項11之測試存取控制方法，其中該KGD測試包含邏輯測試及記憶體測試。
TW098134717A 2009-06-30 2009-10-14 測試存取控制裝置及方法 TWI431629B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/495,036 US20100332177A1 (en) 2009-06-30 2009-06-30 Test access control apparatus and method thereof

Publications (2)

Publication Number Publication Date
TW201101316A TW201101316A (en) 2011-01-01
TWI431629B true TWI431629B (zh) 2014-03-21

Family

ID=43381672

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098134717A TWI431629B (zh) 2009-06-30 2009-10-14 測試存取控制裝置及方法

Country Status (2)

Country Link
US (1) US20100332177A1 (zh)
TW (1) TWI431629B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI608342B (zh) * 2015-10-27 2017-12-11 晶心科技股份有限公司 電子系統、系統診斷電路與其操作方法

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2302403A1 (en) * 2009-09-28 2011-03-30 Imec Method and device for testing TSVs in a 3D chip stack
JP5448698B2 (ja) * 2009-10-09 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのテスト方法
IT1398204B1 (it) * 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
JP2012083243A (ja) * 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びそのテスト方法
US8543959B2 (en) 2011-04-15 2013-09-24 International Business Machines Corporation Bonding controller guided assessment and optimization for chip-to-chip stacking
US9164147B2 (en) 2011-06-16 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for 3D IC test
US8773157B2 (en) 2011-06-30 2014-07-08 Imec Test circuit for testing through-silicon-vias in 3D integrated circuits
EP2541415B1 (en) 2011-06-30 2014-01-01 Imec Fault mode circuits
US8832511B2 (en) 2011-08-15 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Built-in self-test for interposer
US8924802B2 (en) * 2011-08-17 2014-12-30 Texas Instruments Incorporated IC TAP with dual port router and additional capture input
US20130043897A1 (en) * 2011-08-18 2013-02-21 Qualcomm Incorporated Testing stacked die
US8692246B2 (en) * 2011-09-15 2014-04-08 International Business Machines Corporation Leakage measurement structure having through silicon vias
WO2013101006A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Generic address scrambler for memory circuit test engine
US8645777B2 (en) 2011-12-29 2014-02-04 Intel Corporation Boundary scan chain for stacked memory
US9190173B2 (en) 2012-03-30 2015-11-17 Intel Corporation Generic data scrambler for memory circuit test engine
US8933715B2 (en) * 2012-04-08 2015-01-13 Elm Technology Corporation Configurable vertical integration
US9285418B2 (en) * 2012-04-30 2016-03-15 Qualcomm Incorporated Method and apparatus for characterizing thermal marginality in an integrated circuit
US8924786B2 (en) * 2012-06-28 2014-12-30 Intel Corporation No-touch stress testing of memory I/O interfaces
US8561001B1 (en) * 2012-07-11 2013-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for testing stacked dies
US8966419B2 (en) * 2012-07-11 2015-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for testing stacked dies
CN103576076B (zh) * 2012-07-27 2019-02-01 恩智浦美国有限公司 用于执行扫描测试的系统和方法
CN102856226B (zh) * 2012-09-08 2015-01-07 合肥工业大学 设有信号反弹模块的3d-sic过硅通孔的测试装置
US8533647B1 (en) 2012-10-05 2013-09-10 Atrenta, Inc. Method for generating an integrated and unified view of IP-cores for hierarchical analysis of a system on chip (SoC) design
EP2722680B1 (en) * 2012-10-19 2018-10-10 IMEC vzw Transition delay detector for interconnect test
US8872322B2 (en) 2012-10-22 2014-10-28 International Business Machines Corporation Stacked chip module with integrated circuit chips having integratable built-in self-maintenance blocks
US8853847B2 (en) 2012-10-22 2014-10-07 International Business Machines Corporation Stacked chip module with integrated circuit chips having integratable and reconfigurable built-in self-maintenance blocks
US9194912B2 (en) 2012-11-29 2015-11-24 International Business Machines Corporation Circuits for self-reconfiguration or intrinsic functional changes of chips before vs. after stacking
TWI496256B (zh) 2012-12-28 2015-08-11 Ind Tech Res Inst 半導體裝置的矽穿孔雙向修補電路
US8793547B2 (en) * 2013-01-02 2014-07-29 Altera Corporation 3D built-in self-test scheme for 3D assembly defect detection
US9720041B2 (en) * 2013-02-01 2017-08-01 Mentor Graphics Corporation Scan-based test architecture for interconnects in stacked designs
KR102092745B1 (ko) * 2013-10-24 2020-03-24 에스케이하이닉스 주식회사 반도체 장치 및 이의 테스트 방법
TW201525494A (zh) * 2013-12-26 2015-07-01 Nat Univ Tsing Hua 測試兼具容錯矽穿通道裝置
USRE50078E1 (en) 2014-06-17 2024-08-13 Samsung Electronics Co., Ltd. Device and system including adaptive repair circuit
US9727409B2 (en) 2014-06-17 2017-08-08 Samsung Electronics Co., Ltd. Device and system including adaptive repair circuit
KR102125340B1 (ko) 2014-06-19 2020-06-23 삼성전자주식회사 신호 전달을 위한 주 경로 및 우회 경로를 갖는 집적 회로 및 그것을 포함하는 집적 회로 패키지
US9496052B2 (en) 2014-12-11 2016-11-15 Freescale Semiconductor, Inc. System and method for handling memory repair data
JP6488699B2 (ja) * 2014-12-26 2019-03-27 富士通株式会社 試験回路および試験回路の制御方法
CN106291313B (zh) 2015-06-10 2021-06-11 恩智浦美国有限公司 用于测试集成电路的方法和设备
CN105470240B (zh) * 2015-11-23 2018-04-17 北京大学深圳研究生院 硅通孔及三维集成电路中硅通孔组的测试电路及方法
US10008287B2 (en) * 2016-07-22 2018-06-26 Micron Technology, Inc. Shared error detection and correction memory
US9966318B1 (en) 2017-01-31 2018-05-08 Stmicroelectronics S.R.L. System for electrical testing of through silicon vias (TSVs)
US10664432B2 (en) 2018-05-23 2020-05-26 Micron Technology, Inc. Semiconductor layered device with data bus inversion
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit
US11054461B1 (en) * 2019-03-12 2021-07-06 Xilinx, Inc. Test circuits for testing a die stack
CN113906512A (zh) * 2019-05-31 2022-01-07 美光科技公司 耦合到单片系统的存储器装置架构
CN117517932B (zh) * 2023-12-29 2024-03-12 南京邮电大学 一种芯粒间tsv测试电路及测试方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960011265B1 (ko) * 1993-06-25 1996-08-21 삼성전자 주식회사 노운 굳 다이 어레이용 테스트 소켓
US7694246B2 (en) * 2002-06-19 2010-04-06 Formfactor, Inc. Test method for yielding a known good die
ATE403160T1 (de) * 2004-01-19 2008-08-15 Nxp Bv Testarchitektur und -verfahren
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
US8689437B2 (en) * 2009-06-24 2014-04-08 International Business Machines Corporation Method for forming integrated circuit assembly

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI608342B (zh) * 2015-10-27 2017-12-11 晶心科技股份有限公司 電子系統、系統診斷電路與其操作方法

Also Published As

Publication number Publication date
TW201101316A (en) 2011-01-01
US20100332177A1 (en) 2010-12-30

Similar Documents

Publication Publication Date Title
TWI431629B (zh) 測試存取控制裝置及方法
US10262911B1 (en) Circuit for and method of testing bond connections between a first die and a second die
KR101918782B1 (ko) Ｔｓｖ-기반 3ｄ 스택 ｉｃ에 대한 테스트 액세스 아키텍쳐
US8593170B2 (en) Method and device for testing TSVS in a 3D chip stack
EP2722680B1 (en) Transition delay detector for interconnect test
Huang et al. A built-in self-test scheme for the post-bond test of TSVs in 3D ICs
JP5580933B2 (ja) ダイ間ボンディングをテストするための集積回路および方法
US8866488B2 (en) Power compensation in 3DIC testing
KR101623645B1 (ko) 모노리식 적층형 집적 회로 테스팅을 위한 회로 및 방법
Deutsch et al. DfT architecture and ATPG for Interconnect tests of JEDEC Wide-I/O memory-on-logic die stacks
Goel et al. Test and debug strategy for TSMC CoWoS™ stacking process based heterogeneous 3D IC: A silicon case study
TW201350864A (zh) 低成本高產出率之貫通基板通孔／微凸塊探針
KR101643462B1 (ko) 모놀리식 적층형 집적 회로를 검사하기 위한 회로 및 방법
US9625523B2 (en) Method and apparatus for interconnect test
US11119146B1 (en) Testing of bonded wafers and structures for testing bonded wafers
US8860448B2 (en) Test schemes and apparatus for passive interposers
US20230343754A1 (en) Semiconductor device and method of manufacture
US9234940B2 (en) Integrated fan-out wafer architecture and test method
Marinissen et al. Vesuvius-3D: a 3D-DfT demonstrator
Wang et al. Post-bond Testing of the Silicon Interposer and Micro-bumps in 2.5 D ICs
Fkih et al. 3D DFT challenges and solutions
US11650249B1 (en) Wafer testing and structures for wafer testing
Yang et al. A TSV repair scheme using enhanced test access architecture for 3-D ICs
Lee et al. A novel DFT architecture for 3DIC test, diagnosis and repair
Lu et al. Efficient test length reduction techniques for interposer-based 2.5 D ICs