TWI496256B - 半導體裝置的矽穿孔雙向修補電路 - Google Patents

半導體裝置的矽穿孔雙向修補電路 Download PDF

Info

Publication number
TWI496256B
TWI496256B TW101150804A TW101150804A TWI496256B TW I496256 B TWI496256 B TW I496256B TW 101150804 A TW101150804 A TW 101150804A TW 101150804 A TW101150804 A TW 101150804A TW I496256 B TWI496256 B TW I496256B
Authority
TW
Taiwan
Prior art keywords
circuit
signal
output
bidirectional
input
Prior art date
Application number
TW101150804A
Other languages
English (en)
Other versions
TW201426936A (zh
Inventor
Pei Ling Tseng
Keng Li Su
Original Assignee
Ind Tech Res Inst
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ind Tech Res Inst filed Critical Ind Tech Res Inst
Priority to TW101150804A priority Critical patent/TWI496256B/zh
Priority to US13/900,546 priority patent/US9059586B2/en
Priority to CN201310469842.7A priority patent/CN103915419B/zh
Publication of TW201426936A publication Critical patent/TW201426936A/zh
Application granted granted Critical
Publication of TWI496256B publication Critical patent/TWI496256B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/20—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Description

半導體裝置的矽穿孔雙向修補電路
本發明是有關於一種晶片堆疊技術，且特別是有關於一種半導體裝置的矽穿孔(Through Silicon Via；TSV)雙向修補電路。
由於積體電路(Integrated Circuit；IC)中電晶體數量的不斷增加，因而增加了晶片的使用面積，使得信號的延遲時間(Delay Time)和功率消耗(Power Consumption)變得更加嚴重。為了改善嚴重的延遲與功率消耗等問題，三維晶片(Three Dimension IC；3DIC)堆疊技術是有效且目前正積極研發的解決方法，其將多顆晶片進行立體空間的垂直疊合，不同晶片之間利用貫穿矽基板的直通矽晶穿孔(TSV)結構以傳遞信號與電源電壓，達到尺寸精簡的最佳效益。
3DIC的製程技術主要著重在三個步驟，第一步驟為TSV通道的形成與導電金屬的填入；第二步驟是晶圓薄化製程；第三步驟則為晶片堆疊與結合。在第一步驟中，受限於現階段的製程技術，作為TSV導孔側壁(Sidewall)的絕緣層薄膜(如SiO2)有可能在製程中破損(break)或是受到外來雜質(Impurity)的侵入，因而造成TSV的開路或矽基板(Silicon Substrate)的短路。並且，在第三步驟以疊合數顆IC時，往往因為小小的位置偏移量(offset)而造成TSV 之間無法正確導通而開路，亦即此TSV無法在不同晶片之間提供有效路徑來傳遞信號。
雖然傳統的平面IC在設計時可以採用多條路徑同時傳輸同一信號，來預防資料傳輸不良的問題。但是，在3DIC技術中，只要其中一個TSV與矽基板發生短路，電源電壓所產生的漏電流將會經由TSV流入矽基板，造成矽基板中整體的電壓準位發生漂移而不穩定，使得在其他TSV中傳輸的信號也可能會因為矽基板的電壓準位漂移而發生傳送錯誤。因此，許多3DIC領域的廠商皆在尋求能夠自動偵測TSV的短路缺陷，並且具備資料自我修復功能的雙向資料傳輸電路。
本案實施例提供一種適用於半導體裝置的矽穿孔(TSV)雙向修補電路，其可控制兩個晶片之間的資料流向，並自動偵測TSV是否發生短路以避免漏電流流入矽基板，還可依據已傳輸的信號而自我修復為正確的輸出信號，讓三維晶片(3DIC)能夠正確且雙向地傳輸資料。
本案實施例提出一種半導體裝置的矽穿孔雙向修補電路，其包括第一晶片以及第二晶片、第一雙向開關及第二雙向開關、至少兩個傳輸路徑模組、第一輸出邏輯電路以及第二輸出邏輯電路。所述第一晶片與第二晶片相互上下堆疊。第一雙向開關及第二雙向開關分別設置於第一晶片以及第二晶片。第一雙向開關及第二雙向開關分別接收切 換信號及反相切換信號以決定導引所述第一晶片或是第二晶片的輸入信號到其輸出端。各個傳輸路徑模組的兩端分別連接第一雙向開關以及第二雙向開關的輸出端，且每個傳輸路徑模組包括至少一直通矽晶穿孔。第一輸出邏輯電路以及第二輸出邏輯電路分別設置於所述第二晶片以及第一晶片。第一輸出邏輯電路以及第二輸出邏輯電路的輸入端分別連接直通矽晶穿孔的第二端以及第一端，藉以分別接收至少兩個第一傳輸信號以及至少兩個第二傳輸信號，從而分別產生第一輸出信號以及第二輸出信號。
承上所述，每個傳輸路徑模組包括至少一直通矽晶穿孔、以及第一與第二資料路徑電路。各個直通矽晶穿孔分別穿透矽基板以相互傳遞第一晶片與第二晶片之間的信號。第一資料路徑電路以及第二資料路徑電路分別設置於所述第一晶片以及第二晶片。第一資料路徑電路以及第二資料路徑電路的輸入端分別連接所述第一雙向開關以及第二雙向開關的輸出端，藉以接收第一晶片或第二晶片的輸入信號。第一資料路徑電路以及第二資料路徑電路的輸出端分別連接直通矽晶穿孔的第一端以及第二端，以透過所述直通矽晶穿孔且依據切換信號或反相切換信號而傳遞資料。
承上所述，第一資料路徑電路以及第二資料路徑電路分別包括輸入驅動電路、短路偵測電路以及漏電流消除電路。輸入驅動電路接收所述輸入信號，依據第一準位電壓與第二準位電壓以轉換所述輸入信號為待傳信號，並將待 傳信號傳送至直通矽晶穿孔的對應端點。短路偵測電路連接所述直通矽晶穿孔的對應端點，依據所述輸入信號、所述反相切換信號或切換信號以及所述直通矽晶穿孔對應端點的電位，藉以偵測所述直通矽晶穿孔是否與矽基板發生短路，並產生短路偵測輸出信號。漏電流消除電路連接所述短路偵測電路以及輸入驅動電路，其依據所述短路偵測輸出信號，藉以避免由第一準位電壓所產生的漏電流流入所述矽基板。
另一角度而言，本案實施例提出一種半導體裝置的矽穿孔雙向修補電路，其包括多個晶片、第一雙向開關以及第二雙向開關、至少兩個直通矽晶穿孔、至少兩個資料路徑模組以及多個輸出邏輯電路。多個晶片相互堆疊，且這些晶片中包括第一晶片以及第二晶片。第一雙向開關以及第二雙向開關分別設置於第一晶片以及第二晶片。第一及第二雙向開關分別接收切換信號及反相切換信號，藉以決定導引第一晶片或第二晶片的輸入信號到其輸出端。直通矽晶穿孔分別穿透矽基板以相互傳遞所述晶片之間的信號。
承上所述，每個資料路徑模組包括至少兩個具相同輸入端的資料路徑電路，各個資料路徑模組的輸入端分別連接所述第一以及第二雙向開關的輸出端以接收所述輸入信號。各個資料路徑模組中各該資料路徑電路的輸出端分別連接所在的對應晶片中通往下一級晶片之至少兩個直通矽晶穿孔的端點，以透過所述直通矽晶穿孔且依據所述切換 信號或反相切換信號而傳遞資料。多個輸出邏輯電路分別設置於任一晶片。各該輸出邏輯電路的輸入端連接任一晶片中所述直通矽晶穿孔在同一側的端點，以接收至少兩個傳輸信號，從而分別產生輸出信號。
承上所述，各該資料路徑電路分別包括輸入驅動電路、短路偵測電路以及漏電流消除電路。輸入驅動電路接收所述輸入信號，依據第一準位電壓與第二準位電壓以轉換所述輸入信號為待傳信號，並將待傳信號傳送至直通矽晶穿孔的對應端點。短路偵測電路連接所述直通矽晶穿孔的對應端點，依據所述輸入信號、所述反相切換信號或切換信號以及所述直通矽晶穿孔對應端點的電位，藉以偵測所述直通矽晶穿孔是否與矽基板發生短路，並產生短路偵測輸出信號。漏電流消除電路連接所述短路偵測電路以及輸入驅動電路，其依據所述短路偵測輸出信號，藉以避免由第一準位電壓所產生的漏電流流入所述矽基板。
再一觀點而言，本案實施例提出一種直通矽晶穿孔的雙向自我修補裝置，其包括多個晶片、第一雙向開關以及第二雙向開關、至少兩個直通矽晶穿孔、至少兩個資料路徑模組以及多個輸出邏輯電路。多個晶片相互堆疊，且這些晶片中包括第一晶片以及第二晶片。第一雙向開關以及第二雙向開關分別設置於第一晶片以及第二晶片。第一及第二雙向開關分別接收切換信號及反相切換信號，藉以決定導引第一晶片或第二晶片的輸入信號到其輸出端。直通 矽晶穿孔分別穿透矽基板以相互傳遞所述晶片之間的信號。
所述多個資料路徑模組設置於每一晶片中。每個資料路徑模組包括至少兩個具相同輸入端的資料路徑電路。各個資料路徑模組的輸入端分別連接第一雙向開關以及第二雙向開關的輸出端以接收所述輸入信號或是接收上一級晶片的輸出信號，且各個資料路徑模組中各個資料路徑電路的輸出端分別連接所在的對應晶片中通往下一級晶片之至少兩個直通矽晶穿孔的端點，以透過所述直通矽晶穿孔且依據所述切換信號或反相切換訊號而傳遞資料。多個輸出邏輯電路則分別設置於每一晶片。這些輸出邏輯電路的輸入端連接每一晶片中所述直通矽晶穿孔在同一側的端點，以接收至少兩個傳輸信號，從而分別產生輸出信號。
承上所述，各該資料路徑電路分別包括輸入驅動電路、短路偵測電路以及漏電流消除電路。輸入驅動電路接收所述輸入信號，依據第一準位電壓與第二準位電壓以轉換所述輸入信號為待傳信號，並將待傳信號傳送至對應之直通矽晶穿孔的對應端點。短路偵測電路連接對應之所述直通矽晶穿孔的對應端點，依據所述輸入信號、所述反相切換信號或切換信號以及所述直通矽晶穿孔對應端點的電位，藉以偵測所述直通矽晶穿孔是否與矽基板發生短路，並產生短路偵測輸出信號。漏電流消除電路連接所述短路偵測電路以及輸入驅動電路，其依據所述短路偵測輸出信 號，藉以避免由第一準位電壓所產生的漏電流流入所述矽基板。
基於上述，本案實施例所述的矽穿孔雙向修補電路利用兩個雙向開關以及切換信號或反相切換信號以在多個晶片中雙向地傳輸資料，並依據輸入信號、切換信號或反相切換信號、以及TSV的電位來偵測TSV是否與矽基板發生短路。並且，在TSV發生短路時，矽穿孔雙向修補電路利用關閉電源電壓和/或將TSV連接至接地電壓等方式，避免漏電流流入矽基板，從而防止矽基板中的電壓準位發生漂移。每個輸出邏輯電路還可依據已傳輸的多個傳輸信號來自我修復為正確的輸出信號，讓半導體裝置(如，三維晶片(3DIC))就算是已經有部分TSV發生短路的情況下，仍然能夠正確且雙向地傳輸資料。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是本案第一實施例說明半導體裝置的矽穿孔雙向修補電路100的示意圖。如圖1所示，矽穿孔雙向修補電路100包括相互上下堆疊的至少兩個晶片CHIP1、CHIP2、第一雙向控制開關110及第二雙向控制開關112、至少兩個傳輸路徑模組TPM1~TPM2、第一輸出邏輯電路140以及第二輸出邏輯電路142。
圖1中雖然揭示第一晶片CHIP1以及第二晶片CHIP2相互上下堆疊，但應用本案實施例者應可由多數個晶片相互上下堆疊而形成半導體裝置(例如，三維晶片)，並讓其中兩個想要傳遞資料的晶片分別作為第一晶片CHIP1以及第二晶片CHIP2，第一晶片CHIP1與第二晶片CHIP2之間也可包括一或多層層數的其他晶片。
第一雙向控制開關110設置於第一晶片CHIP1，且第二雙向控制開關112設置於第二晶片CHIP2。本案實施例可透過選擇訊號sw及反相之選擇信號swb來選擇信號的傳輸方向，也就是，本案實施例可選擇將第一晶片CHIP1的輸入信號Vin1傳到第二晶片CHIP2的第一輸出邏輯電路140中，或是將第二晶片CHIP2的輸入信號Vin2傳到第一晶片CHIP1的第二輸出邏輯電路142中。矽穿孔雙向修補電路100不能同時雙向傳輸輸入信號Vin1以及輸入信號Vin2，因此，當選擇要傳輸輸入信號Vin1時，第一雙向控制開關110便會導通(turned on)，以將輸入信號Vin1導引到第一雙向控制開關110的輸出端。第二雙向控制開關112則會關閉(turned off)，避免輸入信號Vin2傳送到第二雙向控制開關112的輸出端。相對地，當選擇要傳輸輸入信號Vin2時，第一雙向控制開關110便會關閉，而第二雙向控制開關112則會導通，以將輸入信號Vin2傳輸到第二雙向控制開關112的輸出端。
本案實施例所述的至少兩個傳輸路徑模組由圖1的傳輸路徑模組TPM1、TPM2做為說明，然而，應用本實施 例者也可額外擴充其他的傳輸路徑模組來實現本案實施例，藉以提升雙向資料傳輸的準確度。各個傳輸路徑模組TPM1~TPM2兩端中的第一端N11、N21連接到第一雙向開關110的輸出端，傳輸路徑模組TPM1~TPM2兩端中的另一端N12、N22則連接到第二雙向開關112的輸出端。每個傳輸路徑模組TPM1、TPM2分別包括至少一個矽穿孔130、132。直通矽晶穿孔130、132分別穿透矽基板150以相互傳遞第一晶片CHIP1與第二晶片CHIP2之間的信號。如果本案實施例是由多數個晶片相互堆疊而成的半導體裝置(例如，三維晶片(3DIC))，TSV 130、132則會穿透位於第一晶片CHIP1至第二晶片CHIP2之間相應層數的矽基板。各個傳輸路徑模組TPM1~TPM2在透過切換信號sw而得知信號的傳輸方向後，便可將第一晶片CHIP1的輸入信號Vin1或是第二晶片CHIP2的輸入信號Vin2藉由矽穿孔130、132傳送到另一個晶片。
本案實施例在一般應用時是單個傳輸路徑模組TPM1、TPM2分別包括單個TSV 130、132來傳遞資料。由於製程良率的不同，單個TSV的導孔測壁(Sidewall)可能很容易破損和受外來雜質的侵入，使得資料在通過TSV時將會與矽基板150相互電性連接，導致資料傳輸不穩定。因此，應用本實施例者可依照實際需求而採用單個傳輸路徑模組TPM1、TPM2包括一至多個TSV(例如，兩條以上TSV)來實現，以使資料能夠順利傳輸。例如，傳輸路徑模組TPM1中可以包括多個TSV 130以同時傳輸資料。
第一輸出邏輯電路140以及第二輸出邏輯電路142分別設置於第二晶片CHIP2以及第一晶片CHIP1。第一輸出邏輯電路140以及第二輸出邏輯電路142的輸入端分別連接TSV 130、132的第二端以及第一端，藉以分別接收至少兩個第一傳輸信號以及至少兩個第二傳輸信號，從而分別產生第一輸出信號以及第二輸出信號。詳細而言，第一輸出邏輯電路140的輸入端連接TSV 130、132位於第二晶片CHIP2處的第二端，以在當輸入信號Vin1從第一晶片CHIP1傳輸到第二晶片CHIP2時，第一輸出邏輯電路140分別透過傳輸路徑模組TPM1、TPM2中的TSV 130、132而接收至少兩個第一傳輸信號(例如，第一傳輸信號st11、st12)，並依據此第一傳輸信號st11、st12產生第一輸出信號Vout1。第二輸出邏輯電路142的輸入端連接TSV 130、132位於第一晶片CHIP1處的第一端，以在當輸入信號Vin2從第二晶片CHIP2傳輸到第一晶片CHIP1時，第二輸出邏輯電路142分別透過傳輸路徑模組TPM1、TPM2中的TSV 130、132而接收至少兩個第二傳輸信號(例如，第二傳輸信號st21、st22)，並依據此第二傳輸信號st21、st22產生第二輸出信號Vout2。若有擴充其他的傳輸路徑模組來增加傳輸精確度時，此時第一輸出邏輯電路140的輸入端會相等於傳輸路徑模組的總數，從這些傳輸路徑模組中TSV位於第二晶片CHIP2處的第二端而分別接收相應數量的第一傳輸信號，藉以計算出第一傳輸信號Vout1；第二輸出邏輯電路142則從這些傳輸路徑模組中 TSV位於第一晶片CHIP1處的第一端而分別接收相應數量的第二傳輸信號，藉以計算出第二傳輸信號Vout2。
於此詳述傳輸路徑模組TPM1、TPM2及其內部元件。於圖1中，每個傳輸路徑模組TPM1、TPM2分別包括至少一個直通矽晶穿孔130、132、第一資料路徑電路120、122以及第二資料路徑電路160、162。第一資料路徑電路120、122設置於第一晶片CHIP1，而第二資料路徑電路160、162則設置於第二晶片CHIP2。第一資料路徑電路120、122的輸入端N11、N21連接第一雙向控制開關110的輸出端，以接收第一晶片CHIP1的輸入信號Vin1。第二資料路徑電路160、162的輸入端N12、N22則連接第二雙向控制開關112的輸出端，以接收第二晶片CHIP2的輸入信號Vin2。第一資料路徑電路120、122的輸出端分別連接TSV 130、132於第一晶片CHIP1處的第一端，而第二資料路徑電路160、162的輸出端則分別連接TSV 130、132於第二晶片CHIP2處的第二端。藉此，傳輸路徑模組TPM1、TPM2中的第一資料路徑電路120、122以及第二資料路徑電路160、162可分別透過TSV 130、132以及切換信號sw所決定之信號傳輸方向而雙向地傳遞資料。
圖1中的第一資料路徑電路120、122以及第二資料路徑電路160、162皆具備相似的電路結構，因此本案實施例將詳述圖1的第一資料路徑電路120，應用本實施例者可參閱第一資料路徑電路120來實現其他的資料路徑電路 122、160、162。圖2是圖1中第一雙向控制開關110及第一資料路徑電路120的功能方塊圖。
請參照圖2，第一雙向控制開關110接收切換信號sw以及反相切換信號swb，而決定是否將其輸入端的輸入信號Vin1導引到其輸出端。為了簡略描述，在本案實施例中，若信號的傳輸方向是使輸入信號Vin1從第一晶片CHIP1傳輸到第二晶片CHIP2時，稱為正向信號傳輸狀態；若信號的傳輸方向是使輸入信號從第二晶片Vin2傳輸到第一晶片CHIP1時，稱為反向信號傳輸狀態。第一資料路徑電路120包括輸入驅動電路210、短路偵測電路220、漏電流消除電路230以及偏壓電路260。當位於正向信號傳輸狀態時，輸入驅動電路210透過輸入端N11而接收輸入信號Vin1，依據第一準位電壓(如，電源電壓VDD)與第二準位電壓(如，接地電壓GND)以轉換輸入信號Vin1為待傳信號Va，同時增加待傳信號Va的驅動能力，並將待傳信號Va傳送至TSV 130於第一晶片CHIP1處的對應端點(圖2的端點A)。所述增加待傳信號Va的驅動能力是為了避免待傳信號Va在傳輸過程中發生信號衰減而發生資料錯誤。此外，第一準位電壓(電源電壓VDD)的電壓準位應大於第二準位電壓(接地電壓GND)的電壓準位。
短路偵測電路220連接TSV 130於第一晶片CHIP1處的對應端點A，其依據輸入信號Vin1、反相切換信號swb以及TSV 130對應端點A的電位，藉以偵測TSV 130是否與圖1之矽基板150發生短路，從而產生短路偵測輸出信 號Sds。本發明實施例利用短路偵測電路220來自動偵測TSV 130是否與矽基板150發生短路，並藉由反向切換信號swb判斷信號的傳輸方向，而決定是否致能短路偵測輸出信號Sds。當位於正向信號傳輸狀態時，如果TSV 130製作良好且TSV 130與矽基板150並沒有相互短路時，則短路偵測輸出信號Sds將會禁能，使得電源電壓VDD能夠持續提供輸入驅動電路210。但是，如果TSV 130的絕緣層在製程中破損或是受到外來雜質的侵入，導致TSV 130與其所在之第一晶片CHIP1的矽基板150發生短路時，短路偵測輸出信號Sds將會致能，藉以通知漏電流消除電路230使其避免漏電流流入矽基板。
詳細來說，漏電流消除電路230連接短路偵測電路220以及輸入驅動電路210，其依據短路偵測輸出信號Sds，藉以避免由第一準位電壓(電源電壓VDD)所產生的漏電流流入矽基板150。也就是說，當短路偵測電路220判斷TSV 130與矽基板發生短路而使短路偵測輸出信號Sds致能時，漏電流消除電路230便透過電源控制電路240而關閉電源電壓VDD流入輸入驅動電路210，從而避免產生漏電流I1。漏電流消除電路230也可以透過短路保護電路250將TSV 130的對應端點A迅速連接至接地電壓GND，將漏電流I2導引到接地端以避免漏電流I2流入矽基板，便可防止矽基板150中的電壓準位發生漂移。此外，偏壓電路260連接至短路偵測電路220以及漏電流消除電路230，以維持短路偵測輸出信號Sds的偏壓。
於本實施例中，圖2的漏電流消除電路230包括電源控制電路240和/或短路保護電路250，上述兩個電路在應用時可以同時實施，也可以擇一實施。圖1中第一資料路徑電路120、122的電源控制電路240連接短路偵測電路220以接收短路偵測輸出信號Sds，並依據短路偵測輸出信號Sds以及反相切換信號swb，從而決定是否停止提供第一準位電壓(電源電壓VDD)給輸入驅動電路210。也就是說，當位於正向信號傳輸狀態，且短路偵測電路220判斷對應之TSV 130與矽基板發生短路時，電源控制電路240停止提供第一準位電壓(電源電壓VDD)至輸入驅動電路210，使得由電源電壓VDD以及輸入驅動電路210在傳輸訊號時所產生的漏電流I1將會停止提供至TSV 130。當電源控制電路240從反相切換信號swb得知此時位於反向信號傳輸狀態，表示第一資料路徑電路120不需傳輸輸入信號Vin1，電源控制電路240也會因此停止提供第一準位電壓(電源電壓VDD)至輸入驅動電路210。
短路保護電路250則連接短路偵測電路220以及TSV 130的對應端點A，其依據短路偵測輸出信號Sds以決定將TSV 130的對應端點A導通至接地電壓GND。也就是說，位於正向信號傳輸狀態下，當短路偵測電路220判斷TSV 130與矽基板發生短路時(短路偵測輸出信號Sds為致能)，短路保護電路250會使TSV 130的對應端點A與接地電壓GND導通，以使由電源電壓VDD產生的漏電流I2能夠通過短路保護電路250而導引至接地端，避免漏電流 I2流入TSV 110所在的矽基板150中。當位於反向信號傳輸狀態下，為避免輸入信號Vin2無法透過TSV 130傳送到第一晶片CHIP1，因此短路偵測電路220將禁能短路偵測輸出信號Sds，短路保護電路250因而使TSV 130的對應端點A與接地電壓GND關閉。
短路偵測電路220以及電源控制電路240更可依據反相切換信號swb或是切換信號sw來判斷信號的傳輸方向。第一資料路徑電路120、122中的短路偵測電路220及電源控制電路240是依據反相切換信號swb來判斷，而第二資料路徑電路160、162中的短路偵測電路220及電源控制電路240則是依據切換信號sw來判斷。以圖1中第一資料路徑電路120、122的短路偵測電路220而言，若位於反向信號傳輸狀態，由於第一資料路徑電路120、122不需要傳送輸入信號Vin1，因此其電源控制電路240便不提供電源電壓VDD到輸入驅動電路210，且第一資料路徑電路120、122中的短路偵測電路220控制短路保護電路250以使TSV 130、132的第一端與接地端關閉。相對地，以圖1中第二資料路徑電路160、162的短路偵測電路220而言，若位於正向信號傳輸狀態，第二資料路徑電路160、162不需要傳送輸入信號Vin2，因此其電源控制電路240便不提供電源電壓VDD到輸入驅動電路210，且第二資料路徑電路160、162的短路偵測電路220將控制短路保護電路250以使TSV 130、132的對應端(也就是，第二端)與接地端關閉。
圖3是圖2中第一資料路徑電路120的電路圖。也就是，圖3繪示圖2第一資料路徑電路120各個元件的電路架構。圖1中各個資料路徑電路120、122、160、162皆具有相同的電路結構，在此以第一資料路徑電路120中的內部元件作為範例詳細說明。請參照圖3，輸入驅動電路210包括用作輸入級電路的信號反相器310。此信號反相器310包括N型金氧半場效電晶體(MOSFET)N1以及P型金氧半場效電晶體P1。電晶體N1以及P1的控制端(閘極端)連接第一雙向控制開關110的輸出端以接收輸入信號Vin1，從而作為信號反相器310的第一端。P型電晶體P1的第一端(源極端)接收來自電源控制電路240的第一準位電壓(例如，電源電壓VDD)作為信號反相器310的電源端。P型電晶體P1的第二端(汲極端)連接N型電晶體N1的第一端(汲極端)以成為信號反相器310的輸出端。信號反相器310的輸出端連接TSV 130的對應端，也就是圖3的端點A。N型電晶體N1的第二端(源極端)接收接地電壓GND。因此，待傳信號Va便是反相的輸入信號Vin1。
短路偵測電路220包括反或閘(NOR gate)320(亦稱為第一反或閘)，其第一輸入端連接TSV 130的第一端(端點A)，反或閘320的第二輸入端接收輸入信號Vin1，反或閘320的第三輸入端接收反相切換信號swb，且反或閘320的輸出端產生短路偵測輸出信號Sds。
偏壓電路260的第一端連接短路偵測電路220的輸出端，也就是反或閘320的輸出端，以維持短路偵測輸出信 號Sds的偏壓。本案實施例的偏壓電路260包括偏壓電阻R1，偏壓電阻R1的第一端分別連接至短路偵測電路220的輸出端，且偏壓電阻R1的第二端接收第二準位電壓(接地電壓GND)。
偏壓電路260在其他實施例中也可以利用P型金氧半場效電晶體、N型金氧半場效電晶體來設置，或是不設置偏壓電路260。圖4A及圖4B是圖3之偏壓電路260在其他實施例的電路圖。圖4A的偏壓電路260包括N型電晶體N2，N型電晶體N2的汲極端及閘極端連接至圖3短路偵測電路220的輸出端，且N型電晶體N2的源極端接收接地電壓GND，以使偏壓電路260具備足夠的偏壓電阻。圖4B的偏壓電路260則包括P型電晶體P2，P型電晶體P2的源極端連接至圖3短路偵測電路220的輸出端，且P型電晶體P2的汲極端及閘極端接收接地電壓GND，以使偏壓電路260具備足夠的偏壓電阻。
請回到圖3，本實施例的電源控制電路240包括第一開關340以及或閘(OR)342。或閘342的第一輸入端接收反相切換信號swb，或閘342的第二輸入端接收短路偵測輸出信號Sds，或閘342的輸出端產生第一開關切換信號Vsw1。另一方面，本案實施例以P型金氧半場效電晶體(MOSFET)P3來實現第一開關340。P型電晶體P3的源極端接收電源電壓VDD，P型電晶體P3的汲極端連接輸入驅動電路210的電源端，且P型電晶體P3的閘極端接收第一開關切換信號Vsw1。
短路保護電路250包括第二開關350，本實施例以N型金氧半場效電晶體N3來實現第二開關350。N型電晶體N3的汲極端連接TSV 130的第一端(端點A)，N型電晶體N3的源極端連接接地電壓GND，且N型電晶體N3的閘極端接收短路偵測輸出信號Sds。第二開關350依據短路偵測輸出信號Sds以決定是否將TSV 130的第一端導通至接地電壓GND。
由上所述，本案圖3之第一資料路徑電路120中電路結構的動作方式可由下列真值表(1)來說明：
請同時參照圖1、圖3及表(1)。狀態1表示輸入信號Vin2從第二晶片CHIP2傳到第一晶片CHIP1的情況(反向信號傳輸狀態)，切換信號sw是邏輯”0”，而反相切換信號swb是邏輯”1”。此時，基於邏輯”1”的反相切換信號swb，短路偵測電路220的反或閘320所產生的短路偵測輸出信號Sds將為邏輯”0”，第二開關350的N型電晶體N3因而關閉，避免TSV 130的端點A導通至地。並且，電源控制電路240的或閘342所產生的第一開關切換信號Vsw1將 為邏輯”1”，第一開關340的P型電晶體P3也因而關閉，避免電源電壓VDD傳送到輸入驅動電路240。
狀態2~5表示輸入信號Vin1從第一晶片CHIP1傳到第二晶片CHIP2的情況(正向信號傳輸狀態)，切換信號sw是邏輯”1”，而反相切換信號swb是邏輯”0”。其中，狀態2~3表示TSV 130為正常狀態，也就是TSV 130沒有與矽基板發生短路的情況。
於狀態2中，輸入信號Vin1是邏輯”0”，待傳信號Va則基於信號反相器310而成為邏輯”1”，因此短路偵測電路220的反或閘320所產生的短路偵測輸出信號Sds為邏輯”0”，第二開關350的N型電晶體N3因而關閉。電源控制電路240的或閘342所產生的第一開關切換信號Vsw1將為邏輯”0”，第一開關340的P型電晶體P3因而導通，以持續提供電源電壓VDD到輸入驅動電路210。
於狀態3中，輸入信號Vin1是邏輯”1”，待傳信號Va則基於信號反相器310而成為邏輯”0”，短路偵測電路220的反或閘320所產生的短路偵測輸出信號Sds為邏輯”0”，第二開關350的N型電晶體N3因而關閉。電源控制電路240的或閘342所產生的第一開關切換信號Vsw1將為邏輯”0”，第一開關340的P型電晶體P3因而導通。因此，狀態2、3的待傳信號Va能夠透過TSV 130以正常傳輸到圖1的第一輸出邏輯電路140以作為第一傳輸信號st11。
狀態4~5則表示TSV 130為短路狀態，也就是TSV 130已經與矽基板發生短路的情況。於狀態5中，輸入信號Vin1 是邏輯”1”，由於原本應該為邏輯”0”的待傳信號Va在經由TSV 130的短路後還是邏輯”0”，因此便如同狀態3一般，電晶體N3將關閉且電晶體P3將導通。
於狀態4中，雖然輸入信號Vin1是邏輯”0”，但是原本為邏輯”1”的待傳信號Va因為TSV 130的短路而成為邏輯”0”。因此，短路偵測電路220的反或閘320所產生的短路偵測輸出信號Sds便為邏輯”1”，第二開關350的N型電晶體N3因而導通，使漏電流能夠透過TSV 130的端點A而導通至地。然而，透過TSV 130傳送到第一輸出邏輯電路140的第一傳輸信號st11則會因而為邏輯”0”，藉以無法傳送正確的第一傳輸信號st11到第一輸出邏輯電路140。雖然圖3的第一資料路徑電路120無法針對表(1)的狀態4進行正確的資料自我修補，但上述問題可以透過圖1中兩個或兩個以上的傳輸路徑模組TPM1、TPM2加以解決。
圖5是本案第一實施例說明矽穿孔雙向修補電路100的電路圖。也就是，圖5繪示圖1中各個元件的電路架構。由於圖5的第一資料路徑電路120、122與圖3繪示的第一資料路徑電路120相同，在此不再贅述其運作機制。圖5的第二資料路徑電路160、162與第一資料路徑電路120、122的差異僅在於，第二資料路徑電路160、162中電源控制電路240_21、240_22的或閘342_21、342_22之輸入端接收切換信號sw而非反相切換信號swb，以在正向信號傳輸狀態時，電源控制電路240_21、240_22將因而停止提供 電源電壓VDD到對應的輸入驅動電路。第二資料路徑電路160、162中短路偵測電路220_21、240_22的反或閘320_21、320_22之輸入端接收切換信號sw而不是非反相切換信號swb，以在正向信號傳輸狀態時，使得短路偵測輸出信號Sds3、Sds4禁能，避免TSV 130、132的第二端C、D透過電晶體N7、N9連接至地。
圖5具備兩個傳輸路徑模組TPM1、TPM2，因此第一輸出邏輯電路140包括反或閘510(亦稱第二反或閘)。當位於正向信號傳輸狀態時，反或閘510的第一輸入端以及第二輸入端分別透過TSV 130、132的第二端C、D以接收從第一資料路徑電路120、122傳來的第一傳輸信號st11、st12，藉由反或閘510的信號處理機制，便可自我修補成正確的第一輸出訊號Vout1，以將輸入信號Vin1從第一晶片CHIP1傳到第二晶片CHIP2。第二輸出邏輯電路142包括反或閘520(亦稱第三反或閘)。當位於反向信號傳輸狀態時，反或閘520的第一輸入端以及第二輸入端分別透過TSV 130、132的第一端A、B以接收從第二資料路徑電路160、162傳來的第二傳輸信號st21、st22，藉由反或閘520的信號處理機制，便可自我修補成正確的第二輸出訊號Vout2，以將輸入信號Vin2從第二晶片CHIP2傳到第一晶片CHIP1。
本案圖5的矽穿孔雙向修補電路100中電路結構的動作方式可由下列真值表(2)來說明，在此設定信號的傳輸方向是從第一晶片CHIP1傳到第二晶片CHIP2(也就是位在 正向信號傳輸狀態)，因此切換信號是邏輯”1”，而反相切換信號是邏輯”0”。
基於邏輯”0”的切換信號sw，第二資料路徑電路160、162的短路偵測輸出信號Sds3、Sds4將為邏輯”0”，N型電晶體N7、N9因而關閉，避免TSV 130、132的端點C、D導通至地。電晶體P7、P9也因而關閉，以避免第二資料路徑電路160、162傳送輸入信號Vin2。
請同時參照圖5及表(2)，狀態1、2表示TSV 130、132皆為正常狀態。特別提及的是，位於TSV 130端點A的待傳信號Va1以及位於端點C的第一傳輸信號st11皆為相同電位。位於TSV 132端點B的待傳信號Va2以及位於端點D的第一傳輸信號st12也為相同電位。
表(2)的狀態1中，輸入信號Vin1是邏輯”0”，待傳信號Va1、Va2則為反相的輸入信號Vin1，也就是邏輯”1”。短路偵測電路220_11、220_12的反或閘320_11、320_12所產生的短路偵測輸出信號Sds1、Sds2皆為邏輯”0”。電晶體P3、P5分別持續提供電源電壓VDD，且電晶體N3、N5關閉。第一輸出邏輯電路140的反或閘510則由於第一傳輸信號st11、st12皆為邏輯”1”，而使第一輸出信號Vout1為邏輯”0”。
表(2)的狀態2中，輸入信號Vin1是邏輯”1”，待傳信號Va1、Va2則為邏輯”0”。短路偵測輸出信號Sds1、Sds2皆為邏輯”0”。電晶體P3、P5分別持續提供電源電壓VDD，且電晶體N3、N5關閉。第一輸出邏輯電路140的反或閘510由於第一傳輸信號st11、st12皆為邏輯”0”，而使第一輸出信號Vout1為邏輯”1”。
狀態3、4表示TSV 130與其矽基板是短路狀態，TSV 132則是正常狀態。狀態3中，輸入信號Vin1是邏輯”0”，待傳信號Va2則為邏輯”1”，但是待傳信號Va1由於TSV 130的短路而為邏輯”0”。此時，短路偵測輸出信號Sds1為邏輯”1”，而短路偵測輸出信號Sds2則為邏輯”0”。電晶 體N3導通而使TSV 130的第一端A接地，以導引漏電流流向接地端。電晶體P3關閉而不提供電源電壓VDD，讓第一資料路徑電路120無法傳送輸入信號Vin1。電晶體P5持續提供電源電壓VDD，且電晶體N5關閉。第一輸出邏輯電路140的反或閘510由於第一傳輸信號st11、st12分別為邏輯”0”與邏輯”1”，藉由反或閘的信號處理機制，第一輸出信號Vout1可被自動恢復為與輸入信號Vin1相同的邏輯”0”。狀態4中，輸入信號Vin1是邏輯”1”，待傳信號Va2則為邏輯”0”。待傳信號Va1無論TSV 130是否短路都為邏輯”0”。此時，狀態4的致動機制便與狀態2相同，且第一輸出邏輯電路140產生正確的第一輸出信號Vout1(邏輯”1”)，在此不予贅述。
狀態5、6表示TSV 130是正常狀態，TSV 132則與其矽基板是短路狀態。狀態5中，輸入信號Vin1是邏輯”0”，待傳信號Va1則為邏輯”1”，待傳信號Va2由於TSV 130的短路而為邏輯”0”。此時，短路偵測輸出信號Sds1為邏輯”0”，而短路偵測輸出信號Sds2則為邏輯”1”。因此，電晶體P3持續提供電源電壓VDD，且電晶體N3關閉。電晶體N5導通而使TSV 132的第一端B接地，以導引漏電流流向接地端。電晶體P5關閉而不提供電源電壓VDD，讓第一資料路徑電路122無法傳送輸入信號Vin1。第一輸出邏輯電路140的反或閘510由於第一傳輸信號st11、st12分別為邏輯”1”與邏輯”0”，藉由反或閘的信號處理機制，第一輸出信號Vout1可被自動恢復為與輸入信號 Vin1相同的邏輯”0”。狀態6中，輸入信號Vin1是邏輯”1”，待傳信號Va1為邏輯”0”。待傳信號Va2無論TSV 132是否短路都為邏輯”0”。此時，狀態6的致動機制便與狀態2、4相同，且第一輸出邏輯電路140產生正確的第一輸出信號Vout1(邏輯”1”)，在此不予贅述。
狀態7、8則表示當TSV 130、132皆與矽基板發生短路的情況。於狀態8中，輸入信號Vin是邏輯”1”，由於待傳信號Va1、Va2原本就是與輸入信號Vin1反相的邏輯”0”，因此矽穿孔雙向修補電路100的致動方式與狀態2、4、6相同，且第二輸出邏輯電路142產生正確的第一輸出信號Vout0(邏輯”1”)。
於狀態7中，由於輸入信號Vin1是邏輯”0”，待傳信號Va1、Va2及第二傳輸信號St21、St22皆因短路而下拉為邏輯”0”。反或閘320_11、320_12所產生的短路偵測輸出信號Sds1、Sds2皆為邏輯”1”，導致電晶體P3、P5因而關閉，從而停止提供電源電壓VDD，讓第一資料路徑電路120、122無法傳送輸入信號Vin1。電晶體N3、N5因而導通，將原本要流入到TSV 130、132的漏電流導引至接地端。第一輸出邏輯電路140的反或閘510分別接收兩個錯誤的第一傳輸信號St11、St12(邏輯”0”)，使得反或閘510無法進行自我修補，因而產生錯誤的第一輸出信號Vout1(邏輯”1”)。
在此說明的是，上述圖5配合真值表(2)揭示在正向信號傳輸狀態時之矽穿孔雙向修補電路100的致動機制，應 用本實施例者應可從上述揭示中推導出位在反向信號傳輸狀態時(也就是，切換信號sw為邏輯”0”，而反相切換信號swb為邏輯”1”)，圖5之矽穿孔雙向修補電路100的相關致動機制，在此便不予贅述。例如，基於邏輯”0”的切換信號swb，第一資料路徑電路120、122的短路偵測輸出信號Sds1、Sds2將為邏輯”0”，N型電晶體N3、N5因而關閉，避免TSV 130、132的端點A、B導通至地。電晶體P3、P5也因而關閉，以避免第一資料路徑電路120、122傳送輸入信號Vin1。
雖然圖5的矽穿孔雙向修補電路100無法針對表(2)狀態7進行正確的資料自我修補機制，但上述問題可以透過額外增加另一個傳輸路徑模組來加以解決，如圖6所示。圖6是本案第二實施例說明半導體裝置的矽穿孔雙向修補電路600的電路圖。本實施例的矽穿孔雙向修補電路600與第一實施例的矽穿孔雙向修補電路100相類似，差異在於矽穿孔雙向修補電路600採用三個傳輸路徑模組TPM1~TPM3來實現，也就是除了傳輸路徑模組TPM1~TPM2以外更包括第三傳輸路徑模組TPM3。第三傳輸路徑模組TPM3中直通矽晶穿孔134的第二端透過第二資料路徑電路164而傳送第三傳輸路徑模組TPM3的第二傳輸信號St23至第二輸出邏輯電路142，且第三傳輸路徑模組中TPM3中直通矽晶穿孔134的第一端透過第一資料路徑電路124傳送第三傳輸路徑模組TPM3的第一傳輸信號st13至第一輸出邏輯電路140。
也就是說，第一輸出邏輯電路140包括反或閘640(亦稱第四反或閘)，其第一輸入端、第二輸入端以及第三輸入端分別透過直通矽晶穿孔TSV 130、132、134位於第二晶片CHIP2處的第二端接收三個第一傳輸信號st11、st12、st13。反或閘640的輸出端產生第一輸出信號Vout1。第二輸出邏輯電路142包括反或閘642(亦稱第五反或閘)，其第一輸入端、第二輸入端以及第三輸入端分別透過直通矽晶穿孔TSV 130、132、134位於第一晶片CHIP1處的第一端接收三個第二傳輸信號st21、st22、st23。反或閘642的輸出端產生第二輸出信號Vout2。第二實施例於上述並未提及的動作方式及功能請參考上述實施例，在此不予贅述。
圖7是本案第三實施例說明半導體裝置的矽穿孔雙向修補電路700的示意圖。矽穿孔雙向修補電路700在3DIC技術的使用上具有相當大的彈性，應用在多層晶片堆疊時亦可使用符合本案實施例精神的矽穿孔雙向修補電路700。例如，矽穿孔雙向修補電路700中的傳輸路徑模組TPM1~TPM3設置於多個晶片堆疊(例如，圖7繪示的晶片CHIP1~CHIP4)，信號的傳輸方向是從第一晶片CHIP1流經晶片CHIP2~3而到達第四晶片CHIP4(正向信號傳輸狀態)，或是從第四晶片CHIP4流經晶片CHIP2~3而到達第一晶片CHIP1(反向信號傳輸狀態)。傳輸路徑模組TPM1~TPM3在第一晶片CHIP1與第四晶片CHIP4之間分別包括穿透不同晶片的TSV 710、711及712。換句話說，各個傳輸路徑模組TPM1~TPM3的TSV 710、711及712 分別設置於第一晶片CHIP1至第三晶片CHIP3，並且位在不同晶片的TSV 710、711及712相互導通。
第一輸出邏輯電路740可設置於除了第一晶片CHIP1以外的晶片上(例如，第二晶片CHIP2至第四晶片CHIP4)，其三個輸入端分別連接位於TSV 710、711、712位於所在晶片之端點，以分別接收多個傳輸信號。藉此，當在正向信號傳輸狀態時，位在不同晶片上的第一輸出邏輯電路740分別在第二晶片CHIP2至第四晶片CHIP4產生輸出信號Vout1、Vout2、Vout3。第二輸出邏輯電路742可設置於除了第四晶片CHIP4以外的晶片上(例如，第一晶片CHIP1至第三晶片CHIP3)，其輸入端連接位於TSV710、711、712位於所在晶片之端點，以接收多個傳輸信號。當在反向信號傳輸狀態時，位在不同晶片上的第二輸出邏輯電路742分別在第一晶片CHIP1至第三晶片CHIP3產生輸出信號VoutB1、VoutB2、VoutB3。藉此，矽穿孔雙向修補電路700可以藉由切換信號sw的調整而使第一晶片CHIP1與第四晶片CHIP4的信號能夠雙向且正確地傳送輸入信號Vin1或Vin2到相對應的晶片上。
圖8是本案第四實施例說明半導體裝置的矽穿孔雙向修補電路800的示意圖。圖8的矽穿孔雙向修補電路800與圖1的矽穿孔雙向修補電路100相似，其差異在於圖1的矽穿孔雙向修補電路100是透過由第一資料路徑電路120、122、TSV 130、132、第二資料路徑電路160、162所組成的傳輸路徑模組TPM1、TPM2以及輸出邏輯電路 140、142來傳輸資料，而圖8的矽穿孔雙向修補電路800則是主要由至少兩個資料路徑模組SDP1~SDP2以及相對應的至少兩個TSV 130、132、以及多個輸出邏輯電路140、142所組成。換句話說，本案實施例是將兩個第一資料路徑電路120、122設計為同一個資料路徑模組SDP1，且將兩個第二資料路徑電路160、162設計為另一個資料路徑模組SDP2，配合相對應的TSV 130、132以傳輸信號。
每個資料路徑模組SDP1、SDP2包括至少兩個具相同輸入端的資料路徑電路，各個資料路徑模組SDP1、SDP2的輸入端分別連接第一以及第二雙向開關110、112的輸出端，以分別在正向信號傳輸狀態或是反向信號傳輸狀態時接收輸入信號Vin1或Vin2。例如，在由第一資料路徑電路120、122組成的這個資料路徑模組SDP1之兩個輸入端N11、N21相互連接並連接到第一雙向控制開關110的輸出端。由第二資料路徑電路160、162組成的這個資料路徑模組SDP2之兩個輸入端N12、N22相互連接並連接到第二雙向控制開關112的輸出端。
各個資料路徑模組(如，一個資料路徑模組SDP1)中各個資料路徑電路(如，第一資料路徑電路120、122)的輸出端分別連接所在的對應晶片(第一晶片CHIP1)中通往下一級晶片(第二晶片CHIP2)之對應TSV 130、132的端點，以透過TSV 130、132且依據切換信號sw或反向切換信號swb而傳遞資料。另一方面，資料路徑模組SDP2中各個第二資料路徑電路160、162的輸出端分別連接所在的對應晶片 (第二晶片CHIP2)中通往下一級晶片(第一晶片CHIP1)之對應TSV 130、132的端點，以透過TSV 130、132且依據反相切換信號swb或切換信號sw而傳遞資料。多個輸出邏輯電路(如，輸出邏輯電路140、142)分別設置於任一晶片。各個輸出邏輯電路的輸入端連接任一晶片中TSV 130、132在同一側的端點，以接收至少兩個傳輸信號，從而分別產生輸出信號。例如，輸出邏輯電路140的輸入端連接第二晶片CHIP2中TSV 130、132在同一側的端點，以接收傳輸信號st11、st12，從而產生輸出信號Vout1；輸出邏輯電路142類似於輸出邏輯電路140，在此不予贅述。其餘元件的詳細說明請見上述實施例。
圖9是本案第五實施例說明半導體裝置的矽穿孔雙向修補電路900的示意圖。第五實施例與上述圖8的第四實施例相似，其差異在於，圖8中每個資料路徑模組SDP1~SDP2包括兩個資料路徑電路(例如，第一資料路徑電路120、122以及第二資料路徑電路160、162)，且具備相應的兩個TSV 130、132；而本案第五實施例中每個資料路徑模組SDP1~SDP2則包括三個或三個以上的資料路徑電路(例如，第一資料路徑電路120、122、124以及第二資料路徑電路160、162、164)，且具備相應的三個TSV 130、132、134。因此，本案實施例中可以依照需求而調整在每個資料路徑模組當中的資料路徑電路數量以及其相應的TSV數量。其餘元件的詳細說明請見上述實施例。
本案第四到第五實施例的實現精神亦可以應用在多層晶片堆疊時，如圖10所示，圖10是本案第六實施例說明半導體裝置的矽穿孔雙向修補電路1000的示意圖。雙向自我修補裝置1000包括多個晶片(如，第一晶片CHIP1至第四晶片CHIP4)、第一雙向控制開關110以及第二雙向控制開關112、至少兩個TSV 710、711、多個資料路徑模組SDP1~SDP3、SDPB1~SDPB3以及多個輸出邏輯電路740、742。晶片CHIP1~CHIP4、第一以及第二雙向開關110、112、TSV 710、711皆與上述實施例相同。此外，各個資料路徑模組SDP1~SDP3中的資料路徑電路720~721皆與圖1及圖8中的第一資料路徑電路120、122相同，且各個資料路徑模組SDPB1~SDPB3中的資料路徑電路722~723皆與圖1及圖8中的第二資料路徑電路160、162相同，在此不予贅述。
這些多個資料路徑模組SDP1~SDP3、SDPB1~SDPB3設置於每一晶片中。每個資料路徑模組SDP1~SDP3、SDPB1~SDPB3包括至少兩個具相同輸入端的資料路徑電路，應用本實施例者可依照其需求而調整每個資料路徑模組SDP1~SDP3、SDPB1~SDPB3內資料路徑電路的數量，圖10中每組資料路徑SDP1~SDP3、SDPB1~SDPB3內皆包括兩個資料路徑電路。各個資料路徑模組(如，資料路徑模組SDP1、SDPB1)的輸入端分別連接第一雙向開關110以及第二雙向開關112的輸出端，以在正向信號傳輸狀態或是反向信號傳輸狀態時接收輸入信號Vin1或Vin2。
各個資料路徑模組(如，一個資料路徑模組SDP2~SDP3、SDPB2~SDPB3)的輸入端也可以分別透過接收上一級晶片的輸出信號，且各個資料路徑模組中各個資料路徑電路的輸出端分別連接所在的對應晶片中通往下一級晶片之TSV 710、711的端點，以透過TSV 710、711且依據切換信號sw或反向切換信號swb而傳遞資料。例如，各個資料路徑模組SDP2~SDP3的輸入端透過位於相同晶片上的第一輸出邏輯電路740而分別接收輸出信號Vout1、Vout2，且各個資料路徑模組SDP2~SDP3中各個資料路徑電路720、721的輸出端分別連接所在的對應晶片中通往下一級晶片之TSV 710、711的端點。相似地，各個資料路徑模組SDPB2~SDPB3的輸入端透過位於相同晶片上的第二輸出邏輯電路742而分別接收輸出信號VoutB1、VoutB2，且各個資料路徑模組SDPB2~SDPB3中各個資料路徑電路722、723的輸出端分別連接所在的對應晶片中通往下一級晶片之TSV 710、711的端點。輸出邏輯電路740、742則分別設置於每一晶片上。這些輸出邏輯電路740、742的輸入端連接每一晶片中TSV 710、711在同一側的端點，以接收至少兩個傳輸信號，從而分別產生輸出信號Vout1~3、VoutB1~VoutB3。
換句話說，當信號的傳輸方向是使輸入信號Vin1從第一晶片CHIP1透過晶片CHIP2~CHIP3而到達第四晶片CHIP4時(正向信號傳輸狀態)，此時的切換信號sw為邏輯”1”，輸入信號Vin1會經由資料路徑模組SDP1以及位 於第二晶片CHIP2的第一輸出邏輯電路740而將輸入信號Vin1自我恢復並傳輸到第二晶片CHIP2以產生輸出信號Vout1，再經由資料路徑模組SDP2以及位於第三晶片CHIP3的第一輸出邏輯電路740而將輸入信號Vin1自我恢復並傳輸到第三晶片CHIP3以產生輸出信號Vout2，最後經由資料路徑模組SDP3以及位於第四晶片CHIP4的第一輸出邏輯電路740而傳輸到第四晶片CHIP4以產生輸出信號Vout3。相對地，當信號的傳輸方向是使輸入信號Vin2從第四晶片CHIP4透過晶片CHIP3、CHIP2而到達第一晶片CHIP1時(反向信號傳輸狀態)，此時的切換信號sw為邏輯”0”，輸入信號Vin2會經由資料路徑模組SDPB1以及位於第三晶片CHIP3的第二輸出邏輯電路742而傳輸到第三晶片CHIP3以產生輸出信號VoutB1，並依此類推以將輸入信號Vin2透過自我恢復以依序傳送到第二晶片CHIP2的第二輸出邏輯電路742而產生輸出信號VoutB2，以及傳輸到第一晶片CHIP1的第二輸出邏輯電路742以產生輸出信號VoutB3。如此一來，在正向傳輸方向時，矽穿孔雙向修補電路1000每次將輸入信號Vin1傳送經過一個晶片時，便能夠利用第一輸出邏輯電路740而自我恢復成與輸入信號Vin1相同的輸出信號Vout1~Vout3；在反向傳輸方向時，矽穿孔雙向修補電路1000每次將輸入信號Vin2傳送經過一個晶片時，便能夠利用第二輸出邏輯電路742而自我恢復成與輸入信號Vin2相同的輸出信號VoutB1~VoutB3，從而增加資料傳輸的穩定度。
綜上所述，本案實施例所述的矽穿孔雙向修補電路利用兩個雙向開關以及切換信號以在多個晶片中雙向地傳輸資料，並依據輸入信號、切換信號或反向切換信號、以及TSV的電位來偵測TSV是否與矽基板發生短路。並且，在TSV發生短路時，矽穿孔雙向修補電路利用關閉電源電壓和/或將TSV連接至接地電壓等方式，避免漏電流流入矽基板，從而防止矽基板中的電壓準位發生漂移。每個輸出邏輯電路還可依據已傳輸的多個傳輸信號來自我修復為正確的輸出信號，讓半導體裝置(如，三維晶片(3DIC))就算是已經有部分TSV發生短路的情況下，仍然能夠正確且雙向地傳輸資料。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、700、800、900、1000‧‧‧半導體裝置的矽穿孔雙向修補電路
110‧‧‧第一雙向控制開關
112‧‧‧第二雙向控制開關
120、122、124、720、721‧‧‧第一資料路徑電路
130、132、710、711、712‧‧‧矽穿孔(TSV)
140、740‧‧‧第一輸出邏輯電路
142、742‧‧‧第二輸出邏輯電路
150‧‧‧矽基板
160、162、164、722、723‧‧‧第二資料路徑電路
CHIP1~CHIP4‧‧‧晶片
TPM1~TPM3‧‧‧傳輸路徑模組
SDP1~SDP3、SDPB1~SDPB3‧‧‧資料路徑模組
N11、N12、N21、N22、A、B、C、D‧‧‧端點
sw‧‧‧切換信號
swb‧‧‧反相切換信號
st11、st12、st13、st21、st22、st23‧‧‧傳輸信號
Vout1、Vout2‧‧‧輸出信號
210‧‧‧輸入驅動電路
220‧‧‧短路偵測電路
230‧‧‧漏電流消除電路
240、240_11、240_12、240_21、240_22‧‧‧電源控制電路
250‧‧‧短路保護電路
260‧‧‧偏壓電路
310‧‧‧信號反相器
320、320_11、320_12、320_21、320_22‧‧‧反或閘
340‧‧‧第一開關
342、342_11、342_12、342_21、342_22‧‧‧或閘
350‧‧‧第二開關
510、520、640、642‧‧‧反或閘
I1、I2‧‧‧漏電流
Vin1、Vin2‧‧‧輸入信號
VDD‧‧‧電源電壓
Va、Va1~Va2‧‧‧待傳信號
Sds、Sds1~Sds4‧‧‧短路偵測輸出信號
P1~P9‧‧‧P型電晶體
N1~N9‧‧‧N型電晶體
R1‧‧‧電阻
圖1是本案第一實施例說明半導體裝置的矽穿孔雙向修補電路的示意圖。
圖2是圖1中第一雙向控制開關及第一資料路徑電路的功能方塊圖。
圖3是圖2中第一資料路徑電路的電路圖。
圖4A及圖4B是圖3之偏壓電路在其他實施例的電路圖。
圖5是本案第一實施例說明半導體裝置的矽穿孔雙向修補電路的電路圖。
圖6是本案第二實施例說明半導體裝置的矽穿孔雙向修補電路的電路圖。
圖7是本案第三實施例說明半導體裝置的矽穿孔雙向修補電路的示意圖。
圖8是本案第四實施例說明半導體裝置的矽穿孔雙向修補電路的示意圖。
圖9是本案第五實施例說明半導體裝置的矽穿孔雙向修補電路的示意圖。
圖10是本案第六實施例說明半導體裝置的矽穿孔雙向修補電路的示意圖。
100‧‧‧半導體裝置的矽穿孔雙向修補電路
110‧‧‧第一雙向控制開關
112‧‧‧第二雙向控制開關
120、122‧‧‧第一資料路徑電路
130、132‧‧‧矽穿孔(TSV)
140‧‧‧第一輸出邏輯電路
142‧‧‧第二輸出邏輯電路
150‧‧‧矽基板
160、162‧‧‧第二資料路徑電路
CHIP1~CHIP2‧‧‧晶片
TPM1~TPM2‧‧‧傳輸路徑模組
N11、N12、N21、N22‧‧‧端點
sw‧‧‧切換信號
swb‧‧‧反相切換信號
st11、st12、st21、st22‧‧‧傳輸信號
Vin1、Vin2‧‧‧輸入信號
Vout1、Vout2‧‧‧輸出信號
TSV‧‧‧矽穿孔

Claims (50)

  1. 一種半導體裝置的矽穿孔雙向修補電路，包括：第一晶片以及第二晶片，該第一晶片與該第二晶片相互上下堆疊；第一雙向開關以及第二雙向開關，分別設置於該第一晶片以及該第二晶片，該第一雙向開關及該第二雙向開關分別接收切換信號及反相切換信號以決定導引該第一晶片或該第二晶片的輸入信號到其輸出端；至少兩個傳輸路徑模組，各該傳輸路徑模組的兩端分別連接該第一雙向開關以及該第二雙向開關的輸出端，且各該傳輸路徑模組包括至少一矽穿孔；以及第一輸出邏輯電路以及第二輸出邏輯電路，分別設置於該第二晶片以及該第一晶片，該第一輸出邏輯電路以及該第二輸出邏輯電路的輸入端分別連接該至少一矽穿孔的第二端以及第一端以分別接收至少兩個第一傳輸信號以及至少兩個第二傳輸信號，從而分別產生第一輸出信號以及第二輸出信號，其中，每個傳輸路徑模組包括：該至少一矽穿孔，各該矽穿孔分別穿透矽基板以相互傳遞該第一晶片與該第二晶片之間的信號；第一資料路徑電路以及第二資料路徑電路，分別設置於該第一晶片以及該第二晶片，該第一資料路徑電路以及該第二資料路徑電路的輸入端分別連接該第一雙向開關以及第二雙向開關的輸出端以接收該第一晶片或該第二晶片 的輸入信號，且該第一資料路徑電路以及該第二資料路徑電路的輸出端分別連接該至少一矽穿孔的第一端以及第二端，以透過該至少一矽穿孔且依據該切換信號或該反相切換信號傳遞資料；以及其中該第一資料路徑電路以及該第二資料路徑電路分別包括：輸入驅動電路，接收該輸入信號，依據第一準位電壓與第二準位電壓以轉換該輸入信號為待傳信號，並將該待傳信號傳送至該至少一矽穿孔的對應端點；短路偵測電路，連接該至少一矽穿孔的對應端點，依據該輸入信號、該反相切換信號或該切換信號以及該至少一矽穿孔對應端點的電位以偵測該至少一矽穿孔是否與該矽基板發生短路，並產生短路偵測輸出信號；以及漏電流消除電路，連接該短路偵測電路以及該輸入驅動電路，依據該短路偵測輸出信號以避免由該第一準位電壓所產生的漏電流流入該矽基板。
  2. 如申請專利範圍第1項所述之矽穿孔雙向修補電路，其中該至少兩個傳輸路徑模組包括第一傳輸路徑模組以及第二傳輸路徑模組，其中該第一傳輸路徑模組以及該第二傳輸路徑模組中之各該第一資料路徑電路分別經由對應之該至少一矽穿孔以傳送該第一傳輸路徑模組的第一傳輸信號和該第二傳輸路徑模組的第一傳輸信號至該第一輸出邏輯電路，且該第 一傳輸路徑模組以及該第二傳輸路徑模組中之各該第二資料路徑電路分別經由對應之該至少一矽穿孔以傳送該第一傳輸路徑模組的第二傳輸信號和該第二傳輸模組的第二傳輸信號至該第二輸出邏輯電路。
  3. 如申請專利範圍第2項所述之矽穿孔雙向修補電路，其中該第一輸出邏輯電路包括：第二反或閘，其第一輸入端以及第二輸入端分別透過該至少一矽穿孔的第二端接收兩個第一傳輸信號，該第二反或閘的輸出端產生該第一輸出信號，並且，該第二輸出邏輯電路包括：第三反或閘，其第一輸入端以及第二輸入端分別透過該至少一矽穿孔的第一端接收兩個第二傳輸信號，該第三反或閘的輸出端產生該第二輸出信號。
  4. 如申請專利範圍第2項所述之矽穿孔雙向修補電路，其中該至少兩個傳輸路徑模組更包括第三傳輸路徑模組，其中該第三傳輸路徑模組中之該第一資料路徑電路經由對應之該至少一矽穿孔以傳送該第三傳輸路徑模組的第一傳輸信號至該第一輸出邏輯電路，且該第三傳輸路徑模組中之該第二資料路徑電路經由對應之該至少一矽穿孔以傳送該第三傳輸路徑模組的第二傳輸信號至該第二輸出邏輯電路。
  5. 如申請專利範圍第4項所述之矽穿孔雙向修補電路，其中該第一輸出邏輯電路包括： 第四反或閘，其第一輸入端、第二輸入端以及第三輸入端分別透過該至少一矽穿孔的第二端接收三個第一傳輸信號，該第四反或閘的輸出端產生第一輸出信號，並且，該第二輸出邏輯電路包括：第五反或閘，其第一輸入端、第二輸入端以及第三輸入端分別透過該至少一矽穿孔的第一端接收三個第二傳輸信號，該第五反或閘的輸出端產生該第二輸出信號。
  6. 如申請專利範圍第1項所述之矽穿孔雙向修補電路，其中該漏電流消除電路包括：電源控制電路，連接該短路偵測電路，依據該短路偵測輸出信號以及該反相切換信號或是該切換信號而決定停止提供該第一準位電壓。
  7. 如申請專利範圍第6項所述之矽穿孔雙向修補電路，其中該電源控制電路包括：或閘，其第一輸入端接收該反相切換信號或該切換信號，該或閘的第二輸入端接收該短路偵測輸出信號，且該或閘的輸出端產生第一開關切換信號；以及第一開關，其第一端接收該第一準位電壓，該第一開關的第二端連接該輸入驅動電路的電源端，且該第一開關的控制端接收該第一開關切換信號。
  8. 如申請專利範圍第1項所述之矽穿孔雙向修補電路，其中該漏電流消除電路包括：短路保護電路，連接該短路偵測電路以及該至少一矽穿孔，依據該短路偵測輸出信號以決定將該至少一矽穿孔 的第一端導通至第二準位電壓，其中該第一準位電壓大於該第二準位電壓。
  9. 如申請專利範圍第8項所述之矽穿孔雙向修補電路，其中該短路保護電路包括：第二開關，其第一端連接該至少一矽穿孔的對應端點，該第二開關的第二端連接該第二準位電壓，且該第二開關的控制端接收該短路偵測輸出信號。
  10. 如申請專利範圍第1項所述之矽穿孔雙向修補電路，其中該輸入驅動電路包括：信號反相器，其第一端接收該輸入信號，該信號反相器的電源端接收該第一準位電壓，且該信號反相器的輸出端連接該至少一矽穿孔的對應端點，其中，該待傳信號是反相之該輸入信號。
  11. 如申請專利範圍第10項所述之矽穿孔雙向修補電路，其中該信號反相器包括：第一N型電晶體以及第一P型電晶體，第一N型電晶體以及第一P型電晶體的控制端接收該輸入信號，該第一P型電晶體的第一端接收該第一準位電壓，該第一P型電晶體的第二端連接該第一N型電晶體的第一端以成為該信號反相器的輸出端，且該第一N型電晶體的第二端接收該第二準位電壓。
  12. 如申請專利範圍第1項所述之矽穿孔雙向修補電路，其中該短路偵測電路包括： 第一反或閘，其第一輸入端連接該至少一矽穿孔的對應端點，該第一反或閘的第二輸入端接收該輸入信號，該第一反或閘的第三輸入端接收該反相切換信號或該切換信號，且該第一反或閘的輸出端產生該短路偵測輸出信號。
  13. 如申請專利範圍第1項所述之矽穿孔雙向修補電路，該第一資料路徑電路以及該第二資料路徑電路分別更包括：偏壓電路，其第一端連接該短路偵測電路的輸出端，以維持該短路偵測輸出信號的偏壓。
  14. 如申請專利範圍第13項所述之矽穿孔雙向修補電路，其中該偏壓電路包括：偏壓電阻，該偏壓電阻的第一端連接該短路偵測電路的輸出端，且該偏壓電阻的第二端接收該第二準位電壓。
  15. 如申請專利範圍第13項所述之矽穿孔雙向修補電路，其中該偏壓電路包括第二N型電晶體，該第二N型電晶體的第一端及控制端連接該短路偵測電路的輸出端，且該第二N型電晶體的第二端接收該第二準位電壓。
  16. 如申請專利範圍第13項所述之矽穿孔雙向修補電路，其中該偏壓電路包括第二P型電晶體，該第二P型電晶體的第一端連接該短路偵測電路的輸出端，且該第二P型電晶體的第二端及控制端接收該第二準位電壓。
  17. 如申請專利範圍第1項所述之矽穿孔雙向修補電路，更包括： 至少一晶片，該至少一晶片與該第一晶片以及該第二晶片相互堆疊，各該傳輸路徑模組的至少一矽穿孔分別設置於各該至少一晶片上且相互導通。
  18. 一種半導體裝置的矽穿孔雙向修補電路，包括：多個晶片，該些晶片相互堆疊，且該些晶片包括第一晶片以及第二晶片；第一雙向開關以及第二雙向開關，分別設置於該第一晶片以及該第二晶片，該第一雙向開關及該第二雙向開關分別接收切換信號及反相切換信號以決定導引該第一晶片或該第二晶片的輸入信號到其輸出端；至少兩個矽穿孔，分別穿透矽基板以相互傳遞該些晶片之間的信號；至少兩個資料路徑模組，每個資料路徑模組包括至少兩個具相同輸入端的資料路徑電路，各個資料路徑模組的輸入端分別連接該第一雙向開關以及第二雙向開關的輸出端以接收該輸入信號，且各個資料路徑模組中各該資料路徑電路的輸出端分別連接所在的對應晶片中通往下一級晶片之該至少兩個矽穿孔的端點，以透過該至少兩個矽穿孔且依據該切換信號或該反相切換信號傳遞資料；以及多個輸出邏輯電路，分別設置於任一晶片，各該輸出邏輯電路的輸入端連接該任一晶片中該至少兩個矽穿孔在同一側的端點，以接收至少兩個傳輸信號，從而分別產生輸出信號，其中各該資料路徑電路分別包括： 輸入驅動電路，接收該輸入信號，依據第一準位電壓與第二準位電壓以轉換該輸入信號為待傳信號，並將該待傳信號傳送至對應之該矽穿孔的對應端點；短路偵測電路，連接該至少一矽穿孔的對應端點，依據該輸入信號、該反相切換信號或該切換信號以及對應之該矽穿孔之對應端點的電位以偵測對應之該矽穿孔是否與該矽基板發生短路，並產生短路偵測輸出信號；以及漏電流消除電路，連接該短路偵測電路以及該輸入驅動電路，依據該短路偵測輸出信號以避免由該第一準位電壓所產生的漏電流流入該矽基板。
  19. 如申請專利範圍第18項所述之矽穿孔雙向修補電路，其中該至少兩個矽穿孔包括第一矽穿孔以及第二矽穿孔，並且，每個資料路徑模組包括兩個資料路徑電路。
  20. 如申請專利範圍第19項所述之矽穿孔雙向修補電路，其中各該輸出邏輯電路包括：第二反或閘，其第一輸入端以及第二輸入端分別透過該第一矽穿孔及該第二矽穿孔在任一晶片同一側的端點接收兩個傳輸信號，該第二反或閘的輸出端產生各該輸出信號。
  21. 如申請專利範圍第19項所述之矽穿孔雙向修補電路，其中該至少兩個矽穿孔更包括第三矽穿孔，並且，每個資料路徑模組包括三個資料路徑電路。
  22. 如申請專利範圍第21項所述之矽穿孔雙向修補電路，其中各該輸出邏輯電路包括：第三反或閘，其第一輸入端、第二輸入端以及第三輸入端分別透過該第一矽穿孔、該第二矽穿孔以及該第三矽穿孔在任一晶片同一側的端點接收三個傳輸信號，該第三反或閘的輸出端產生各該輸出信號。
  23. 如申請專利範圍第18項所述之矽穿孔雙向修補電路，其中該漏電流消除電路包括：電源控制電路，連接該短路偵測電路，依據該短路偵測輸出信號以及該反相切換信號或是該切換信號而決定停止提供該第一準位電壓。
  24. 如申請專利範圍第23項所述之矽穿孔雙向修補電路，其中該電源控制電路包括：或閘，其第一輸入端接收該反相切換信號或該切換信號，該或閘的第二輸入端接收該短路偵測輸出信號，且該或閘的輸出端產生第一開關切換信號；以及第一開關，其第一端接收該第一準位電壓，該第一開關的第二端連接該輸入驅動電路的電源端，且該第一開關的控制端接收該第一開關切換信號。
  25. 如申請專利範圍第18項所述之矽穿孔雙向修補電路，其中該漏電流消除電路包括：短路保護電路，連接該短路偵測電路以及該至少一矽穿孔的對應端點，依據該短路偵測輸出信號以決定將該至 少一矽穿孔的對應端點導通至第二準位電壓，其中該第一準位電壓大於該第二準位電壓。
  26. 如申請專利範圍第25項所述之矽穿孔雙向修補電路，其中該短路保護電路包括：第二開關，其第一端連接該至少一矽穿孔的對應端點，該第二開關的第二端連接該第二準位電壓，且該第二開關的控制端接收該短路偵測輸出信號。
  27. 如申請專利範圍第18項所述之矽穿孔雙向修補電路，其中該輸入驅動電路包括：信號反相器，其第一端接收該輸入信號，該信號反相器的電源端接收該第一準位電壓，且該信號反相器的輸出端連接該至少一矽穿孔的對應端點，其中，該待傳信號是反相之該輸入信號。
  28. 如申請專利範圍第27項所述之矽穿孔雙向修補電路，其中該信號反相器包括：第一N型電晶體以及第一P型電晶體，第一N型電晶體以及第一P型電晶體的控制端接收該輸入信號，該第一P型電晶體的第一端接收該第一準位電壓，該第一P型電晶體的第二端連接該第一N型電晶體的第一端以成為該信號反相器的輸出端，且該第一N型電晶體的第二端接收該第二準位電壓。
  29. 如申請專利範圍第18項所述之矽穿孔雙向修補電路，其中該短路偵測電路包括： 第一反或閘，其第一輸入端連接該至少一矽穿孔的對應端點，該第一反或閘的第二輸入端接收該輸入信號，該第一反或閘的第三輸入端接收該反相切換信號或該切換信號，且該第一反或閘的輸出端產生該短路偵測輸出信號。
  30. 如申請專利範圍第18項所述之矽穿孔雙向修補電路，各該資料路徑電路分別更包括：偏壓電路，其第一端連接該短路偵測電路的輸出端，以維持該短路偵測輸出信號的偏壓。
  31. 如申請專利範圍第30項所述之矽穿孔雙向修補電路，其中該偏壓電路包括：偏壓電阻，該偏壓電阻的第一端連接該短路偵測電路的輸出端，且該偏壓電阻的第二端接收該第二準位電壓。
  32. 如申請專利範圍第30項所述之矽穿孔雙向修補電路，其中該偏壓電路包括第二N型電晶體，該第二N型電晶體的第一端及控制端連接該短路偵測電路的輸出端，且該第二N型電晶體的第二端接收該第二準位電壓。
  33. 如申請專利範圍第30項所述之矽穿孔雙向修補電路，其中該偏壓電路包括第二P型電晶體，該第二P型電晶體的第一端連接該短路偵測電路的輸出端，且該第二P型電晶體的第二端及控制端接收該第二準位電壓。
  34. 一種半導體裝置的矽穿孔雙向修補電路，包括：多個晶片，該些晶片相互堆疊，且該些晶片包括第一晶片以及第二晶片； 第一雙向開關以及第二雙向開關，分別設置於該第一晶片以及該第二晶片，該第一雙向開關及該第二雙向開關分別接收切換信號及反相切換信號以決定導引該第一晶片或該第二晶片的輸入信號到其輸出端；至少兩個矽穿孔，各該矽穿孔分別穿透矽基板以相互傳遞該些晶片之間的信號；多個資料路徑模組，設置於每一晶片，每個資料路徑模組包括至少兩個具相同輸入端的資料路徑電路，各個資料路徑模組的輸入端分別連接該第一雙向開關以及第二雙向開關的輸出端接收該輸入信號，或是接收上一級晶片的輸出信號，且各個資料路徑模組中各該資料路徑電路的輸出端分別連接所在的對應晶片中通往下一級晶片之該至少兩個矽穿孔的端點，以透過該至少兩個矽穿孔且依據該切換信號或該反相切換信號傳遞資料；以及多個輸出邏輯電路，分別設置於每一晶片，該些輸出邏輯電路的輸入端連接該每一晶片中該至少兩個矽穿孔在同一側的端點，以接收至少兩個傳輸信號，從而分別產生輸出信號，其中各該資料路徑電路分別包括：輸入驅動電路，接收該輸入信號，依據第一準位電壓與第二準位電壓以轉換該輸入信號為待傳信號，並將該待傳信號傳送至對應之該矽穿孔的對應端點；短路偵測電路，連接對應之該矽穿孔的對應端點，依據該輸入信號、該反相切換信號或該切換信號 以及對應之該矽穿孔對應端點的電位以偵測該至少一矽穿孔是否與該矽基板發生短路，並產生短路偵測輸出信號；以及漏電流消除電路，連接該短路偵測電路以及該輸入驅動電路，依據該短路偵測輸出信號以避免由該第一準位電壓所產生的漏電流流入該矽基板。
  35. 如申請專利範圍第34項所述之矽穿孔雙向修補電路，其中該第一晶片與該第二晶片中各設置一個資料路徑模組以及一個輸出邏輯電路，且堆疊在該第一晶片與該第二晶片之間的任一晶片各設置兩個資料路徑模組以及兩個輸出邏輯電路。
  36. 如申請專利範圍第35項所述之矽穿孔雙向修補電路，其中該至少兩個矽穿孔包括第一矽穿孔以及第二矽穿孔，並且，每個資料路徑模組包括兩個資料路徑電路。
  37. 如申請專利範圍第36項所述之矽穿孔雙向修補電路，其中各該輸出邏輯電路包括：第二反或閘，其第一輸入端以及第二輸入端分別透過該第一矽穿孔及該第二矽穿孔在任一晶片同一側的端點接收兩個傳輸信號，該第二反或閘的輸出端產生各該輸出信號。
  38. 如申請專利範圍第36項所述之矽穿孔雙向修補電路，其中該至少兩個矽穿孔更包括第三矽穿孔，並且，每個資料路徑模組包括三個資料路徑電路。
  39. 如申請專利範圍第38項所述之矽穿孔雙向修補電路，其中各該輸出邏輯電路包括：第三反或閘，其第一輸入端、第二輸入端以及第三輸入端分別透過該第一矽穿孔、該第二矽穿孔以及該第三矽穿孔在任一晶片同一側的端點接收三個傳輸信號，該第三反或閘的輸出端產生各該輸出信號。
  40. 如申請專利範圍第34項所述之矽穿孔雙向修補電路，其中該漏電流消除電路包括：電源控制電路，連接該短路偵測電路，依據該短路偵測輸出信號以及該反相切換信號或是該切換信號而決定停止提供該第一準位電壓。
  41. 如申請專利範圍第40項所述之矽穿孔雙向修補電路，其中該電源控制電路包括：或閘，其第一輸入端接收該反相切換信號或是該切換信號，該或閘的第二輸入端接收該短路偵測輸出信號，且該或閘的輸出端產生第一開關切換信號；以及第一開關，其第一端接收該第一準位電壓，該第一開關的第二端連接該輸入驅動電路的電源端，且該第一開關的控制端接收該第一開關切換信號。
  42. 如申請專利範圍第34項所述之矽穿孔雙向修補電路，其中該漏電流消除電路包括：短路保護電路，連接該短路偵測電路以及該至少一矽穿孔的對應端點，依據該短路偵測輸出信號以決定將該至 少一矽穿孔的對應端點導通至第二準位電壓，其中該第一準位電壓大於該第二準位電壓。
  43. 如申請專利範圍第42項所述之矽穿孔雙向修補電路，其中該短路保護電路包括：第二開關，其第一端連接該至少一矽穿孔的對應端點，該第二開關的第二端連接該第二準位電壓，且該第二開關的控制端接收該短路偵測輸出信號。
  44. 如申請專利範圍第34項所述之矽穿孔雙向修補電路，其中該輸入驅動電路包括：信號反相器，其第一端接收該輸入信號，該信號反相器的電源端接收該第一準位電壓，且該信號反相器的輸出端連接該至少一矽穿孔的對應端點，其中，該待傳信號是反相之該輸入信號。
  45. 如申請專利範圍第44項所述之矽穿孔雙向修補電路，其中該信號反相器包括：第一N型電晶體以及第一P型電晶體，第一N型電晶體以及第一P型電晶體的控制端接收該輸入信號，該第一P型電晶體的第一端接收該第一準位電壓，該第一P型電晶體的第二端連接該第一N型電晶體的第一端以成為該信號反相器的輸出端，且該第一N型電晶體的第二端接收該第二準位電壓。
  46. 如申請專利範圍第34項所述之矽穿孔雙向修補電路，其中該短路偵測電路包括： 第一反或閘，其第一輸入端連接該至少一矽穿孔的對應端點，該第一反或閘的第二輸入端接收該輸入信號，該第一反或閘的第三輸入端接收該反相切換信號或是該切換信號，且該第一反或閘的輸出端產生該短路偵測輸出信號。
  47. 如申請專利範圍第34項所述之矽穿孔雙向修補電路，各該資料路徑電路更包括：偏壓電路，其第一端連接該短路偵測電路的輸出端，以維持該短路偵測輸出信號的偏壓。
  48. 如申請專利範圍第47項所述之矽穿孔雙向修補電路，其中該偏壓電路包括：偏壓電阻，該偏壓電阻的第一端連接該短路偵測電路的輸出端，且該偏壓電阻的第二端接收該第二準位電壓。
  49. 如申請專利範圍第47項所述之矽穿孔雙向修補電路，其中該偏壓電路包括第二N型電晶體，該第二N型電晶體的第一端及控制端連接該短路偵測電路的輸出端，且該第二N型電晶體的第二端接收該第二準位電壓。
  50. 如申請專利範圍第47項所述之矽穿孔雙向修補電路，其中該偏壓電路包括第二P型電晶體，該第二P型電晶體的第一端連接該短路偵測電路的輸出端，且該第二P型電晶體的第二端及控制端接收該第二準位電壓。
TW101150804A 2012-12-28 2012-12-28 半導體裝置的矽穿孔雙向修補電路 TWI496256B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW101150804A TWI496256B (zh) 2012-12-28 2012-12-28 半導體裝置的矽穿孔雙向修補電路
US13/900,546 US9059586B2 (en) 2012-12-28 2013-05-23 Through silicon via bidirectional repair circuit of semiconductor apparatus
CN201310469842.7A CN103915419B (zh) 2012-12-28 2013-10-10 半导体装置的硅穿孔双向修补电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101150804A TWI496256B (zh) 2012-12-28 2012-12-28 半導體裝置的矽穿孔雙向修補電路

Publications (2)

Publication Number Publication Date
TW201426936A TW201426936A (zh) 2014-07-01
TWI496256B true TWI496256B (zh) 2015-08-11

Family

ID=51016946

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101150804A TWI496256B (zh) 2012-12-28 2012-12-28 半導體裝置的矽穿孔雙向修補電路

Country Status (3)

Country Link
US (1) US9059586B2 (zh)
CN (1) CN103915419B (zh)
TW (1) TWI496256B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI469286B (zh) * 2012-11-28 2015-01-11 Ind Tech Res Inst 半導體裝置之矽穿孔修補電路
TWI501361B (zh) * 2012-12-27 2015-09-21 Ind Tech Res Inst 矽穿孔修補電路
KR20160006991A (ko) * 2014-07-10 2016-01-20 에스케이하이닉스 주식회사 복수의 채널 및 관통 비아를 포함하는 반도체 장치
JP7006476B2 (ja) * 2018-04-17 2022-01-24 株式会社デンソー 半導体集積回路装置
TWI807494B (zh) * 2021-11-19 2023-07-01 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其晶片裝置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7969193B1 (en) * 2010-07-06 2011-06-28 National Tsing Hua University Differential sensing and TSV timing control scheme for 3D-IC
US8193006B2 (en) * 2009-05-25 2012-06-05 Industrial Technology Research Institute Method of chip repair by stacking a plurality of bad dies

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7977962B2 (en) 2008-07-15 2011-07-12 Micron Technology, Inc. Apparatus and methods for through substrate via test
US8384417B2 (en) 2008-09-10 2013-02-26 Qualcomm Incorporated Systems and methods utilizing redundancy in semiconductor chip interconnects
US8259461B2 (en) 2008-11-25 2012-09-04 Micron Technology, Inc. Apparatus for bypassing faulty connections
US8988130B2 (en) 2009-05-20 2015-03-24 Qualcomm Incorporated Method and apparatus for providing through silicon via (TSV) redundancy
US20100332177A1 (en) 2009-06-30 2010-12-30 National Tsing Hua University Test access control apparatus and method thereof
KR101048795B1 (ko) 2009-07-10 2011-07-15 주식회사 하이닉스반도체 반도체 장치
WO2011025557A1 (en) 2009-08-31 2011-03-03 Rambus Inc. Forwarding signal supply voltage in data transmission system
US8315068B2 (en) 2009-11-12 2012-11-20 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with fuses and methods of manufacturing the same
KR101027698B1 (ko) 2010-01-29 2011-04-12 주식회사 하이닉스반도체 반도체 장치 및 그 제어 방법
US8507909B2 (en) * 2010-06-18 2013-08-13 Industrial Technology Research Institute Measuring apparatus that includes a chip with a through silicon via, a heater having plural switches, and a stress sensor
KR101803746B1 (ko) * 2010-12-01 2017-12-04 에스케이하이닉스 주식회사 반도체 칩, 적층형 반도체 패키지 및 그 제조방법
CN102709272B (zh) * 2011-03-28 2015-01-21 财团法人工业技术研究院 硅通孔的容错单元与方法
US8633707B2 (en) * 2011-03-29 2014-01-21 International Business Machines Corporation Stacked via structure for metal fuse applications
US8551882B2 (en) * 2011-06-14 2013-10-08 Nxp B.V. Back-side contact formation
TWI482165B (zh) * 2011-09-13 2015-04-21 Ind Tech Res Inst 在三維晶片堆疊後可修補記憶體的技術

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193006B2 (en) * 2009-05-25 2012-06-05 Industrial Technology Research Institute Method of chip repair by stacking a plurality of bad dies
US7969193B1 (en) * 2010-07-06 2011-06-28 National Tsing Hua University Differential sensing and TSV timing control scheme for 3D-IC

Also Published As

Publication number Publication date
US20140185174A1 (en) 2014-07-03
US9059586B2 (en) 2015-06-16
CN103915419A (zh) 2014-07-09
CN103915419B (zh) 2018-03-06
TW201426936A (zh) 2014-07-01

Similar Documents

Publication Publication Date Title
TWI501361B (zh) 矽穿孔修補電路
TWI496256B (zh) 半導體裝置的矽穿孔雙向修補電路
US9829537B2 (en) Stack type semiconductor apparatus and system including the stack type semiconductor apparatus
US9136843B2 (en) Through silicon via repair circuit of semiconductor device
TWI469286B (zh) 半導體裝置之矽穿孔修補電路
US7859284B2 (en) Semiconductor device and semiconductor device module
JP2008096312A (ja) 積層型半導体装置及びそのテスト方法
US9607925B2 (en) Semiconductor device for verifying operation of through silicon vias
US11476169B2 (en) Semiconductor chips including through electrodes and methods of testing the through electrodes
US9140743B2 (en) Semiconductor system that tests the connectivity between a metal and a bump that are formed in the upper portion of a penetrating electrode
TWI484615B (zh) 雙重矽晶穿孔結構
US7843219B2 (en) XOR logic circuit
US8270233B2 (en) Semiconductor memory device
US11422181B2 (en) Semiconductor devices including through electrodes
US9194912B2 (en) Circuits for self-reconfiguration or intrinsic functional changes of chips before vs. after stacking
US10903191B2 (en) Semiconductor chip for repairing through electrode
TWI515866B (zh) 半導體裝置之直通矽晶穿孔修復電路
JP2003133939A (ja) 信号レベル変換機能付き入出力回路およびそれを備える半導体集積回路装置