TWI501361B - 矽穿孔修補電路 - Google Patents

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Description

矽穿孔修補電路
本發明是有關於一種晶片堆疊技術，且特別是有關於一種半導體裝置的矽穿孔(Through Silicon Via；TSV)雙向修補電路。
由於積體電路(Integrated Circuit；IC)中電晶體數量的不斷增加，因而增加了晶片的使用面積，使得信號的延遲時間(Delay Time)和功率消耗(Power Consumption)變得更加嚴重。為了改善嚴重的延遲與功率消耗等問題，三維晶片(Three Dimension IC；3DIC)堆疊技術是有效且目前正積極研發的解決方法，其將多顆晶片進行立體空間的垂直疊合，不同晶片之間利用貫穿矽基板的矽穿孔(TSV)結構以傳遞信號與電源電壓，達到尺寸精簡的最佳效益。
3DIC的製程技術主要著重在三個步驟，第一步驟為TSV通道的形成與導電金屬的填入；第二步驟是晶圓薄化製程；第三步驟則為晶片堆疊與結合。在第一步驟中，受限於現階段的製程技術，作為TSV導孔側壁(Sidewall)的絕緣層薄膜(如SiO2)有可能在製程中破損(break)或是受到外來雜質(Impurity)的侵入，因而造成TSV的開路或矽基板(Silicon Substrate)的短路。並且，在第三步驟以疊合數顆IC時，往往因為小小的位置偏移量(offset)而造成TSV 之間無法正確導通而開路，亦即此TSV無法在不同晶片之間提供有效路徑來傳遞信號。
雖然傳統的平面IC在設計時可以採用多條路徑同時傳輸同一信號，來預防資料傳輸不良的問題。但是，在3DIC技術中，只要其中一個TSV與矽基板發生短路，電源電壓所產生的漏電流將會經由TSV流入矽基板，造成矽基板中整體的電壓準位發生漂移而不穩定，使得在其他TSV中傳輸的信號也可能會因為矽基板的電壓準位漂移而發生傳送錯誤。因此，許多3DIC領域的廠商皆在尋求能夠自動偵測TSV的短路缺陷，並且具備資料自我修復功能的雙向資料傳輸電路。
此外，在3DIC領域中，除了晶片內部是利用矽穿孔進行信號傳輸以外，3DIC還需要透過接合墊(bonding pad)來將信號傳送到位於晶片外部的電路。圖1是晶片內部電路10、接合墊20、輸出緩衝驅動電路30以及外部電路40的示意圖。輸出訊號經由輸出緩衝驅動電路30透過接合墊20以傳出至外部電路40或是外部電路40的輸入訊號經由接合墊20傳入晶片內部電路10。如圖1所示，通常來說，晶片內部電路10在傳輸信號時，其輸出端Nout的輸出信號會受到兩個靜電保護二極體D1、D2以及電源電壓VDD跟接地電壓GND的鉗制，並且輸出端Nout會連接到輸出緩衝電路30，而對輸出信號進行緩衝。晶片內部電路10的輸出信號會通過電阻R1、接合墊10而傳輸到外部電路40，而三維晶片10到外部電路40時所掛電容負載通常例 如是20pf到40pf。因此，3DIC中的雙向資料傳輸電路除了希望能夠具備資料自我修復功能以外，還希望能夠具備足夠的負載驅動能力來推動信號到外部電路。
本案實施例提供一種適用於半導體裝置的矽穿孔(TSV)雙向修補電路，其可控制兩個晶片之間的資料流向，自動偵測TSV是否發生短路以避免漏電流流入矽基板，還可依據已傳輸的信號而自我修復為正確的輸出信號，讓三維晶片(3DIC)能夠具備足夠傳輸能力以正確且雙向地傳輸資料。
本案實施例提出一種矽穿孔修補電路，其包括第一晶片以及第二晶片、第一傳輸控制開關及第二傳輸控制開關、至少兩個傳輸路徑模組、第一輸出邏輯電路以及第二輸出邏輯電路。所述第一晶片與第二晶片相互上下堆疊。第一傳輸控制開關及第二傳輸控制開關分別設置於第一晶片以及第二晶片。第一傳輸控制開關及第二傳輸控制開關分別接收切換信號及反相切換信號，以決定將第一晶片與第二晶片其中之一的輸入信號反相為第一待傳信號，將所述第一待傳信號傳輸到其輸出端，並截止第一晶片或第二晶片其中之另一的輸入信號。各個傳輸路徑模組的兩端分別連接第一傳輸控制開關以及第二傳輸控制開關的輸出端，且每個傳輸路徑模組包括至少一矽穿孔。第一輸出邏輯電路以及第二輸出邏輯電路分別設置於所述第二晶片以 及第一晶片。第一輸出邏輯電路以及第二輸出邏輯電路的至少兩個輸入端分別連接所述至少一矽穿孔的第二端以及第一端，藉以分別接收至少兩個第一傳輸信號以及至少兩個第二傳輸信號，且第一輸出邏輯電路以及第二輸出邏輯電路的輸出端分別產生第一輸出信號以及第二輸出信號。
承上所述，每個傳輸路徑模組包括所述至少一矽穿孔、第一以及第二資料路徑電路。各個矽穿孔分別穿透矽基板以相互傳遞第一晶片與第二晶片之間的信號。第一資料路徑電路以及第二資料路徑電路分別設置於所述第一晶片以及第二晶片。第一以及第二資料路徑電路的輸入端分別連接所述第一傳輸控制開關以及第二傳輸控制開關的輸出端，藉以接收所述第一待傳信號。第一資料路徑電路以及第二資料路徑電路的輸出端分別連接至少一矽穿孔的對應端，以透過所述矽穿孔且依據切換信號或反向切換信號而傳遞資料。
承上所述，第一資料路徑電路以及第二資料路徑電路分別包括輸入驅動電路、短路偵測電路以及漏電流消除電路。輸入驅動電路接收所述輸入信號，依據第一準位電壓與第二準位電壓以將第一待傳信號反相為第二待傳信號，並將第二待傳信號傳送至矽穿孔的對應端點。短路偵測電路連接所述矽穿孔的對應端點，依據所述第一待傳信號以及所述矽穿孔對應端點的電位，藉以偵測所述矽穿孔是否與矽基板發生短路，並產生短路偵測輸出信號。漏電流消除電路連接所述短路偵測電路以及輸入驅動電路，其依據 所述短路偵測輸出信號，藉以避免由第一準位電壓所產生的漏電流流入所述矽基板。
另一角度而言，本案實施例提出一種矽穿孔修補電路，其包括多個晶片、第一傳輸控制開關以及第二傳輸控制開關、至少兩個矽穿孔、至少兩個資料路徑模組以及多個輸出邏輯電路。多個晶片相互堆疊，且這些晶片中包括第一晶片以及第二晶片。第一傳輸控制開關以及第二傳輸控制開關分別設置於第一晶片以及第二晶片。第一及第二傳輸控制開關分別接收切換信號及反相切換信號，藉以決定將第一晶片或第二晶片其中之一的輸入信號反相為第一待傳信號，並截止第二晶片或第一晶片其中之另一的輸入信號。矽穿孔分別穿透矽基板以相互傳遞所述晶片之間的信號。
承上所述，各個資料路徑模組分別設置於第一晶片及第二晶片。每個資料路徑模組包括具相同輸入端的至少兩個資料路徑電路，各個資料路徑模組的輸入端分別連接所述第一以及第二傳輸控制開關的輸出端以接收所述第一待傳信號。各個資料路徑模組中各該資料路徑電路的輸出端分別連接所在的對應晶片中通往對應晶片之至少兩個矽穿孔的端點，以透過所述矽穿孔且依據所述切換信號而傳遞資料。多個輸出邏輯電路分別設置於任一晶片。各該輸出邏輯電路的至少兩個輸入端連接任一晶片中所述矽穿孔在同一側的端點，以接收至少兩個傳輸信號，從而分別產生對應之輸出信號。
承上所述，各該資料路徑電路分別包括輸入驅動電路、短路偵測電路以及漏電流消除電路。輸入驅動電路接收所述第一待傳信號，依據第一準位電壓與第二準位電壓以將第一待傳信號反相為第二待傳信號，並將第二待傳信號傳送至矽穿孔的對應端點。短路偵測電路連接所述矽穿孔的對應端點，依據所述第一待傳信號以及所述矽穿孔對應端點的電位，藉以偵測所述矽穿孔是否與矽基板發生短路，並產生短路偵測輸出信號。漏電流消除電路連接所述短路偵測電路以及輸入驅動電路，其依據所述短路偵測輸出信號，藉以避免由第一準位電壓所產生的漏電流流入所述矽基板。
再一觀點而言，本案實施例提出一種矽穿孔修補電路，其包括多個晶片、第一傳輸控制開關以及第二傳輸控制開關、至少兩個矽穿孔、至少兩個資料路徑模組以及多個輸出邏輯電路。多個晶片相互堆疊，且這些晶片中包括第一晶片以及第二晶片。第一傳輸控制開關以及第二傳輸控制開關分別設置於第一晶片以及第二晶片。第一及第二傳輸控制開關分別接收切換信號及反相切換信號，藉以決定將第一晶片或第二晶片其中之一的輸入信號反相為第一待傳信號，並截止第二晶片或第一晶片其中之另一的輸入信號。矽穿孔分別穿透矽基板以相互傳遞所述晶片之間的信號。
所述多個資料路徑模組設置於每一晶片中。每個資料路徑模組包括具相同輸入端的至少兩個資料路徑電路。各 個資料路徑模組的輸入端分別連接第一傳輸控制開關以及第二傳輸控制開關的輸出端以接收所述輸入信號或是接收上一級晶片的輸出信號，且各個資料路徑模組中各個資料路徑電路的輸出端分別連接通往對應晶片之至少兩個矽穿孔的端點，以透過所述矽穿孔且依據所述切換信號或反向切換信號而傳遞資料。多個輸出邏輯電路則分別設置於每一晶片。這些輸出邏輯電路的至少兩個輸入端連接每一晶片中所述矽穿孔在同一側的端點，以接收至少兩個傳輸信號，從而分別從其輸出端產生對應之輸出信號。
承上所述，各該資料路徑電路分別包括輸入驅動電路、短路偵測電路以及漏電流消除電路。輸入驅動電路接收所述第一待傳信號，依據第一準位電壓與第二準位電壓以將該第一待傳信號反相為第二待傳信號，並將第二待傳信號傳送至對應之矽穿孔的對應端點。短路偵測電路連接對應之所述矽穿孔的對應端點，依據所述第一待傳信號以及對應之所述矽穿孔對應端點的電位，藉以偵測所述矽穿孔是否與矽基板發生短路，並產生短路偵測輸出信號。漏電流消除電路連接所述短路偵測電路以及輸入驅動電路，其依據所述短路偵測輸出信號，藉以避免由第一準位電壓所產生的漏電流流入所述矽基板。
基於上述，本案實施例所述的矽穿孔修補電路利用兩個傳輸控制開關以及切換信號或反向切換信號以在多個晶片中雙向地傳輸資料，並依據輸入信號、切換信號以及TSV的電位來偵測TSV是否與矽基板發生短路。在TSV發生 短路時，矽穿孔修補電路利用關閉電源電壓和/或將TSV連接至接地電壓等方式，避免漏電流流入矽基板，從而防止矽基板中的電壓準位發生漂移。每個輸出邏輯電路還可依據已傳輸的多個傳輸信號來自我修復為正確的輸出信號，讓半導體裝置(如，三維晶片(3DIC))就算是已經有部分TSV發生短路的情況下，仍然能夠正確且雙向地傳輸資料。此外，本案實施例的第一及第二傳輸控制開關能夠對傳輸的輸入信號提供足夠的驅動能力，使得信號能夠透過接合墊傳輸到外部電路中。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖2是本案第一實施例說明矽穿孔修補電路100的示意圖。如圖2所示，可使用於半導體裝置的矽穿孔修補電路100包括相互上下堆疊的至少兩個晶片CHIP1、CHIP2、第一傳輸控制開關110及第二傳輸控制開關112、至少兩個傳輸路徑模組TPM1及TPM2、第一輸出邏輯電路140以及第二輸出邏輯電路142。
圖2中雖然揭示第一晶片CHIP1以及第二晶片CHIP2相互上下堆疊，但應用本案實施例者應可由多數個晶片相互上下堆疊而形成半導體裝置(例如，三維晶片)，並讓其中兩個想要傳遞資料的晶片分別作為第一晶片CHIP1以 及第二晶片CHIP2，第一晶片CHIP1與第二晶片CHIP2之間也可包括一或多層層數的其他晶片。
第一傳輸控制開關110設置於第一晶片CHIP1，且第二傳輸控制開關112設置於第二晶片CHIP2。本案實施例可透過切換訊號CS及反相之切換信號CSB來選擇信號的傳輸方向，也就是，本案實施例可選擇將第一晶片CHIP1的輸入信號Vin1傳到第二晶片CHIP2的第一輸出邏輯電路140中，或是將第二晶片CHIP2的輸入信號Vin2傳到第一晶片CHIP1的第二輸出邏輯電路142中。矽穿孔修補電路100不能同時雙向傳輸輸入信號Vin1以及輸入信號Vin2，因此，當選擇要傳輸輸入信號Vin1時，第一傳輸控制開關110便會導通(turned on)，以將輸入信號Vin1反相為第一待傳信號，並將第一待傳信號傳輸到第一傳輸控制開關110的輸出端。第二傳輸控制開關112則會關閉(turned off)第二晶片CHIP2的輸入信號Vin2，避免輸入信號Vin2傳送到第二傳輸控制開關112的輸出端。相對地，當選擇要傳輸輸入信號Vin2時，第一傳輸控制開關110便會關閉，而第二傳輸控制開關112則會導通，以將輸入信號Vin2反相而產生的第一待傳信號傳輸到第二傳輸控制開關112的輸出端。
本案實施例所述的至少兩個傳輸路徑模組由圖2的傳輸路徑模組TPM1、TPM2做為說明，然而，應用本實施例者也可額外擴充其他的傳輸路徑模組來實現本案實施例，藉以提升雙向資料傳輸的準確度。各個傳輸路徑模組 TPM1~TPM2兩端中的第一端N11、N21連接到第一傳輸控制開關110的輸出端，傳輸路徑模組TPM1~TPM2兩端中的另一端N12、N22則連接到第二傳輸控制開關112的輸出端。每個傳輸路徑模組TPM1、TPM2分別包括至少一個矽穿孔130、132。矽穿孔130、132分別穿透矽基板150以相互傳遞第一晶片CHIP1與第二晶片CHIP2之間的信號。如果本案實施例是由多數個晶片相互堆疊而成的半導體裝置(例如，三維晶片(3DIC))，則TSV 130、132則會穿透位於第一晶片CHIP1至第二晶片CHIP2之間相對應層數的矽基板。各個傳輸路徑模組TPM1~TPM2依據信號的傳輸方向而接收到第一待傳信號之後，便可將第一晶片CHIP1的輸入信號Vin1或是第二晶片CHIP2的輸入信號Vin2藉由矽穿孔130、132傳送到另一個晶片。
本案實施例在一般應用時，是單個傳輸路徑模組TPM1、TPM2分別包括單個TSV 130、132來傳遞資料。由於製程良率的不同，單個TSV的導孔測壁(Sidewall)可能很容易破損和受外來雜質的侵入，使得資料在通過TSV時將會與矽基板150相互電性連接，導致資料傳輸不穩定。因此，應用本實施例者可依照實際需求而採用單個傳輸路徑模組TPM1、TPM2包括一至多個TSV(例如，兩條以上TSV)來實現，以使資料能夠順利傳輸。例如，傳輸路徑模組TPM1中可以包括多個TSV 130以同時傳輸資料。
第一輸出邏輯電路140以及第二輸出邏輯電路142分別設置於第二晶片CHIP2以及第一晶片CHIP1。第一輸出 邏輯電路140以及第二輸出邏輯電路142的輸入端分別連接TSV 130、132的第二端以及第一端，藉以分別接收至少兩個第一傳輸信號以及至少兩個第二傳輸信號，從而分別產生第一輸出信號以及第二輸出信號。詳細而言，第一輸出邏輯電路140的輸入端連接TSV 130、132位於第二晶片CHIP2處的第二端，以在當輸入信號Vin1從第一晶片CHIP1傳輸到第二晶片CHIP2時，第一輸出邏輯電路140分別透過傳輸路徑模組TPM1、TPM2中的TSV 130、132而接收至少兩個第一傳輸信號(例如，第一傳輸信號st11、st12)，並依據此第一傳輸信號st11、st12產生第一輸出信號Vout1。第二輸出邏輯電路142的輸入端連接TSV 130、132位於第一晶片CHIP1處的第一端，以在當輸入信號Vin2從第二晶片CHIP2傳輸到第一晶片CHIP1時，第二輸出邏輯電路142分別透過傳輸路徑模組TPM1、TPM2中的TSV 130、132而接收至少兩個第二傳輸信號(例如，第二傳輸信號st21、st22)，並依據此第二傳輸信號st21、st22產生第二輸出信號Vout2。若有擴充其他的傳輸路徑模組來增加傳輸精確度時，此時第一輸出邏輯電路140的輸入端會相等於傳輸路徑模組的總數，從這些傳輸路徑模組中TSV位於第二晶片CHIP2處的第二端而分別接收相對應數量的第一傳輸信號，藉以計算出第一傳輸信號Vout1；第二輸出邏輯電路142則從這些傳輸路徑模組中TSV位於第一晶片CHIP1處的第一端而分別接收相對應數量的第二傳輸信號，藉以計算出第二傳輸信號Vout2。
於此詳述傳輸路徑模組TPM1、TPM2及其內部元件。於圖1中，每個傳輸路徑模組TPM1、TPM2分別包括至少一個矽穿孔130、132、第一資料路徑電路120、122以及第二資料路徑電路160、162。第一資料路徑電路120、122設置於第一晶片CHIP1，而第二資料路徑電路160、162則設置於第二晶片CHIP2。第一資料路徑電路120、122的輸入端N11、N21連接第一傳輸控制開關110的輸出端，以接收第一傳輸控制開關110所產生的第一待傳信號。第二資料路徑電路160、162的輸入端N12、N22則連接第二傳輸控制開關112的輸出端，以接收第二傳輸控制開關112所產生的第一待傳信號。第一資料路徑電路120、122的輸出端分別連接TSV 130、132於第一晶片CHIP1處的第一端，而第二資料路徑電路160、162的輸出端則分別連接TSV 130、132於第二晶片CHIP2處的第二端。藉此，傳輸路徑模組TPM1、TPM2中的第一資料路徑電路120、122以及第二資料路徑電路160、162可分別透過TSV 130、132以及切換信號CS所決定之信號傳輸方向而雙向地傳遞資料。
圖2中的第一資料路徑電路120、122以及第二資料路徑電路160、162皆具備相似的電路結構，且第一傳輸控制開關110及第二傳輸控制開關112兩者具備相似的電路結構，因此本案實施例將詳述圖2的第一資料路徑電路120及第一傳輸控制開關110，應用本實施例者可參閱第一資料路徑電路120來實現其他的資料路徑電路122、160、 162，也可參閱第一傳輸控制開關110來實現第二傳輸控制開關112。圖3是圖2中第一傳輸控制開關110及第一資料路徑電路120的功能方塊圖。
請參照圖3，第一傳輸控制開關110接收切換信號CS，而決定是否將其輸入端的輸入信號Vin1反相而產生第一待傳信號Va1，並將第一待傳信號Va1傳輸到其輸出端。為了簡略描述，在本案實施例中，若信號的傳輸方向是使輸入信號Vin1從第一晶片CHIP1傳輸到第二晶片CHIP2時，稱為正向信號傳輸狀態；若信號的傳輸方向是使輸入信號從第二晶片Vin2傳輸到第一晶片CHIP1時，稱為反向信號傳輸狀態。第一資料路徑電路120包括輸入驅動電路210、短路偵測電路220、漏電流消除電路230以及偏壓電路260。當位於正向信號傳輸狀態時，輸入驅動電路210透過輸入端N11而接收第一待傳信號Va1，依據第一準位電壓(如，電源電壓VDD)與第二準位電壓(如，接地電壓GND)以將第一待傳信號Va1反相為第二待傳信號Va2，同時增加第二待傳信號Va2的驅動能力，並將第二待傳信號Va2傳送至TSV 130於第一晶片CHIP1處的對應端點(圖3的端點A)。增加第二待傳信號Va2的驅動能力是為了避免第二待傳信號Va2在傳輸過程中發生信號衰減而發生資料錯誤，並且得以將信號傳送到外部電路。此外，第一準位電壓(電源電壓VDD)的電壓準位應大於第二準位電壓(接地電壓GND)的電壓準位。
短路偵測電路220連接TSV 130於第一晶片CHIP1處的對應端點A，其依據第一待傳信號Va1以及TSV 130對應端點A的電位，藉以偵測TSV 130是否與圖2之矽基板150發生短路，從而產生短路偵測輸出信號Sds。本發明實施例利用短路偵測電路220來自動偵測TSV 130是否與矽基板150發生短路，決定是否致能短路偵測輸出信號Sds。當位於正向信號傳輸狀態時，如果TSV 130製作良好且TSV 130與矽基板150並沒有相互短路時，則短路偵測輸出信號Sds將會禁能，使得電源電壓VDD能夠持續提供輸入驅動電路210。但是，如果TSV 130的絕緣層在製程中破損或是受到外來雜質的侵入，導致TSV 130與其所在之第一晶片CHIP1的矽基板150發生短路時，短路偵測輸出信號Sds將會致能，藉以通知漏電流消除電路230使其避免漏電流流入矽基板。
詳細來說，漏電流消除電路230連接短路偵測電路220以及輸入驅動電路210，其依據短路偵測輸出信號Sds，藉以避免由第一準位電壓(電源電壓VDD)所產生的漏電流流入矽基板150。也就是說，當短路偵測電路220判斷TSV 130與矽基板發生短路而使短路偵測輸出信號Sds致能時，漏電流消除電路230便透過電源控制電路240而關閉電源電壓VDD流入輸入驅動電路210，從而避免產生漏電流I1。漏電流消除電路230也可以透過短路保護電路250將TSV 130的對應端點A迅速連接至接地電壓GND，將漏電流I2導引到接地端以避免漏電流I2流入矽基板，便 可防止矽基板150中的電壓準位發生漂移。此外，偏壓電路260連接至短路偵測電路220以及漏電流消除電路230，以維持短路偵測輸出信號Sds的偏壓。
於本實施例中，圖3的漏電流消除電路230包括電源控制電路240和/或短路保護電路250，上述兩個電路在應用時可以同時實施，也可以擇一實施。請同時參照圖2及圖3，圖3中第一資料路徑電路120、122的電源控制電路240連接短路偵測電路220以接收短路偵測輸出信號Sds，並依據短路偵測輸出信號Sds，從而決定是否停止提供第一準位電壓(電源電壓VDD)給輸入驅動電路210。也就是說，當位於正向信號傳輸狀態，且短路偵測電路220判斷對應之TSV 130與矽基板發生短路時，電源控制電路240停止提供第一準位電壓(電源電壓VDD)至輸入驅動電路210，使得由電源電壓VDD以及輸入驅動電路210在傳輸訊號時所產生的漏電流I1將會停止提供至TSV 130。
短路保護電路250則連接短路偵測電路220以及TSV 130的對應端點A，其依據短路偵測輸出信號Sds以決定將TSV 130的對應端點A導通至接地電壓GND。也就是說，位於正向信號傳輸狀態下，當短路偵測電路220判斷TSV 130與矽基板發生短路時(短路偵測輸出信號Sds為致能)，短路保護電路250會使TSV 130的對應端點A與接地電壓GND導通，以使由電源電壓VDD產生的漏電流I2能夠通過短路保護電路250而導引至接地端，避免漏電流I2流入TSV130所在的矽基板150中。當位於反向信號傳 輸狀態下，為避免輸入信號Vin2無法透過TSV 130傳送到第一晶片CHIP1，因此短路偵測電路220將禁能短路偵測輸出信號Sds，短路保護電路250因而使TSV 130的對應端點A與接地電壓GND關閉。
圖4是圖3中第一傳輸控制開關110以及第一資料路徑電路120的電路圖。也就是，圖4繪示圖3中第一傳輸控制開關110以及第一資料路徑電路120各個元件的電路架構。圖2中各個資料路徑電路120、122、160、162皆具有相同的電路結構，在此分別說明第一傳輸控制開關110以及第一資料路徑電路120中的內部元件以作為範例。請參照圖4，於本案實施例中，第一傳輸控制開關110包括反相器410、三個P型電晶體P1~P3以及三個N型電晶體N1~N3。P型電晶體P1的控制端(閘極端)接收切換信號CS或反相之切換信號CSB，電晶體P1的第一端(源極端)接收電源電壓VDD(第一準位電壓)。電晶體P1的第二端(汲極端)耦接N型電晶體N1的第一端(汲極端)。N型電晶體N1的控制端(閘極端)接收切換信號CS，且N型電晶體N1的第二端(源極端)耦接N型電晶體N2的第一端(汲極端)。N型電晶體N2的控制端(閘極端)接收第一晶片CHIP1的輸入信號Vin1，且N型電晶體N2的第二端則接收接地電壓GND(第二準位電壓)。
P型電晶體P2的控制端(閘極端)接收第一晶片CHIP1的輸入信號Vin1，P型電晶體P2的第一端(源極端)接收電源電壓VDD。P型電晶體P2的第二端(汲極端)耦接P型電 晶體P3的第一端(源極端)、電晶體P1的第二端以及電晶體N1的第一端，以作為第一傳輸控制開關110的第一輸出端而產生該第一待傳信號Va1_P。反相器410的輸入端接收切換信號CS。P型電晶體P3的控制端(閘極端)耦接反相器410的輸出端以接收反相之切換信號CSB，電晶體P3的第二端(汲極端)則耦接N型電晶體N3的第一端(源極端)、電晶體N1的第二端以及電晶體N2的第一端，以作為第一傳輸控制開關110的第二輸出端而產生第一待傳信號Va1_N。N型電晶體N3的控制端(閘極端)耦接反相器410的輸出端以接收反相之切換信號CSB，且電晶體N3的第二端(源極端)接收接地電壓GND。
輸入驅動電路210包括N型電晶體N4以及P型電晶體P4。電晶體P4的控制端(閘極端)透過第一傳輸控制開關110的第一輸出端接收第一待傳信號Va1_P，而電晶體N4的控制端(閘極端)透過第一傳輸控制開關110的第二輸出端接收第一待傳信號Va1_N。P型電晶體P4的第一端(源極端)接收來自電源控制電路240的第一準位電壓(例如，電源電壓VDD)作為輸入驅動電路210的電源端。P型電晶體P1的第二端(汲極端)連接N型電晶體N4的第一端(汲極端)以成為輸入驅動電路210的輸出端並產生第二待傳信號Va2。輸入驅動電路210的輸出端連接TSV 130的第一端，也就是圖3的端點A。N型電晶體N4的第二端(源極端)接收接地電壓GND。因此，第二待傳信號Va2便是反相的第一待傳信號Va1_P、Va1_N。
短路偵測電路220包括反或閘(NOR gate)320(亦稱為第一反或閘)，其第一輸入端連接TSV 110的第一端(端點A)，反或閘320的第二輸入端接收第一待傳信號Va1_P，且反或閘320的輸出端產生短路偵測輸出信號Sds。
偏壓電路260的第一端連接短路偵測電路220的輸出端，也就是反或閘320的輸出端，以維持短路偵測輸出信號Sds的偏壓。本案實施例的偏壓電路260包括偏壓電阻R1，偏壓電阻R2的第一端分別連接至短路偵測電路220的輸出端，且偏壓電阻R2的第二端接收第二準位電壓(接地電壓GND)。
偏壓電路260在其他實施例中也可以利用P型金氧半場效電晶體、N型金氧半場效電晶體來設置，或是不設置偏壓電路260。圖5A及圖5B是圖4之偏壓電路260在其他實施例的電路圖。圖5A的偏壓電路260包括N型電晶體N5，N型電晶體N5的汲極端及閘極端連接至圖4短路偵測電路220的輸出端，且N型電晶體N5的源極端接收接地電壓GND，以使偏壓電路260具備足夠的偏壓電阻。圖5B的偏壓電路260則包括P型電晶體P5，P型電晶體P5的源極端連接至圖4短路偵測電路220的輸出端，且P型電晶體P5的汲極端及閘極端接收接地電壓GND，以使偏壓電路260具備足夠的偏壓電阻。
請回到圖4，本實施例的電源控制電路240包括第一開關340。本案實施例以P型電晶體P6來實現第一開關340，但不以此為限。P型電晶體P6的源極端接收電源電 壓VDD，P型電晶體P6的汲極端連接輸入驅動電路210的電源端，且P型電晶體P6的閘極端接收短路偵測輸出信號Sds。
短路保護電路250包括第二開關350，本實施例以N型電晶體N6來實現第二開關350。N型電晶體N6的汲極端連接TSV 130的第一端(端點A)，N型電晶體N6的源極端連接接地電壓GND，且N型電晶體N6的閘極端接收短路偵測輸出信號Sds。第二開關350依據短路偵測輸出信號Sds以決定是否將TSV 130的對應端點A導通至接地電壓GND。
由上所述，本案圖4之第一資料路徑電路120中電路結構的動作方式可由下列真值表(1)來說明：
請同時參照圖2、圖4及表(1)。狀態1表示第一傳輸控制開關被禁能，輸入信號Vin1無法被傳遞，第二傳輸控制開關被致能，輸入信號Vin2從第二晶片CHIP2傳到第 一晶片CHIP1的情況(反向信號傳輸狀態)，切換信號CS是邏輯”0”，而反相切換信號CSB是邏輯”1”。此時，基於邏輯”0”的切換信號CS，圖4中的電晶體P1及N3導通，電晶體N1及P3關閉，使得第一待傳信號Va1_P與電源電壓VDD維持在相同電位，讓輸入驅動電路210的電晶體P4關閉；第一待傳信號Va1_N與接地電壓GND維持在相同電位，讓輸入驅動電路210的電晶體N4關閉，從而使輸入驅動電路210無法傳輸資料。
短路偵測電路220的反或閘320因第一待傳信號Va1_P為邏輯”1”，而使短路偵測輸出信號Sds為邏輯”0”，第二開關350的N型電晶體N6因而關閉，避免TSV 130的端點A導通至地。電源控制電路240的第一開關340的P型電晶體P6雖然會因而導通，但由於電晶體P6關閉，因此可避免電源電壓VDD傳送到TSV 130。
狀態2~5表示輸入信號Vin1從第一晶片CHIP1傳到第二晶片CHIP2的情況(正向信號傳輸狀態)，切換信號CS是邏輯”1”，而反相切換信號CSB是邏輯”0”。此時，由於切換信號CS是邏輯”1”，使得電晶體P1及N3關閉，而電晶體N1及P3則導通，此時的輸入信號Vin1便可傳輸到輸入驅動電路210。其中，狀態2~3表示TSV 130為正常狀態，也就是TSV 130沒有與矽基板發生短路的情況；狀態4~5表示TSV 130為短路狀態，也就是TSV 130已經與矽基板發生短路的情況。
於狀態2中，輸入信號Vin1是邏輯”0”，使得電晶體N2關閉，電晶體P2導通，第一待傳信號Va1_P及Va1_N皆因此而成為邏輯”1”，電晶體N4導通而電晶體P4關閉，第二待傳信號Va2因而成為邏輯”0”，為反相的第一待傳信號Va1_P及Va1_N。短路偵測電路220的反或閘320所產生的短路偵測輸出信號Sds為邏輯”0”，第二開關350的N型電晶體N6因而關閉。電源控制電路240的P型電晶體P6因短路偵測輸出信號Sds而導通，以持續提供電源電壓VDD到輸入驅動電路210。
於狀態3中，輸入信號Vin1是邏輯”1”，使得電晶體N2導通，電晶體P2關閉，第一待傳信號Va1_P及Va1_N因此而成為邏輯”0”，電晶體N4關閉而電晶體P4導通，第二待傳信號Va2因而成為邏輯”1”，為反相的第一待傳信號Va1_P及Va1_N。短路偵測電路220的反或閘320所產生的短路偵測輸出信號Sds為邏輯”0”，第二開關350的N型電晶體N6因而關閉。電源控制電路240的P型電晶體P6因而導通。因此，狀態2、3的第二待傳信號Va2能夠透過TSV 130以正常傳輸到圖2的第一輸出邏輯電路140以作為第一傳輸信號st11。
狀態4~5則表示TSV 130為短路狀態，也就是TSV 130已經與矽基板發生短路的情況。於狀態4中，輸入信號Vin1是邏輯”0”，由於原本應該為邏輯”0”的第二待傳信號Va在經由TSV 130的短路後還是邏輯”0”，因此便如同狀態2一般，電晶體N6將關閉且電晶體P6將導通。
於狀態5中，雖然輸入信號Vin1是邏輯”1”，但是原本為邏輯”1”的第二待傳信號Va2因為TSV 130的短路而成為邏輯”0”。因此，短路偵測電路220的反或閘320所產生的短路偵測輸出信號Sds便為邏輯”1”，第二開關350的N型電晶體N6因而導通，使漏電流能夠透過TSV 130的端點A而導通至地；第一開關340的P型電晶體P6因而關閉。然而，透過TSV 130傳送到第一輸出邏輯電路140的第一傳輸信號st11則會因而為邏輯”0”，藉以無法傳送正確的第一傳輸信號st11到第一輸出邏輯電路140。雖然圖4的第一資料路徑電路120無法針對表(1)的狀態5進行正確的資料自我修補，但上述問題可以透過圖2中兩個或兩個以上的傳輸路徑模組TPM1、TPM2加以解決。
圖6A是本案第一實施例說明矽穿孔修補電路100的電路圖。也就是，圖6A繪示圖2中各個元件的電路架構。由於圖6A的第一資料路徑電路120、122與圖3繪示的第一資料路徑電路120相同，在此不再贅述其運作機制。圖6A的第二資料路徑電路160、162與第一資料路徑電路120、122的差異在於，第二資料路徑電路160、162的兩個輸入端分別接收第二傳輸控制開關112的第一待傳信號Va2_P、Va2_N，而非第一待傳信號Va1_P、Va1_N。第二傳輸控制開關112分別接收反相切換信號CSB以及第二晶片CHIP2的輸入信號Vin2，而非切換信號CS以及第一晶片CHIP1的輸入信號Vin1。
圖6A具備兩個傳輸路徑模組TPM1、TPM2，因此第一輸出邏輯電路140包括具備兩個輸入端的或閘510(亦稱為第一或閘)，而第二輸出邏輯電路142包括具備兩個輸入端的或閘520(亦稱為第二或閘)。當位於正向信號傳輸狀態時，或閘510的第一輸入端以及第二輸入端分別透過TSV 130、132的第二端C、D以接收從第一資料路徑電路120、122傳來的第一傳輸信號st11、st12，藉由或閘510的信號處理機制，便可自我修補成正確的第一輸出訊號Vout1，以將輸入信號Vin1從第一晶片CHIP1傳到第二晶片CHIP2。第二輸出邏輯電路142包括或閘520(亦稱第二或閘)。當位於反向信號傳輸狀態時，或閘520的第一輸入端以及第二輸入端分別透過TSV 130、132的第一端A、B以接收從第二資料路徑電路160、162傳來的第二傳輸信號st21、st22，藉由或閘520的信號處理機制，便可自我修補成正確的第二輸出訊號Vout2，以將輸入信號Vin2從第二晶片CHIP2傳到第一晶片CHIP1。
圖6A之矽穿孔修補電路100中電路結構的動作方式可由下列真值表(2)來說明，在此設定信號的傳輸方向是從第一晶片CHIP1傳到第二晶片CHIP2(也就是位在正向信號傳輸狀態)，因此切換信號CS是邏輯”1”，而反相切換信號CSB則是邏輯”0”。
基於邏輯”0”的切換信號CSB，第二傳輸控制開關112被禁能，並將第一待傳信號Va2_P連接至電源電壓VDD，使得第二資料路徑電路160、162的短路偵測輸出信號Sds3、Sds4為邏輯”0”，N型電晶體N7、N9因而關閉，避免TSV 130、132的端點C、D導通至地。
請同時參照圖6A及表(2)，狀態1、2表示TSV 130、132皆為正常狀態。特別提及的是，位於TSV 130端點A 的待傳信號Va11以及位於端點C的第一傳輸信號st11皆為相同電位。位於TSV 132端點B的待傳信號Va12以及位於端點D的第一傳輸信號st12也為相同電位。
表(2)的狀態1中，輸入信號Vin1是邏輯”0”，經由第一傳輸控制開關110以及第一資料路徑電路120、122的信號處理，待傳信號Va11、Va12理論上應等同於輸入信號Vin1，也就是邏輯”0”。反或閘320_11、320_12所產生的短路偵測輸出信號Sds1、Sds2皆為邏輯”0”。電晶體P6、P8分別導通以持續提供電源電壓VDD，且電晶體N6、N8關閉。第一輸出邏輯電路140的或閘510則由於第一傳輸信號st11、st12皆為邏輯”0”，而使第一輸出信號Vout1為邏輯”0”。
表(2)的狀態2中，輸入信號Vin1是邏輯”1”，待傳信號Va11、Va12同為邏輯”1”。短路偵測輸出信號Sds1、Sds2皆為邏輯”0”。電晶體P6、P8分別導通以持續提供電源電壓VDD，且電晶體N6、N8關閉。第一輸出邏輯電路140的或閘510則由於第一傳輸信號st11、st12皆為邏輯”1”，而使第一輸出信號Vout1為邏輯”1”。
狀態3、4表示TSV 130與其矽基板是短路狀態，TSV 132則是正常狀態。狀態3中，輸入信號Vin1是邏輯”0”，待傳信號Va11無論是否短路皆為邏輯”0”，待傳信號Va2則為邏輯”0”。此時電晶體P6、N6、P8、N8的動作與狀態1相同，在此不予贅述。狀態4中，輸入信號Vin1是邏輯”1”，待傳信號Va11原本應為邏輯”1”，但是待傳信號 Va11由於TSV 130的短路而會被拉低至邏輯”0”，待傳信號Va12則為邏輯”1”。此時，基於邏輯”0”的第一待傳信號Va1_P以及邏輯”0”的第二待傳信號Va11，短路偵測輸出信號Sds1為邏輯”1”，而短路偵測輸出信號Sds2則為邏輯”0”。電晶體N6導通而使TSV 130的第一端A接地，以導引漏電流流向接地端。電晶體P6關閉而不提供電源電壓VDD，讓第一資料路徑電路120無法傳送第一待傳信號Va1_P、Va1_N。電晶體P8導通以持續提供電源電壓VDD，且電晶體N8關閉。第一輸出邏輯電路140的或閘510由於第一傳輸信號st11、st12分別為邏輯”0”與邏輯”1”，藉由或閘510的信號處理機制，第一輸出信號Vout1可被自動恢復為與輸入信號Vin1相同的邏輯”1”。
狀態5、6表示TSV 130是正常狀態，TSV 132則與其矽基板是短路狀態。狀態5中，輸入信號Vin1是邏輯”0”，待傳信號Va11則為邏輯”0”，待傳信號Va12無論是否短路皆為邏輯”0”。此時電晶體P6、N6、P8、N8的動作與狀態1相同，在此不予贅述。狀態6中，輸入信號Vin1是邏輯”1”，待傳信號Va11則為邏輯”1”，待傳信號Va12由於TSV 132的短路而為邏輯”0”。此時，短路偵測輸出信號Sds1為邏輯”0”，而短路偵測輸出信號Sds2則基於邏輯”0”的第一待傳信號Va1_P以及邏輯”0”的待傳信號Va12而為邏輯”1”。因此，電晶體P6導通以持續提供電源電壓VDD，且電晶體N6關閉。電晶體N8導通而使TSV 132的第一端B接地，以導引漏電流流向接地端。電晶體P8 關閉而不提供電源電壓VDD，讓第一資料路徑電路122無法傳送第一待傳信號Va1_P、Va1_N。第一輸出邏輯電路140的或閘510由於第一傳輸信號st11、st12分別為邏輯”1”與邏輯”0”，藉由或閘510的信號處理機制，第一輸出信號Vout1可被自動恢復為與輸入信號Vin1相同的邏輯”1”。
狀態7、8則表示當TSV 130、132皆與矽基板發生短路的情況。於狀態7中，輸入信號Vin是邏輯”0”，由於待傳信號Va11、Va12無論是否短路皆為與輸入信號Vin1同相的邏輯”0”，因此矽穿孔修補電路100的致動方式與狀態1、3、5相同，且第一輸出邏輯電路140產生正確的第一輸出信號Vout1(邏輯”0”)。
於狀態8中，由於輸入信號Vin1是邏輯”1”，待傳信號Va11、Va12及第二傳輸信號St11、St12皆因短路而下拉為邏輯”0”，而非原本的邏輯”1”。反或閘320_11、320_12所產生的短路偵測輸出信號Sds1、Sds2皆為邏輯”1”，導致電晶體P6、P8因而關閉，從而停止提供電源電壓VDD，讓第一資料路徑電路120、122無法傳送第一待傳信號Va1_P、Va1_N。電晶體N6、N8因而導通，將原本要流入到TSV 130、132的漏電流導引至接地端。第一輸出邏輯電路140的或閘510分別接收兩個錯誤的第二傳輸信號St11、St12(邏輯”0”)，使得或閘510無法進行自我修補，因而產生錯誤的第一輸出信號Vout1(邏輯”0”)。
上述圖6A配合真值表(2)揭示在正向信號傳輸狀態時之矽穿孔修補電路100的致動機制，應用本實施例者應可 從上述揭示中輕易推導出位在反向信號傳輸狀態時(也就是，切換信號CS為邏輯”0”，而反相切換信號CSB為邏輯”1”)，圖6A之矽穿孔修補電路100的相關致動機制，在此便不予贅述。例如，基於邏輯”0”的切換信號CS，第一傳輸控制開關110直接將第一待傳信號Va1_P連接至電源電壓VDD，使得第一資料路徑電路120、122的短路偵測輸出信號Sds1、Sds2將為邏輯”0”，N型電晶體N6、N8因而關閉，避免TSV 130、132的端點A、B導通至地。
圖6B是本案第一實施例之另一舉例以說明矽穿孔修補電路100的電路圖。由於短路偵測輸出信號Sds1~Sds4的信號傳輸精確度會受到圖3中偏壓電路260、短路偵測電路220以及短路保護電路250的影響，因此，為了加強圖6A的電源控制電路240_11、240_12、240_21、240_22的控制能力，圖6B的矽穿孔修補電路100便在各個電源控制電路240_11、240_21、240_12、240_22所具有之P型電晶體P6~P9的控制端(也就是，第一開關的控制端)分別設置兩個相互串接的反相器610_11~610_22、620_11~620_22，也就是，P型電晶體P6~P9的閘極端分別透過第一反相器610_11~610_22以及第二反相器620_11~620_22以接收短路偵測輸出信號Sds1~Sds4，從而提升短路偵測輸出信號Sds1~Sds4的信號傳輸精確度。
雖然圖6A的矽穿孔修補電路100無法針對表(2)狀態8進行正確的資料自我修補機制，但上述問題可以透過額外增加第三個或三個以上的傳輸路徑模組來加以解決，如 圖7所示。圖7是本案第二實施例說明矽穿孔修補電路700的電路圖。本實施例的矽穿孔修補電路700與第一實施例的矽穿孔修補電路100相類似，差異在於矽穿孔修補電路700採用三個傳輸路徑模組TPM1~TPM3來實現，也就是除了傳輸路徑模組TPM1~TPM2以外更包括第三傳輸路徑模組TPM3。第三傳輸路徑模組TPM3中矽穿孔134的第二端透過第一資料路徑電路124而傳送第三傳輸路徑模組TPM3的第一傳輸信號St13至第一輸出邏輯電路140，且第三傳輸路徑模組中TPM3中矽穿孔134的第一端透過第二資料路徑電路164傳送第三傳輸路徑模組TPM3的第二傳輸信號st23至第二輸出邏輯電路142。
也就是說，第一輸出邏輯電路140包括或閘740(亦稱第三或閘)，其第一輸入端、第二輸入端以及第三輸入端分別透過矽穿孔TSV 130、132、134位於第二晶片CHIP2處的第二端以接收三個第一傳輸信號st11、st12、st13。反或閘740的輸出端產生第一輸出信號Vout1。第二輸出邏輯電路142包括或閘742(亦稱第四或閘)，其第一輸入端、第二輸入端以及第三輸入端分別透過矽穿孔TSV 130、132、134位於第一晶片CHIP1處的第一端以接收三個第二傳輸信號st21、st22、st23。或閘742的輸出端產生第二輸出信號Vout2。第二實施例於上述並未提及的動作方式及功能請參考上述實施例，在此不予贅述。
圖8是本案第三實施例說明矽穿孔修補電路800的示意圖。矽穿孔修補電路800在3DIC技術的使用上具有相 當大的彈性，應用在多層晶片堆疊時亦可使用符合本案實施例精神的矽穿孔修補電路800。例如，矽穿孔修補電路800中的傳輸路徑模組TPM1~TPM3設置於多個晶片堆疊(例如，圖8繪示的晶片CHIP1~CHIP4)，信號的傳輸方向是從第一晶片CHIP1流經晶片CHIP2~3而到達第四晶片CHIP4(正向信號傳輸狀態)，或是從第四晶片CHIP4流經晶片CHIP2~3而到達第一晶片CHIP1(反向信號傳輸狀態)。傳輸路徑模組TPM1~TPM3在第一晶片CHIP1與第四晶片CHIP4之間分別包括穿透不同晶片的TSV 830、832及834。
第一輸出邏輯電路840可設置於除了第一晶片CHIP1以外的晶片上(例如，第二晶片CHIP2至第四晶片CHIP4)，其三個輸入端分別連接位於TSV 830、832、834位於所在晶片之端點，以分別接收多個傳輸信號。藉此，當在正向信號傳輸狀態時，位在不同晶片上的第一輸出邏輯電路840分別在第二晶片CHIP2至第四晶片CHIP4產生輸出信號Vout1、Vout2、Vout3。第二輸出邏輯電路842可設置於除了第四晶片CHIP4以外的晶片上(例如，第一晶片CHIP1至第三晶片CHIP3)，其三個輸入端分別連接位於TSV 830、832、834位於所在晶片之端點，以分別接收多個傳輸信號。當在反向信號傳輸狀態時，位在不同晶片上的第二輸出邏輯電路842分別在第一晶片CHIP1至第三晶片CHIP3產生輸出信號VoutB3、VoutB2、VoutB1。藉此，矽穿孔修補電路800可以藉由切換信號CS或反向 切換信號CSB的調整而使第一晶片CHIP1與第四晶片CHIP4的信號能夠雙向且正確地傳送輸入信號Vin1或Vin2到相對應的晶片上。
圖9是本案第四實施例說明矽穿孔修補電路900的示意圖。圖9的矽穿孔修補電路900與圖2的矽穿孔修補電路100相似，其差異在於圖2的矽穿孔修補電路100主要是透過由第一資料路徑電路120、122、TSV 130、132、第二資料路徑電路160、162所組成的傳輸路徑模組TPM1、TPM2以及輸出邏輯電路140、142來傳輸資料，而圖9的矽穿孔修補電路900則包括至少兩個資料路徑模組SDP1~SDP2以及相對應的至少兩個TSV 130、132、以及多個輸出邏輯電路140、142。換句話說，本案實施例是將兩個第一資料路徑電路120、122設計為同一個資料路徑模組SDP1，且將兩個第二資料路徑電路160、162設計為另一個資料路徑模組SDP2，配合相對應的TSV 130、132以傳輸信號。但不為本實施例所限制。
每個資料路徑模組SDP1、SDP2包括至少兩個具相同輸入端的資料路徑電路，各個資料路徑模組SDP1、SDP2的輸入端分別連接第一以及第二傳輸控制開關110、112的輸出端，以分別在正向信號傳輸狀態或是反向信號傳輸狀態時接收輸入信號Vin1或Vin2。例如，在由第一資料路徑電路120、122組成的這個資料路徑模組SDP1之兩個輸入端N11、N21相互連接並連接到第一傳輸控制開關110的輸出端。由第二資料路徑電路160、162組成的這個資料 路徑模組SDP2之兩個輸入端N12、N22相互連接並連接到第二傳輸控制開關112的輸出端。
各個資料路徑模組(如，一個資料路徑模組SDP1)中各個資料路徑電路(如，第一資料路徑電路120、122)的輸出端分別連接所在的對應晶片(第一晶片CHIP1)中通往下一級晶片(第二晶片CHIP2)之對應TSV 130、132的端點，以透過TSV 130、132而傳遞資料。多個輸出邏輯電路(如，輸出邏輯電路140、142)分別設置於任一晶片。各個輸出邏輯電路的輸入端連接任一晶片中TSV 130、132在同一側的端點，以接收至少兩個傳輸信號，從而分別產生輸出信號。例如，輸出邏輯電路140的輸入端連接第二晶片CHIP2中TSV 130、132在同一側的端點，以接收傳輸信號st11、st12，從而產生輸出信號Vout1；輸出邏輯電路142類似於輸出邏輯電路140，在此不予贅述。其餘元件的詳細說明請見上述實施例中說明。
圖10是本案第五實施例說明矽穿孔修補電路1000的示意圖。第五實施例與上述圖9的第四實施例相似，其差異在於，圖9中每個資料路徑模組SDP1~SDP2包括兩個資料路徑電路(例如，第一資料路徑電路120、122以及第二資料路徑電路160、162)，且具備相對應的兩個TSV 130、132；而本案第五實施例中每個資料路徑模組SDP1~SDP2則包括三個或三個以上的資料路徑電路(例如，第一資料路徑電路120、122、124以及第二資料路徑電路160、162、164)，且具備相對應的三個TSV 130、132、 134。因此，本案實施例中可以依照需求而調整在每個資料路徑模組當中的資料路徑電路數量以及其相對應的TSV數量。其餘元件的詳細說明請見上述實施例中說明。
本案第四到第五實施例的實現精神亦可以應用在多層晶片堆疊時，如圖11所示，圖11是本案第六實施例說明矽穿孔修補電路1100的示意圖。雙向自我修補裝置1100包括多個晶片(如，第一晶片CHIP1至第四晶片CHIP4)、第一傳輸控制開關110以及第二傳輸控制開關112、至少兩個TSV 830、832、多個資料路徑模組SDP1~SDP3、SDPB1~SDPB3以及多個輸出邏輯電路840、842。晶片CHIP1~CHIP4、第一以及第二傳輸控制開關110、112、TSV 830、832皆與上述實施例相同。此外，各個資料路徑模組SDP1~SDP3中的資料路徑電路820~821皆與圖2中的第一資料路徑電路120、122及圖8中的第一資料路徑電路820相同，且各個資料路徑模組SDPB1~SDPB3中的資料路徑電路822~823皆與圖2中的第二資料路徑電路160、162及圖8中的第二資料路徑電路860相同，在此不予贅述。
這些多個資料路徑模組SDP1~SDP3、SDPB1~SDPB3設置於每一晶片中。每個資料路徑模組SDP1~SDP3、SDPB1~SDPB3包括至少兩個具相同輸入端的資料路徑電路，應用本實施例者可依照其需求而調整每個資料路徑模組SDP1~SDP3、SDPB1~SDPB3內資料路徑電路的數量，圖11中每組資料路徑SDP1~SDP3、SDPB1~SDPB3內皆包括兩個資料路徑電路。各個資料路徑模組(如，一個資料 路徑模組SDP1、SDPB1)的輸入端分別連接第一傳輸控制開關110以及第二傳輸控制開關112的輸出端，以在正向信號傳輸狀態或是反向信號傳輸狀態時接收輸入信號Vin1或Vin2。
各個資料路徑模組(如，一個資料路徑模組SDP2~SDP3、SDPB2~SDPB3)的輸入端也可以分別透過接收上一級晶片的輸出信號，且各個資料路徑模組中各個資料路徑電路的輸出端分別連接所在的對應晶片中通往下一級晶片之TSV 830、832的端點，以透過TSV 830、832而傳遞資料。例如，各個資料路徑模組SDP2~SDP3的輸入端透過位於相同晶片上的第一輸出邏輯電路840而分別接收輸出信號Vout1、Vout2，且各個資料路徑模組SDP2~SDP3中各個資料路徑電路820、821的輸出端分別連接所在的對應晶片中通往下一級晶片之TSV 830、832的端點。相似地，各個資料路徑模組SDPB2~SDPB3的輸入端透過位於相同晶片上的第二輸出邏輯電路842而分別接收輸出信號VoutB1、VoutB2，且各個資料路徑模組SDPB2~SDPB3中各個資料路徑電路822、823的輸出端分別連接所在的對應晶片中通往下一級晶片之TSV 830、832的端點。輸出邏輯電路840、842則分別設置於每一晶片上。這些輸出邏輯電路840、842的輸入端連接每一晶片中TSV 830、832在同一側的端點，以接收至少兩個傳輸信號，從而分別產生輸出信號Vout1~Vout3、VoutB1~VoutB3。
換句話說，當信號的傳輸方向是使輸入信號Vin1從第一晶片CHIP1透過晶片CHIP2~CHIP3而到達第四晶片CHIP4時(正向信號傳輸狀態)，此時的切換信號CS為邏輯”1”，輸入信號Vin1會經由一個資料路徑模組SDP1以及位於第二晶片CHIP2的第一輸出邏輯電路840而將輸入信號Vin1自我恢復並傳輸到第二晶片CHIP2以產生輸出信號Vout1，再經由一個資料路徑模組SDP2以及位於第三晶片CHIP3的第一輸出邏輯電路840而將輸入信號Vin1自我恢復並傳輸到第三晶片CHIP3以產生輸出信號Vout2，最後經由一個資料路徑模組SDP3以及位於第四晶片CHIP4的第一輸出邏輯電路840而傳輸到第四晶片CHIP4以產生輸出信號Vout3。相對地，當信號的傳輸方向是使輸入信號Vin2從第四晶片CHIP4透過晶片CHIP3、CHIP2而到達第一晶片CHIP1時(反向信號傳輸狀態)，此時的切換信號CS為邏輯”0”，輸入信號Vin2會經由一個資料路徑模組SDPB1以及位於第三晶片CHIP3的第二輸出邏輯電路842而傳輸到第三晶片CHIP3以產生輸出信號VoutB1，並依此類推以將輸入信號Vin2透過自我恢復以依序傳送到第二晶片CHIP2的第二輸出邏輯電路842而產生輸出信號VoutB2，以及傳輸到第一晶片CHIP1的第二輸出邏輯電路842以產生輸出信號VoutB3。如此一來，在正向傳輸方向時，矽穿孔修補電路1100每次將輸入信號Vin1傳送經過一個晶片時，便能夠利用第一輸出邏輯電路840而自我恢復成與輸入信號Vin1相同的輸出信號 Vout1~Vout3；在反向傳輸方向時，矽穿孔修補電路1100每次將輸入信號Vin2傳送經過一個晶片時，便能夠利用第二輸出邏輯電路842而自我恢復成與輸入信號Vin2相同的輸出信號VoutB1~VoutB3，從而增加資料傳輸的穩定度。
綜上所述，本案實施例所述的矽穿孔修補電路利用兩個傳輸控制開關以及切換信號以在多個晶片中雙向地傳輸資料，並依據輸入信號、切換信號以及TSV的電位來偵測TSV是否與矽基板發生短路。在TSV發生短路時，矽穿孔修補電路利用關閉電源電壓和/或將TSV連接至接地電壓等方式，避免漏電流流入矽基板，從而防止矽基板中的電壓準位發生漂移。每個輸出邏輯電路還可依據已傳輸的多個傳輸信號來自我修復為正確的輸出信號，讓半導體裝置(如，三維晶片(3DIC))就算是已經有部分TSV發生短路的情況下，仍然能夠正確且雙向地傳輸資料。此外，本案實施例的第一及第二傳輸控制開關能夠對傳輸的輸入信號提供足夠的驅動能力，使得信號能夠透過接合墊傳輸到外部電路中。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、700、800、900、1000、1100‧‧‧矽穿孔修補電路
10‧‧‧晶片內部電路
20‧‧‧接合墊
30‧‧‧輸出緩衝驅動器
40‧‧‧外部電路
110‧‧‧第一傳輸控制開關
112‧‧‧第二傳輸控制開關
120、122、124、820、821‧‧‧第一資料路徑電路
130、132、134、830、832、834‧‧‧矽穿孔(TSV)
140、840‧‧‧第一輸出邏輯電路
142、842‧‧‧第二輸出邏輯電路
150‧‧‧矽基板
160、162、164、822、823、860‧‧‧第二資料路徑電路
210‧‧‧輸入驅動電路
220‧‧‧短路偵測電路
230‧‧‧漏電流消除電路
240、240_11、240_12、240_21、240_22‧‧‧電源控制電路
250‧‧‧短路保護電路
260‧‧‧偏壓電路
320、320_11、320_12、320_21、320_22‧‧‧反或閘
340‧‧‧第一開關
350‧‧‧第二開關
410、610_11~610_22、620_11~620_22‧‧‧反相器
510、520、740、742‧‧‧或閘
I1、I2‧‧‧漏電流
Vin1、Vin2‧‧‧輸入信號
VDD‧‧‧電源電壓
Va、Va1~Va2‧‧‧待傳信號
Sds、Sds1~Sds4‧‧‧短路偵測輸出信號
P1~P9‧‧‧P型電晶體
N1~N9‧‧‧N型電晶體
SDP1~SDP3、SDPB1~SDPB3‧‧‧各個資料路徑模組
N11、N12、N21、N22、A、B、C、D‧‧‧端點
CS‧‧‧切換信號
CSB‧‧‧反相切換信號
st11、st12、st13、st21、st22、st23‧‧‧傳輸信號
Vout1~Vout3、VoutB1~VoutB3‧‧‧輸出信號
D1、D2‧‧‧二極體
R1、R2‧‧‧電阻
Va1、Va1_P、Va1_N、Va2_P、Va2_N‧‧‧第一待傳信號
Va11、Va12、Va21、Va22‧‧‧第二待傳信號
CHIP1~CHIP4‧‧‧晶片
TPM1~TPM3‧‧‧傳輸路徑模組
TSV‧‧‧矽穿孔
圖1是晶片內部電路、接合墊、輸出緩衝驅動電路以及外部電路的示意圖。
圖2是本案第一實施例說明矽穿孔修補電路的示意圖。
圖3是圖2中第一傳輸控制開關及第一資料路徑電路的功能方塊圖。
圖4是圖3中第一傳輸控制開關以及第一資料路徑電路的電路圖。
圖5A及圖5B是圖4之偏壓電路在其他實施例的電路圖。
圖6A是本案第一實施例說明矽穿孔修補電路的電路圖。
圖6B是本案第一實施例之另一舉例以說明矽穿孔修補電路的電路圖。
圖7是本案第二實施例說明矽穿孔修補電路的電路圖。
圖8是本案第三實施例說明矽穿孔修補電路的示意圖。
圖9是本案第四實施例說明矽穿孔修補電路的示意圖。
圖10是本案第五實施例說明矽穿孔修補電路的示意圖。
圖11是本案第六實施例說明矽穿孔修補電路的示意圖。
100‧‧‧矽穿孔修補電路
110‧‧‧第一傳輸控制開關
112‧‧‧第二傳輸控制開關
120、122‧‧‧第一資料路徑電路
130、132‧‧‧矽穿孔(TSV)
140‧‧‧第一輸出邏輯電路
142‧‧‧第二輸出邏輯電路
150‧‧‧矽基板
160、162‧‧‧第二資料路徑電路
CHIP1~CHIP2‧‧‧晶片
TPM1~TPM2‧‧‧傳輸路徑模組
N11、N12、N21、N22‧‧‧端點
CS‧‧‧切換信號
CSB‧‧‧反相切換信號
st11、st12、st21、st22‧‧‧傳輸信號
Vin1、Vin2‧‧‧輸入信號
Vout1、Vout2‧‧‧輸出信號
TSV‧‧‧矽穿孔

Claims (52)

  1. 一種矽穿孔修補電路，包括：第一晶片以及第二晶片，該第一晶片與該第二晶片相互上下堆疊；第一傳輸控制開關以及第二傳輸控制開關，分別設置於該第一晶片以及該第二晶片，該第一傳輸控制開關及該第二傳輸控制開關分別接收切換信號及反相切換信號，以決定將該第一晶片與該第二晶片其中之一的輸入信號反相為第一待傳信號，將該第一待傳信號傳輸到其輸出端，並截止該第一晶片或該第二晶片其中之另一的輸入信號；至少兩個傳輸路徑模組，各該傳輸路徑模組的兩端分別連接該第一傳輸控制開關以及該第二傳輸控制開關的輸出端，且各該傳輸路徑模組包括至少一矽穿孔；以及第一輸出邏輯電路以及第二輸出邏輯電路，分別設置於該第二晶片以及該第一晶片，該第一輸出邏輯電路以及該第二輸出邏輯電路的至少兩個輸入端分別連接該至少一矽穿孔的第二端以及第一端，以分別接收至少兩個第一傳輸信號以及至少兩個第二傳輸信號，且該第一輸出邏輯電路以及該第二輸出邏輯電路的輸出端分別產生第一輸出信號以及第二輸出信號，其中，各該至少兩個傳輸路徑模組中分別包括：該至少一矽穿孔，各該矽穿孔分別穿透矽基板以相互傳遞該第一晶片與該第二晶片之間的信號；以及 第一資料路徑電路以及第二資料路徑電路，分別設置於該第一晶片以及該第二晶片，該第一以及該第二資料路徑電路的輸入端分別連接該第一傳輸控制開關以及第二傳輸控制開關的輸出端以接收該第一待傳信號，且該第一資料路徑電路以及該第二資料路徑電路的輸出端分別連接該至少一矽穿孔的第一端以及第二端，以透過該至少一矽穿孔且依據該切換信號或反向切換信號傳遞資料，其中，該第一資料路徑電路以及該第二資料路徑電路分別包括：輸入驅動電路，接收該輸入信號，依據第一準位電壓與第二準位電壓以將該第一待傳信號反相為第二待傳信號，並將該第二待傳信號傳送至該至少一矽穿孔的對應端點；短路偵測電路，連接該至少一矽穿孔的對應端點，依據該第一待傳信號以及該至少一矽穿孔對應端點的電位以偵測該至少一矽穿孔是否與該矽基板發生短路，並產生短路偵測輸出信號；以及漏電流消除電路，連接該短路偵測電路以及該輸入驅動電路，依據該短路偵測輸出信號以避免由該第一準位電壓所產生的漏電流流入該矽基板，其中，該至少兩個傳輸路徑模組包括第一傳輸路徑模組以及第二傳輸路徑模組，並且該第一傳輸路徑模組以及該第二傳輸路徑模組中之各該第一資料路徑電路分別經由 對應之該至少一矽穿孔以傳送該第一傳輸路徑模組的第一傳輸信號和該第二傳輸路徑模組的第一傳輸信號至該第一輸出邏輯電路，且該第一傳輸路徑模組以及該第二傳輸路徑模組中之各該第二資料路徑電路分別經由對應之該至少一矽穿孔以傳送該第一傳輸路徑模組的第二傳輸信號和該第二傳輸模組的第二傳輸信號至該第二輸出邏輯電路。
  2. 如申請專利範圍第1項所述之矽穿孔修補電路，其中該第一傳輸控制開關以及該第二傳輸控制開關分別包括：第一P型電晶體，其控制端接收該切換信號或反相之該切換信號，該第一P型電晶體的第一端接收該第一準位電壓；第一N型電晶體，其控制端接收該切換信號或反相之該切換信號，該第一N型電晶體的第一端耦接該第一P型電晶體的第二端；第二N型電晶體，其控制端接收該第一晶片或該第二晶片的輸入信號，其第一端耦接該第一N型電晶體的第二端，且其第二端接收該第二準位電壓；第二P型電晶體，其控制端接收該第一晶片或該第二晶片的輸入信號，該第二P型電晶體的第一端接收該第一準位電壓；反相器，其輸入端接收該切換信號；第三P型電晶體，其控制端耦接該反相器的輸出端以接收反相之該切換信號或該切換信號，其第一端耦接該第 二P型電晶體的第二端、該第一P型電晶體的第二端以及該第一N型電晶體的第一端，以作為該第一傳輸控制開關或該第二傳輸控制開關的第一輸出端而產生該第一待傳信號；以及第三N型電晶體，其控制端耦接該反相器的輸出端以接收反相之該切換信號或該切換信號，其第一端耦接該第三P型電晶體的第二端、該第一N型電晶體的第二端以及該第二N型電晶體的第一端，以作為該第一傳輸控制開關或該第二傳輸控制開關的第二輸出端而產生該第一待傳信號，且其第二端接收該第二準位電壓。
  3. 如申請專利範圍第2項所述之矽穿孔修補電路，其中該輸入驅動電路包括：第四N型電晶體以及第四P型電晶體，第四N型電晶體以及第四P型電晶體的控制端分別透過該第一傳輸控制開關或該第二傳輸控制開關的該第一輸出端及該第二輸出端以接收該第一待傳信號，該第四P型電晶體的第一端接收該第一準位電壓，該第四P型電晶體的第二端連接該第四N型電晶體的第一端以成為該輸入驅動電路的輸出端並產生該第二待傳信號，且該第四N型電晶體的第二端接收該第二準位電壓。
  4. 如申請專利範圍第1項所述之矽穿孔修補電路，其中該第一輸出邏輯電路包括： 第一或閘，其第一輸入端以及第二輸入端分別透過該至少一矽穿孔的第二端接收兩個第一傳輸信號，該第一或閘的輸出端產生該第一輸出信號，並且，該第二輸出邏輯電路包括：第二或閘，其第一輸入端以及第二輸入端分別透過該至少一矽穿孔的第一端接收兩個第二傳輸信號，該第二或閘的輸出端產生該第二輸出信號。
  5. 如申請專利範圍第1項所述之矽穿孔修補電路，其中該至少兩個傳輸路徑模組更包括第三傳輸路徑模組，其中該第三傳輸路徑模組中之該第一資料路徑電路經由對應之該至少一矽穿孔以傳送該第三傳輸路徑模組的第一傳輸信號至該第一輸出邏輯電路，且該第三傳輸路徑模組中之該第二資料路徑電路經由對應之該至少一矽穿孔以傳送該第三傳輸路徑模組的第二傳輸信號至該第二輸出邏輯電路。
  6. 如申請專利範圍第5項所述之矽穿孔修補電路，其中該第一輸出邏輯電路包括：第三或閘，其第一輸入端、第二輸入端以及第三輸入端分別透過該至少一矽穿孔的第二端接收三個第一傳輸信號，該第三或閘的輸出端產生第一輸出信號，並且，該第二輸出邏輯電路包括：第四或閘，其第一輸入端、第二輸入端以及第三輸入端分別透過該至少一矽穿孔的第一端接收三個第二傳輸信號，該第四或閘的輸出端產生該第二輸出信號。
  7. 如申請專利範圍第1項所述之矽穿孔修補電路，其中該漏電流消除電路包括：電源控制電路，連接該短路偵測電路，依據該短路偵測輸出信號而決定是否停止提供該第一準位電壓給該輸入驅動電路。
  8. 如申請專利範圍第7項所述之矽穿孔修補電路，其中該電源控制電路包括：第一開關，其第一端接收該第一準位電壓，該第一開關的第二端連接該輸入驅動電路的電源端，且該第一開關的控制端接收該短路偵測輸出信號。
  9. 如申請專利範圍第8項所述之矽穿孔修補電路，其中該電源控制電路更包括：第一反相器以及第二反相器，該第一開關的控制端透過該第一反相器以及該第二反相器以接收該短路偵測輸出信號。
  10. 如申請專利範圍第1項所述之矽穿孔修補電路，其中該漏電流消除電路包括：短路保護電路，連接該短路偵測電路以及該至少一矽穿孔，依據該短路偵測輸出信號以決定將該至少一矽穿孔的對應端導通至第二準位電壓，其中該第一準位電壓大於該第二準位電壓。
  11. 如申請專利範圍第10項所述之矽穿孔修補電路，其中該短路保護電路包括： 第二開關，其第一端連接該至少一矽穿孔的對應端，該第二開關的第二端連接該第二準位電壓，且該第二開關的控制端接收該短路偵測輸出信號。
  12. 如申請專利範圍第1項所述之矽穿孔修補電路，其中該短路偵測電路包括：第一反或閘，其第一輸入端連接該至少一矽穿孔的對應端，該第一反或閘的第二輸入端接收該第一待傳信號，且該第一反或閘的輸出端產生該短路偵測輸出信號。
  13. 如申請專利範圍第1項所述之矽穿孔修補電路，該第一資料路徑電路以及該第二資料路徑電路分別更包括：偏壓電路，其第一端連接該短路偵測電路的輸出端，以維持該短路偵測輸出信號的偏壓。
  14. 如申請專利範圍第13項所述之矽穿孔修補電路，其中該偏壓電路包括：偏壓電阻，該偏壓電阻的第一端連接該短路偵測電路的輸出端，且該偏壓電阻的第二端接收該第二準位電壓。
  15. 如申請專利範圍第13項所述之矽穿孔修補電路，其中該偏壓電路包括第五N型電晶體，該第五N型電晶體的第一端及控制端連接該短路偵測電路的輸出端，且該第二N型電晶體的第二端接收該第二準位電壓。
  16. 如申請專利範圍第13項所述之矽穿孔修補電路，其中該偏壓電路包括第五P型電晶體，該第五P型電 晶體的第一端連接該短路偵測電路的輸出端，且該第五P型電晶體的第二端及控制端接收該第二準位電壓。
  17. 如申請專利範圍第1項所述之矽穿孔修補電路，更包括：至少一晶片，該至少一晶片與該第一晶片以及該第二晶片相互堆疊，該至少兩個傳輸路徑模組的至少一矽穿孔分別設置於各該至少一晶片上且相互導通。
  18. 一種矽穿孔修補電路，包括：多個晶片，該些晶片相互堆疊，且該些晶片包括第一晶片以及第二晶片；第一傳輸控制開關以及第二傳輸控制開關，分別設置於該第一晶片以及該第二晶片，該第一傳輸控制開關及該第二傳輸控制開關分別接收切換信號及反相切換信號，以決定將該第一晶片與該第二晶片其中之一的輸入信號反相為第一待傳信號，將該第一待傳信號傳輸到其輸出端，並截止該第一晶片與該第二晶片其中之另一的輸入信號；至少兩個矽穿孔，分別穿透矽基板以相互傳遞該些晶片之間的信號；至少兩個資料路徑模組，各個資料路徑模組分別設置於該第一晶片及該第二晶片，每個資料路徑模組包括具相同輸入端的至少兩個資料路徑電路，各個資料路徑模組的輸入端分別連接該第一傳輸控制開關以及第二傳輸控制開關的輸出端以接收該第一待傳信號，且各個資料路徑模組中各該資料路徑電路的輸出端分別連接通往對應晶片之該 至少兩個矽穿孔的端點，以透過該至少兩個矽穿孔且依據該切換信號或反相切換信號來傳遞資料；以及多個輸出邏輯電路，分別設置於任一晶片，各該輸出邏輯電路的至少兩個輸入端連接該任一晶片中該至少兩個矽穿孔在同一側的端點，以接收至少兩個傳輸信號，從而分別從其輸出端產生對應之輸出信號，其中各該資料路徑電路分別包括：輸入驅動電路，接收該輸入信號，依據第一準位電壓與第二準位電壓以將該第一待傳信號反相為第二待傳信號，並將該第二待傳信號傳送至對應之該矽穿孔的對應端點；短路偵測電路，連接該至少一矽穿孔的對應端點，依據該第一待傳信號以及對應之該矽穿孔之對應端點的電位以偵測對應之該矽穿孔是否與該矽基板發生短路，並產生短路偵測輸出信號；以及漏電流消除電路，連接該短路偵測電路以及該輸入驅動電路，依據該短路偵測輸出信號以避免由該第一準位電壓所產生的漏電流流入該矽基板。
  19. 如申請專利範圍第18項所述之矽穿孔修補電路，其中該第一傳輸控制開關以及該第二傳輸控制開關分別包括：第一P型電晶體，其控制端接收該切換信號或反相之該切換信號，該第一P型電晶體的第一端接收該第一準位電壓； 第一N型電晶體，其控制端接收該切換信號或反相之該切換信號，該第一N型電晶體的第一端耦接該第一P型電晶體的第二端；第二N型電晶體，其控制端接收該第一晶片或該第二晶片的輸入信號，其第一端耦接該第一N型電晶體的第二端，且其第二端接收該第二準位電壓；第二P型電晶體，其控制端接收該第一晶片或該第二晶片的輸入信號，該第二P型電晶體的第一端接收該第一準位電壓；反相器，其輸入端接收該切換信號；第三P型電晶體，其控制端耦接該反相器的輸出端以接收反相之該切換信號或該切換信號，其第一端耦接該第二P型電晶體的第二端、該第一P型電晶體的第二端以及該第一N型電晶體的第一端，以作為該第一傳輸控制開關或該第二傳輸控制開關的第一輸出端而產生該第一待傳信號；以及第三N型電晶體，其控制端耦接該反相器的輸出端以接收反相之該切換信號或該切換信號，其第一端耦接該第三P型電晶體的第二端、該第一N型電晶體的第二端以及該第二N型電晶體的第一端，以作為該第一傳輸控制開關或該第二傳輸控制開關的第二輸出端而產生該第一待傳信號，且其第二端接收該第二準位電壓。
  20. 如申請專利範圍第19項所述之矽穿孔修補電路，其中該輸入驅動電路包括： 第四N型電晶體以及第四P型電晶體，第四N型電晶體以及第四P型電晶體的控制端分別透過該第一傳輸控制開關或該第二傳輸控制開關的該第一輸出端及該第二輸出端以接收該第一待傳信號，該第四P型電晶體的第一端接收該第一準位電壓，該第四P型電晶體的第二端連接該第四N型電晶體的第一端以成為該信號反相器的輸出端並產生該第二待傳信號，且該第四N型電晶體的第二端接收該第二準位電壓。
  21. 如申請專利範圍第18項所述之矽穿孔修補電路，其中該至少兩個矽穿孔包括第一矽穿孔以及第二矽穿孔，並且，每個資料路徑模組包括兩個資料路徑電路，每個資料路徑模組中的各該資料路徑電路傳送兩個傳輸信號至該些輸出邏輯電路之其一。
  22. 如申請專利範圍第21項所述之矽穿孔修補電路，其中各該輸出邏輯電路包括：第一或閘，其第一輸入端以及第二輸入端分別透過該第一矽穿孔及該第二矽穿孔在任一晶片同一側的端點接收兩個傳輸信號，該第一或閘的輸出端產生各該輸出信號。
  23. 如申請專利範圍第21項所述之矽穿孔修補電路，其中該至少兩個矽穿孔更包括第三矽穿孔，並且，每個資料路徑模組更包括第三個資料路徑電路，每個資料路徑模組中的各該資料路徑電路傳送三個傳輸信號至該些輸出邏輯電路之其一。
  24. 如申請專利範圍第23項所述之矽穿孔修補電路，其中各該輸出邏輯電路包括：第二或閘，其第一輸入端、第二輸入端以及第三輸入端分別透過該第一矽穿孔、該第二矽穿孔以及該第三矽穿孔在任一晶片同一側的端點接收三個傳輸信號，該第二或閘的輸出端產生各該輸出信號。
  25. 如申請專利範圍第18項所述之矽穿孔修補電路，其中該漏電流消除電路包括：電源控制電路，連接該短路偵測電路，依據該短路偵測輸出信號而決定是否停止提供該第一準位電壓給該輸入驅動電路。
  26. 如申請專利範圍第25項所述之矽穿孔修補電路，其中該電源控制電路包括：第一開關，其第一端接收該第一準位電壓，該第一開關的第二端連接該輸入驅動電路的電源端，且該第一開關的控制端接收該短路偵測輸出信號。
  27. 如申請專利範圍第26項所述之矽穿孔修補電路，其中該電源控制電路更包括：第一反相器以及第二反相器，該第一開關的控制端透過該第一反相器以及該第二反相器以接收該短路偵測輸出信號。
  28. 如申請專利範圍第18項所述之矽穿孔修補電路，其中該漏電流消除電路包括： 短路保護電路，連接該短路偵測電路以及該至少一矽穿孔，依據該短路偵測輸出信號以決定將該至少一矽穿孔的對應端導通至第二準位電壓，其中該第一準位電壓大於該第二準位電壓。
  29. 如申請專利範圍第28項所述之矽穿孔修補電路，其中該短路保護電路包括：第二開關，其第一端連接該至少一晶穿孔的對應端，該第二開關的第二端連接該第二準位電壓，且該第二開關的控制端接收該短路偵測輸出信號。
  30. 如申請專利範圍第18項所述之矽穿孔修補電路，其中該短路偵測電路包括：第一反或閘，其第一輸入端連接該至少一矽穿孔的對應端，該第一反或閘的第二輸入端接收該第一待傳信號，且該第一反或閘的輸出端產生該短路偵測輸出信號。
  31. 如申請專利範圍第18項所述之矽穿孔修補電路，各該資料路徑電路分別更包括：偏壓電路，其第一端連接該短路偵測電路的輸出端，以維持該短路偵測輸出信號的偏壓。
  32. 如申請專利範圍第31項所述之矽穿孔修補電路，其中該偏壓電路包括：偏壓電阻，該偏壓電阻的第一端連接該短路偵測電路的輸出端，且該偏壓電阻的第二端接收該第二準位電壓。
  33. 如申請專利範圍第31項所述之矽穿孔修補電路，其中該偏壓電路包括第五N型電晶體，該第五N型電 晶體的第一端及控制端連接該短路偵測電路的輸出端，且該第二N型電晶體的第二端接收該第二準位電壓。
  34. 如申請專利範圍第31項所述之矽穿孔修補電路，其中該偏壓電路包括第五P型電晶體，該第五P型電晶體的第一端連接該短路偵測電路的輸出端，且該第五P型電晶體的第二端及控制端接收該第二準位電壓。
  35. 一種矽穿孔修補電路，包括：多個晶片，該些晶片相互堆疊，且該些晶片包括第一晶片以及第二晶片；第一傳輸控制開關以及第二傳輸控制開關，分別設置於該第一晶片以及該第二晶片，該第一傳輸控制開關及該第二傳輸控制開關分別接收切換信號及反相切換信號，以決定將該第一晶片與該第二晶片其中之一的輸入信號反相為第一待傳信號，將該第一待傳信號傳輸到其輸出端，並截止該第一晶片與該第二晶片其中之另一的輸入信號；至少兩個矽穿孔，分別穿透矽基板以相互傳遞該些晶片之間的信號；多個資料路徑模組，各個資料路徑模組設置於每一晶片，每個資料路徑模組包括具相同輸入端的至少兩個資料路徑電路，各個資料路徑模組的輸入端分別連接該第一傳輸控制開關以及第二傳輸控制開關的輸出端以接收該第一待傳信號，或是各個資料路徑模組的輸入端分別接收上一級晶片的輸出信號，且各個資料路徑模組中各該資料路徑電路的輸出端分別連接通往對應晶片之該至少兩個矽穿孔 的端點，以透過該至少兩個矽穿孔且依據該切換信號或反相切換信號來傳遞資料；以及多個輸出邏輯電路，分別設置於每一晶片，該些輸出邏輯電路的至少兩個輸入端連接該每一晶片中該至少兩個矽穿孔在同一側的端點，以接收至少兩個傳輸信號，從而分別從其輸出端產生對應之輸出信號，其中各該資料路徑電路分別包括：輸入驅動電路，接收該輸入信號，依據第一準位電壓與第二準位電壓以將該第一待傳信號反相為第二待傳信號，並將該第二待傳信號傳送至對應之該矽穿孔的對應端點；短路偵測電路，連接對應之該矽穿孔的對應端點，依據該第一待傳信號以及對應之該矽穿孔對應端點的電位以偵測該至少一矽穿孔是否與該矽基板發生短路，並產生短路偵測輸出信號；以及漏電流消除電路，連接該短路偵測電路以及該輸入驅動電路，依據該短路偵測輸出信號以避免由該第一準位電壓所產生的漏電流流入該矽基板。
  36. 如申請專利範圍第35項所述之矽穿孔修補電路，其中該第一傳輸控制開關以及該第二傳輸控制開關分別包括：第一P型電晶體，其控制端接收該切換信號或反相之該切換信號，該第一P型電晶體的第一端接收該第一準位電壓； 第一N型電晶體，其控制端接收該切換信號或反相之該切換信號，該第一N型電晶體的第一端耦接該第一P型電晶體的第二端；第二N型電晶體，其控制端接收該第一晶片或該第二晶片的輸入信號，其第一端耦接該第一N型電晶體的第二端，且其第二端接收該第二準位電壓；第二P型電晶體，其控制端接收該第一晶片或該第二晶片的輸入信號，該第二P型電晶體的第一端接收該第一準位電壓；反相器，其輸入端接收該切換信號；第三P型電晶體，其控制端耦接該反相器的輸出端以接收反相之該切換信號或該切換信號，其第一端耦接該第二P型電晶體的第二端、該第一P型電晶體的第二端以及該第一N型電晶體的第一端，以作為該第一傳輸控制開關或該第二傳輸控制開關的第一輸出端而產生該第一待傳信號；以及第三N型電晶體，其控制端耦接該反相器的輸出端以接收反相之該切換信號或該切換信號，其第一端耦接該第三P型電晶體的第二端、該第一N型電晶體的第二端以及該第二N型電晶體的第一端，以作為該第一傳輸控制開關或該第二傳輸控制開關的第二輸出端而產生該第一待傳信號，且其第二端接收該第二準位電壓。
  37. 如申請專利範圍第36項所述之矽穿孔修補電路，其中該輸入驅動電路包括： 第四N型電晶體以及第四P型電晶體，第四N型電晶體以及第四P型電晶體的控制端分別透過該第一傳輸控制開關或該第二傳輸控制開關的該第一輸出端及該第二輸出端以接收該第一待傳信號，該第四P型電晶體的第一端接收該第一準位電壓，該第四P型電晶體的第二端連接該第四N型電晶體的第一端以成為該信號反相器的輸出端並產生該第二待傳信號，且該第四N型電晶體的第二端接收該第二準位電壓。
  38. 如申請專利範圍第35項所述之矽穿孔修補電路，其中該第一晶片與該第二晶片中各設置一個資料路徑模組以及一個輸出邏輯電路，且堆疊在該第一晶片與該第二晶片之間的任一晶片各設置兩個資料路徑模組以及兩個輸出邏輯電路。
  39. 如申請專利範圍第35項所述之矽穿孔修補電路，其中該至少兩個矽穿孔包括第一矽穿孔以及第二矽穿孔，並且，每個資料路徑模組包括兩個資料路徑電路，每個資料路徑模組中的各該資料路徑電路傳送兩個傳輸信號至該些輸出邏輯電路之其一。
  40. 如申請專利範圍第39項所述之矽穿孔修補電路，其中各該輸出邏輯電路包括：第一或閘，其第一輸入端以及第二輸入端分別透過該第一矽穿孔及該第二矽穿孔在任一晶片同一側的端點接收兩個傳輸信號，該第一或閘的輸出端產生各該輸出信號。
  41. 如申請專利範圍第39項所述之矽穿孔修補電路，其中該至少兩個矽穿孔更包括第三矽穿孔，並且，每個資料路徑模組更包括第三個資料路徑電路，每個資料路徑模組中的各該資料路徑電路傳送三個傳輸信號至該些輸出邏輯電路之其一。
  42. 如申請專利範圍第39項所述之矽穿孔修補電路，其中各該輸出邏輯電路包括：第二或閘，其第一輸入端、第二輸入端以及第三輸入端分別透過該第一矽穿孔、該第二矽穿孔以及該第三矽穿孔在任一晶片同一側的端點接收三個傳輸信號，該第二或閘的輸出端產生各該輸出信號。
  43. 如申請專利範圍第35項所述之矽穿孔修補電路，其中該漏電流消除電路包括：電源控制電路，連接該短路偵測電路，依據該短路偵測輸出信號而決定是否停止提供該第一準位電壓給該輸入驅動電路。
  44. 如申請專利範圍第43項所述之矽穿孔修補電路，其中該電源控制電路包括：第一開關，其第一端接收該第一準位電壓，該第一開關的第二端連接該輸入驅動電路的電源端，且該第一開關的控制端接收該短路偵測輸出信號。
  45. 如申請專利範圍第44項所述之矽穿孔修補電路，其中該電源控制電路更包括： 第一反相器以及第二反相器，該第一開關的控制端透過該第一反相器以及該第二反相器以接收該短路偵測輸出信號。
  46. 如申請專利範圍第35項所述之矽穿孔修補電路，其中該漏電流消除電路包括：短路保護電路，連接該短路偵測電路以及該至少一矽穿孔，依據該短路偵測輸出信號以決定將該至少一矽穿孔的對應端導通至第二準位電壓，其中該第一準位電壓大於該第二準位電壓。
  47. 如申請專利範圍第46項所述之矽穿孔修補電路，其中該短路保護電路包括：第二開關，其第一端連接該至少一矽穿孔的對應端，該第二開關的第二端連接該第二準位電壓，且該第二開關的控制端接收該短路偵測輸出信號。
  48. 如申請專利範圍第35項所述之矽穿孔修補電路，其中該短路偵測電路包括：第一反或閘，其第一輸入端連接該至少一矽穿孔的對應端，該第一反或閘的第二輸入端接收該第一待傳信號，且該第一反或閘的輸出端產生該短路偵測輸出信號。
  49. 如申請專利範圍第35項所述之矽穿孔修補電路，各該資料路徑電路更分別包括：偏壓電路，其第一端連接該短路偵測電路的輸出端，以維持該短路偵測輸出信號的偏壓。
  50. 如申請專利範圍第49項所述之矽穿孔修補電路，其中該偏壓電路包括：偏壓電阻，該偏壓電阻的第一端連接該短路偵測電路的輸出端，且該偏壓電阻的第二端接收該第二準位電壓。
  51. 如申請專利範圍第50項所述之矽穿孔修補電路，其中該偏壓電路包括第五N型電晶體，該第五N型電晶體的第一端及控制端連接該短路偵測電路的輸出端，且該第二N型電晶體的第二端接收該第二準位電壓。
  52. 如申請專利範圍第50項所述之矽穿孔修補電路，其中該偏壓電路包括第五P型電晶體，該第五P型電晶體的第一端連接該短路偵測電路的輸出端，且該第五P型電晶體的第二端及控制端接收該第二準位電壓。
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