JP2005057192A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 入出力ピンにおけるリーク電流を抑制し、複数のデバイスに共有される入出力ピンのオープンチェックテストの実行が可能な半導体集積回路装置を提供する。
【解決手段】 「Ｌ」レベルのチップ選択信号に応じて、デバイスＤ＃１は選択状態に駆動される。スーパーＶｃｃディテクタ回路ＳＶＤ＃１は、「Ｌ」レベルのチップ選択信号に応じて動作状態となり、オープンチェック用ピンＯＣＰ＃１の印加電圧が電源電圧よりも十分高いことを検出して「Ｈ」レベルの検出信号ＳＶ＃１を出力する。デバイスＤ＃１のＮチャネルトランジスタＴｒ１＃１〜Ｔｒｎ＃１はオンされる。入出力ピンＩ／ＯＰ１への印加電圧に応じて、入出力ピンＩ／ＯＰ１に電流が駆動されたときには、デバイスＤ＃１との間のボンディングが正常であると判断できる。一方、入出力ピンＩ／ＯＰ１に電流が駆動されないときにはオープン不良であると判断できる。
【選択図】 図１

Description

この発明は、半導体集積回路装置に関し、より特定的には、半導体集積回路装置に搭載される複数のデバイスで共有される入出力ピンのオープンチェックテストに関する。

高集積化が求められるＬＳＩ（半導体集積回路）においては、近年、複数のデバイスを１つのパッケージに封止するマルチチップパッケージ（ＭＣＰ）や積層型チップスケールパッケージ（ｓ−ＣＳＰ）が製品化されている。

このようなパッケージでは、各デバイスと外部との間の信号の授受に用いられる入出力ピン（アドレスピン、データピン、制御ピンなど）が複数のデバイスで共通化される。通常、各デバイスには、入出力ピンを介して入出力される信号を入出力バッファに伝達するためのパッドが配され、入出力ピンとパッドとは、ワイヤボンディングなどによって結合される。したがって、１つの入出力ピンを複数のデバイスで共有する場合は、該入出力ピンと複数のパッドとがそれぞれワイヤボンディングにより結合される。

パッケージされたＬＳＩにおいては、入出力ピンとデバイスとの間の断線または短絡によるボンディング不良を検出するために、オープンショートチェックテストが実行される。例えば、１つの入出力ピンと１つのデバイスのパッドとが結合されるときには、オープンショートチェックテストは、該入出力ピン（以下において、注目入出力ピンとも称する）にテスタから逆バイアスを印加し、接地電位から注目入出力ピンに駆動される電流（１０μＡ程度）によって注目入出力ピンに生じる電位を測定することによって行なわれる。なお、注目入出力ピン以外の入出力ピンは、接地電位に設定される。

このとき、パッドと入出力バッファとを結ぶ配線には、ダイオード接続されたトランジスタ素子が配設される。トランジスタ素子は、例えば、ゲートおよびソースが接地電位に接続され、ドレインが該配線に接続されるＮチャネルトランジスタで構成される。

以上の構成において、注目入出力ピンとパッドとの間にボンディング不良が生じていないときには、注目入出力ピンへの逆バイアス印加によって、トランジスタ素子がオンして電流が駆動されることから、注目入出力ピンの電位は、−０．６Ｖ程度となる。

一方、断線によるオープン不良が発生しているときには、トランジスタ素子がオンされず電流が駆動されないことから、注目入出力ピンの電位は、印加電圧である−２Ｖ程度となる。また、他の入出力ピンとの間で短絡するショート不良が発生しているときは、注目入出力ピンの電位は、他の入出力ピンの電位と等しく、接地電位となる。

このように、注目入出力ピンの電位を測定することによって、注目入出力ピンとパッドとの間のボンディングが正常、オープン不良およびショート不良のいずれの状態であるかを判定することができる。

次に、１つの入出力ピンを複数のデバイスで共有するＬＳＩにおいて、上記の方法によって、注目入出力ピンのボンディング不良を検出する場合を考える。

まず、注目入出力ピンと他の入出力ピンとの間でショート不良が発生しているときには、先述のように、注目入出力ピンの電位は接地電位となることから、ショート不良を検出することができる。

これに対して、注目入出力ピンにオープン不良が発生しているときには、入出力ピンの電位は、先述した１つのデバイスのパッドに接続されるケースとは必ずしも一致しない。これは、注目入出力ピンを共有する複数のデバイスにおいて、１つでも注目入出力ピンとパッドとのボンディングが正常であれば、対応するトランジスタ素子がオンして電流を駆動することから、注目入出力ピンの電位は正常値である−０．６Ｖを示すことによる。このため、他のデバイスとの間に生じているオープン不良を検出することができない。

かかる問題を解決する手段として、例えば、特許文献１に記載される半導体装置が提案されている。

これによれば、半導体装置は、入出力ピンに加えて、デバイスごとに設けられる、複数のオープンチェックテスト時に用いるピン（以下、オープンチェック用ピンとも称する）を備える。オープンチェック用ピンは、対応するデバイスのパッドと入出力バッファとの間を結ぶ配線と接地電位との間に配されたトランジスタ素子のゲートに接続される。したがって、トランジスタ素子は、オープンチェック用ピンの入力電位に応じて、オン／オフ状態となり、配線を介してパッドと接地電位とを電気的に結合／分離する。

本半導体装置において、複数のデバイスのパッドとワイヤボンディングにより結合される注目入出力ピンのオープンチェックテストは、以下のように行なわれる。

注目入出力ピンに接続される複数のデバイスＤ１〜Ｄｎ（ｎは自然数）のうち、デバイスＤ１との間のオープンチェックテストを行なう場合を示す。

テスト実行にあたって、デバイスＤ１のオープンチェック用ピンには、電源電圧を印加し、デバイスＤ２〜Ｄｎのオープンチェック用ピンには、接地電位を印加する。これにより、デバイスＤ１に配されるトランジスタ素子はオンされ、デバイスＤ２〜Ｄｎに配されるトランジスタ素子はオフされる。

続いて、注目入出力ピンに所定の電圧を印加して、オープンチェックテストが実行される。

このとき、注目入出力ピンに接続されるデバイスＤ１〜Ｄｎのうち、デバイスＤ１については、トランジスタ素子がオンしているため、ボンディングが正常であれば、注目入出力ピンには電流が駆動される。一方、デバイスＤ２〜Ｄｎについては、トランジスタ素子がオフしているため、電流経路が形成されない。したがって、注目入出力ピンの電流を検出することにより、注目入出力ピンとデバイスＤ１のパッドとの間のボンディングが正常であると判断することができる。

さらに、注目入出力ピンに電流が検出されない場合は、唯一電流経路が形成されるデバイスＤ１において、オープン不良が生じていると判断することができる。

このように、本半導体装置では、オープンチェック用ピンを用いることにより、注目入出力ピンを共有するデバイスの個々に対してオープンチェックテストを行なうことを可能とする。なお、オープンチェック用ピンは、テスト時のみ使用され、通常動作時には使用されないことから、データシート上では、未使用ピン（以下、ＤＵピンとも称する）として記載される。
特開平０６−３３１７０５号公報

一般に、ＤＵピンは、通常動作時には、電圧が印加されず、オープン状態とされる。しかしながら、ノイズなどによっては、ＤＵピンに接地電位より若干高い電位が加わる場合が起こり得る。

この場合、上記の半導体装置では、ＤＵピンであるオープンチェック用ピンに、通常動作時においても電圧が印加されることとなる。これに応じて、該オープンチェック用ピンに対応するトランジスタ素子がオンすると、入出力ピンと接地電位との間には電流経路が形成されることから、リーク電流が発生してしまう。

したがって、このリーク電流の発生を防止するためには、オープンチェック用ピンは、データシート上ＧＮＤ（接地電位）ピンとして、確実に接地電位に設定しておかなければならない。

すなわち、上記の半導体装置では、積層するデバイスの数だけＧＮＤピンを余分に設ける必要が生じる。ピン数が多いパッケージでは、ＧＮＤピンの増設に十分対応することができるが、ピン数が限られたパッケージでは、オープンチェック用ピンとしてＧＮＤピンを増やすことは困難である。

それゆえ、この発明の目的は、入出力ピンにおけるリーク電流を抑制し、複数のデバイスに共有される入出力ピンのオープンチェックテストの実行が可能な半導体集積回路装置を提供することである。

この発明に係る半導体集積回路装置によれば、同一パッケージに搭載される複数のデバイスと、複数のデバイスで共通化され、複数のデバイスとパッケージの外部との信号の授受に供する第１のピンと、複数のデバイスの各々に対して配され、第１のピンと対応するデバイスとの間の接続不良を検出するテストモードにおいて、所定の電圧が印加される第２のピンと、複数のデバイスの各々に対して配され、複数のデバイスのいずれか１つを選択状態に駆動する選択信号を受け、選択信号を対応するデバイスに伝達する第３のピンとを備える。各複数のデバイスは、第１のピンへの入出力信号を内部回路へ伝達するためのパッドと、選択信号に応じて動作状態となり、第２のピンの印加電圧が基準電圧に達しているか否かを検出する電位検出回路と、パッドと第１の電位との間に配され、電位検出回路の出力する検出信号に応じて導通状態となり、パッドと第１の電位との間に電流経路を形成するトランジスタ素子とを含み、第１のピンに印加した電圧に応じて電流経路に電流が駆動されるか否かに基づいて、第１のピンと対応するデバイスとの間の接続不良を検出する。

本発明の半導体集積回路装置によれば、複数のデバイスで共通化される入出力ピンのオープンチェックテストを確実に行なうことができる。

さらに、オープンチェック用ピンへの印加電圧を検出するディテクタ回路を設けたことにより、通常動作時にノイズによって若干の電圧が印加されたときでも、リーク電流の発生を抑えることができる。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。

実施の形態１．
図１は、この発明の実施の形態１に従う半導体集積回路装置の構成を示すブロック図である。

図１を参照して、半導体集積回路装置は、同一パッケージに搭載された複数のデバイスＤ＃１〜Ｄ＃ｍ（ｍは２以上の自然数）と、各デバイスと外部との間の信号の授受に用いる複数の入出力ピンＩ／ＯＰ１〜Ｉ／ＯＰｎ（ｎは２以上の自然数）と、オープンチェックテストにおいて、注目入出力ピンと対応するデバイスとの間に電流経路を形成するためのオープンチェック用ピンＯＣＰ＃１〜ＯＣＰ＃ｍ（図示省略）と、チップ選択信号を各デバイスに入力するためのＣＳピンＣＳＰ＃１〜ＣＳＰ＃ｍ（図示省略）とを備える。

入出力ピンＩ／ＯＰ１〜Ｉ／ＯＰｎは、それぞれ、複数のデバイスＤ＃１〜Ｄ＃ｍで共通化される。例えば、入出力ピンＩ／ＯＰ１は、デバイスＤ＃１〜Ｄ＃ｍの各々の内部に配される入出力ピン用パッドＩ／ＯＰＤ１＃１，Ｉ／ＯＰＤ１＃２，・・・Ｉ／ＯＰＤ１＃ｍ（図示省略）に接続される。これらの接続には、ワイヤボンディングが施される。入出力ピンＩ／ＯＰｎについても同様に、入出力ピン用パッドＩ／ＯＰＤｎ＃１，Ｉ／ＯＰＤｎ＃２，・・・Ｉ／ＯＰＤｎ＃ｍ（図示省略）に接続される。

デバイスＤ＃１〜Ｄ＃ｍは、それぞれ、ｎ個の入出力ピンＩ／ＯＰ１〜Ｉ／ＯＰｎに受ける信号を対応する内部回路に入出力するためのｎ個の入出力バッファＩ／Ｏ１＃１〜Ｉ／Ｏｎ＃１，Ｉ／Ｏ１＃２〜Ｉ／Ｏｎ＃２，・・・Ｉ／Ｏ１＃ｍ〜Ｉ／Ｏｎ＃ｍと、ｎ個の入出力ピン用パッドＩ／ＯＰＤ１＃１〜Ｉ／ＯＰＤｎ＃１，Ｉ／ＯＰＤ１＃２〜Ｉ／ＯＰＤｎ＃２，・・・Ｉ／ＯＰＤ１＃ｍ〜Ｉ／ＯＰＤｎ＃ｍとを含む。

図１に示すように、デバイスＤ＃１においては、入出力ピン用パッドＩ／ＯＰＤ１＃１〜Ｉ／ＯＰＤｎ＃１は、入出力バッファＩ／Ｏ１＃１〜Ｉ／Ｏｎ＃１にそれぞれ接続される。これにより、入出力ピンＩ／ＯＰ１〜Ｉ／ＯＰｎへの入力信号は、対応する入出力ピン用パッドＩ／ＯＰＤ１＃１〜Ｉ／ＯＰＤｎ＃１を介して、対応する入出力バッファＩ／Ｏ１＃１〜Ｉ／Ｏｎ＃１に伝達される。また、入出力バッファＩ／Ｏ１＃１〜Ｉ／Ｏｎ＃１の出力信号は、対応する入出力ピン用パッドＩ／ＯＰＤ１＃１〜Ｉ／ＯＰＤｎ＃１を介して、入出力ピンＩ／ＯＰ１〜Ｉ／ＯＰｎにそれぞれ伝達される。

デバイスＤ＃２においても同様に、入出力ピン用パッドＩ／ＯＰＤ１＃２〜Ｉ／ＯＰＤｎ＃２は、入出力バッファＩ／Ｏ１＃２〜Ｉ／Ｏｎ＃２にそれぞれ接続される。なお、図示は省略するが、デバイスＤ＃３〜Ｄ＃ｍにおいても、同様に、ｎ個の入出力ピン用パッドとｎ個の入出力バッファとが１対１の関係で接続される。

デバイスＤ＃１〜Ｄ＃ｍは、入出力ピン用パッドＩ／ＯＰＤ１＃１〜ｎ＃１・・・と入出力バッファＩ／Ｏ１＃１〜Ｉ／Ｏｎ＃１・・・とを結ぶ配線と接地電位との間にそれぞれ配置されるＮチャネルトランジスタＴｒ１＃１〜Ｔｒｎ＃１，Ｔｒ１＃２〜Ｔｒｎ＃２，・・・Ｔｒ１＃ｍ〜Ｔｒｎ＃ｍをさらに含む。

図１に示すように、デバイスＤ＃１において、入出力ピン用パッドＩ／ＯＰＤ１＃１と入出力バッファＩ／Ｏ１＃１とを結ぶ配線と接地電位との間には、ＮチャネルトランジスタＴｒ１＃１が配される。また、入出力ピン用パッドＩ／ＯＰＤｎ＃１と入出力バッファＩ／Ｏｎ＃１とを結ぶ配線と接地電位との間には、ＮチャネルトランジスタＴｒｎ＃１が配される。

デバイスＤ＃２においても同様に、入出力ピン用パッドＩ／ＯＰＤ１＃２と入出力バッファＩ／Ｏ１＃２とを結ぶ配線と接地電位との間には、ＮチャネルトランジスタＴｒ１＃２が配される。また、入出力ピン用パッドＩ／ＯＰＤｎ＃２と入出力バッファＩ／Ｏｎ＃２とを結ぶ配線と接地電位との間には、ＮチャネルトランジスタＴｒｎ＃２が配される。

デバイスＤ＃３〜デバイスＤ＃ｍにおいても、図示は省略するが、ＮチャネルトランジスタＴｒ１＃３〜Ｔｒｎ＃３，・・・Ｔｒ１＃ｍ〜Ｔｒｎ＃ｍが同様の構成により配される。

デバイスＤ＃１〜Ｄ＃ｍは、ＮチャネルトランジスタＴｒ１＃１〜Ｔｒｎ＃１，・・・Ｔｒ１＃ｍ〜Ｔｒｎ＃ｍのオン／オフを制御する部位として、スーパーＶｃｃディテクタ回路ＳＶＤ＃１〜ＳＶＤ＃ｍをさらに含む。

スーパーＶｃｃディテクタ回路ＳＶＤ＃１〜ＳＶＤ＃ｍは、オープンチェック用ピンＯＣＰ＃１〜ＯＣＰ＃ｍと、ＮチャネルトランジスタＴｒ１＃１〜Ｔｒｎ＃１，Ｔｒ１＃２〜Ｔｒｎ＃２，・・・Ｔｒ１＃ｍ〜Ｔｒｎ＃ｍのゲートとの間にそれぞれ配設される。

図１に示すように、例えば、スーパーＶｃｃディテクタ回路ＳＶＤ＃１は、オープンチェック用ピンＯＣＰ＃１とデバイスＤ＃１に配置されたＮチャネルトランジスタＴｒ１＃１〜Ｔｒｎ＃１のゲートとの間に配置される。

スーパーＶｃｃディテクタ回路ＳＶＤ＃１の入力ノードは、デバイスＤ＃１に対応して配されるオープンチェック用ピンＯＣＰ＃１に接続される。接続には、ボンディングワイヤによって、オープンチェック用ピンＯＣＰ＃１と介在するパッドＯＰＤ＃１とが結合される。スーパーＶｃｃディテクタ回路ＳＶＤ＃１の出力ノードは、ＮチャネルトランジスタＴｒ１＃１〜Ｔｒｎ＃１のゲートに接続される。

スーパーＶｃｃディテクタ回路ＳＶＤ＃１の制御ノードは、チップ選択信号を内部回路に伝達するＣＳバッファＣＳｍ＃１の出力ノードに接続される。ＣＳバッファｍ＃１の入力ノードは、パッドＣＰＤ＃１を介して、チップ選択信号を受けるＣＳピンＣＳＰ＃１に接続される。なお、チップ選択信号は、動作内容に応じて、デバイスＤ＃１〜Ｄ＃ｍのうちの１つを選択状態に駆動するための信号である。デバイスＤ＃１〜Ｄ＃ｍにおいて、パッドＣＰＤ＃１〜ＣＰＤ＃ｍを介して入力されたチップ選択信号は、ＣＳバッファＣＳｍ＃１〜ＣＳｍ＃ｍ（図示省略）にそれぞれ入力される。「Ｌ」（論理ロー）レベルに活性化されたチップ選択信号がＣＳピンＣＳＰ＃１〜ＣＳＰ＃ｍのいずれか１つに入力されると、対応するデバイスが選択状態に駆動される。

スーパーＶｃｃディテクタ回路ＳＶＤ＃１は、制御ノードに「Ｌ」レベルのチップ選択信号を受けたことに応答して動作状態となり、入力されるオープンチェック用ピンＯＣＰ＃１の印加電圧が基準電圧よりも高いか否かを検出する。さらに、検出結果として、「Ｈ」（論理ハイ）または「Ｌ」レベルの電位を有する検出信号ＳＶ＃１を発生する。基準電圧には、電源電位よりも十分高い電位が設定される。

したがって、チップ選択信号が「Ｌ」レベルであり、かつオープンチェック用ピンＯＣＰ＃１の電位が電源電位よりも十分高いときには、スーパーＶｃｃディテクタ回路ＳＶＤ＃１は、「Ｈ」レベルの検出信号ＳＶ＃１を発生する。一方、チップ選択信号が「Ｈ」レベルのとき、または、チップ選択信号が「Ｌ」レベルであって、オープンチェック用ピンＯＣＰ＃１の電位が基準電位よりも低いときには、「Ｌ」レベルの検出信号ＳＶ＃１を発生する。発生した検出信号ＳＶ＃１は、ＮチャネルトランジスタＴｒ１＃１〜Ｔｒｎ＃１のゲートに入力される。この点において、オープンチェック用ピンの印加電位がトランジスタ素子のゲートに直接的に入力される従来の半導体装置とは相違する。

スーパーＶｃｃディテクタ回路ＳＶＤ＃２についても同様に、オープンチェック用ピンＯＣＰ＃２とＮチャネルトランジスタＴｒ１＃２〜Ｔｒｎ＃２との間に配設される。制御ノードには、ＣＳピンＣＳＰ＃２に入力されるチップ選択信号がＣＳバッファＣＳｍ＃２を介して入力される。

スーパーＶｃｃディテクタ回路ＳＶＤ＃２は、「Ｌ」レベルのチップ選択信号を受けたことに応答して動作状態となり、オープンチェック用ピンＯＣＰ＃２の印加電圧が電源電圧よりも十分高いか否かを検出する。さらに、検出結果として、検出信号ＳＶ＃２を発生する。オープンチェック用ピンＯＣＰ＃２の電位が電源電圧よりも十分高いときには、「Ｈ」レベルの検出信号ＳＶ＃２が出力される。一方、オープンチェック用ピンＯＣＰ＃２の電位が基準電圧よりも低いとき、あるいはチップ選択信号が「Ｈ」レベルのときには、「Ｌ」レベルの検出信号ＳＶ＃２が出力される。出力された検出信号ＳＶ＃２は、ＮチャネルトランジスタＴｒ１＃２〜Ｔｒｎ＃２のゲートに入力される。

図示しないスーパーＶｃｃディテクタ回路ＳＶＤ＃３〜ＳＶＤ＃ｍについても同様に、チップ選択信号の活性化に応じて、対応するオープンチェック用ピンＯＣＰ＃３〜ＯＣＰ＃ｍの印加電圧が電源電圧よりも十分高いか否かが検出される。チップ選択信号が「Ｌ」レベルであり、かつ印加電圧が電源電圧よりも十分高いときにおいて、「Ｈ」レベルの検出信号ＳＶ＃３〜ＳＶ＃ｍがそれぞれ出力される。一方、チップ選択信号が「Ｈ」レベルのとき、または印加電圧が電源電圧よりも十分高くないときには、「Ｌ」レベルの検出信号ＳＶ＃１〜ＳＶ＃ｍがそれぞれ出力される。

次に、図１に示す本実施の形態に従う半導体集積回路装置において実行されるオープンチェックテストについて説明する。以下においては、例として、入出力ピンＩ／ＯＰ１とデバイスＤ＃１との間のオープンチェックテストを行なう場合について説明する。

最初に、テスト実施に先立って、「Ｌ」レベルのチップ選択信号がＣＳピンＣＳＰ＃１に入力される。これにより、デバイスＤ＃１は選択状態に駆動される。このとき、他のＣＳピンＣＳＰ＃２〜ＣＳＰ＃ｍには、「Ｈ」レベルのチップ選択信号が入力される。

デバイスＤ＃１において、スーパーＶｃｃディテクタ回路ＳＶＤ＃１は、「Ｌ」レベルのチップ選択信号に応じて動作状態となる。

次に、オープンチェックテストを行なうデバイスＤ＃１のオープンチェック用ピンＯＣＰ＃１に電圧を印加する。スーパーＶｃｃディテクタ回路ＳＶＤ＃１は、オープンチェック用ピンＯＣＰ＃１の印加電圧が電源電圧よりも十分高いか否かを検出し、検出信号ＳＶ＃１を出力する。印加電圧が電源電圧に比べて十分に高いことが検出されると、スーパーＶｃｃディテクタ回路＃１からは、「Ｈ」レベルの検出信号ＳＶ＃１が出力される。

デバイスＤ＃１のＮチャネルトランジスタＴｒ１＃１〜Ｔｒｎ＃１は、ゲートに「Ｈ」レベルの検出信号ＳＶ＃１を受けたことに応じて、オン状態となる。これにより、入出力ピン用パッドＩ／ＯＰＤ１＃１〜Ｉ／ＯＰＤｎ＃１と接地電位との間には、電流経路がそれぞれ形成される。

さらに、この状態で、注目入出力ピンである入出力ピンＩ／ＯＰ１に所定の電圧を印加する。入出力ピンＩ／ＯＰ１と接地電位とは、入出力ピン用パッドＩ／ＯＰＤ１＃１およびＮチャネルトランジスタＴｒ１＃１を介して、電流経路が形成されていることから、ボンディングが正常であれば、入出力ピンＩ／ＯＰ１に電流が駆動される。

このとき、入出力ピンＩ／ＯＰ１を共有する他のデバイスＤ＃２〜Ｄ＃ｍでは、ＣＳピンＣＳＰ＃２〜ＣＳＰ＃ｍに入力される「Ｈ」ベルのチップ選択信号に応じて、スーパーＶｃｃディテクタ回路ＳＶＤ＃２〜ＳＶＤ＃ｍが非動作状態となる。このため、スーパーＶｃｃディテクタ回路ＳＶＤ＃２〜ＳＶＤ＃ｍは、オープンチェック用ピンＯＣＰ＃２〜ＯＣＰ＃ｍの印加電圧に依らず、「Ｌ」レベルの検出信号ＳＶ＃２〜ＳＶ＃ｍを出力する。

さらに、ＮチャネルトランジスタＴｒ１＃２〜Ｔｒｎ＃２，・・・Ｔｒ１＃ｍ〜Ｔｒｎ＃ｍは、「Ｌ」レベルの検出信号ＳＶ＃２〜ＳＶ＃ｍに応じてオフされる。したがって、入出力ピンＩ／ＯＰ１に接続される入出力ピン用パッドＩ／ＯＰＤ１＃２，Ｉ／ＯＰＤ１＃３，・・・Ｉ／ＯＰＤ１＃ｍと接地電位とは電気的に分離され、電流経路が形成されない。

以上のことから、オープンチェックテストにおいて、入出力ピンＩ／ＯＰ１への印加電圧に応じて、入出力ピンＩ／ＯＰ１に電流が駆動されたときには、デバイスＤ＃１の入出力用パッドＩ／ＯＰＤ１＃１と入出力ピンＩ／ＯＰ１との間のボンディングが正常であると判断できる。一方、入出力ピンＩ／ＯＰ１に電流が駆動されないときには、唯一電流経路が形成されている入出力用パッドＩ／ＯＰＤ１＃１との間にオープン不良が発生していると判断できる。

入出力ピンＩ／ＯＰ１と他のデバイスＤ＃２〜Ｄ＃ｍとの間のオープンチェックテストにおいても、チップ選択信号によって、各デバイスを順次選択状態に駆動することにより、同様に行なうことができる。

以上のように、本実施の形態によれば、複数のデバイスで共通化される入出力ピンにおいても、オープンチェックテストを確実に行なうことができる。

さらに、通常動作時において、オープンチェック用ピンＯＣＰ＃１〜ＯＣＰ＃ｍの電位がノイズなどによって、接地電位に対して若干高くなったときでも、対応するスーパーＶｃｃディテクタ回路ＳＶＤ＃１〜ＳＶＤ＃ｍは、電源電位よりも十分に高電位でない限り、検出信号ＳＶ＃１〜ＳＶ＃ｍを「Ｌ」レベルに保持する。したがって、各デバイスのＮチャネルトランジスタはオフされたままであり、入出力ピンＩ／ＯＰ１〜Ｉ／ＯＰｎと接地電位との間に電流経路を形成しないことから、リーク電流の発生を防ぐことができる。

また、オープンチェック用ピンＯＣＰ＃１〜ＯＣＰ＃ｍのオープンチェックテストについては、図１に示すように、オープンチェック用ピンＯＣＰ＃１〜ＯＣＰ＃ｍとスーパーＶｃｃディテクタ回路ＳＶＤ＃１〜ＳＶＤ＃ｍとの間をそれぞれ結ぶ配線に、ダイオード接続されたＮチャネルトランジスタＴｒＯ＃１〜ＴｒＯ＃ｍを配することによって、従来のオープンチェックテストと同様に行なうことができる。

すなわち、注目オープンチェック用ピンＯＣＰ＃ｉ（ｉはｍ以下の自然数）への逆バイアス印加時において、ボンディングが正常であれば、ＮチャネルトランジスタＴｒＯ＃ｉがオンして、注目オープンチェック用ピンＯＣＰ＃ｉに電流が駆動され、オープン不良であれば、電流が駆動されないことから、注目入出力ピンＯＣＰ＃ｉの電位を測定することによって、オープン不良を検出することができる。

ＣＳピンＣＳＰ＃１〜ＣＳＰ＃ｍのオープンチェックテストについても、ＣＳピンＣＳＰ＃１〜ＣＳＰ＃ｍとスーパーＶｃｃディテクタ回路ＳＶＤ＃１〜ＳＶＤ＃ｍの制御ノードとの間を結ぶ配線に、ダイオード接続されたＮチャネルトランジスタＴｒＣ＃１〜ＴｒＣ＃ｍをそれぞれ配することによって、上記と同様の方法で実行することができる。

以上のように、この発明の実施の形態１に従えば、複数のデバイスで共通化される入出力ピンのオープンチェックテストを確実に行なうことができる。

さらに、オープンチェック用ピンの印加電圧を検出するディテクタ回路を設けたことにより、通常動作時において、ノイズによってオープンチェック用ピンに若干の電圧が印加されたときでも、リーク電流の発生を抑えることができる。これは、従来の半導体装置に対して、オープンチェック用ピンを通常動作時に接地電位とするためのＧＮＤピンの増設を必要としないことから、ピン数の限られた半導体集積回路装置においても、簡易にオープンチェックテストを行なうことができる。

実施の形態２．
図２は、この発明の実施の形態２に従う半導体集積回路の構成を示すブロック図である。

図２を参照して、半導体集積回路装置は、同一パッケージに搭載された複数のデバイスＤ＃１〜Ｄ＃ｍと、各デバイスと外部との間の信号の授受に用いる複数の入出力ピンＩ／ＯＰ１〜Ｉ／ＯＰｎと、オープンチェックテストにおいて、注目入出力ピンとデバイスとの間に電流経路を形成するためのオープンチェック用ピンＯＣＰと、チップ選択信号を各デバイスに入力するためのＣＳピンＣＳＰ＃１〜ＣＳＰ＃ｍとを備える。

入出力ピンＩ／ＯＰ１〜Ｉ／ＯＰｎは、それぞれ複数のデバイスＤ＃１〜Ｄ＃ｍで共通化される。例えば、入出力ピンＩ／ＯＰ１は、デバイスＤ＃１〜Ｄ＃ｍの各々の内部に配された入出力ピン用パッドＩ／ＯＰＤ１＃１，Ｉ／ＯＰＤ１＃２〜Ｉ／ＯＰＤ１＃ｍに接続される。これらの接続は、ワイヤボンディングなどが施される。入出力ピンＩ／ＯＰｎについても同様に、入出力ピン用パッドＩ／ＯＰＤｎ＃１，Ｉ／ＯＰＤｎ＃２〜Ｉ／ＯＰＤｎ＃ｍに接続される。

デバイスＤ＃１〜Ｄ＃ｍは、それぞれ、ｎ個の入出力ピンＩ／ＯＰ１〜Ｉ／ＯＰｎに受ける信号を対応する内部回路に伝達するためのｎ個の入出力バッファＩ／Ｏ１＃１〜Ｉ／Ｏｎ＃１，・・・Ｉ／Ｏ１＃ｍ〜Ｉ／Ｏｎ＃ｍと、入出力ピンＩ／ＯＰ１〜Ｉ／ＯＰｎの入出力信号を入出力バッファにそれぞれ伝達するためのｎ個の入出力ピン用パッドＩ／ＯＰＤ１＃１〜Ｉ／ＯＰＤｎ＃１，・・・Ｉ／ＯＰＤ１＃ｍ〜Ｉ／ＯＰＤｎ＃ｍとを含む。

デバイスＤ＃１〜Ｄ＃ｍは、入出力ピン用パッドＩ／ＯＰＤ１＃１〜Ｉ／ＯＰＤｎ＃１，・・・Ｉ／ＯＰＤ１＃ｍ〜Ｉ／ＯＰＤｎ＃ｍと入出力バッファＩ／Ｏ１＃１〜Ｉ／Ｏｎ＃１，・・・Ｉ／Ｏ１＃ｍ〜Ｉ／Ｏｎ＃ｍとをそれぞれ結ぶ配線と接地電位との間に各々配置されるＮチャネルトランジスタＴｒ１＃１〜Ｔｒｎ＃１，Ｔｒ１＃２〜Ｔｒｎ＃２，・・・Ｔｒ１＃ｍ〜Ｔｒｎ＃ｍと、これらのオン／オフを制御する部位として、スーパーＶｃｃディテクタ回路ＳＶＤ＃１〜ＳＶＤ＃ｍとをさらに含む。

図２に示すように、本実施の形態に従う半導体集積回路装置は、実施の形態１の半導体集積回路装置に対して、基本的な構成を同じくする一方で、デバイスごとに配されていたｍ個のオープンチェック用ピンＯＣＰ＃１〜ＯＣＰ＃ｍを、デバイス間で共通化される単一のオープンチェック用ピンＯＣＰで構成した点で相違する。よって、共通する部分についての詳細な説明は繰り返さない。

したがって、オープンチェックテストにおいて、オープンチェックテスト用ピンＯＣＰに印加される電圧は、該ピンを共有するデバイスＤ＃１〜Ｄ＃ｍのスーパーＶｃｃディテクタ回路ＳＶＤ＃１〜ＳＶＤ＃ｍに一律に入力されることとなる。

次に、図２に示す本実施の形態に従う半導体集積回路装置において実行されるオープンチェックテストについて説明する。以下においては、例として、入出力ピンＩ／ＯＰ１とデバイスＤ＃１との間のオープンチェックテストを行なう場合について説明する。

最初に、テスト実施に先立って、「Ｌ」レベルのチップ選択信号がＣＳピンＣＳＰ＃１に入力される。これにより、デバイスＤ＃１は選択状態に駆動される。このとき、他のＣＳピンＣＳＰ＃２〜ＣＳＰ＃ｍには、「Ｈ」レベルのチップ選択信号が入力される。

デバイスＤ＃１において、スーパーＶｃｃディテクタ回路ＳＶＤ＃１は、「Ｌ」レベルのチップ選択信号に応じて動作状態となり、オープンチェック用ピンＯＣＰの印加電圧に基づいて、検出信号ＳＶ＃１を発生する。

次に、オープンチェック用ピンＯＣＰに電圧を印加する。印加電圧が電源電圧に比べて十分に高いときには、スーパーＶｃｃディテクタ回路ＳＶＤ＃１は、「Ｈ」レベルの検出信号ＳＶ＃１を出力する。

一方、入出力ピンＩ／ＯＰ１を共有する他のデバイスＤ＃２〜Ｄ＃ｍでは、ＣＳピンＣＳＰ＃２〜ＣＳＰ＃ｍに入力される「Ｈ」レベルのチップ選択信号に応じて、スーパーＶｃｃディテクタ回路ＳＶＤ＃２〜ＳＶＤ＃ｍが非動作状態となる。このため、スーパーＶｃｃディテクタ回路ＳＶＤ＃２〜ＳＶＤ＃ｍは、オープンチェック用ピンＯＣＰの印加電圧に依らず、「Ｌ」レベルの検出信号ＳＶ＃２〜ＳＶ＃ｍを出力する。

デバイスＤ＃１のＮチャネルトランジスタＴｒ１＃１〜Ｔｒｎ＃１は、ゲートに「Ｈ」レベルの検出信号ＳＶ＃１を受けたことに応じて、オン状態となる。これにより、入出力ピン用パッドＩ／ＯＰＤ１＃１〜Ｉ／ＯＰＤｎ＃１と接地電位との間には、電流経路が形成される。

さらに、この状態で、注目入出力ピンである入出力ピンＩ／ＯＰ１に所定の電圧を印加する。入出力ピンＩ／ＯＰ１と接地電位とは、入出力ピン用パッドＩ／ＯＰＤ１＃１およびＮチャネルトランジスタＴｒ１＃１を介して、電流経路が形成されていることから、ボンディングが正常であれば、入出力ピンＩ／ＯＰ１に電流が駆動される。

このとき、ＮチャネルトランジスタＴｒ１＃２〜Ｔｒｎ＃２，・・・Ｔｒ１＃ｍ〜Ｔｒｎ＃ｍは、「Ｌ」レベルの検出信号ＳＶ＃２〜ＳＶ＃ｍに応じてオフされる。したがって、入出力ピンＩ／ＯＰ１に接続される入出力ピン用パッドＩ／ＯＰＤ１＃２，Ｉ／ＯＰＤ１＃３，・・・Ｉ／ＯＰＤ１＃ｍと接地電位とは電気的に分離され、電流経路が形成されない。

以上のことから、オープンチェックテストにおいて、入出力ピンＩ／ＯＰ１への印加電圧に応じて、入出力ピンＩ／ＯＰ１に電流が駆動されたときには、デバイスＤ＃１の入出力用パッドＩ／ＯＰＤ１＃１と入出力ピンＩ／ＯＰ１との間のボンディングが正常であると判断できる。一方、入出力ピンＩ／ＯＰ１に電流が駆動されないときには、唯一電流経路が形成されている入出力用パッドＩ／ＯＰＤ１＃１との間にオープン不良が発生していると判断できる。

入出力ピンＩ／ＯＰ１と他のデバイスＤ＃２〜Ｄ＃ｍとの間のオープンチェックテストにおいても、チップ選択信号によって、各デバイスを順次選択状態に駆動することにより、同様に行なうことができる。

さらに、通常動作時において、オープンチェック用ピンＯＣＰの電位がノイズなどによって、接地電位に対して若干高くなったときでも、スーパーＶｃｃディテクタ回路ＳＶＤ＃１〜＃ｍは、電源電位よりも十分に高電位でない限り、検出信号ＳＶ＃１〜ＳＶ＃ｍを「Ｌ」レベルに保持する。したがって、各デバイスのＮチャネルトランジスタＴｒ１＃１〜Ｔｒｎ＃１，・・・Ｔｒ１＃ｍ〜Ｔｒｎ＃ｍはオフされたままであり、入出力ピンＩ／ＯＰ１〜Ｉ／ＯＰｎと接地電位との間に電流経路を形成しないことから、リーク電流の発生を防ぐことができる。

なお、複数のデバイスで共通化されるオープンチェック用ピンＯＣＰにオープン不良が発生しているときには、スーパーＶｃｃディテクタ回路ＳＶＤ＃１〜ＳＶＤ＃ｍの発生する検出信号ＳＶ＃１〜ＳＶ＃ｍは、すべて「Ｌ」レベルとなる。これにより、入出力ピンＩ／ＯＰ１〜Ｉ／ＯＰｎの全てのオープンチェックテストにおいて、オープン不良であると判定されることから、オープンチェック用ピンＯＣＰがオープン不良であると判断することができる。

以上のように、この発明の実施の形態２に従えば、複数のデバイスで共通化される入出力ピンのオープンチェックテストを確実に行なうことができる。

さらに、オープンチェック用ピンへの印加電圧を検出するディテクタ回路を設けたことにより、通常動作時にノイズによって若干の電圧が印加されたときでも、リーク電流の発生を抑えることができる。

また、オープンチェック用ピンを複数のデバイスで共通化することにより、ＤＵピンとして使用できるピン数が限られる半導体集積回路においても、容易にオープンチェックテストを行なうことができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１に従う半導体集積回路の構成を示すブロック図である。 この発明の実施の形態２に従う半導体集積回路の構成を示すブロック図である。

符号の説明

Ｄ＃１〜Ｄ＃ｍ デバイス、Ｉ／Ｏ１＃１〜Ｉ／Ｏｎ＃１，・・・Ｉ／Ｏ１＃ｍ〜Ｉ／Ｏｎ＃ｍ 入出力バッファ、ＣＳｍ＃１〜ＣＳｍ＃ｍ ＣＳバッファ、ＳＶＤ＃１〜ＳＶＤ＃ｍ スーパーＶｃｃディテクタ回路、Ｉ／ＯＰ１〜Ｉ／ＯＰｎ 入出力ピン、Ｉ／ＯＰＤ１＃１〜Ｉ／ＯＰＤｎ＃１，Ｉ／ＯＰＤ１＃ｍ〜Ｉ／ＯＰＤｎ＃ｍ 入出力ピン用パッド、ＯＣＰ＃１〜ＯＣＰ＃ｍ オープンチェック用ピン、ＣＳＰ＃１〜ＣＳＰ＃ｍ ＣＳピン、ＣＰＤ＃１〜ＣＰＤ＃ｍ パッド、Ｔｒ１＃１〜Ｔｒｎ＃１，・・・Ｔｒ１＃ｍ〜Ｔｒｎ＃ｍ，ＴｒＯ＃１〜ＴｒＯ＃ｍ，ＴｒＣ＃１〜ＴｒＣ＃ｍ Ｎチャネルトランジスタ。

Claims (3)

1. 同一パッケージに搭載される複数のデバイスと、
   前記複数のデバイスで共通化され、前記複数のデバイスと前記パッケージの外部との信号の授受に供する第１のピンと、
   前記複数のデバイスの各々に対して配され、前記第１のピンと対応する前記デバイスとの間の接続不良を検出するテストモードにおいて、所定の電圧が印加される第２のピンと、
   前記複数のデバイスの各々に対して配され、前記複数のデバイスのいずれか１つを選択状態に駆動する選択信号を受け、前記選択信号を対応するデバイスに伝達する第３のピンとを備え、
   各前記複数のデバイスは、
   前記第１のピンに接続され、内部回路に信号を伝達するためのパッドと、
   前記選択信号に応じて動作状態となり、前記第２のピンの印加電圧が基準電圧に達しているか否かを検出する電位検出回路と、
   前記パッドと第１の電位との間に配され、前記電位検出回路が出力する検出信号に応じて導通状態となり、前記パッドと第１の電位との間に電流経路を形成するトランジスタ素子とを含み、前記第１のピンに印加した電圧に応じて電流経路に電流が駆動されるか否かに基づいて、前記第１のピンと対応する前記デバイスとの間の接続不良を検出する、半導体集積回路装置。
2. 前記基準電圧は、電源電圧レベルよりも高電位とする、請求項１に記載の半導体集積回路装置。
3. 前記第２のピンは、前記複数のデバイスで共通化される、請求項１または２に記載の半導体集積回路装置。

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