JP2003110417A - 半導体集積回路およびマルチチップパッケージ - Google Patents

半導体集積回路およびマルチチップパッケージ

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Abstract

(57)【要約】 【課題】 パッケージング後のドライブ能力を最適化し
て、ノイズ発生を抑えたり、消費電力を抑えたりする半
導体集積回路を得る。 【解決手段】 ＭＣＰの内部でのみ使用される内部入出
力端子および内部出力端子の全てまたは一部のドライブ
能力を可変設定可能にしたことにより、パッケージング
前の単体ウエハテスト時のドライブ能力を強くして、テ
スタと内部入出力端子および内部出力端子との間に付く
大きな負荷を十分に駆動すると共に、パッケージング後
のドライブ能力を弱くしてノイズ発生を抑えたり、消費
電力を抑えたりすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、マルチチップパ
ッケージに用いられる半導体集積回路およびマルチチッ
プパッケージに関するものである。
【０００２】
【従来の技術】図１２は従来のマルチチップパッケージ
に用いられる半導体集積回路を示す構成図であり、図に
おいて、１は複数のチップを収納するマルチチップパッ
ケージ（以下、ＭＣＰと言う）、２ａ，２ｂはそれらチ
ップである。ＭＣＰ１において、３はＭＣＰ外部端子で
ある。また、チップ２ａ，２ｂにおいて、４はパッド、
５は内部信号をＭＣＰ１外に出力する外部出力ドライ
バ、６はＭＣＰ１内の他のチップからの信号を入力する
内部入力ドライバ、７は内部信号をＭＣＰ１内の他のチ
ップへ出力する内部出力ドライバ、８ａ，８ｂはモジュ
ール、９はＭＣＰ外部端子３とパッド４とを接続するワ
イヤである。図１３は従来のチップ単体ウエハテスト例
を示す構成図であり、図において、２ａはチップ、１１
はテスタである。また、チップ２ａにおいて、５は外部
出力ドライバ、７は内部出力ドライバであり、図１２の
同一符号の構成に相当するものである。また、テスタ１
１において、１２はコンパレータである。さらに、１３
ａ，１３ｂはテスタ１１の負荷容量である。なお、上記
図１２に示した構成において、パッド４および外部出力
ドライバ５により外部出力端子と言い、パッド４および
内部入力ドライバ６により内部入力端子と言い、パッド
４および内部出力ドライバ７により内部出力端子と言
う。また、上記図１２に示さなかったが、ＭＣＰ１外か
ら信号を入力すると共に内部信号をＭＣＰ１外に出力す
る外部入出力ドライバが存在し、パッドおよびその外部
入出力ドライバにより外部入出力端子と言う。さらに、
ＭＣＰ１内の他のチップからの信号を入力すると共に内
部信号をＭＣＰ１内の他のチップへ出力する内部入力出
ドライバが存在し、パッドおよびその内部入出力ドライ
バにより内部入出力端子と言う。
【０００３】次に動作について説明する。従来、ＭＣＰ
１に用いられるチップ（半導体集積回路）２ａ，２ｂに
おける入出力端子および出力端子は、それぞれサイズが
大きく、パッケージング後に外部入出力端子および外部
出力端子として使用する端子と、パッケージング後に内
部入出力端子および内部出力端子として使用する端子と
の２種類に分類することができる。後者の内部入出力端
子および内部出力端子においては、パッケージング後の
用途から考えると、そのドライバのサイズを前者の外部
入出力端子および外部出力端子のドライバのサイズと同
一の構成にする必要はなく、小さくすることができる。
しかしながら、図１３に示したように、パッケージング
前の単体ウエハテスト時には、前者の外部入出力端子お
よび外部出力端子、後者の内部入出力端子および内部出
力端子において、テスト時にのみ付くテスタ１１の負荷
容量１３ａ，１３ｂを駆動することが可能となるドライ
バのサイズが必要となる。このように、後者の内部入出
力端子および内部出力端子のドライバのサイズは、パッ
ケージング後に、前者の外部入出力端子および外部出力
端子のドライバのサイズよりも小さくしても良いにも関
わらず、パッケージング前の単体ウエハテストのため
に、前者のドライバのサイズとほぼ同等にしなければな
らなかった。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、後者の内部入出力
端子および内部出力端子のドライバのサイズは、パッケ
ージング前のテスタ１１の負荷容量１３ａ，１３ｂを駆
動するために大きくしなくてはならず、また、パッケー
ジング後のドライバのサイズが最適化されていないた
め、ノイズが発生したり、消費電力が増加してしまうな
どの課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、パッケージング後のドライブ能力
を最適化して、ノイズ発生を抑えたり、消費電力を抑え
たりする半導体集積回路およびマルチチップパッケージ
を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路は、マルチチップパッケージの内部でのみ使用さ
れる内部入出力端子および内部出力端子の全てまたは一
部のドライブ能力を可変設定可能にしたものである。
【０００７】この発明に係る半導体集積回路は、マルチ
チップパッケージへのパッケージング後には、マルチチ
ップパッケージの内部でのみ使用される内部入出力端子
および内部出力端子の全てまたは一部のドライブ能力を
弱く設定するようにしたものである。
【０００８】この発明に係る半導体集積回路は、マルチ
チップパッケージへのパッケージング前の単体ウエハテ
スト時には、マルチチップパッケージの内部でのみ使用
される内部入出力端子および内部出力端子の全てまたは
一部のドライブ能力を強く設定するようにしたものであ
る。
【０００９】この発明に係る半導体集積回路は、制御信
号の入力により、マルチチップパッケージの内部でのみ
使用される内部入出力端子および内部出力端子の全てま
たは一部のドライブ能力を可変設定可能にするドライブ
能力制御パッドを備えたものである。
【００１０】この発明に係るマルチチップパッケージ
は、半導体集積回路のドライブ能力制御パッドに接続さ
れ、入力される制御信号をそのドライブ能力制御パッド
に伝送する外部端子を備えたものである。
【００１１】この発明に係る半導体集積回路は、マルチ
チップパッケージの内部でのみ使用される内部入出力端
子および内部出力端子の全てまたは一部のドライブ能力
の可変設定を、外部から入力されるテスト信号に応じて
生成した制御信号を用いるようにしたものである。
【００１２】この発明に係る半導体集積回路は、マルチ
チップパッケージの内部でのみ使用される内部入出力端
子および内部出力端子の全てまたは一部において、通常
使用ドライバと、能力調整用ドライバと、制御信号に応
じて能力調整用ドライバを動作させるセレクタ構成部と
を備えたものである。
【００１３】この発明に係る半導体集積回路は、マルチ
チップパッケージの内部でのみ使用される内部入出力端
子および内部出力端子の全てまたは一部において、通常
使用ドライバと、能力調整用ドライバと、制御信号に応
じて能力調整用ドライバを動作させるパスゲート構成部
とを備えたものである。
【００１４】この発明に係る半導体集積回路は、マルチ
チップパッケージの内部でのみ使用される内部入出力端
子および内部出力端子の全てまたは一部において、通常
使用ドライバと、能力調整用ドライバと、制御信号に応
じて能力調整用ドライバを動作させるクロックドゲート
構成部とを備えたものである。
【００１５】この発明に係る半導体集積回路は、セレク
タ構成部が、単体ウエハテスト時以外では、制御信号に
応じて能力調整用ドライバをオフトランジスタにするよ
うにしたものである。
【００１６】この発明に係る半導体集積回路は、パスゲ
ート構成部が、単体ウエハテスト時以外では、制御信号
に応じて能力調整用ドライバをオフトランジスタにする
ようにしたものである。
【００１７】この発明に係る半導体集積回路は、クロッ
クドゲート構成部が、単体ウエハテスト時以外では、制
御信号に応じて能力調整用ドライバをオフトランジスタ
にするようにしたものである。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
ルチチップパッケージに用いられる半導体集積回路を示
す構成図であり、図において、２ａはチップ（半導体集
積回路）である。また、チップ２ａにおいて、４はパッ
ド、５は内部信号をマルチチップパッケージ（以下、Ｍ
ＣＰと言う）外に出力する外部出力ドライバ、６はＭＣ
Ｐ内の他のチップからの信号を入力する内部入力ドライ
バ、７は内部信号をＭＣＰ内の他のチップへ出力する内
部出力ドライバ、８ａはモジュール、２１は内部出力ド
ライバ７のドライブ能力を可変設定する制御信号であ
る。なお、上記図１に示した構成において、パッド４お
よび外部出力ドライバ５により外部出力端子と言い、パ
ッド４および内部入力ドライバ６により内部入力端子と
言い、パッド４および内部出力ドライバ７により内部出
力端子と言う。また、上記図１に示さなかったが、ＭＣ
Ｐ外から信号を入力すると共に内部信号をＭＣＰ外に出
力する外部入出力ドライバが存在し、パッドおよびその
外部入出力ドライバにより外部入出力端子と言う。さら
に、ＭＣＰ内の他のチップからの信号を入力すると共に
内部信号をＭＣＰ内の他のチップへ出力する内部入出力
ドライバが存在し、パッドおよびその内部入出力ドライ
バにより内部入出力端子と言う。図２は内部出力ドライ
バの詳細を示す構成図であり、図において、２１は制御
信号、２２は通常使用ドライバ、２３は能力調整用ドラ
イバ、２４は内部信号、２５は出力信号である。図３は
制御信号に応じた出力信号を示す波形図である。
【００１９】次に動作について説明する。図１におい
て、この実施の形態１では、制御信号２１により内部出
力ドライバ７のドライブ能力を可変設定するものであ
る。図２はその内部出力ドライバ７の詳細を示したもの
で、通常使用ドライバ２２と能力調整用ドライバ２３と
が並列接続され、伴に内部信号２４を入力し、出力信号
２５を出力する。能力調整用ドライバ２３は、制御信号
２１により、そのドライブ能力がオンオフ制御される。
例えば、通常使用ドライバ２２と能力調整用ドライバ２
３のドライバ能力を、１対１になるように構成し、
“Ｈ”レベルの制御信号２１により、能力調整用ドライ
バ２３のドライブ能力がオン制御される場合には、それ
ら通常使用ドライバ２２と能力調整用ドライバ２３の両
方のドライバ能力によって、出力側の負荷を駆動するこ
とになる。一方、“Ｌ”レベルの制御信号２１により、
能力調整用ドライバ２３のドライブ能力がオフ制御され
る場合には、通常使用ドライバ２２のドライバ能力だけ
によって、出力側の負荷を駆動することになる。前者の
場合、負荷に対する駆動能力が高くなるため、単体ウエ
ハテスト時に問題となっていたテスタと内部入出力端子
および内部出力端子との間に付く大きな負荷容量を十分
に駆動することが可能になり、安定したテストの実現が
可能となる。また、パッケージング後には、大きな負荷
容量を駆動する必要が無いため、後者のような設定を行
い、外部負荷を駆動するために通常使用ドライバ２２だ
けを使用し、能力調整用ドライバ２３をオフトランジス
タとして使用することで、ノイズ発生を抑えたり、消費
電力を抑えたりすることができる。
【００２０】図３に示した波形図において、制御信号２
１が“Ｌ”レベルの時は、能力調整用ドライバ２３がオ
フ制御され、通常使用ドライバ２２だけによって、出力
側の負荷を駆動することになる。この場合、出力側の負
荷が単体ウエハテスト時に付く大きな負荷である場合に
は、出力信号２５の波形は電源Ｖｃｃレベルまで変化す
ることができないが、出力側の負荷がパッケージング後
のように小さな負荷である場合には、出力信号２５の波
形は電源Ｖｃｃレベルまで変化することができ、さら
に、その場合におけるノイズ発生を抑えたり、消費電力
を抑えたりすることができる。一方、制御信号２１が
“Ｈ”レベルの時は、能力調整用ドライバ２３がオン制
御され、その能力調整用ドライバ２３と通常使用ドライ
バ２２の両方によって、出力側の負荷を駆動することに
なる。この場合、出力側の負荷が単体ウエハテスト時に
付く大きな負荷である場合にも、出力信号２５の波形は
電源Ｖｃｃレベルまで変化することができる。また、出
力側の負荷がパッケージング後のように小さな負荷であ
る場合には、出力信号２５の波形は電源Ｖｃｃレベルま
で変化することができるが、その場合におけるノイズが
発生したり、消費電力が増加してしまう。
【００２１】以上のように、この実施の形態１によれ
ば、ＭＣＰの内部でのみ使用される内部入出力端子およ
び内部出力端子の全てまたは一部のドライブ能力を可変
設定可能にしたことにより、パッケージング前の単体ウ
エハテスト時のドライブ能力を強くして、テスタと内部
入出力端子および内部出力端子との間に付く大きな負荷
を十分に駆動すると共に、パッケージング後のドライブ
能力を弱くしてノイズ発生を抑えたり、消費電力を抑え
たりすることができる。
【００２２】実施の形態２．図４はこの発明の実施の形
態２によるマルチチップパッケージに用いられる半導体
集積回路を示す構成図であり、図において、３１は制御
信号２１を入力するドライブ能力制御パッドである。そ
の他の構成は図１と同一である。図５は半導体集積回路
を載置したマルチチップパッケージを示す構成図であ
り、図において、１はマルチチップパッケージ、２ｂは
チップ（半導体集積回路）、３２はワイヤ９によりドラ
イブ能力制御パッド３１に接続され、入力される制御信
号２１をそのドライブ能力制御パッド３１に伝送する外
部端子である。図６は外部端子から内部出力ドライバま
での詳細を示す構成図であり、図において、３２は外部
端子、３１はドライブ能力制御パッド、３３はプルダウ
ントランジスタであり、３４はＮチャネルトランジス
タ、３５は電源Ｖｃｃ、３６はグランドである。７は内
部出力ドライバである。
【００２３】次に動作について説明する。図４におい
て、この実施の形態２では、ＭＣＰに用いられるチップ
２ａに制御信号２１を入力するドライブ能力制御パッド
３１を設けたものである。このことにより、制御信号を
ドライブ能力制御パッド３１に直接与えることが可能と
なり、ドライブ能力を容易に可変設定することができ
る。また、図５では、ＭＣＰ１に、制御信号２１をドラ
イブ能力制御パッド３１に伝送する外部端子３２を設け
たものである。このことにより、パッケージング後にお
いても、外部端子３２を通じて制御信号を入力すること
により、容易にドライブ能力を最適化することができ
る。
【００２４】図６は外部端子３２から内部出力ドライバ
７までの詳細を示したものである。単体ウエハテスト時
においては、ドライブ能力制御パッド３１に“Ｈ”レベ
ルの制御信号２１を入力し、能力調整用ドライバ２３の
ドライブ能力をオン制御し、通常使用ドライバ２２と能
力調整用ドライバ２３の両方のドライバ能力によって、
出力側の負荷を駆動する。単体ウエハテスト時以外の例
えばパッケージング後においては、外部端子３２に
“Ｌ”レベルの制御信号２１を入力し、ドライブ能力制
御パッド３１を通じて能力調整用ドライバ２３のドライ
ブ能力をオフ制御し、通常使用ドライバ２２のドライバ
能力だけによって、出力側の負荷を駆動する。なお、プ
ルダウントランジスタ３３は、単体ウエハテスト時以外
において、ドライブ能力制御パッド３１を通じて“Ｌ”
レベルの制御信号２１が入力されない場合においても、
電源Ｖｃｃ３５によりＮチャネルトランジスタ３４をオ
ン制御し、グランド３６による“Ｌ”レベルを能力調整
用ドライバ２３に供給するものである。これによって、
単体ウエハテスト時においてのみ、ドライブ能力制御パ
ッド３１に“Ｈ”レベルの制御信号２１を入力すれば良
いことになる。
【００２５】以上のように、この実施の形態２によれ
ば、チップ２ａにドライブ能力制御パッド３１を設けた
り、ＭＣＰ１にそのドライブ能力制御パッド３１に接続
される外部端子３２を設けたことにより、ドライブ能力
制御パッド３１に制御信号２１を入力することで、ドラ
イブ能力を容易に可変設定することができたり、また、
パッケージング後においても、外部端子３２を通じて制
御信号２１を入力することにより、容易にドライブ能力
を最適化することができる。
【００２６】実施の形態３．図７はこの発明の実施の形
態３による制御信号生成回路を示す構成図であり、図に
おいて、４１は外部から入力されるテスト信号、４２は
テスト信号４１に応じて制御信号２１を生成し、内部出
力ドライバ７のドライブ能力を可変設定するマルチプレ
クサ、４３はその他の入力信号、４４はその他の入力信
号４３を処理して内部出力ドライバ７に内部信号２４と
して供給するその他のロジックである。図８はマルチプ
レクサの詳細を示す構成図であり、図において、４５
ａ，４５ｂはインバータ、４６ａ，４６ｂはインバー
タ、４７ａ，４７ｂはアンドゲート、４８はオアゲート
である。
【００２７】次に動作について説明する。図７におい
て、この実施の形態３では、チップ２ａのパッド４また
はＭＣＰ１の外部端子３２から入力されるテスト信号４
１に応じて、マルチプレクサ４２が制御信号２１を生成
し、内部出力ドライバ７のドライブ能力を可変設定する
ものである。図８はそのマルチプレクサ４２の詳細を示
したものであり、入力されるテスト信号Ｔ［０：１］
が、｛Ｔ［０］＝Ｌ，Ｔ［１］＝Ｌ｝の時、および｛Ｔ
［０］＝Ｌ，Ｔ［１］＝Ｈ｝の時だけ、制御信号Ｓが
“Ｈ”レベルになる構成を示している。
【００２８】以上のように、この実施の形態３によれ
ば、外部から入力されるテスト信号Ｔに応じて制御信号
２１を生成することにより、ドライブ能力を可変設定す
るための専用のドライブ能力制御パッド３１や外部端子
３２を備えていなくても、容易にドライブ能力を最適化
することができる。
【００２９】実施の形態４．図９はこの発明の実施の形
態４によるセレクタ方式による内部出力ドライバの詳細
を示す構成図であり、図において、５１は内部信号２４
を反転して出力するインバータであり、３５は電源Ｖｃ
ｃ、３６はグランド、５１ａはＰチャネルトランジス
タ、５１ｂはＮチャネルトランジスタである。５２は制
御信号２１に応じて後述する能力調整用ドライバ２３を
動作させるセレクタ構成部であり、５２ａ，５２ｂはイ
ンバータ、５２ｃはオアゲート、５２ｄはアンドゲート
である。２２は通常使用ドライバであり、２２ａはＰチ
ャネルトランジスタ、２２ｂはＮチャネルトランジスタ
である。２３は能力調整用ドライバであり、２３ａはＰ
チャネルトランジスタ、２３ｂはＮチャネルトランジス
タである。５３はオフトランジスタであり、５３ａはＰ
チャネルトランジスタ、５３ｂはＮチャネルトランジス
タである。
【００３０】次に動作について説明する。インバータ５
１は、入力される内部信号２４を反転して出力し、通常
使用ドライバ２２は、その反転された内部信号２４をさ
らに反転して、オフトランジスタ５３を通じてパッド４
に出力する。ここで、オフトランジスタ５３は、サージ
対策のために設けられたものである。セレクタ構成部５
２に制御信号２１として“Ｈ”レベルが入力された場合
には、そのセレクタ構成部５２は、オアゲート５２ｃお
よびアンドゲート５２ｄを通じて、インバータ５１から
の反転された内部信号２４を能力調整用ドライバ２３の
Ｐチャネルトランジスタ２３ａおよびＮチャネルトラン
ジスタ２３ｂのゲートに供給し、その能力調整用ドライ
バ２３を内部出力ドライバとして動作させることができ
る。また、セレクタ構成部５２に制御信号２１として
“Ｌ”レベルが入力された場合には、そのセレクタ構成
部５２は、インバータ５１からの反転された内部信号２
４に関わらず、オアゲート５２ｃを通じて能力調整用ド
ライバ２３のＰチャネルトランジスタ２３ａに“Ｈ”レ
ベルを、アンドゲート５２ｄを通じて能力調整用ドライ
バ２３のＮチャネルトランジスタ２３ｂに“Ｌ”レベル
を供給する。その結果、その能力調整用ドライバ２３を
オフトランジスタとすることができ、これはサージ対策
に有効である。
【００３１】以上のように、この実施の形態４によれ
ば、セレクタ構成部５２により、制御信号２１に応じて
能力調整用ドライバ２３を動作させ、内部出力ドライバ
のドライブ能力を可変設定することができる。また、セ
レクタ構成部５２により、単体ウエハテスト時以外で
は、能力調整用ドライバ２３をオフトランジスタとして
使用することができ、これはサージ対策に有効である。
なお、上記実施の形態４では、制御信号２１および能力
調整用ドライバ２３を各１個で示したが、当然、複数個
の制御信号２１および能力調整用ドライバ２３を設け、
段階的に細かいステップにてドライブ能力を調整しても
良い。
【００３２】実施の形態５．図１０はこの発明の実施の
形態５によるパスゲート方式による内部出力ドライバの
詳細を示す構成図であり、図において、６１は制御信号
２１に応じて後述する能力調整用ドライバ２３を動作さ
せるパスゲート構成部であり、６１ａ，６１ｂはインバ
ータ、６１ｃ，６１ｄはトランスミッションゲート、６
１ｅはＰチャネルトランジスタ、６１ｆはＮチャネルト
ランジスタである。その他の構成については図９と同一
である。
【００３３】次に動作について説明する。パスゲート構
成部６１に制御信号２１として“Ｈ”レベルが入力され
た場合には、そのパスゲート構成部６１は、インバータ
６１ｂの“Ｈ”レベル出力により、Ｐチャネルトランジ
スタ６１ｅをオフし、インバータ６１ａの“Ｌ”レベル
出力により、Ｎチャネルトランジスタ６１ｆをオフす
る。また、これらインバータ６１ｂの“Ｈ”レベル出
力、インバータ６１ａの“Ｌ”レベル出力により、トラ
ンスミッションゲート６１ｃ，６１ｄをオンして、イン
バータ５１からの反転された内部信号２４を能力調整用
ドライバ２３のＰチャネルトランジスタ２３ａおよびＮ
チャネルトランジスタ２３ｂのゲートに供給し、その能
力調整用ドライバ２３を内部出力ドライバとして動作さ
せることができる。また、パスゲート構成部６１に制御
信号２１として“Ｌ”レベルが入力された場合には、そ
のパスゲート構成部６１は、インバータ６１ｂの“Ｌ”
レベル出力により、Ｐチャネルトランジスタ６１ｅをオ
ンし、インバータ６１ａの“Ｈ”レベル出力により、Ｎ
チャネルトランジスタ６１ｆをオンする。また、これら
インバータ６１ｂの“Ｌ”レベル出力、インバータ６１
ａの“Ｈ”レベル出力により、トランスミッションゲー
ト６１ｃ，６１ｄをオフする。その結果、その能力調整
用ドライバ２３をオフトランジスタとすることができ、
これはサージ対策に有効である。
【００３４】以上のように、この実施の形態５によれ
ば、パスゲート構成部６１により、制御信号２１に応じ
て能力調整用ドライバ２３を動作させ、内部出力ドライ
バのドライブ能力を可変設定することができる。また、
パスゲート構成部６１により、単体ウエハテスト時以外
では、能力調整用ドライバ２３をオフトランジスタとし
て使用することができ、これはサージ対策に有効であ
る。なお、上記実施の形態５では、制御信号２１および
能力調整用ドライバ２３を各１個で示したが、当然、複
数個の制御信号２１および能力調整用ドライバ２３を設
け、段階的に細かいステップにてドライブ能力を調整し
ても良い。
【００３５】実施の形態６．図１１はこの発明の実施の
形態６によるクロックドゲート方式による内部出力ドラ
イバの詳細を示す構成図であり、図において、７１は制
御信号２１に応じて後述する能力調整用ドライバ２３を
動作させるクロックドゲート構成部であり、７１ａはイ
ンバータ、７１ｂはＰチャネルトランジスタ、７１ｃは
Ｎチャネルトランジスタである。その他の構成について
は図１０と同一である。
【００３６】次に動作について説明する。クロックドゲ
ート構成部７１に制御信号２１として“Ｈ”レベルが入
力された場合には、そのクロックドゲート構成部７１
は、その“Ｈ”レベルの制御信号２１により、Ｎチャネ
ルトランジスタ７１ｃをオンし、インバータ７１ａの
“Ｌ”レベル出力により、Ｐチャネルトランジスタ７１
ｂをオンする。これにより、能力調整用ドライバ２３を
内部出力ドライバとして動作させることができる。ま
た、クロックドゲート構成部７１に制御信号２１として
“Ｌ”レベルが入力された場合には、そのクロックドゲ
ート構成部７１は、その“Ｌ”レベルの制御信号２１に
より、Ｎチャネルトランジスタ７１ｃをオフし、インバ
ータ７１ａの“Ｈ”レベル出力により、Ｐチャネルトラ
ンジスタ７１ｂをオフする。その結果、その能力調整用
ドライバ２３をオフトランジスタとすることができ、こ
れはサージ対策に有効である。
【００３７】以上のように、この実施の形態６によれ
ば、クロックドゲート構成部７１により、制御信号２１
に応じて能力調整用ドライバ２３を動作させ、内部出力
ドライバのドライブ能力を可変設定することができる。
また、クロックドゲート構成部７１により、単体ウエハ
テスト時以外では、能力調整用ドライバ２３をオフトラ
ンジスタとして使用することができ、これはサージ対策
に有効である。なお、上記実施の形態６では、制御信号
２１および能力調整用ドライバ２３を各１個で示した
が、当然、複数個の制御信号２１および能力調整用ドラ
イバ２３を設け、段階的に細かいステップにてドライブ
能力を調整しても良い。
【００３８】
【発明の効果】以上のように、この発明によれば、マル
チチップパッケージの内部でのみ使用される内部入出力
端子および内部出力端子の全てまたは一部のドライブ能
力を可変設定可能にするように構成したので、パッケー
ジング後のドライブ能力を最適化してノイズ発生を抑え
たり、消費電力を抑えたりすることができる効果があ
る。
【００３９】この発明によれば、半導体集積回路のマル
チチップパッケージへのパッケージング後には、マルチ
チップパッケージの内部でのみ使用される内部入出力端
子および内部出力端子の全てまたは一部のドライブ能力
を弱く設定するように構成したので、パッケージング後
のドライブ能力を弱くしてノイズ発生を抑えたり、消費
電力を抑えたりすることができる効果がある。
【００４０】この発明によれば、半導体集積回路のマル
チチップパッケージへのパッケージング前の単体ウエハ
テスト時には、マルチチップパッケージの内部でのみ使
用される内部入出力端子および内部出力端子の全てまた
は一部のドライブ能力を強く設定するように構成したの
で、パッケージング前の単体ウエハテスト時のドライブ
能力を強くして、テスタと内部入出力端子および内部出
力端子との間に付く大きな負荷を十分に駆動することが
でき、安定したテストをすることができる効果がある。
【００４１】この発明によれば、半導体集積回路におい
て、制御信号の入力により、マルチチップパッケージの
内部でのみ使用される内部入出力端子および内部出力端
子の全てまたは一部のドライブ能力を可変設定可能にす
るドライブ能力制御パッドを備えるように構成したの
で、ドライブ能力制御パッドに制御信号を入力すること
で、ドライブ能力を容易に可変設定することができる効
果がある。
【００４２】この発明によれば、半導体集積回路のドラ
イブ能力制御パッドに接続され、入力される制御信号を
そのドライブ能力制御パッドに伝送する外部端子を備え
るように構成したので、パッケージング後においても、
外部端子を通じて制御信号を入力することにより、容易
にドライブ能力を最適化することができる効果がある。
【００４３】この発明によれば、マルチチップパッケー
ジの内部でのみ使用される内部入出力端子および内部出
力端子の全てまたは一部のドライブ能力の可変設定を、
外部から入力されるテスト信号に応じて生成した制御信
号を用いるように構成したので、ドライブ能力を可変設
定するための専用のドライブ能力制御パッドや外部端子
を備えていなくても、容易にドライブ能力を最適化する
ことができる効果がある。
【００４４】この発明によれば、マルチチップパッケー
ジの内部でのみ使用される内部入出力端子および内部出
力端子の全てまたは一部において、通常使用ドライバ
と、能力調整用ドライバと、制御信号に応じて能力調整
用ドライバを動作させるセレクタ構成部とを備えるよう
に構成したので、セレクタ構成部により、制御信号に応
じて能力調整用ドライバを動作させ、ドライブ能力を可
変設定することができる効果がある。
【００４５】この発明によれば、マルチチップパッケー
ジの内部でのみ使用される内部入出力端子および内部出
力端子の全てまたは一部において、通常使用ドライバ
と、能力調整用ドライバと、制御信号に応じて能力調整
用ドライバを動作させるパスゲート構成部とを備えるよ
うに構成したので、パスゲート構成部により、制御信号
に応じて能力調整用ドライバを動作させ、ドライブ能力
を可変設定することができる効果がある。
【００４６】この発明によれば、マルチチップパッケー
ジの内部でのみ使用される内部入出力端子および内部出
力端子の全てまたは一部において、通常使用ドライバ
と、能力調整用ドライバと、制御信号に応じて能力調整
用ドライバを動作させるクロックドゲート構成部とを備
えるように構成したので、クロックドゲート構成部によ
り、制御信号に応じて能力調整用ドライバを動作させ、
ドライブ能力を可変設定することができる効果がある。
【００４７】この発明によれば、セレクタ構成部が、単
体ウエハテスト時以外では、制御信号に応じて能力調整
用ドライバをオフトランジスタにするように構成したの
で、セレクタ構成部により、単体ウエハテスト時以外で
は、能力調整用ドライバをオフトランジスタとして使用
することができる効果がある。
【００４８】この発明によれば、パスゲート構成部が、
単体ウエハテスト時以外では、制御信号に応じて能力調
整用ドライバをオフトランジスタにするように構成した
ので、パスゲート構成部により、単体ウエハテスト時以
外では、能力調整用ドライバをオフトランジスタとして
使用することができる効果がある。
【００４９】この発明によれば、クロックドゲート構成
部が、単体ウエハテスト時以外では、制御信号に応じて
能力調整用ドライバをオフトランジスタにするように構
成したので、クロックドゲート構成部により、単体ウエ
ハテスト時以外では、能力調整用ドライバをオフトラン
ジスタとして使用することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるマルチチップ
パッケージに用いられる半導体集積回路を示す構成図で
ある。
【図２】 内部出力ドライバの詳細を示す構成図であ
る。
【図３】 制御信号に応じた出力信号を示す波形図であ
る。
【図４】 この発明の実施の形態２によるマルチチップ
パッケージに用いられる半導体集積回路を示す構成図で
ある。
【図５】 半導体集積回路を載置したマルチチップパッ
ケージを示す構成図である。
【図６】 外部端子から内部出力ドライバまでの詳細を
示す構成図である。
【図７】 この発明の実施の形態３による制御信号生成
回路を示す構成図である。
【図８】 マルチプレクサの詳細を示す構成図である。
【図９】 この発明の実施の形態４によるセレクタ方式
による内部出力ドライバの詳細を示す構成図である。
【図１０】 この発明の実施の形態５によるパスゲート
方式による内部出力ドライバの詳細を示す構成図であ
る。
【図１１】 この発明の実施の形態６によるクロックド
ゲート方式による内部出力ドライバの詳細を示す構成図
である。
【図１２】 従来のマルチチップパッケージに用いられ
る半導体集積回路を示す構成図である。
【図１３】 従来のチップ単体ウエハテスト例を示す構
成図である。
【符号の説明】
１ マルチチップパッケージ、２ａ，２ｂ チップ（半
導体集積回路）、４パッド、５ 外部出力ドライバ、６
内部入力ドライバ、７ 内部出力ドライバ、８ａ モ
ジュール、２１ 制御信号、２２ 通常使用ドライバ、
２２ａ，２３ａ，５１ａ，５３ａ，６１ｅ，７１ｂ Ｐ
チャネルトランジスタ、２２ｂ，２３ｂ，３４，５１
ｂ，５３ｂ，６１ｆ，７１ｃ Ｎチャネルトランジス
タ、２３能力調整用ドライバ、２４ 内部信号、２５
出力信号、３１ ドライブ能力制御パッド、３２ 外部
端子、３３ プルダウントランジスタ、３５ 電源Ｖｃ
ｃ、３６ グランド、４１ テスト信号、４２ マルチ
プレクサ、４３ 入力信号、４４ ロジック、４５ａ，
４５ｂ，４６ａ，４６ｂ，５１，５２ａ，５２ｂ，６１
ａ，６１ｂ，７１ａ インバータ、４７ａ，４７ｂ，５
２ｄ アンドゲート、４８，５２ｃ オアゲート、５２
セレクタ構成部、５３ オフトランジスタ、６１ パ
スゲート構成部、６１ｃ，６１ｄ トランスミッション
ゲート、７１クロックドゲート構成部。
フロントページの続き (72)発明者 三浦 学 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J056 AA04 BB12 BB17 BB22 BB60 CC00 EE15

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 マルチチップパッケージに用いられる半
    導体集積回路において、上記マルチチップパッケージの
    内部でのみ使用される内部入出力端子および内部出力端
    子の全てまたは一部のドライブ能力を可変設定可能にし
    たことを特徴とする半導体集積回路。
  2. 【請求項２】 当該半導体集積回路のマルチチップパッ
    ケージへのパッケージング後には、上記マルチチップパ
    ッケージの内部でのみ使用される内部入出力端子および
    内部出力端子の全てまたは一部のドライブ能力を弱く設
    定することを特徴とする請求項１記載の半導体集積回
    路。
  3. 【請求項３】 当該半導体集積回路のマルチチップパッ
    ケージへのパッケージング前の単体ウエハテスト時に
    は、上記マルチチップパッケージの内部でのみ使用され
    る内部入出力端子および内部出力端子の全てまたは一部
    のドライブ能力を強く設定することを特徴とする請求項
    １記載の半導体集積回路。
  4. 【請求項４】 当該半導体集積回路は、制御信号の入力
    により、マルチチップパッケージの内部でのみ使用され
    る内部入出力端子および内部出力端子の全てまたは一部
    のドライブ能力を可変設定可能にするドライブ能力制御
    パッドを備えたことを特徴とする請求項１記載の半導体
    集積回路。
  5. 【請求項５】 請求項４記載の半導体集積回路のドライ
    ブ能力制御パッドに接続され、入力される制御信号をそ
    のドライブ能力制御パッドに伝送する外部端子を備えた
    ことを特徴とするマルチチップパッケージ。
  6. 【請求項６】 マルチチップパッケージの内部でのみ使
    用される内部入出力端子および内部出力端子の全てまた
    は一部のドライブ能力の可変設定は、外部から入力され
    るテスト信号に応じて生成した制御信号を用いることを
    特徴とする請求項１記載の半導体集積回路。
  7. 【請求項７】 マルチチップパッケージの内部でのみ使
    用される内部入出力端子および内部出力端子の全てまた
    は一部は、通常使用ドライバと、能力調整用ドライバ
    と、制御信号に応じて上記能力調整用ドライバを動作さ
    せるセレクタ構成部とを備えたことを特徴とする請求項
    １記載の半導体集積回路。
  8. 【請求項８】 マルチチップパッケージの内部でのみ使
    用される内部入出力端子および内部出力端子の全てまた
    は一部は、通常使用ドライバと、能力調整用ドライバ
    と、制御信号に応じて上記能力調整用ドライバを動作さ
    せるパスゲート構成部とを備えたことを特徴とする請求
    項１記載の半導体集積回路。
  9. 【請求項９】 マルチチップパッケージの内部でのみ使
    用される内部入出力端子および内部出力端子の全てまた
    は一部は、通常使用ドライバと、能力調整用ドライバ
    と、制御信号に応じて上記能力調整用ドライバを動作さ
    せるクロックドゲート構成部とを備えたことを特徴とす
    る請求項１記載の半導体集積回路。
  10. 【請求項１０】 セレクタ構成部は、単体ウエハテスト
    時以外では、制御信号に応じて能力調整用ドライバをオ
    フトランジスタにすることを特徴とする請求項７記載の
    半導体集積回路。
  11. 【請求項１１】 パスゲート構成部は、単体ウエハテス
    ト時以外では、制御信号に応じて能力調整用ドライバを
    オフトランジスタにすることを特徴とする請求項８記載
    の半導体集積回路。
  12. 【請求項１２】 クロックドゲート構成部は、単体ウエ
    ハテスト時以外では、制御信号に応じて能力調整用ドラ
    イバをオフトランジスタにすることを特徴とする請求項
    ９記載の半導体集積回路。
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US10/212,842 US6724237B2 (en) 2001-09-26 2002-08-07 Semiconductor integrated circuit for multi-chip package with means to optimize internal drive capacity
DE2002138323 DE10238323A1 (de) 2001-09-26 2002-08-21 Integrierte Halbleiterschaltung und Mehrfachchip-Gerätebaugruppe
KR10-2002-0049957A KR100468504B1 (ko) 2001-09-26 2002-08-23 반도체 집적 회로 및 멀티칩 패키지
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008502286A (ja) * 2004-06-08 2008-01-24 トランスメータ・コーポレーション 高性能リピータモードおよび通常リピータモードを有するリピータ回路
US7596735B2 (en) 2006-11-30 2009-09-29 Samsung Electronics Co., Ltd. Pad unit having a test logic circuit and method of driving a system including the same

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US20020171898A1 (en) * 2001-05-15 2002-11-21 Patton Charles Milan Method and apparatus for using strategically located reflectors to create pathways for networking of line-of-sight computing devices
US7075175B2 (en) * 2004-04-22 2006-07-11 Qualcomm Incorporated Systems and methods for testing packaged dies
US7405597B1 (en) 2005-06-30 2008-07-29 Transmeta Corporation Advanced repeater with duty cycle adjustment
US7142018B2 (en) 2004-06-08 2006-11-28 Transmeta Corporation Circuits and methods for detecting and assisting wire transitions
US7304503B2 (en) * 2004-06-08 2007-12-04 Transmeta Corporation Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability
US7656212B1 (en) 2004-06-08 2010-02-02 Robert Paul Masleid Configurable delay chain with switching control for tail delay elements
US7498846B1 (en) 2004-06-08 2009-03-03 Transmeta Corporation Power efficient multiplexer
US7336103B1 (en) 2004-06-08 2008-02-26 Transmeta Corporation Stacked inverter delay chain
US7071747B1 (en) 2004-06-15 2006-07-04 Transmeta Corporation Inverting zipper repeater circuit
US7330080B1 (en) 2004-11-04 2008-02-12 Transmeta Corporation Ring based impedance control of an output driver
US7592842B2 (en) * 2004-12-23 2009-09-22 Robert Paul Masleid Configurable delay chain with stacked inverter delay elements
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US20070013425A1 (en) * 2005-06-30 2007-01-18 Burr James B Lower minimum retention voltage storage elements
US7518231B2 (en) 2005-08-15 2009-04-14 Infineon Technologies Ag Differential chip performance within a multi-chip package
US7394681B1 (en) 2005-11-14 2008-07-01 Transmeta Corporation Column select multiplexer circuit for a domino random access memory array
US7414485B1 (en) 2005-12-30 2008-08-19 Transmeta Corporation Circuits, systems and methods relating to dynamic ring oscillators
US7710153B1 (en) 2006-06-30 2010-05-04 Masleid Robert P Cross point switch
JP2008203089A (ja) * 2007-02-20 2008-09-04 Ricoh Co Ltd マルチチップ半導体装置およびその検査方法ならびに該マルチチップ半導体装置を組み込んだ電子機器
JP2009146493A (ja) * 2007-12-13 2009-07-02 Elpida Memory Inc Ｍｃｐ半導体記憶装置とそのテスト方法
US7923829B2 (en) * 2008-05-06 2011-04-12 Mediatek Inc. Bonding pad sharing method applied to multi-chip module and apparatus thereof
KR102168987B1 (ko) 2012-10-17 2020-10-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 마이크로컨트롤러 및 그 제조 방법
SG11201601235SA (en) * 2013-08-19 2016-03-30 Japan Science & Tech Agency Reconfigurable delay circuit, delay monitor circuit using said delay circuit, variation compensation circuit, variation measurement method, and variation compensation method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6468020A (en) * 1987-09-08 1989-03-14 Nippon Electric Ic Microcomput Tristate inverter
JPH04349655A (ja) * 1991-05-27 1992-12-04 Toyota Motor Corp 樹脂封止型マルチチップパッケージ
JPH0555889A (ja) * 1991-08-27 1993-03-05 Nec Corp 半導体入・出力バツフア回路
JPH05129926A (ja) * 1991-11-07 1993-05-25 Nec Corp 出力バツフア回路
JPH05327458A (ja) * 1992-05-27 1993-12-10 Nec Corp 半導体集積回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0575427A (ja) 1991-09-13 1993-03-26 Nec Corp 半導体集積回路装置
JPH09270698A (ja) 1996-04-03 1997-10-14 Nec Corp 駆動電流制御用ｃｍｏｓ出力バッファ回路
JP2859234B2 (ja) * 1996-12-26 1999-02-17 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
KR19980058197A (ko) 1996-12-30 1998-09-25 문정환 제어신호를 이용한 출력패드 회로
US5900770A (en) * 1997-06-13 1999-05-04 Intel Corporation Variable loading apparatus for output loading of integrated circuits
JPH1064273A (ja) * 1997-06-16 1998-03-06 Hitachi Ltd 半導体記憶装置
JPH1166890A (ja) * 1997-08-12 1999-03-09 Mitsubishi Electric Corp 半導体集積回路装置
KR100359856B1 (ko) * 1998-06-30 2003-01-08 주식회사 하이닉스반도체 앤티퓨즈를갖는내부전압발생기
KR20010048249A (ko) * 1999-11-26 2001-06-15 박종섭 디폴트패드를 테스트패드와 공유하는 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6468020A (en) * 1987-09-08 1989-03-14 Nippon Electric Ic Microcomput Tristate inverter
JPH04349655A (ja) * 1991-05-27 1992-12-04 Toyota Motor Corp 樹脂封止型マルチチップパッケージ
JPH0555889A (ja) * 1991-08-27 1993-03-05 Nec Corp 半導体入・出力バツフア回路
JPH05129926A (ja) * 1991-11-07 1993-05-25 Nec Corp 出力バツフア回路
JPH05327458A (ja) * 1992-05-27 1993-12-10 Nec Corp 半導体集積回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008502286A (ja) * 2004-06-08 2008-01-24 トランスメータ・コーポレーション 高性能リピータモードおよび通常リピータモードを有するリピータ回路
JP4875620B2 (ja) * 2004-06-08 2012-02-15 インテレクチュアル ベンチャー ファンディング エルエルシー 高性能リピータモードおよび通常リピータモードを有するリピータ回路
US7596735B2 (en) 2006-11-30 2009-09-29 Samsung Electronics Co., Ltd. Pad unit having a test logic circuit and method of driving a system including the same

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