JP4803930B2 - 半導体集積回路およびマルチチップパッケージ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、マルチチップパッケージに用いられる半導体集積回路およびマルチチップパッケージに関するものである。
【０００２】
【従来の技術】
図１２は従来のマルチチップパッケージに用いられる半導体集積回路を示す構成図であり、図において、１は複数のチップを収納するマルチチップパッケージ（以下、ＭＣＰと言う）、２ａ，２ｂはそれらチップである。
ＭＣＰ１において、３はＭＣＰ外部端子である。
また、チップ２ａ，２ｂにおいて、４はパッド、５は内部信号をＭＣＰ１外に出力する外部出力ドライバ、６はＭＣＰ１内の他のチップからの信号を入力する内部入力ドライバ、７は内部信号をＭＣＰ１内の他のチップへ出力する内部出力ドライバ、８ａ，８ｂはモジュール、９はＭＣＰ外部端子３とパッド４とを接続するワイヤである。
図１３は従来のチップ単体ウエハテスト例を示す構成図であり、図において、２ａはチップ、１１はテスタである。
また、チップ２ａにおいて、５は外部出力ドライバ、７は内部出力ドライバであり、図１２の同一符号の構成に相当するものである。また、テスタ１１において、１２はコンパレータである。さらに、１３ａ，１３ｂはテスタ１１の負荷容量である。
なお、上記図１２に示した構成において、パッド４および外部出力ドライバ５により外部出力端子と言い、パッド４および内部入力ドライバ６により内部入力端子と言い、パッド４および内部出力ドライバ７により内部出力端子と言う。また、上記図１２に示さなかったが、ＭＣＰ１外から信号を入力すると共に内部信号をＭＣＰ１外に出力する外部入出力ドライバが存在し、パッドおよびその外部入出力ドライバにより外部入出力端子と言う。さらに、ＭＣＰ１内の他のチップからの信号を入力すると共に内部信号をＭＣＰ１内の他のチップへ出力する内部入力出ドライバが存在し、パッドおよびその内部入出力ドライバにより内部入出力端子と言う。
【０００３】
次に動作について説明する。
従来、ＭＣＰ１に用いられるチップ（半導体集積回路）２ａ，２ｂにおける入出力端子および出力端子は、それぞれサイズが大きく、パッケージング後に外部入出力端子および外部出力端子として使用する端子と、パッケージング後に内部入出力端子および内部出力端子として使用する端子との２種類に分類することができる。
後者の内部入出力端子および内部出力端子においては、パッケージング後の用途から考えると、そのドライバのサイズを前者の外部入出力端子および外部出力端子のドライバのサイズと同一の構成にする必要はなく、小さくすることができる。
しかしながら、図１３に示したように、パッケージング前の単体ウエハテスト時には、前者の外部入出力端子および外部出力端子、後者の内部入出力端子および内部出力端子において、テスト時にのみ付くテスタ１１の負荷容量１３ａ，１３ｂを駆動することが可能となるドライバのサイズが必要となる。
このように、後者の内部入出力端子および内部出力端子のドライバのサイズは、パッケージング後に、前者の外部入出力端子および外部出力端子のドライバのサイズよりも小さくしても良いにも関わらず、パッケージング前の単体ウエハテストのために、前者のドライバのサイズとほぼ同等にしなければならなかった。
【０００４】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、後者の内部入出力端子および内部出力端子のドライバのサイズは、パッケージング前のテスタ１１の負荷容量１３ａ，１３ｂを駆動するために大きくしなくてはならず、また、パッケージング後のドライバのサイズが最適化されていないため、ノイズが発生したり、消費電力が増加してしまうなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、パッケージング後のドライブ能力を最適化して、ノイズ発生を抑えたり、消費電力を抑えたりする半導体集積回路およびマルチチップパッケージを得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体集積回路は、マルチチップパッケージに用いられる半導体集積回路において、内部回路と、内部回路の出力信号を外部に出力するとともに、外部から入力された信号を内部回路に与える内部入出力端子とを備えたものであり、内部入出力端子のドライブ能力は調整可能になっている。マルチチップパッケージには複数の半導体集積回路がパッケージングされて、各半導体集積回路の内部入出力端子が他の半導体集積回路の内部入出力端子に接続され、各内部入出力端子のドライブ能力はパッケージング前よりも弱く設定される。
【０００７】
好ましくは、半導体集積回路は、さらに、内部回路の出力信号を外部に出力する内部出力端子と、外部から入力された信号を内部回路に与える内部入力端子とを備え、内部出力端子のドライブ能力は調整可能になっている。パッケージングされた各半導体集積回路の内部出力端子は他の半導体集積回路の内部入力端子に接続され、各内部出力端子のドライブ能力はパッケージング前よりも弱く設定される。
【０００９】
また好ましくは、半導体集積回路は、内部入出力端子のドライブ能力を設定する制御信号を内部入出力端子に与えるためのドライブ能力制御パッドを備える。
【００１０】
この発明に係るマルチチップパッケージは、半導体集積回路のドライブ能力制御パッドに接続され、入力される制御信号をそのドライブ能力制御パッドに伝送する外部端子を備えたものである。
【００１１】
また好ましくは、半導体集積回路は、外部から入力されるテスト信号に基いて、内部入出力端子のドライブ能力を設定する制御信号を生成する制御信号生成回路を備える。
【００１２】
また好ましくは、内部入出力端子は、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて能力調整用ドライバを動作させるセレクタ構成部とを備える。
【００１３】
また好ましくは、内部入出力端子は、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて能力調整用ドライバを動作させるパスゲート構成部とを備える。
【００１４】
また好ましくは、内部入出力端子は、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて能力調整用ドライバを動作させるクロックドゲート構成部とを備える。
【００１５】
また好ましくは、セレクタ構成部は、単体ウエハテスト時以外では、制御信号に応じて能力調整用ドライバをオフトランジスタにする。
【００１６】
また好ましくは、パスゲート構成部は、単体ウエハテスト時以外では、制御信号に応じて能力調整用ドライバをオフトランジスタにする。
【００１７】
また好ましくは、クロックドゲート構成部は、単体ウエハテスト時以外では、制御信号に応じて能力調整用ドライバをオフトランジスタにする。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるマルチチップパッケージに用いられる半導体集積回路を示す構成図であり、図において、２ａはチップ（半導体集積回路）である。
また、チップ２ａにおいて、４はパッド、５は内部信号をマルチチップパッケージ（以下、ＭＣＰと言う）外に出力する外部出力ドライバ、６はＭＣＰ内の他のチップからの信号を入力する内部入力ドライバ、７は内部信号をＭＣＰ内の他のチップへ出力する内部出力ドライバ、８ａはモジュール、２１は内部出力ドライバ７のドライブ能力を可変設定する制御信号である。
なお、上記図１に示した構成において、パッド４および外部出力ドライバ５により外部出力端子と言い、パッド４および内部入力ドライバ６により内部入力端子と言い、パッド４および内部出力ドライバ７により内部出力端子と言う。また、上記図１に示さなかったが、ＭＣＰ外から信号を入力すると共に内部信号をＭＣＰ外に出力する外部入出力ドライバが存在し、パッドおよびその外部入出力ドライバにより外部入出力端子と言う。さらに、ＭＣＰ内の他のチップからの信号を入力すると共に内部信号をＭＣＰ内の他のチップへ出力する内部入出力ドライバが存在し、パッドおよびその内部入出力ドライバにより内部入出力端子と言う。
図２は内部出力ドライバの詳細を示す構成図であり、図において、２１は制御信号、２２は通常使用ドライバ、２３は能力調整用ドライバ、２４は内部信号、２５は出力信号である。
図３は制御信号に応じた出力信号を示す波形図である。
【００１９】
次に動作について説明する。
図１において、この実施の形態１では、制御信号２１により内部出力ドライバ７のドライブ能力を可変設定するものである。
図２はその内部出力ドライバ７の詳細を示したもので、通常使用ドライバ２２と能力調整用ドライバ２３とが並列接続され、伴に内部信号２４を入力し、出力信号２５を出力する。能力調整用ドライバ２３は、制御信号２１により、そのドライブ能力がオンオフ制御される。
例えば、通常使用ドライバ２２と能力調整用ドライバ２３のドライバ能力を、１対１になるように構成し、“Ｈ”レベルの制御信号２１により、能力調整用ドライバ２３のドライブ能力がオン制御される場合には、それら通常使用ドライバ２２と能力調整用ドライバ２３の両方のドライバ能力によって、出力側の負荷を駆動することになる。一方、“Ｌ”レベルの制御信号２１により、能力調整用ドライバ２３のドライブ能力がオフ制御される場合には、通常使用ドライバ２２のドライバ能力だけによって、出力側の負荷を駆動することになる。
前者の場合、負荷に対する駆動能力が高くなるため、単体ウエハテスト時に問題となっていたテスタと内部入出力端子および内部出力端子との間に付く大きな負荷容量を十分に駆動することが可能になり、安定したテストの実現が可能となる。
また、パッケージング後には、大きな負荷容量を駆動する必要が無いため、後者のような設定を行い、外部負荷を駆動するために通常使用ドライバ２２だけを使用し、能力調整用ドライバ２３をオフトランジスタとして使用することで、ノイズ発生を抑えたり、消費電力を抑えたりすることができる。
【００２０】
図３に示した波形図において、制御信号２１が“Ｌ”レベルの時は、能力調整用ドライバ２３がオフ制御され、通常使用ドライバ２２だけによって、出力側の負荷を駆動することになる。この場合、出力側の負荷が単体ウエハテスト時に付く大きな負荷である場合には、出力信号２５の波形は電源Ｖｃｃレベルまで変化することができないが、出力側の負荷がパッケージング後のように小さな負荷である場合には、出力信号２５の波形は電源Ｖｃｃレベルまで変化することができ、さらに、その場合におけるノイズ発生を抑えたり、消費電力を抑えたりすることができる。
一方、制御信号２１が“Ｈ”レベルの時は、能力調整用ドライバ２３がオン制御され、その能力調整用ドライバ２３と通常使用ドライバ２２の両方によって、出力側の負荷を駆動することになる。この場合、出力側の負荷が単体ウエハテスト時に付く大きな負荷である場合にも、出力信号２５の波形は電源Ｖｃｃレベルまで変化することができる。また、出力側の負荷がパッケージング後のように小さな負荷である場合には、出力信号２５の波形は電源Ｖｃｃレベルまで変化することができるが、その場合におけるノイズが発生したり、消費電力が増加してしまう。
【００２１】
以上のように、この実施の形態１によれば、ＭＣＰの内部でのみ使用される内部入出力端子および内部出力端子の全てまたは一部のドライブ能力を可変設定可能にしたことにより、パッケージング前の単体ウエハテスト時のドライブ能力を強くして、テスタと内部入出力端子および内部出力端子との間に付く大きな負荷を十分に駆動すると共に、パッケージング後のドライブ能力を弱くしてノイズ発生を抑えたり、消費電力を抑えたりすることができる。
【００２２】
実施の形態２．
図４はこの発明の実施の形態２によるマルチチップパッケージに用いられる半導体集積回路を示す構成図であり、図において、３１は制御信号２１を入力するドライブ能力制御パッドである。その他の構成は図１と同一である。
図５は半導体集積回路を載置したマルチチップパッケージを示す構成図であり、図において、１はマルチチップパッケージ、２ｂはチップ（半導体集積回路）、３２はワイヤ９によりドライブ能力制御パッド３１に接続され、入力される制御信号２１をそのドライブ能力制御パッド３１に伝送する外部端子である。
図６は外部端子から内部出力ドライバまでの詳細を示す構成図であり、図において、３２は外部端子、３１はドライブ能力制御パッド、３３はプルダウントランジスタであり、３４はＮチャネルトランジスタ、３５は電源Ｖｃｃ、３６はグランドである。７は内部出力ドライバである。
【００２３】
次に動作について説明する。
図４において、この実施の形態２では、ＭＣＰに用いられるチップ２ａに制御信号２１を入力するドライブ能力制御パッド３１を設けたものである。
このことにより、制御信号をドライブ能力制御パッド３１に直接与えることが可能となり、ドライブ能力を容易に可変設定することができる。
また、図５では、ＭＣＰ１に、制御信号２１をドライブ能力制御パッド３１に伝送する外部端子３２を設けたものである。
このことにより、パッケージング後においても、外部端子３２を通じて制御信号を入力することにより、容易にドライブ能力を最適化することができる。
【００２４】
図６は外部端子３２から内部出力ドライバ７までの詳細を示したものである。
単体ウエハテスト時においては、ドライブ能力制御パッド３１に“Ｈ”レベルの制御信号２１を入力し、能力調整用ドライバ２３のドライブ能力をオン制御し、通常使用ドライバ２２と能力調整用ドライバ２３の両方のドライバ能力によって、出力側の負荷を駆動する。
単体ウエハテスト時以外の例えばパッケージング後においては、外部端子３２に“Ｌ”レベルの制御信号２１を入力し、ドライブ能力制御パッド３１を通じて能力調整用ドライバ２３のドライブ能力をオフ制御し、通常使用ドライバ２２のドライバ能力だけによって、出力側の負荷を駆動する。
なお、プルダウントランジスタ３３は、単体ウエハテスト時以外において、ドライブ能力制御パッド３１を通じて“Ｌ”レベルの制御信号２１が入力されない場合においても、電源Ｖｃｃ３５によりＮチャネルトランジスタ３４をオン制御し、グランド３６による“Ｌ”レベルを能力調整用ドライバ２３に供給するものである。これによって、単体ウエハテスト時においてのみ、ドライブ能力制御パッド３１に“Ｈ”レベルの制御信号２１を入力すれば良いことになる。
【００２５】
以上のように、この実施の形態２によれば、チップ２ａにドライブ能力制御パッド３１を設けたり、ＭＣＰ１にそのドライブ能力制御パッド３１に接続される外部端子３２を設けたことにより、ドライブ能力制御パッド３１に制御信号２１を入力することで、ドライブ能力を容易に可変設定することができたり、また、パッケージング後においても、外部端子３２を通じて制御信号２１を入力することにより、容易にドライブ能力を最適化することができる。
【００２６】
実施の形態３．
図７はこの発明の実施の形態３による制御信号生成回路を示す構成図であり、図において、４１は外部から入力されるテスト信号、４２はテスト信号４１に応じて制御信号２１を生成し、内部出力ドライバ７のドライブ能力を可変設定するマルチプレクサ、４３はその他の入力信号、４４はその他の入力信号４３を処理して内部出力ドライバ７に内部信号２４として供給するその他のロジックである。
図８はマルチプレクサの詳細を示す構成図であり、図において、４５ａ，４５ｂはインバータ、４６ａ，４６ｂはインバータ、４７ａ，４７ｂはアンドゲート、４８はオアゲートである。
【００２７】
次に動作について説明する。
図７において、この実施の形態３では、チップ２ａのパッド４またはＭＣＰ１の外部端子３２から入力されるテスト信号４１に応じて、マルチプレクサ４２が制御信号２１を生成し、内部出力ドライバ７のドライブ能力を可変設定するものである。
図８はそのマルチプレクサ４２の詳細を示したものであり、入力されるテスト信号Ｔ［０：１］が、｛Ｔ［０］＝Ｌ，Ｔ［１］＝Ｌ｝の時、および｛Ｔ［０］＝Ｌ，Ｔ［１］＝Ｈ｝の時だけ、制御信号Ｓが“Ｈ”レベルになる構成を示している。
【００２８】
以上のように、この実施の形態３によれば、外部から入力されるテスト信号Ｔに応じて制御信号２１を生成することにより、ドライブ能力を可変設定するための専用のドライブ能力制御パッド３１や外部端子３２を備えていなくても、容易にドライブ能力を最適化することができる。
【００２９】
実施の形態４．
図９はこの発明の実施の形態４によるセレクタ方式による内部出力ドライバの詳細を示す構成図であり、図において、５１は内部信号２４を反転して出力するインバータであり、３５は電源Ｖｃｃ、３６はグランド、５１ａはＰチャネルトランジスタ、５１ｂはＮチャネルトランジスタである。
５２は制御信号２１に応じて後述する能力調整用ドライバ２３を動作させるセレクタ構成部であり、５２ａ，５２ｂはインバータ、５２ｃはオアゲート、５２ｄはアンドゲートである。
２２は通常使用ドライバであり、２２ａはＰチャネルトランジスタ、２２ｂはＮチャネルトランジスタである。
２３は能力調整用ドライバであり、２３ａはＰチャネルトランジスタ、２３ｂはＮチャネルトランジスタである。
５３はオフトランジスタであり、５３ａはＰチャネルトランジスタ、５３ｂはＮチャネルトランジスタである。
【００３０】
次に動作について説明する。
インバータ５１は、入力される内部信号２４を反転して出力し、通常使用ドライバ２２は、その反転された内部信号２４をさらに反転して、オフトランジスタ５３を通じてパッド４に出力する。ここで、オフトランジスタ５３は、サージ対策のために設けられたものである。
セレクタ構成部５２に制御信号２１として“Ｈ”レベルが入力された場合には、そのセレクタ構成部５２は、オアゲート５２ｃおよびアンドゲート５２ｄを通じて、インバータ５１からの反転された内部信号２４を能力調整用ドライバ２３のＰチャネルトランジスタ２３ａおよびＮチャネルトランジスタ２３ｂのゲートに供給し、その能力調整用ドライバ２３を内部出力ドライバとして動作させることができる。
また、セレクタ構成部５２に制御信号２１として“Ｌ”レベルが入力された場合には、そのセレクタ構成部５２は、インバータ５１からの反転された内部信号２４に関わらず、オアゲート５２ｃを通じて能力調整用ドライバ２３のＰチャネルトランジスタ２３ａに“Ｈ”レベルを、アンドゲート５２ｄを通じて能力調整用ドライバ２３のＮチャネルトランジスタ２３ｂに“Ｌ”レベルを供給する。その結果、その能力調整用ドライバ２３をオフトランジスタとすることができ、これはサージ対策に有効である。
【００３１】
以上のように、この実施の形態４によれば、セレクタ構成部５２により、制御信号２１に応じて能力調整用ドライバ２３を動作させ、内部出力ドライバのドライブ能力を可変設定することができる。
また、セレクタ構成部５２により、単体ウエハテスト時以外では、能力調整用ドライバ２３をオフトランジスタとして使用することができ、これはサージ対策に有効である。
なお、上記実施の形態４では、制御信号２１および能力調整用ドライバ２３を各１個で示したが、当然、複数個の制御信号２１および能力調整用ドライバ２３を設け、段階的に細かいステップにてドライブ能力を調整しても良い。
【００３２】
実施の形態５．
図１０はこの発明の実施の形態５によるパスゲート方式による内部出力ドライバの詳細を示す構成図であり、図において、６１は制御信号２１に応じて後述する能力調整用ドライバ２３を動作させるパスゲート構成部であり、６１ａ，６１ｂはインバータ、６１ｃ，６１ｄはトランスミッションゲート、６１ｅはＰチャネルトランジスタ、６１ｆはＮチャネルトランジスタである。
その他の構成については図９と同一である。
【００３３】
次に動作について説明する。
パスゲート構成部６１に制御信号２１として“Ｈ”レベルが入力された場合には、そのパスゲート構成部６１は、インバータ６１ｂの“Ｈ”レベル出力により、Ｐチャネルトランジスタ６１ｅをオフし、インバータ６１ａの“Ｌ”レベル出力により、Ｎチャネルトランジスタ６１ｆをオフする。また、これらインバータ６１ｂの“Ｈ”レベル出力、インバータ６１ａの“Ｌ”レベル出力により、トランスミッションゲート６１ｃ，６１ｄをオンして、インバータ５１からの反転された内部信号２４を能力調整用ドライバ２３のＰチャネルトランジスタ２３ａおよびＮチャネルトランジスタ２３ｂのゲートに供給し、その能力調整用ドライバ２３を内部出力ドライバとして動作させることができる。
また、パスゲート構成部６１に制御信号２１として“Ｌ”レベルが入力された場合には、そのパスゲート構成部６１は、インバータ６１ｂの“Ｌ”レベル出力により、Ｐチャネルトランジスタ６１ｅをオンし、インバータ６１ａの“Ｈ”レベル出力により、Ｎチャネルトランジスタ６１ｆをオンする。また、これらインバータ６１ｂの“Ｌ”レベル出力、インバータ６１ａの“Ｈ”レベル出力により、トランスミッションゲート６１ｃ，６１ｄをオフする。その結果、その能力調整用ドライバ２３をオフトランジスタとすることができ、これはサージ対策に有効である。
【００３４】
以上のように、この実施の形態５によれば、パスゲート構成部６１により、制御信号２１に応じて能力調整用ドライバ２３を動作させ、内部出力ドライバのドライブ能力を可変設定することができる。
また、パスゲート構成部６１により、単体ウエハテスト時以外では、能力調整用ドライバ２３をオフトランジスタとして使用することができ、これはサージ対策に有効である。
なお、上記実施の形態５では、制御信号２１および能力調整用ドライバ２３を各１個で示したが、当然、複数個の制御信号２１および能力調整用ドライバ２３を設け、段階的に細かいステップにてドライブ能力を調整しても良い。
【００３５】
実施の形態６．
図１１はこの発明の実施の形態６によるクロックドゲート方式による内部出力ドライバの詳細を示す構成図であり、図において、７１は制御信号２１に応じて後述する能力調整用ドライバ２３を動作させるクロックドゲート構成部であり、７１ａはインバータ、７１ｂはＰチャネルトランジスタ、７１ｃはＮチャネルトランジスタである。
その他の構成については図１０と同一である。
【００３６】
次に動作について説明する。
クロックドゲート構成部７１に制御信号２１として“Ｈ”レベルが入力された場合には、そのクロックドゲート構成部７１は、その“Ｈ”レベルの制御信号２１により、Ｎチャネルトランジスタ７１ｃをオンし、インバータ７１ａの“Ｌ”レベル出力により、Ｐチャネルトランジスタ７１ｂをオンする。これにより、能力調整用ドライバ２３を内部出力ドライバとして動作させることができる。
また、クロックドゲート構成部７１に制御信号２１として“Ｌ”レベルが入力された場合には、そのクロックドゲート構成部７１は、その“Ｌ”レベルの制御信号２１により、Ｎチャネルトランジスタ７１ｃをオフし、インバータ７１ａの“Ｈ”レベル出力により、Ｐチャネルトランジスタ７１ｂをオフする。その結果、その能力調整用ドライバ２３をオフトランジスタとすることができ、これはサージ対策に有効である。
【００３７】
以上のように、この実施の形態６によれば、クロックドゲート構成部７１により、制御信号２１に応じて能力調整用ドライバ２３を動作させ、内部出力ドライバのドライブ能力を可変設定することができる。
また、クロックドゲート構成部７１により、単体ウエハテスト時以外では、能力調整用ドライバ２３をオフトランジスタとして使用することができ、これはサージ対策に有効である。
なお、上記実施の形態６では、制御信号２１および能力調整用ドライバ２３を各１個で示したが、当然、複数個の制御信号２１および能力調整用ドライバ２３を設け、段階的に細かいステップにてドライブ能力を調整しても良い。
【００３８】
【発明の効果】
以上のように、この発明によれば、内部入出力端子および内部出力端子の全てまたは一部のドライブ能力を可変設定可能にするように構成したので、パッケージング後のドライブ能力を最適化してノイズ発生を抑えたり、消費電力を抑えたりすることができる効果がある。
【００３９】
この発明によれば、半導体集積回路のマルチチップパッケージへのパッケージング後には、内部入出力端子および内部出力端子の全てまたは一部のドライブ能力を弱く設定するように構成したので、パッケージング後のドライブ能力を弱くしてノイズ発生を抑えたり、消費電力を抑えたりすることができる効果がある。
【００４０】
この発明によれば、半導体集積回路のマルチチップパッケージへのパッケージング前の単体ウエハテスト時には、内部入出力端子および内部出力端子の全てまたは一部のドライブ能力を強く設定するように構成したので、パッケージング前の単体ウエハテスト時のドライブ能力を強くして、テスタと内部入出力端子および内部出力端子との間に付く大きな負荷を十分に駆動することができ、安定したテストをすることができる効果がある。
【００４１】
この発明によれば、半導体集積回路において、制御信号の入力により、内部入出力端子および内部出力端子の全てまたは一部のドライブ能力を可変設定可能にするドライブ能力制御パッドを備えるように構成したので、ドライブ能力制御パッドに制御信号を入力することで、ドライブ能力を容易に可変設定することができる効果がある。
【００４２】
この発明によれば、半導体集積回路のドライブ能力制御パッドに接続され、入力される制御信号をそのドライブ能力制御パッドに伝送する外部端子を備えるように構成したので、パッケージング後においても、外部端子を通じて制御信号を入力することにより、容易にドライブ能力を最適化することができる効果がある。
【００４３】
この発明によれば、内部入出力端子および内部出力端子の全てまたは一部のドライブ能力の可変設定を、外部から入力されるテスト信号に応じて生成した制御信号を用いるように構成したので、ドライブ能力を可変設定するための専用のドライブ能力制御パッドや外部端子を備えていなくても、容易にドライブ能力を最適化することができる効果がある。
【００４４】
この発明によれば、内部入出力端子および内部出力端子の全てまたは一部において、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて能力調整用ドライバを動作させるセレクタ構成部とを備えるように構成したので、セレクタ構成部により、制御信号に応じて能力調整用ドライバを動作させ、ドライブ能力を可変設定することができる効果がある。
【００４５】
この発明によれば、内部入出力端子および内部出力端子の全てまたは一部において、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて能力調整用ドライバを動作させるパスゲート構成部とを備えるように構成したので、パスゲート構成部により、制御信号に応じて能力調整用ドライバを動作させ、ドライブ能力を可変設定することができる効果がある。
【００４６】
この発明によれば、内部入出力端子および内部出力端子の全てまたは一部において、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて能力調整用ドライバを動作させるクロックドゲート構成部とを備えるように構成したので、クロックドゲート構成部により、制御信号に応じて能力調整用ドライバを動作させ、ドライブ能力を可変設定することができる効果がある。
【００４７】
この発明によれば、セレクタ構成部が、単体ウエハテスト時以外では、制御信号に応じて能力調整用ドライバをオフトランジスタにするように構成したので、セレクタ構成部により、単体ウエハテスト時以外では、能力調整用ドライバをオフトランジスタとして使用することができる効果がある。
【００４８】
この発明によれば、パスゲート構成部が、単体ウエハテスト時以外では、制御信号に応じて能力調整用ドライバをオフトランジスタにするように構成したので、パスゲート構成部により、単体ウエハテスト時以外では、能力調整用ドライバをオフトランジスタとして使用することができる効果がある。
【００４９】
この発明によれば、クロックドゲート構成部が、単体ウエハテスト時以外では、制御信号に応じて能力調整用ドライバをオフトランジスタにするように構成したので、クロックドゲート構成部により、単体ウエハテスト時以外では、能力調整用ドライバをオフトランジスタとして使用することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるマルチチップパッケージに用いられる半導体集積回路を示す構成図である。
【図２】 内部出力ドライバの詳細を示す構成図である。
【図３】 制御信号に応じた出力信号を示す波形図である。
【図４】 この発明の実施の形態２によるマルチチップパッケージに用いられる半導体集積回路を示す構成図である。
【図５】 半導体集積回路を載置したマルチチップパッケージを示す構成図である。
【図６】 外部端子から内部出力ドライバまでの詳細を示す構成図である。
【図７】 この発明の実施の形態３による制御信号生成回路を示す構成図である。
【図８】 マルチプレクサの詳細を示す構成図である。
【図９】 この発明の実施の形態４によるセレクタ方式による内部出力ドライバの詳細を示す構成図である。
【図１０】 この発明の実施の形態５によるパスゲート方式による内部出力ドライバの詳細を示す構成図である。
【図１１】 この発明の実施の形態６によるクロックドゲート方式による内部出力ドライバの詳細を示す構成図である。
【図１２】 従来のマルチチップパッケージに用いられる半導体集積回路を示す構成図である。
【図１３】 従来のチップ単体ウエハテスト例を示す構成図である。
【符号の説明】
１ マルチチップパッケージ、２ａ，２ｂ チップ（半導体集積回路）、４ パッド、５ 外部出力ドライバ、６ 内部入力ドライバ、７ 内部出力ドライバ、８ａ モジュール、２１ 制御信号、２２ 通常使用ドライバ、２２ａ，２３ａ，５１ａ，５３ａ，６１ｅ，７１ｂ Ｐチャネルトランジスタ、２２ｂ，２３ｂ，３４，５１ｂ，５３ｂ，６１ｆ，７１ｃ Ｎチャネルトランジスタ、２３ 能力調整用ドライバ、２４ 内部信号、２５ 出力信号、３１ ドライブ能力制御パッド、３２ 外部端子、３３ プルダウントランジスタ、３５ 電源Ｖｃｃ、３６ グランド、４１ テスト信号、４２ マルチプレクサ、４３ 入力信号、４４ ロジック、４５ａ，４５ｂ，４６ａ，４６ｂ，５１，５２ａ，５２ｂ，６１ａ，６１ｂ，７１ａ インバータ、４７ａ，４７ｂ，５２ｄ アンドゲート、４８，５２ｃ オアゲート、５２ セレクタ構成部、５３ オフトランジスタ、６１ パスゲート構成部、６１ｃ，６１ｄ トランスミッションゲート、７１クロックドゲート構成部。
【発明の属する技術分野】
この発明は、マルチチップパッケージに用いられる半導体集積回路およびマルチチップパッケージに関するものである。
【０００２】
【従来の技術】
図１２は従来のマルチチップパッケージに用いられる半導体集積回路を示す構成図であり、図において、１は複数のチップを収納するマルチチップパッケージ（以下、ＭＣＰと言う）、２ａ，２ｂはそれらチップである。
ＭＣＰ１において、３はＭＣＰ外部端子である。
また、チップ２ａ，２ｂにおいて、４はパッド、５は内部信号をＭＣＰ１外に出力する外部出力ドライバ、６はＭＣＰ１内の他のチップからの信号を入力する内部入力ドライバ、７は内部信号をＭＣＰ１内の他のチップへ出力する内部出力ドライバ、８ａ，８ｂはモジュール、９はＭＣＰ外部端子３とパッド４とを接続するワイヤである。
図１３は従来のチップ単体ウエハテスト例を示す構成図であり、図において、２ａはチップ、１１はテスタである。
また、チップ２ａにおいて、５は外部出力ドライバ、７は内部出力ドライバであり、図１２の同一符号の構成に相当するものである。また、テスタ１１において、１２はコンパレータである。さらに、１３ａ，１３ｂはテスタ１１の負荷容量である。
なお、上記図１２に示した構成において、パッド４および外部出力ドライバ５により外部出力端子と言い、パッド４および内部入力ドライバ６により内部入力端子と言い、パッド４および内部出力ドライバ７により内部出力端子と言う。また、上記図１２に示さなかったが、ＭＣＰ１外から信号を入力すると共に内部信号をＭＣＰ１外に出力する外部入出力ドライバが存在し、パッドおよびその外部入出力ドライバにより外部入出力端子と言う。さらに、ＭＣＰ１内の他のチップからの信号を入力すると共に内部信号をＭＣＰ１内の他のチップへ出力する内部入力出ドライバが存在し、パッドおよびその内部入出力ドライバにより内部入出力端子と言う。
【０００３】
次に動作について説明する。
従来、ＭＣＰ１に用いられるチップ（半導体集積回路）２ａ，２ｂにおける入出力端子および出力端子は、それぞれサイズが大きく、パッケージング後に外部入出力端子および外部出力端子として使用する端子と、パッケージング後に内部入出力端子および内部出力端子として使用する端子との２種類に分類することができる。
後者の内部入出力端子および内部出力端子においては、パッケージング後の用途から考えると、そのドライバのサイズを前者の外部入出力端子および外部出力端子のドライバのサイズと同一の構成にする必要はなく、小さくすることができる。
しかしながら、図１３に示したように、パッケージング前の単体ウエハテスト時には、前者の外部入出力端子および外部出力端子、後者の内部入出力端子および内部出力端子において、テスト時にのみ付くテスタ１１の負荷容量１３ａ，１３ｂを駆動することが可能となるドライバのサイズが必要となる。
このように、後者の内部入出力端子および内部出力端子のドライバのサイズは、パッケージング後に、前者の外部入出力端子および外部出力端子のドライバのサイズよりも小さくしても良いにも関わらず、パッケージング前の単体ウエハテストのために、前者のドライバのサイズとほぼ同等にしなければならなかった。
【０００４】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、後者の内部入出力端子および内部出力端子のドライバのサイズは、パッケージング前のテスタ１１の負荷容量１３ａ，１３ｂを駆動するために大きくしなくてはならず、また、パッケージング後のドライバのサイズが最適化されていないため、ノイズが発生したり、消費電力が増加してしまうなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、パッケージング後のドライブ能力を最適化して、ノイズ発生を抑えたり、消費電力を抑えたりする半導体集積回路およびマルチチップパッケージを得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体集積回路は、マルチチップパッケージに用いられる半導体集積回路において、内部回路と、内部回路の出力信号を外部に出力するとともに、外部から入力された信号を内部回路に与える内部入出力端子とを備えたものであり、内部入出力端子のドライブ能力は調整可能になっている。マルチチップパッケージには複数の半導体集積回路がパッケージングされて、各半導体集積回路の内部入出力端子が他の半導体集積回路の内部入出力端子に接続され、各内部入出力端子のドライブ能力はパッケージング前よりも弱く設定される。
【０００７】
好ましくは、半導体集積回路は、さらに、内部回路の出力信号を外部に出力する内部出力端子と、外部から入力された信号を内部回路に与える内部入力端子とを備え、内部出力端子のドライブ能力は調整可能になっている。パッケージングされた各半導体集積回路の内部出力端子は他の半導体集積回路の内部入力端子に接続され、各内部出力端子のドライブ能力はパッケージング前よりも弱く設定される。
【０００９】
また好ましくは、半導体集積回路は、内部入出力端子のドライブ能力を設定する制御信号を内部入出力端子に与えるためのドライブ能力制御パッドを備える。
【００１０】
この発明に係るマルチチップパッケージは、半導体集積回路のドライブ能力制御パッドに接続され、入力される制御信号をそのドライブ能力制御パッドに伝送する外部端子を備えたものである。
【００１１】
また好ましくは、半導体集積回路は、外部から入力されるテスト信号に基いて、内部入出力端子のドライブ能力を設定する制御信号を生成する制御信号生成回路を備える。
【００１２】
また好ましくは、内部入出力端子は、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて能力調整用ドライバを動作させるセレクタ構成部とを備える。
【００１３】
また好ましくは、内部入出力端子は、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて能力調整用ドライバを動作させるパスゲート構成部とを備える。
【００１４】
また好ましくは、内部入出力端子は、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて能力調整用ドライバを動作させるクロックドゲート構成部とを備える。
【００１５】
また好ましくは、セレクタ構成部は、単体ウエハテスト時以外では、制御信号に応じて能力調整用ドライバをオフトランジスタにする。
【００１６】
また好ましくは、パスゲート構成部は、単体ウエハテスト時以外では、制御信号に応じて能力調整用ドライバをオフトランジスタにする。
【００１７】
また好ましくは、クロックドゲート構成部は、単体ウエハテスト時以外では、制御信号に応じて能力調整用ドライバをオフトランジスタにする。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるマルチチップパッケージに用いられる半導体集積回路を示す構成図であり、図において、２ａはチップ（半導体集積回路）である。
また、チップ２ａにおいて、４はパッド、５は内部信号をマルチチップパッケージ（以下、ＭＣＰと言う）外に出力する外部出力ドライバ、６はＭＣＰ内の他のチップからの信号を入力する内部入力ドライバ、７は内部信号をＭＣＰ内の他のチップへ出力する内部出力ドライバ、８ａはモジュール、２１は内部出力ドライバ７のドライブ能力を可変設定する制御信号である。
なお、上記図１に示した構成において、パッド４および外部出力ドライバ５により外部出力端子と言い、パッド４および内部入力ドライバ６により内部入力端子と言い、パッド４および内部出力ドライバ７により内部出力端子と言う。また、上記図１に示さなかったが、ＭＣＰ外から信号を入力すると共に内部信号をＭＣＰ外に出力する外部入出力ドライバが存在し、パッドおよびその外部入出力ドライバにより外部入出力端子と言う。さらに、ＭＣＰ内の他のチップからの信号を入力すると共に内部信号をＭＣＰ内の他のチップへ出力する内部入出力ドライバが存在し、パッドおよびその内部入出力ドライバにより内部入出力端子と言う。
図２は内部出力ドライバの詳細を示す構成図であり、図において、２１は制御信号、２２は通常使用ドライバ、２３は能力調整用ドライバ、２４は内部信号、２５は出力信号である。
図３は制御信号に応じた出力信号を示す波形図である。
【００１９】
次に動作について説明する。
図１において、この実施の形態１では、制御信号２１により内部出力ドライバ７のドライブ能力を可変設定するものである。
図２はその内部出力ドライバ７の詳細を示したもので、通常使用ドライバ２２と能力調整用ドライバ２３とが並列接続され、伴に内部信号２４を入力し、出力信号２５を出力する。能力調整用ドライバ２３は、制御信号２１により、そのドライブ能力がオンオフ制御される。
例えば、通常使用ドライバ２２と能力調整用ドライバ２３のドライバ能力を、１対１になるように構成し、“Ｈ”レベルの制御信号２１により、能力調整用ドライバ２３のドライブ能力がオン制御される場合には、それら通常使用ドライバ２２と能力調整用ドライバ２３の両方のドライバ能力によって、出力側の負荷を駆動することになる。一方、“Ｌ”レベルの制御信号２１により、能力調整用ドライバ２３のドライブ能力がオフ制御される場合には、通常使用ドライバ２２のドライバ能力だけによって、出力側の負荷を駆動することになる。
前者の場合、負荷に対する駆動能力が高くなるため、単体ウエハテスト時に問題となっていたテスタと内部入出力端子および内部出力端子との間に付く大きな負荷容量を十分に駆動することが可能になり、安定したテストの実現が可能となる。
また、パッケージング後には、大きな負荷容量を駆動する必要が無いため、後者のような設定を行い、外部負荷を駆動するために通常使用ドライバ２２だけを使用し、能力調整用ドライバ２３をオフトランジスタとして使用することで、ノイズ発生を抑えたり、消費電力を抑えたりすることができる。
【００２０】
図３に示した波形図において、制御信号２１が“Ｌ”レベルの時は、能力調整用ドライバ２３がオフ制御され、通常使用ドライバ２２だけによって、出力側の負荷を駆動することになる。この場合、出力側の負荷が単体ウエハテスト時に付く大きな負荷である場合には、出力信号２５の波形は電源Ｖｃｃレベルまで変化することができないが、出力側の負荷がパッケージング後のように小さな負荷である場合には、出力信号２５の波形は電源Ｖｃｃレベルまで変化することができ、さらに、その場合におけるノイズ発生を抑えたり、消費電力を抑えたりすることができる。
一方、制御信号２１が“Ｈ”レベルの時は、能力調整用ドライバ２３がオン制御され、その能力調整用ドライバ２３と通常使用ドライバ２２の両方によって、出力側の負荷を駆動することになる。この場合、出力側の負荷が単体ウエハテスト時に付く大きな負荷である場合にも、出力信号２５の波形は電源Ｖｃｃレベルまで変化することができる。また、出力側の負荷がパッケージング後のように小さな負荷である場合には、出力信号２５の波形は電源Ｖｃｃレベルまで変化することができるが、その場合におけるノイズが発生したり、消費電力が増加してしまう。
【００２１】
以上のように、この実施の形態１によれば、ＭＣＰの内部でのみ使用される内部入出力端子および内部出力端子の全てまたは一部のドライブ能力を可変設定可能にしたことにより、パッケージング前の単体ウエハテスト時のドライブ能力を強くして、テスタと内部入出力端子および内部出力端子との間に付く大きな負荷を十分に駆動すると共に、パッケージング後のドライブ能力を弱くしてノイズ発生を抑えたり、消費電力を抑えたりすることができる。
【００２２】
実施の形態２．
図４はこの発明の実施の形態２によるマルチチップパッケージに用いられる半導体集積回路を示す構成図であり、図において、３１は制御信号２１を入力するドライブ能力制御パッドである。その他の構成は図１と同一である。
図５は半導体集積回路を載置したマルチチップパッケージを示す構成図であり、図において、１はマルチチップパッケージ、２ｂはチップ（半導体集積回路）、３２はワイヤ９によりドライブ能力制御パッド３１に接続され、入力される制御信号２１をそのドライブ能力制御パッド３１に伝送する外部端子である。
図６は外部端子から内部出力ドライバまでの詳細を示す構成図であり、図において、３２は外部端子、３１はドライブ能力制御パッド、３３はプルダウントランジスタであり、３４はＮチャネルトランジスタ、３５は電源Ｖｃｃ、３６はグランドである。７は内部出力ドライバである。
【００２３】
次に動作について説明する。
図４において、この実施の形態２では、ＭＣＰに用いられるチップ２ａに制御信号２１を入力するドライブ能力制御パッド３１を設けたものである。
このことにより、制御信号をドライブ能力制御パッド３１に直接与えることが可能となり、ドライブ能力を容易に可変設定することができる。
また、図５では、ＭＣＰ１に、制御信号２１をドライブ能力制御パッド３１に伝送する外部端子３２を設けたものである。
このことにより、パッケージング後においても、外部端子３２を通じて制御信号を入力することにより、容易にドライブ能力を最適化することができる。
【００２４】
図６は外部端子３２から内部出力ドライバ７までの詳細を示したものである。
単体ウエハテスト時においては、ドライブ能力制御パッド３１に“Ｈ”レベルの制御信号２１を入力し、能力調整用ドライバ２３のドライブ能力をオン制御し、通常使用ドライバ２２と能力調整用ドライバ２３の両方のドライバ能力によって、出力側の負荷を駆動する。
単体ウエハテスト時以外の例えばパッケージング後においては、外部端子３２に“Ｌ”レベルの制御信号２１を入力し、ドライブ能力制御パッド３１を通じて能力調整用ドライバ２３のドライブ能力をオフ制御し、通常使用ドライバ２２のドライバ能力だけによって、出力側の負荷を駆動する。
なお、プルダウントランジスタ３３は、単体ウエハテスト時以外において、ドライブ能力制御パッド３１を通じて“Ｌ”レベルの制御信号２１が入力されない場合においても、電源Ｖｃｃ３５によりＮチャネルトランジスタ３４をオン制御し、グランド３６による“Ｌ”レベルを能力調整用ドライバ２３に供給するものである。これによって、単体ウエハテスト時においてのみ、ドライブ能力制御パッド３１に“Ｈ”レベルの制御信号２１を入力すれば良いことになる。
【００２５】
以上のように、この実施の形態２によれば、チップ２ａにドライブ能力制御パッド３１を設けたり、ＭＣＰ１にそのドライブ能力制御パッド３１に接続される外部端子３２を設けたことにより、ドライブ能力制御パッド３１に制御信号２１を入力することで、ドライブ能力を容易に可変設定することができたり、また、パッケージング後においても、外部端子３２を通じて制御信号２１を入力することにより、容易にドライブ能力を最適化することができる。
【００２６】
実施の形態３．
図７はこの発明の実施の形態３による制御信号生成回路を示す構成図であり、図において、４１は外部から入力されるテスト信号、４２はテスト信号４１に応じて制御信号２１を生成し、内部出力ドライバ７のドライブ能力を可変設定するマルチプレクサ、４３はその他の入力信号、４４はその他の入力信号４３を処理して内部出力ドライバ７に内部信号２４として供給するその他のロジックである。
図８はマルチプレクサの詳細を示す構成図であり、図において、４５ａ，４５ｂはインバータ、４６ａ，４６ｂはインバータ、４７ａ，４７ｂはアンドゲート、４８はオアゲートである。
【００２７】
次に動作について説明する。
図７において、この実施の形態３では、チップ２ａのパッド４またはＭＣＰ１の外部端子３２から入力されるテスト信号４１に応じて、マルチプレクサ４２が制御信号２１を生成し、内部出力ドライバ７のドライブ能力を可変設定するものである。
図８はそのマルチプレクサ４２の詳細を示したものであり、入力されるテスト信号Ｔ［０：１］が、｛Ｔ［０］＝Ｌ，Ｔ［１］＝Ｌ｝の時、および｛Ｔ［０］＝Ｌ，Ｔ［１］＝Ｈ｝の時だけ、制御信号Ｓが“Ｈ”レベルになる構成を示している。
【００２８】
以上のように、この実施の形態３によれば、外部から入力されるテスト信号Ｔに応じて制御信号２１を生成することにより、ドライブ能力を可変設定するための専用のドライブ能力制御パッド３１や外部端子３２を備えていなくても、容易にドライブ能力を最適化することができる。
【００２９】
実施の形態４．
図９はこの発明の実施の形態４によるセレクタ方式による内部出力ドライバの詳細を示す構成図であり、図において、５１は内部信号２４を反転して出力するインバータであり、３５は電源Ｖｃｃ、３６はグランド、５１ａはＰチャネルトランジスタ、５１ｂはＮチャネルトランジスタである。
５２は制御信号２１に応じて後述する能力調整用ドライバ２３を動作させるセレクタ構成部であり、５２ａ，５２ｂはインバータ、５２ｃはオアゲート、５２ｄはアンドゲートである。
２２は通常使用ドライバであり、２２ａはＰチャネルトランジスタ、２２ｂはＮチャネルトランジスタである。
２３は能力調整用ドライバであり、２３ａはＰチャネルトランジスタ、２３ｂはＮチャネルトランジスタである。
５３はオフトランジスタであり、５３ａはＰチャネルトランジスタ、５３ｂはＮチャネルトランジスタである。
【００３０】
次に動作について説明する。
インバータ５１は、入力される内部信号２４を反転して出力し、通常使用ドライバ２２は、その反転された内部信号２４をさらに反転して、オフトランジスタ５３を通じてパッド４に出力する。ここで、オフトランジスタ５３は、サージ対策のために設けられたものである。
セレクタ構成部５２に制御信号２１として“Ｈ”レベルが入力された場合には、そのセレクタ構成部５２は、オアゲート５２ｃおよびアンドゲート５２ｄを通じて、インバータ５１からの反転された内部信号２４を能力調整用ドライバ２３のＰチャネルトランジスタ２３ａおよびＮチャネルトランジスタ２３ｂのゲートに供給し、その能力調整用ドライバ２３を内部出力ドライバとして動作させることができる。
また、セレクタ構成部５２に制御信号２１として“Ｌ”レベルが入力された場合には、そのセレクタ構成部５２は、インバータ５１からの反転された内部信号２４に関わらず、オアゲート５２ｃを通じて能力調整用ドライバ２３のＰチャネルトランジスタ２３ａに“Ｈ”レベルを、アンドゲート５２ｄを通じて能力調整用ドライバ２３のＮチャネルトランジスタ２３ｂに“Ｌ”レベルを供給する。その結果、その能力調整用ドライバ２３をオフトランジスタとすることができ、これはサージ対策に有効である。
【００３１】
以上のように、この実施の形態４によれば、セレクタ構成部５２により、制御信号２１に応じて能力調整用ドライバ２３を動作させ、内部出力ドライバのドライブ能力を可変設定することができる。
また、セレクタ構成部５２により、単体ウエハテスト時以外では、能力調整用ドライバ２３をオフトランジスタとして使用することができ、これはサージ対策に有効である。
なお、上記実施の形態４では、制御信号２１および能力調整用ドライバ２３を各１個で示したが、当然、複数個の制御信号２１および能力調整用ドライバ２３を設け、段階的に細かいステップにてドライブ能力を調整しても良い。
【００３２】
実施の形態５．
図１０はこの発明の実施の形態５によるパスゲート方式による内部出力ドライバの詳細を示す構成図であり、図において、６１は制御信号２１に応じて後述する能力調整用ドライバ２３を動作させるパスゲート構成部であり、６１ａ，６１ｂはインバータ、６１ｃ，６１ｄはトランスミッションゲート、６１ｅはＰチャネルトランジスタ、６１ｆはＮチャネルトランジスタである。
その他の構成については図９と同一である。
【００３３】
次に動作について説明する。
パスゲート構成部６１に制御信号２１として“Ｈ”レベルが入力された場合には、そのパスゲート構成部６１は、インバータ６１ｂの“Ｈ”レベル出力により、Ｐチャネルトランジスタ６１ｅをオフし、インバータ６１ａの“Ｌ”レベル出力により、Ｎチャネルトランジスタ６１ｆをオフする。また、これらインバータ６１ｂの“Ｈ”レベル出力、インバータ６１ａの“Ｌ”レベル出力により、トランスミッションゲート６１ｃ，６１ｄをオンして、インバータ５１からの反転された内部信号２４を能力調整用ドライバ２３のＰチャネルトランジスタ２３ａおよびＮチャネルトランジスタ２３ｂのゲートに供給し、その能力調整用ドライバ２３を内部出力ドライバとして動作させることができる。
また、パスゲート構成部６１に制御信号２１として“Ｌ”レベルが入力された場合には、そのパスゲート構成部６１は、インバータ６１ｂの“Ｌ”レベル出力により、Ｐチャネルトランジスタ６１ｅをオンし、インバータ６１ａの“Ｈ”レベル出力により、Ｎチャネルトランジスタ６１ｆをオンする。また、これらインバータ６１ｂの“Ｌ”レベル出力、インバータ６１ａの“Ｈ”レベル出力により、トランスミッションゲート６１ｃ，６１ｄをオフする。その結果、その能力調整用ドライバ２３をオフトランジスタとすることができ、これはサージ対策に有効である。
【００３４】
以上のように、この実施の形態５によれば、パスゲート構成部６１により、制御信号２１に応じて能力調整用ドライバ２３を動作させ、内部出力ドライバのドライブ能力を可変設定することができる。
また、パスゲート構成部６１により、単体ウエハテスト時以外では、能力調整用ドライバ２３をオフトランジスタとして使用することができ、これはサージ対策に有効である。
なお、上記実施の形態５では、制御信号２１および能力調整用ドライバ２３を各１個で示したが、当然、複数個の制御信号２１および能力調整用ドライバ２３を設け、段階的に細かいステップにてドライブ能力を調整しても良い。
【００３５】
実施の形態６．
図１１はこの発明の実施の形態６によるクロックドゲート方式による内部出力ドライバの詳細を示す構成図であり、図において、７１は制御信号２１に応じて後述する能力調整用ドライバ２３を動作させるクロックドゲート構成部であり、７１ａはインバータ、７１ｂはＰチャネルトランジスタ、７１ｃはＮチャネルトランジスタである。
その他の構成については図１０と同一である。
【００３６】
次に動作について説明する。
クロックドゲート構成部７１に制御信号２１として“Ｈ”レベルが入力された場合には、そのクロックドゲート構成部７１は、その“Ｈ”レベルの制御信号２１により、Ｎチャネルトランジスタ７１ｃをオンし、インバータ７１ａの“Ｌ”レベル出力により、Ｐチャネルトランジスタ７１ｂをオンする。これにより、能力調整用ドライバ２３を内部出力ドライバとして動作させることができる。
また、クロックドゲート構成部７１に制御信号２１として“Ｌ”レベルが入力された場合には、そのクロックドゲート構成部７１は、その“Ｌ”レベルの制御信号２１により、Ｎチャネルトランジスタ７１ｃをオフし、インバータ７１ａの“Ｈ”レベル出力により、Ｐチャネルトランジスタ７１ｂをオフする。その結果、その能力調整用ドライバ２３をオフトランジスタとすることができ、これはサージ対策に有効である。
【００３７】
以上のように、この実施の形態６によれば、クロックドゲート構成部７１により、制御信号２１に応じて能力調整用ドライバ２３を動作させ、内部出力ドライバのドライブ能力を可変設定することができる。
また、クロックドゲート構成部７１により、単体ウエハテスト時以外では、能力調整用ドライバ２３をオフトランジスタとして使用することができ、これはサージ対策に有効である。
なお、上記実施の形態６では、制御信号２１および能力調整用ドライバ２３を各１個で示したが、当然、複数個の制御信号２１および能力調整用ドライバ２３を設け、段階的に細かいステップにてドライブ能力を調整しても良い。
【００３８】
【発明の効果】
以上のように、この発明によれば、内部入出力端子および内部出力端子の全てまたは一部のドライブ能力を可変設定可能にするように構成したので、パッケージング後のドライブ能力を最適化してノイズ発生を抑えたり、消費電力を抑えたりすることができる効果がある。
【００３９】
この発明によれば、半導体集積回路のマルチチップパッケージへのパッケージング後には、内部入出力端子および内部出力端子の全てまたは一部のドライブ能力を弱く設定するように構成したので、パッケージング後のドライブ能力を弱くしてノイズ発生を抑えたり、消費電力を抑えたりすることができる効果がある。
【００４０】
この発明によれば、半導体集積回路のマルチチップパッケージへのパッケージング前の単体ウエハテスト時には、内部入出力端子および内部出力端子の全てまたは一部のドライブ能力を強く設定するように構成したので、パッケージング前の単体ウエハテスト時のドライブ能力を強くして、テスタと内部入出力端子および内部出力端子との間に付く大きな負荷を十分に駆動することができ、安定したテストをすることができる効果がある。
【００４１】
この発明によれば、半導体集積回路において、制御信号の入力により、内部入出力端子および内部出力端子の全てまたは一部のドライブ能力を可変設定可能にするドライブ能力制御パッドを備えるように構成したので、ドライブ能力制御パッドに制御信号を入力することで、ドライブ能力を容易に可変設定することができる効果がある。
【００４２】
この発明によれば、半導体集積回路のドライブ能力制御パッドに接続され、入力される制御信号をそのドライブ能力制御パッドに伝送する外部端子を備えるように構成したので、パッケージング後においても、外部端子を通じて制御信号を入力することにより、容易にドライブ能力を最適化することができる効果がある。
【００４３】
この発明によれば、内部入出力端子および内部出力端子の全てまたは一部のドライブ能力の可変設定を、外部から入力されるテスト信号に応じて生成した制御信号を用いるように構成したので、ドライブ能力を可変設定するための専用のドライブ能力制御パッドや外部端子を備えていなくても、容易にドライブ能力を最適化することができる効果がある。
【００４４】
この発明によれば、内部入出力端子および内部出力端子の全てまたは一部において、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて能力調整用ドライバを動作させるセレクタ構成部とを備えるように構成したので、セレクタ構成部により、制御信号に応じて能力調整用ドライバを動作させ、ドライブ能力を可変設定することができる効果がある。
【００４５】
この発明によれば、内部入出力端子および内部出力端子の全てまたは一部において、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて能力調整用ドライバを動作させるパスゲート構成部とを備えるように構成したので、パスゲート構成部により、制御信号に応じて能力調整用ドライバを動作させ、ドライブ能力を可変設定することができる効果がある。
【００４６】
この発明によれば、内部入出力端子および内部出力端子の全てまたは一部において、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて能力調整用ドライバを動作させるクロックドゲート構成部とを備えるように構成したので、クロックドゲート構成部により、制御信号に応じて能力調整用ドライバを動作させ、ドライブ能力を可変設定することができる効果がある。
【００４７】
この発明によれば、セレクタ構成部が、単体ウエハテスト時以外では、制御信号に応じて能力調整用ドライバをオフトランジスタにするように構成したので、セレクタ構成部により、単体ウエハテスト時以外では、能力調整用ドライバをオフトランジスタとして使用することができる効果がある。
【００４８】
この発明によれば、パスゲート構成部が、単体ウエハテスト時以外では、制御信号に応じて能力調整用ドライバをオフトランジスタにするように構成したので、パスゲート構成部により、単体ウエハテスト時以外では、能力調整用ドライバをオフトランジスタとして使用することができる効果がある。
【００４９】
この発明によれば、クロックドゲート構成部が、単体ウエハテスト時以外では、制御信号に応じて能力調整用ドライバをオフトランジスタにするように構成したので、クロックドゲート構成部により、単体ウエハテスト時以外では、能力調整用ドライバをオフトランジスタとして使用することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるマルチチップパッケージに用いられる半導体集積回路を示す構成図である。
【図２】 内部出力ドライバの詳細を示す構成図である。
【図３】 制御信号に応じた出力信号を示す波形図である。
【図４】 この発明の実施の形態２によるマルチチップパッケージに用いられる半導体集積回路を示す構成図である。
【図５】 半導体集積回路を載置したマルチチップパッケージを示す構成図である。
【図６】 外部端子から内部出力ドライバまでの詳細を示す構成図である。
【図７】 この発明の実施の形態３による制御信号生成回路を示す構成図である。
【図８】 マルチプレクサの詳細を示す構成図である。
【図９】 この発明の実施の形態４によるセレクタ方式による内部出力ドライバの詳細を示す構成図である。
【図１０】 この発明の実施の形態５によるパスゲート方式による内部出力ドライバの詳細を示す構成図である。
【図１１】 この発明の実施の形態６によるクロックドゲート方式による内部出力ドライバの詳細を示す構成図である。
【図１２】 従来のマルチチップパッケージに用いられる半導体集積回路を示す構成図である。
【図１３】 従来のチップ単体ウエハテスト例を示す構成図である。
【符号の説明】
１ マルチチップパッケージ、２ａ，２ｂ チップ（半導体集積回路）、４ パッド、５ 外部出力ドライバ、６ 内部入力ドライバ、７ 内部出力ドライバ、８ａ モジュール、２１ 制御信号、２２ 通常使用ドライバ、２２ａ，２３ａ，５１ａ，５３ａ，６１ｅ，７１ｂ Ｐチャネルトランジスタ、２２ｂ，２３ｂ，３４，５１ｂ，５３ｂ，６１ｆ，７１ｃ Ｎチャネルトランジスタ、２３ 能力調整用ドライバ、２４ 内部信号、２５ 出力信号、３１ ドライブ能力制御パッド、３２ 外部端子、３３ プルダウントランジスタ、３５ 電源Ｖｃｃ、３６ グランド、４１ テスト信号、４２ マルチプレクサ、４３ 入力信号、４４ ロジック、４５ａ，４５ｂ，４６ａ，４６ｂ，５１，５２ａ，５２ｂ，６１ａ，６１ｂ，７１ａ インバータ、４７ａ，４７ｂ，５２ｄ アンドゲート、４８，５２ｃ オアゲート、５２ セレクタ構成部、５３ オフトランジスタ、６１ パスゲート構成部、６１ｃ，６１ｄ トランスミッションゲート、７１クロックドゲート構成部。
Claims (11)
- マルチチップパッケージに用いられる半導体集積回路において、
前記半導体集積回路は、
内部回路と、
前記内部回路の出力信号を外部に出力するとともに、外部から入力された信号を前記内部回路に与える内部入出力端子とを備え、
前記内部入出力端子のドライブ能力は調整可能になっており、
前記マルチチップパッケージには複数の前記半導体集積回路がパッケージングされて、各前記半導体集積回路の前記内部入出力端子が他の前記半導体集積回路の前記内部入出力端子に接続され、各前記内部入出力端子のドライブ能力はパッケージング前よりも弱く設定されることを特徴とする半導体集積回路。 - 前記半導体集積回路は、
さらに、前記内部回路の出力信号を外部に出力する内部出力端子と、
外部から入力された信号を前記内部回路に与える内部入力端子とを備え、
前記内部出力端子のドライブ能力は調整可能になっており、
パッケージングされた各前記半導体集積回路の前記内部出力端子は他の前記半導体集積回路の前記内部入力端子に接続され、各前記内部出力端子のドライブ能力はパッケージング前よりも弱く設定されることを特徴とする請求項１記載の半導体集積回路。 - 前記半導体集積回路は、前記内部入出力端子のドライブ能力を設定する制御信号を前記内部入出力端子に与えるためのドライブ能力制御パッドを備えたことを特徴とする請求項１記載の半導体集積回路。
- 請求項３記載の半導体集積回路のドライブ能力制御パッドに接続され、入力される制御信号をそのドライブ能力制御パッドに伝送する外部端子を備えたことを特徴とするマルチチップパッケージ。
- 前記半導体集積回路は、外部から入力されるテスト信号に基いて、前記内部入出力端子のドライブ能力を設定する制御信号を生成する制御信号生成回路を備えたことを特徴とする請求項１記載の半導体集積回路。
- 前記内部入出力端子は、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて前記能力調整用ドライバを動作させるセレクタ構成部とを備えたことを特徴とする請求項１記載の半導体集積回路。
- 前記内部入出力端子は、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて前記能力調整用ドライバを動作させるパスゲート構成部とを備えたことを特徴とする請求項１記載の半導体集積回路。
- 前記内部入出力端子は、通常使用ドライバと、能力調整用ドライバと、制御信号に応じて前記能力調整用ドライバを動作させるクロックドゲート構成部とを備えたことを特徴とする請求項１記載の半導体集積回路。
- 前記セレクタ構成部は、単体ウエハテスト時以外では、前記制御信号に応じて能力調整用ドライバをオフトランジスタにすることを特徴とする請求項６記載の半導体集積回路。
- 前記パスゲート構成部は、単体ウエハテスト時以外では、前記制御信号に応じて能力調整用ドライバをオフトランジスタにすることを特徴とする請求項７記載の半導体集積回路。
- 前記クロックドゲート構成部は、単体ウエハテスト時以外では、前記制御信号に応じて能力調整用ドライバをオフトランジスタにすることを特徴とする請求項８記載の半導体集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001294539A JP4803930B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体集積回路およびマルチチップパッケージ |
| TW91115595A TW554612B (en) | 2001-09-26 | 2002-07-12 | Semiconductor integrated circuit and multi-chip package |
| US10/212,842 US6724237B2 (en) | 2001-09-26 | 2002-08-07 | Semiconductor integrated circuit for multi-chip package with means to optimize internal drive capacity |
| DE2002138323 DE10238323A1 (de) | 2001-09-26 | 2002-08-21 | Integrierte Halbleiterschaltung und Mehrfachchip-Gerätebaugruppe |
| KR10-2002-0049957A KR100468504B1 (ko) | 2001-09-26 | 2002-08-23 | 반도체 집적 회로 및 멀티칩 패키지 |
| CN021321892A CN1218482C (zh) | 2001-09-26 | 2002-08-26 | 半导体集成电路与多片封装件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001294539A JP4803930B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体集積回路およびマルチチップパッケージ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003110417A JP2003110417A (ja) | 2003-04-11 |
| JP2003110417A5 JP2003110417A5 (ja) | 2008-07-17 |
| JP4803930B2 true JP4803930B2 (ja) | 2011-10-26 |
Family
ID=19116121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001294539A Expired - Fee Related JP4803930B2 (ja) | 2001-09-26 | 2001-09-26 | 半導体集積回路およびマルチチップパッケージ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6724237B2 (ja) |
| JP (1) | JP4803930B2 (ja) |
| KR (1) | KR100468504B1 (ja) |
| CN (1) | CN1218482C (ja) |
| DE (1) | DE10238323A1 (ja) |
| TW (1) | TW554612B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI313507B (en) | 2002-10-25 | 2009-08-11 | Megica Corporatio | Method for assembling chips |
| US20020171898A1 (en) * | 2001-05-15 | 2002-11-21 | Patton Charles Milan | Method and apparatus for using strategically located reflectors to create pathways for networking of line-of-sight computing devices |
| US7075175B2 (en) * | 2004-04-22 | 2006-07-11 | Qualcomm Incorporated | Systems and methods for testing packaged dies |
| US7142018B2 (en) | 2004-06-08 | 2006-11-28 | Transmeta Corporation | Circuits and methods for detecting and assisting wire transitions |
| US7656212B1 (en) | 2004-06-08 | 2010-02-02 | Robert Paul Masleid | Configurable delay chain with switching control for tail delay elements |
| US7119580B2 (en) * | 2004-06-08 | 2006-10-10 | Transmeta Corporation | Repeater circuit with high performance repeater mode and normal repeater mode |
| US7405597B1 (en) | 2005-06-30 | 2008-07-29 | Transmeta Corporation | Advanced repeater with duty cycle adjustment |
| US7336103B1 (en) * | 2004-06-08 | 2008-02-26 | Transmeta Corporation | Stacked inverter delay chain |
| US7498846B1 (en) | 2004-06-08 | 2009-03-03 | Transmeta Corporation | Power efficient multiplexer |
| US7304503B2 (en) | 2004-06-08 | 2007-12-04 | Transmeta Corporation | Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability |
| US7071747B1 (en) | 2004-06-15 | 2006-07-04 | Transmeta Corporation | Inverting zipper repeater circuit |
| US7330080B1 (en) | 2004-11-04 | 2008-02-12 | Transmeta Corporation | Ring based impedance control of an output driver |
| US7592842B2 (en) * | 2004-12-23 | 2009-09-22 | Robert Paul Masleid | Configurable delay chain with stacked inverter delay elements |
| US8294279B2 (en) | 2005-01-25 | 2012-10-23 | Megica Corporation | Chip package with dam bar restricting flow of underfill |
| US20070013425A1 (en) * | 2005-06-30 | 2007-01-18 | Burr James B | Lower minimum retention voltage storage elements |
| US7518231B2 (en) | 2005-08-15 | 2009-04-14 | Infineon Technologies Ag | Differential chip performance within a multi-chip package |
| US7394681B1 (en) | 2005-11-14 | 2008-07-01 | Transmeta Corporation | Column select multiplexer circuit for a domino random access memory array |
| US7414485B1 (en) | 2005-12-30 | 2008-08-19 | Transmeta Corporation | Circuits, systems and methods relating to dynamic ring oscillators |
| US7710153B1 (en) | 2006-06-30 | 2010-05-04 | Masleid Robert P | Cross point switch |
| KR100852189B1 (ko) | 2006-11-30 | 2008-08-13 | 삼성전자주식회사 | 노이즈 제거 기능을 갖는 체인 테스트를 위한 테스트로직이 부가된 패드 및 테스트 로직이 부가된 패드를이용한 시스템의 구동 방법 |
| JP2008203089A (ja) * | 2007-02-20 | 2008-09-04 | Ricoh Co Ltd | マルチチップ半導体装置およびその検査方法ならびに該マルチチップ半導体装置を組み込んだ電子機器 |
| JP2009146493A (ja) * | 2007-12-13 | 2009-07-02 | Elpida Memory Inc | Ｍｃｐ半導体記憶装置とそのテスト方法 |
| US7923829B2 (en) * | 2008-05-06 | 2011-04-12 | Mediatek Inc. | Bonding pad sharing method applied to multi-chip module and apparatus thereof |
| WO2014061761A1 (en) | 2012-10-17 | 2014-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Microcontroller and method for manufacturing the same |
| US9899993B2 (en) * | 2013-08-19 | 2018-02-20 | Japan Science And Technology Agency | Reconfigurable delay circuit, delay monitor circuit using said delay circuit, variation compensation circuit, variation measurement method, and variation compensation method |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468020A (en) * | 1987-09-08 | 1989-03-14 | Nippon Electric Ic Microcomput | Tristate inverter |
| JP2936799B2 (ja) * | 1991-05-27 | 1999-08-23 | トヨタ自動車株式会社 | 樹脂封止型マルチチップパッケージ |
| JPH0555889A (ja) * | 1991-08-27 | 1993-03-05 | Nec Corp | 半導体入・出力バツフア回路 |
| JPH0575427A (ja) | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体集積回路装置 |
| JPH05129926A (ja) * | 1991-11-07 | 1993-05-25 | Nec Corp | 出力バツフア回路 |
| JPH05327458A (ja) * | 1992-05-27 | 1993-12-10 | Nec Corp | 半導体集積回路 |
| JPH09270698A (ja) | 1996-04-03 | 1997-10-14 | Nec Corp | 駆動電流制御用ｃｍｏｓ出力バッファ回路 |
| JP2859234B2 (ja) * | 1996-12-26 | 1999-02-17 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| KR19980058197A (ko) | 1996-12-30 | 1998-09-25 | 문정환 | 제어신호를 이용한 출력패드 회로 |
| US5900770A (en) * | 1997-06-13 | 1999-05-04 | Intel Corporation | Variable loading apparatus for output loading of integrated circuits |
| JPH1064273A (ja) * | 1997-06-16 | 1998-03-06 | Hitachi Ltd | 半導体記憶装置 |
| JPH1166890A (ja) * | 1997-08-12 | 1999-03-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR100359856B1 (ko) * | 1998-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 앤티퓨즈를갖는내부전압발생기 |
| KR20010048249A (ko) * | 1999-11-26 | 2001-06-15 | 박종섭 | 디폴트패드를 테스트패드와 공유하는 반도체 장치 |
-
2001
- 2001-09-26 JP JP2001294539A patent/JP4803930B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-12 TW TW91115595A patent/TW554612B/zh not_active IP Right Cessation
- 2002-08-07 US US10/212,842 patent/US6724237B2/en not_active Expired - Lifetime
- 2002-08-21 DE DE2002138323 patent/DE10238323A1/de not_active Withdrawn
- 2002-08-23 KR KR10-2002-0049957A patent/KR100468504B1/ko not_active IP Right Cessation
- 2002-08-26 CN CN021321892A patent/CN1218482C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100468504B1 (ko) | 2005-01-27 |
| DE10238323A1 (de) | 2003-04-24 |
| KR20030026833A (ko) | 2003-04-03 |
| US6724237B2 (en) | 2004-04-20 |
| CN1218482C (zh) | 2005-09-07 |
| CN1411149A (zh) | 2003-04-16 |
| US20030057775A1 (en) | 2003-03-27 |
| TW554612B (en) | 2003-09-21 |
| JP2003110417A (ja) | 2003-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080604 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080604 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100526 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110125 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110323 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110802 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110809 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |