CN1218482C - 半导体集成电路与多片封装件 - Google Patents

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Abstract

本发明旨在提供这样的半导体集成电路，它可在封装后进行驱动能力的最造化，由此抑制噪声的发生并降低电力消耗。由于能够对只在多片封装件(MCP)内部使用的内部输入输出端子和内部输出端子的全部或一部分作可变设定，在封装前的单晶片测试时可以强化其驱动能力，以充分驱动附接在测试器和内部输入输出端子或内部输出端子之间的大负载；并且在封装后可以弱化其驱动能力，以抑制噪声的发生并降低电力消耗。

Description

半导体集成电路与多片封装件
技术领域
本发明涉及用于多片组件的半导体集成电路，以及含有多个半导体集成电路的多片封装件。
技术背景
图12是表示传统的用于多片封装件的半导体集成电路的结构图，图中：1指装有多个芯片的多片组件(以下称MCP)，2a、2b指其中的芯片(半导体集成电路)。
MCP1中，3指MCP外部端子。
又，芯片2a、2b中：4指焊盘，5指将内部信号输出至MCP1外的外部输出驱动器，6指用以输入来自MCP1内其他芯片的信号的内部输入驱动器，7指将内部信号向MCP1内的其他芯片输出的内部输出驱动器，8a、8b指微型组件，9指MCP外部端子3与焊盘4之间的接线。
图13是传统芯片的单晶片测试的结构示图，图中：2a指芯片，11指测试器。
又，在芯片2a中：5指外部输出驱动器，7指内部输出驱动器，它们跟图12中相同符号的部件相当。还有，在测试器11中12指比较器。再有，13a、13b指测试器11的负载电容。
再有，以上图12所示的结构中，焊盘4与外部输出驱动器5组成的结构称为外部输出端子，焊盘4与内部输入驱动器6组成的结构称为内部输入端子，焊盘4与内部输出驱动器7组成的结构称为内部输出端子。另外，还包括上述图12中未示出的部分，即用以输入来自MCP1外的信号并同时将内部信号输出至MCP1外的外部输入输出驱动器，焊盘与该外部输入输出驱动器组成的结构称为外部输入输出端子。再有，还包括用以输入来自MCP1内其他芯片的信号并同时将内部信号输出至MCP1内的其他芯片的内部输入输出驱动器，焊盘与该内部输入输出驱动器组成的结构称为内部输入输出端子。
以下就动作进行说明。
传统技术中，MCP1使用的芯片2a、2b中的输入输出端子和输出端子，其尺寸均较大，它们可分为两类：(1)在封装后作为外部输入输出端子及外部输出端子使用的端子和(2)在封装后作为内部输入输出端子及内部输出端子使用的端子。
后者(2)的内部输入输出端子及内部输出端子的驱动器，如从封装后的用途考虑，没有必要和前者(1)的外部输入输出端子及外部输出端子的驱动器具有相同的结构，其尺寸可以较小。
但是，如图13所示，在封装前作单晶片测试时，前者(1)外部输入输出端子及外部输出端子和后者(2)内部输入输出端子及内部输出端子中，必须具有能够驱动仅在测试时附装的测试器11的负载电容13a、13b的驱动器尺寸。
如此，虽然在封装后，后者(2)内部输入输出端子及内部输出端子的驱动器尺寸也可以小于前者(1)外部输入输出端子及外部输出端子的驱动器的尺寸，但是为了封装前的单晶片测试，必须跟前者的驱动器尺寸大致相同。
发明内容
【发明要解决的课题】
因为传统的半导体集成电路具有上述结构，后者2)内部输入输出端子及内部输出端子的驱动器尺寸，为了驱动封装前的测试器11的负载电容13a、13b而必须较大，且封装后未将驱动器的尺寸加以最适化，所以存在会使电力消耗增加的问题。
本发明旨在使上述问题得以解决，实现这样的半导体集成电路与多片封装件，它们可以在封装后对驱动能力加以最适化，抑制噪声与电力消耗。
【解决课题的手段】
本发明的半导体集成电路，具有根据从外部输入的信号生成控制信号的控制信号生成电路，并能够对只在多片封装件内部使用的内部输出端子的全部或一部分的驱动能力加以调整设定。
本发明的半导体集成电路是这样的电路，在对多片封装件作了封装后，对它的只在多片封装件的内部使用的内部输出端子的全部或一部分的驱动能力作了弱化设定。
本发明的半导体集成电路是这样的电路，在对多片封装件作封装前的单晶片测试时，对它的只在多片封装件的内部使用的内部输出端子的全部或一部分的驱动能力作了强化设定。
本发明的半导体集成电路中设有这样的驱动能力控制焊盘，它可根据输入的控制信号，对只在多片封装件内部使用的内部输出端子的全部或一部分的驱动能力作可变设定。
本发明的半导体集成电路，在只在多片封装件内部使用的内部输入输出端子及内部输出端子的全部或一部分中设有：通常用驱动器；与该通常用驱动器并联连接的能力调整用驱动器；以及与该能力调整用驱动器连接并根据控制信号使能力调整用驱动器动作的选择器构成部分。
本发明的半导体集成电路，在只在多片封装件内部使用的内部输出端子的全部或一部分中设有：通常用驱动器；与该通常用驱动器并联连接的能力调整用驱动器；以及与该能力调整用驱动器连接并根据控制信号使能力调整用驱动器动作的通路门(path gate)构成部分。
本发明的半导体集成电路，在只在多片封装件内部使用的内部输出端子的全部或一部分中设有：通常用驱动器；与该通常用驱动器并联连接的能力调整用驱动器；以及与该能力调整用驱动器连接并根据控制信号使能力调整用驱动器动作的时钟门(clocked gate)构成部分。
本发明的半导体集成电路的选择器构成部分，在单晶片测试时以外，根据控制信号将能力调整用驱动器设为截止晶体管。
本发明的半导体集成电路的通路门构成部分，在单晶片测试时以外，根据控制信号将能力调整用驱动器设为截止晶体管。
本发明的半导体集成电路的时钟门构成部分，在单晶片测试时以外，根据控制信号将能力调整用驱动器设为截止晶体管。
本发明的多片封装件中设有，跟半导体集成电路的驱动能力控制焊盘连接的、将所输入的控制信号传送给该驱动能力控制焊盘的外部端子。
附图说明
图1是本发明实施例1的多片封装件中使用的半导体集成电路的结构图。
图2A是内部输出端子的详细结构图。
图2B是内部输入输出端子的详细结构图。
图3是根据控制信号确定的输出信号的波形图。
图4是本发明实施例2的多片封装件中使用的半导体集成电路的结构图。
图5是装有半导体集成电路的多片封装件的结构图。
图6是从外部端子到内部输出驱动器的详细结构图。
图7是本发明实施例3的控制信号生成电路的结构图。
图8是图7中所示的多路复用器的结构图。
图9是本发明实施例4的采用选择器方式的内部输出驱动器的详细结构图。
图10是本发明实施例5的采用通路门方式的内部输出驱动器的详细结构图。
图11是本发明实施例6的采用时钟控制门方式的内部输出驱动器的详细结构图。
图12是传统多片封装件中所用的半导体集成电路的结构图。
图13是传统芯片的单晶体测试的结构图。
【符号说明】
1多片封装件；2a、2b芯片(半导体集成电路)；4焊盘；5外部输出驱动器；6内部输入驱动器；7内部输出驱动器；8a微型组件；21控制信号；22通常用驱动器；22a、23a、51a、53a、61e、71bP沟道晶体管；22b、23b、34、51b、53b、61f、71cN沟道晶体管；23能力调整用驱动器；24内部信号；25输出信号；31驱动能力控制焊盘；32外部端子；33“低”导通管；35电源Vcc；36接地；41测试信号；42多路复用器；43输入信号；44逻辑电路；45a、45b、46a、46b、51、52a、52b、61a、61b、71a倒相器；47a、47b、52d“与”门；48、52c“或”门；52选择器部分；53截止晶体管；61通路门部分；61c、61d传输门；71时钟控制门部分。
具体实施方式
以下就本发明的实施例进行说明。
实施例1
图1是本发明实施例1的多片封装件中所用的半导体集成电路的结构图，图中2a指芯片(半导体集成电路)。
又，芯片2a中：4指焊盘，5指将内部信号输出至多片封装件(以下称MCP)外的外部输出驱动器，6指用以输入来自MCP内其他芯片的信号的内部输入驱动器，7指将内部信号向MCP内的其他芯片输出的内部输出驱动器，8a指微型组件，21指用以可变设定内部输出驱动器7的驱动能力的控制信号。
再有，在以上图1所示的结构中，焊盘4与外部输出驱动器5组成的结构称为外部输出端子，焊盘4与内部输入驱动器6组成的结构称为内部输入端子，焊盘4与内部输出驱动器7组成的结构称为内部输出端子。另外，还包括图1中未示出的部分，即用以输入来自MC1外的信号并同时将内部信号输出至MCP外的外部输入输出驱动器，焊盘与该外部输入输出驱动器组成的结构称为外部输入输出端子。再有，还包括用以输入来自MCP内其他芯片的信号并同时将内部信号输出至MCP内的其他芯片的内部输入输出驱动器，焊盘与该内部输入输出驱动器组成的结构称为内部输入输出端子。
图2A是内部输出端子27的详细结构图。内部输出端子27包含内部输出驱动器7与焊盘4。内部输出驱动器7包含通常用驱动器22和能力调整用驱动器23，它们分别被供给内部信号24，能力调整用驱动器23还被供给控制信号21。又，内部输出驱动器7的输出信号25经由焊盘4输出至外部。
图2B是内部输入输出端子29的详细结构图。内部输入输出端子29由内部输入输出驱动器28和焊盘4组成，内部输入输出驱动器28包含内部输出驱动器7和“与”门30。输入信号26从“与”门30输出。
图3是根据控制信号确定的输出信号的波形图。
以下就动作进行说明。
图1所示的实施例1的结构，用于根据控制信号21对内部输出驱动器7的驱动能力进行可变设定。
图2A是其内部输出驱动器7的详细示图，通常用驱动器2 2与能力调整用驱动器23并联，共同输入内部信号24，并输出输出信号25。能力调整用驱动器23，根据控制信号21控制该驱动能力的导通与截止。
例如，以1对1的方式构成通常用驱动器22与能力调整用驱动器23的驱动能力，在通过“H”电平的控制信号21的控制使能力调整用驱动器23的驱动能力导通的场合，用通常用驱动器22和能力调整用驱动器23二者的驱动能力，驱动输出侧的负载。另一方面，在通过“L”电平的控制信号21的控制使能力调整用驱动器23的驱动能力截止的场合，只用通常用驱动器22的驱动能力，驱动输出侧的负载。
在上述的前一种场合，由于提高了对负载的驱动能力，就可以充分驱动附接在单晶片测试时存在问题的测试器和内部输入输出端子或内部输出端子之间的大负载电容，从而实现稳定的测试。
此外，由于在封装后没有必要驱动大的负载电容，就根据上述的后一种场合进行设定，只使用驱动外部负载的通常用驱动器22，通过将能力调整用驱动器23作为截止晶体管使用，可抑制噪声的产生，又可降低电力消耗。
如图3中的波形图所示，当控制信号21为“L”电平时，能力调整用驱动器23受控而截止，只用通常用驱动器22就可驱动输出侧的负载。这种场合，还有当输出侧的负载单晶体测试时附接大负载的场合，输出信号25的波形变化不能达到电源Vcc电平；但是当输出侧的负载为如封装后那样较小的场合，输出信号25的波形的变化就可达到Vcc电平，而且，在这种场合可以抑制噪声的发生，又可降低电力消耗。
另一方面，当控制信号21为“H”电平时，能力调整用驱动器23受控而导通，由该能力调整用驱动器23和通常用驱动器22二者驱动输出侧的负载。这种场合，即使输出侧的负载为单晶体测试时附接大负载的场合，输出信号25的波形变化能够达到电源Vcc电平。而当输出侧的负载为如封装后那样较小的场合，输出信号25的波形变化虽可达到电源Vcc电平，但这种场合就会产生噪声，又要增加电力消耗。
如上所述，依据本实施例1，由于能够对只在MCP内部使用的内部输入输出端子和内部输出端子的全部或一部分的驱动能力作可变设定，能够增强封装前单晶体测试时的驱动能力，充分驱动附接在测试器和内部输入输出端子或内部输出端子之间的大的负载，同时可通过弱化封装后的驱动能力，以抑制噪声的发生并降低电力消耗。
实施例2
图4是本发明实施例2的多片封装件中使用的半导体集成电路的结构图，图中的31指输入控制信号21的驱动能力控制焊盘。其他结构和图1相同。
图5是装有半导体集成电路的多片封装件的结构图。图中，1指多片封装件，2b指芯片(半导体集成电路)，32指通过接线9和驱动能力控制焊盘31连接的、将输入控制信号21传送到该驱动能力控制焊盘31的外部端子。
图6是从外部端子到内部输出驱动器的详细结构图。图中，32指外部端子，31指驱动能力控制焊盘，33指“低”导通管，34指N沟道晶体管，35指电源Vcc，36指接地端。7是内部输出驱动器。
以下就动作进行说明。
图4所示的实施例2的结构中，设有将控制信号21输入用于MCP的芯片2a的驱动能力控制焊盘31。
由此，可以将控制信号直接加给驱动能力控制焊盘31，从而可容易地进行驱动能力的可变设定。
图5所示的MCP1中，设有将控制信号21传送给驱动能力控制焊盘31的外部端子32
由此，即使在封装后，通过外部端子32输入控制信号，从而可容易地使驱动能力最适化。
图6是从外部端子32到内部输出驱动器7的详细示图。
进行单晶体测试时，将“H”电平的控制信号21输入驱动能力控制焊盘31，通过控制使能力调整用驱动器23的驱动能力导通，用通常用驱动器22和能力调整用驱动器23二者的驱动能力来驱动输出侧的负载。
在单晶体测试时间以外，例如封装后，在外部端子32处输入“L”电平的控制信号21，通过驱动能力控制焊盘31来控制能力调整用驱动器23使之截止，只用通常用驱动器22的驱动能力，驱动输出侧的负载。
再有，“低”导通管33具有这样的功能：在单晶体测试时间以外，即使没有通过驱动能力控制焊盘31被输入“L”电平的控制信号21时，也可由电源Vcc 35使N沟道晶体管34受控导通，将接地端36的“L”电平提供给能力调整用驱动器23。由此，可以只在单晶体测试时给驱动能力控制焊盘31输入“H”电平的控制信号21。
如上所述，依据本实施例2，通过在芯片2a上设驱动能力控制焊盘31，并在MCP1上设置跟该驱动能力控制焊盘31连接的外部端子32，可以将控制信号21输入驱动能力控制焊盘31，容易地实现对驱动能力的可变设定，并且，即使在封装后也可通过外部端子32输入控制信号21，容易实现驱动能力的最适化。
实施例3
图7是本发明实施例3的控制信号生成电路的结构图。图中：41指从外部输入的测试信号，42指根据测试信号41生成控制信号21、对内部输出驱动器7的驱动能力进行可变设定的多路复用器，43指其他的输入信号，44指对其他的输入信号43进行处理后、作为内部信号24供给内部输出驱动器7的其他逻辑电路。
图8是多路复用器的详细结构图，图中：45a、45b指倒相器，46a、46b指倒相器，47a、47b指“与”门，48指“或”门。
以下进行动作说明。
在图7所示的本实施例3的结构中，多路复用器42根据从芯片2a的焊盘4或MCP1的外部端子3输入的测试信号41，生成控制信号21，对内部输出驱动器7的驱动能力进行可变设定。
图8是多路复用器42的详细示图，该图所示的结构表明：只在被输入的测试信号4:T[0:1]为{T[0]＝L，T[1]＝L}以及{T[0]＝L，T[1]＝H}时，控制信号21成为“H”电平。
如上所述，依据本实施例3，即使不设用以通过基于外部输入的测试信号4生成控制信号21、对驱动能力作可变设定的专用的驱动能力控制焊盘31与外部端子32，也能容易地使驱动能力最适化。
实施例4
图9是本发明实施例4的采用选择器方式的内部输出驱动器的详细结构图，图中：51指将内部信号24反相输出的倒相器，35指电源Vcc，36指接地端，51a指P沟道晶体管，51b指N沟道晶体管。
52是基于控制信号21使后述的能力调整用驱动器23动作的选择器部分，其中：52a、52b是倒相器，52c是“或”门，52d是“与”门。
22是通常用驱动器，其中：22a是P沟道晶体管，22b是N沟道晶体管。
23是能力调整用驱动器，其中：23a是P沟道晶体管，23b是N沟道晶体管。
53是截止晶体管，其中：53a是P沟道晶体管，53b是N沟道晶体管。
以下就动作进行说明。
倒相器51将输入的内部信号24反相后输出，通常用驱动器22将经反相的内部信号24再反相，通过截止晶体管53输出至焊盘4。此处，截止晶体管53是为防止电涌而设置的。
在“H”电平作为控制信号21输入到选择器部分52的场合，该选择器部分52，可以通过“或”门52c和“与”门52d，将来自倒相器51的经反相的内部信号24供给能力调整用驱动器23的P沟道晶体管23a和N沟道晶体管23b，使该能力调整用驱动器23充当内部输出驱动器工作。
并且，在“L”电平作为控制信号21输入了选择器部分52的场合，该选择器部分52，与来自倒相器51的经反相的内部信号24无关，通过“或”门52c将“H”电平供给能力调整用驱动器23的P沟道晶体管23a，通过“与”门52d将“L”电平供给能力调整用驱动器23的N沟道晶体管23b。其结果，可以将该能力调整用驱动器23设置为截止晶体管，这是防止电涌的有效手段。
如上所述，依据实施例4，可通过选择器部分52根据控制信号21使能力调整用驱动器23动作，可变地设定内部输出驱动器的驱动能力。
并且，通过选择器部分52，可在单晶体测试时间以外将能力调整用驱动器23作为截止晶体管使用，这是防止电涌的有效手段。
再有，上述实施例4中示出了一个控制信号21与一个能力调整用驱动器23，当然可以设置多个控制信号21和能力调整用驱动器23，精细分级地进行驱动能力的调整。
实施例5
图10是本发明实施例5的采用通路门方式的内部输出驱动器的详细结构图，图中：61指根据控制信号21使后述的能力调整用驱动器23工作的通路门部分，61a、61b指倒相器，61c、61d指传输门，61e指P沟道晶体管，61f指N沟道晶体管。
其他的结构和图9相同。
以下进行动作说明。
在“H”电平作为控制信号21输入了通路门部分61的场合，该通路门部分61，通过倒相器61b的“H”电平输出使P沟道晶体管61e截止，并通过倒相器61a的“L”电平输出使N沟道晶体管61f截止。并且，通过倒相器61b的“H”电平输出和倒相器61a的“L”电平输出，使传输门61c、61d导通，将来自倒相器51的经反相的内部信号24供给能力调整用驱动器23的P沟道晶体管23a和N沟道晶体管23b的栅极，可以使该能力调整用驱动器23作为内部输出驱动器进行工作。
并且，在将“L”电平作为控制信号21输入了通路门部分61的场合，该通路门部分61，通过倒相器61b的“L”电平输出使P沟道晶体管61e导通，并通过倒相器61a的“H”电平输出使N沟道晶体管61f导通。而这两个倒相器61b与61a的“L”电平输出与“H”电平输出又使传输门61c、61d导通。结果，可以将能力调整用驱动器23设为截止晶体管，这是对付电涌的有效手段。
如上所述，依据实施例5，可以经由通路门部分61，根据控制信号21使能力调整用驱动器23动作，对内部输出驱动器的驱动能力作可变设定。
并且，经由通路门部分61，可以在单晶体测试时间以外将能力调整用驱动器23作为截止晶体管使用，这是对付电涌的有效手段。
再有，上述实施例5的说明中，出现了一个控制信号21和一个能力调整用驱动器23，当然也可以设置多个控制信号21和能力调整用驱动器23，以精细分级地进行驱动能力的调整。
实施例6
图11是本发明实施例6的采用时钟控制门方式的内部输出驱动器的详细结构图，图中：71是根据控制信号21使后述的能力调整用驱动器23动作的时钟控制门部分，71a为倒相器，71b为P沟道晶体管，71c为N沟道晶体管。
其他结构和图10相同。
以下就动作进行说明。
在“H”电平作为控制信号21输入了时钟控制门部分71的场合，该时钟控制门部分71，通过该“H”电平的控制信号21使N沟道晶体管71c导通，并通过倒相器71a的“L”电平输出使P沟道晶体管71b导通。由此，可以使能力调整用驱动器23作为内部输出驱动器工作。
并且，在将“L”电平作为控制信号21输入了时钟控制门部分71的场合，该时钟控制门部分71，通过该“L”电平的控制信号21使N沟道晶体管71c截止，并通过倒相器71a的“H”电平输出使P沟道晶体管71b截止。结果，可以将能力调整用驱动器23设为截止晶体管，这是对付电涌的有效手段。
如上所述，依据实施例6，可以经由时钟控制门部分71，根据控制信号21使能力调整用驱动器23动作，对内部输出驱动器的驱动能力作可变设定。
并且，经由时钟控制门部分71，可以在单晶体测试时间以外将能力调整用驱动器23作为截止晶体管使用，这是对付电涌的有效手段。
再有，上述实施例6的说明中，出现了一个控制信号21和一个能力调整用驱动器23，当然也可以设置多个控制信号21和能力调整用驱动器23，以精细分级地进行驱动能力的调整。
【发明的效果】
如上所述，由于依据本发明采用了这样的结构：在该结构下，能够对只在多片封装件内部使用内部输入输出端子及内部输出端子的全部或一部分的驱动能力加以调整设定；因此可以取得这样的效果：使封装后的驱动器能力最适化，从而抑制噪声的发生并降低电力消耗。
由于依据本发明采用了这样的结构：在该结构下，可在完成了半导体集成电路的多片封装件的封装后，对只在多片封装件的内部使用的内部输入输出端子及内部输出端子的全部或一部分的驱动能力作弱化设定；因此可减弱封装后的驱动能力，从而取得抑制噪声发生并降低电力消耗的效果。
由于依据本发明采用了这样的结构：在该结构下，可在对半导体集成电路的多片封装件作封装前的单晶片测试时，对只在多片封装件的内部使用的内部输入输出端子及内部输出端子的全部或一部分的驱动能力作强化设定；因此可取得这样的效果：加强封装前单晶片测试时的驱动器能力，充分驱动测试器和内部输入输出端子或内部输出端子之间附接的大负载，从而能稳定地进行测试。
由于依据本发明采用了这样的结构：在该结构下，半导体集成电路中设有这样的驱动能力控制焊盘，它可根据输入的控制信号，对只在多片封装件内部使用的内部输入输出端子及内部输出端子的全部或一部分的驱动能力作调整设定；因此可取得这样的效果：通过将控制信号输入驱动能力控制焊盘，容易实现对驱动能力的可变设定。
由于依据本发明采用了这样的结构：在该结构下，可用根据外部输入的测试信号产生控制信号，对只在多片封装件内部使用的内部输入输出端子及内部输出端子的全部或一部分的驱动能力作可变设定；因此可以取得这样的效果：即使不设专用于驱动能力可变设定的驱动能力控制焊盘与外部端子，也可容易地使驱动能力最适化。
由于依据本发明采用了这样的结构：在该结构下，只在多片封装件内部使用的内部输入输出端子及内部输出端子的全部或一部分中设有通常用驱动器、能力调整用驱动器以及根据控制信号使能力调整用驱动器动作的选择器部分；因此可以取得这样的效果：选择器部分可根据控制信号使能力调整用驱动器工作，从而可变地设定驱动能力。
由于依据本发明采用了这样的结构：在该结构下，只在多片封装件内部使用的内部输入输出端子及内部输出端子的全部或一部分中设有通常用驱动器、能力调整用驱动器以及根据控制信号使能力调整用驱动器动作的通路门部分；因此可以取得这样的效果：经由通路门部分根据控制信号使能力调整用驱动器工作，进行驱动器能力的可变设定。
由于依据本发明采用了这样的结构：在该结构下，只在多片封装件内部使用的内部输入输出端子及内部输出端子的全部或一部分中设有通常用驱动器、能力调整用驱动器以及根据控制信号使能力调整用驱动器动作的时钟控制门部分；因此可以取得这样的效果：通过时钟控制部分根据控制信号使能力调整用驱动器工作，进行驱动器能力的可变设定。
由于依据本发明采用了这样的结构：在该结构下，半导体集成电路的选择器部分在单晶片测试时间以外，根据控制信号将能力调整用驱动器设为截止晶体管；因此可以取得这样的效果：通过选择器部分，可在单晶体测试时间以外将能力调整用驱动器作为截止晶体管使用。
由于依据本发明采用了这样的结构：在该结构下，半导体集成电路的通路门部分，在单晶片测试时间以外，根据控制信号将能力调整用驱动器设为截止晶体管；因此可取得这样的效果：经由通路门部分，可在单晶片测试时间以外将能力调整用驱动器作为截止晶体管使用。
由于依据本发明采用了这样的结构：在该结构下，半导体集成电路的时钟控制门部分，在单晶片测试时间以外，根据控制信号将能力调整用驱动器设为截止晶体管；因此可以取得这样的效果：通过时钟控制门部分，可在单晶片测试时间以外将能力调整用驱动器作为截止晶体管使用。
由于依据本发明采用了这样的结构：在该结构下，设有跟半导体集成电路的驱动能力控制焊盘连接的、将所输入的控制信号传送给该驱动能力控制焊盘的外部端子；因此可以取得这样的效果：即使在封装后，也可通过外部端子输入控制信号而容易实现驱动能力的最造化。

Claims (11)

1.一种半导体集成电路，该电路用于含多个半导体集成电路的多片封装件，其特征在于设有：
含驱动器的、只用于在所述多片封装件内部与其他半导体集成电路进行信号接收/发送的至少一个内部输出端子；以及
具有根据从外部输入的信号生成控制信号的控制信号生成电路，并可变设定所述内部输出端子的全部或一部分驱动能力的驱动能力可变设定部件。
2.如权利要求1所述的半导体集成电路，其特征在于：所述驱动能力可变设定部件，在该半导体集成电路封装成多片封装件后，将内部输出端子的全部或一部分的驱动能力设定得小于预定值。
3.如权利要求1所述的半导体集成电路，其特征在于：所述驱动能力可变设定部件，在该半导体集成电路封装成多片封装件前的单晶片测试时，将所述内部输出端子的全部或一部分的驱动能力设定得大于预定值。
4.如权利要求1所述的半导体集成电路，其特征在于：所述驱动能力可变设定部件设有用以输入控制信号的驱动能力控制用焊盘。
5.如权利要求1所述的半导体集成电路，其特征在于所述内部输入输出端子和内部输出端子的全部或一部分设有：通常用驱动器；与该通常用驱动器并联连接的能力调整用驱动器；以及与该能力调整用驱动器连接并根据控制信号使所述能力调整用驱动器动作的选择器构成部分。
6.如权利要求1所述的半导体集成电路，其特征在于所述内部输出端子的全部或一部分设有：通常用驱动器；与该通常用驱动器并联连接的能力调整用驱动器；以及与该能力调整用驱动器连接并根据控制信号使所述能力调整用驱动器动作的通路门构成部分。
7.如权利要求1所述的半导体集成电路，其特征在于所述内部输出端子的全部或一部分中设有：通常用驱动器；与该通常用驱动器并联连接的能力调整用驱动器；以及与该能力调整用驱动器连接并根据控制信号使所述能力调整用驱动器动作的时钟门构成部分。
8.如权利要求5所述的半导体集成电路，其特征在于：选择器构成部分在单晶片测试时以外，根据控制信号将所述能力调整用驱动器设为截止晶体管。
9.如权利要求6所述的半导体集成电路，其特征在于：通路门构成部分在单晶片测试时以外，根据控制信号将所述能力调整用驱动器设为截止晶体管。
10.如权利要求7所述的半导体集成电路，其特征在于：时钟门构成部分在单晶片测试时以外，根据控制信号将所述能力调整用驱动器设为截止晶体管。
11.一种包含多个半导体集成电路的多片封装件，其特征在于：其中至少有一个所述半导体集成电路设有：
含驱动器的、只用于在所述多片封装件的内部与其他半导体集成电路进行信号接收/发送的至少一个内部输出端子；
具有根据从外部输入的信号生成控制信号的控制信号生成电路，并可变设定所述内部输出端子的全部或一部分驱动能力的驱动能力可变设定部件；
用以将控制信号传送到所述能力调整用驱动器的驱动能力控制用焊盘；以及
与所述驱动能力控制用焊盘连接的、将输入的控制信号传送至所述驱动能力控制用焊盘的外部端子。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US20020171898A1 (en) * 2001-05-15 2002-11-21 Patton Charles Milan Method and apparatus for using strategically located reflectors to create pathways for networking of line-of-sight computing devices
US7075175B2 (en) 2004-04-22 2006-07-11 Qualcomm Incorporated Systems and methods for testing packaged dies
US7142018B2 (en) 2004-06-08 2006-11-28 Transmeta Corporation Circuits and methods for detecting and assisting wire transitions
US7405597B1 (en) 2005-06-30 2008-07-29 Transmeta Corporation Advanced repeater with duty cycle adjustment
US7336103B1 (en) 2004-06-08 2008-02-26 Transmeta Corporation Stacked inverter delay chain
US7119580B2 (en) * 2004-06-08 2006-10-10 Transmeta Corporation Repeater circuit with high performance repeater mode and normal repeater mode
US7656212B1 (en) 2004-06-08 2010-02-02 Robert Paul Masleid Configurable delay chain with switching control for tail delay elements
US7498846B1 (en) 2004-06-08 2009-03-03 Transmeta Corporation Power efficient multiplexer
US7304503B2 (en) 2004-06-08 2007-12-04 Transmeta Corporation Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability
US7071747B1 (en) 2004-06-15 2006-07-04 Transmeta Corporation Inverting zipper repeater circuit
US7330080B1 (en) 2004-11-04 2008-02-12 Transmeta Corporation Ring based impedance control of an output driver
US7592842B2 (en) * 2004-12-23 2009-09-22 Robert Paul Masleid Configurable delay chain with stacked inverter delay elements
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US20070013425A1 (en) * 2005-06-30 2007-01-18 Burr James B Lower minimum retention voltage storage elements
US7518231B2 (en) 2005-08-15 2009-04-14 Infineon Technologies Ag Differential chip performance within a multi-chip package
US7394681B1 (en) 2005-11-14 2008-07-01 Transmeta Corporation Column select multiplexer circuit for a domino random access memory array
US7414485B1 (en) 2005-12-30 2008-08-19 Transmeta Corporation Circuits, systems and methods relating to dynamic ring oscillators
US7710153B1 (en) 2006-06-30 2010-05-04 Masleid Robert P Cross point switch
KR100852189B1 (ko) 2006-11-30 2008-08-13 삼성전자주식회사 노이즈 제거 기능을 갖는 체인 테스트를 위한 테스트로직이 부가된 패드 및 테스트 로직이 부가된 패드를이용한 시스템의 구동 방법
JP2008203089A (ja) * 2007-02-20 2008-09-04 Ricoh Co Ltd マルチチップ半導体装置およびその検査方法ならびに該マルチチップ半導体装置を組み込んだ電子機器
JP2009146493A (ja) * 2007-12-13 2009-07-02 Elpida Memory Inc Ｍｃｐ半導体記憶装置とそのテスト方法
US7923829B2 (en) * 2008-05-06 2011-04-12 Mediatek Inc. Bonding pad sharing method applied to multi-chip module and apparatus thereof
DE112013005029T5 (de) * 2012-10-17 2015-07-30 Semiconductor Energy Laboratory Co., Ltd. Mikrocontroller und Herstellungsverfahren dafür
CN105493405B (zh) * 2013-08-19 2018-09-25 国立研究开发法人科学技术振兴机构 可重构的延迟电路及使用该延迟电路的延迟监测电路、偏差校正电路、偏差测定方法和偏差校正方法
WO2024185511A1 (ja) * 2023-03-09 2024-09-12 ローム株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6468020A (en) * 1987-09-08 1989-03-14 Nippon Electric Ic Microcomput Tristate inverter
JP2936799B2 (ja) * 1991-05-27 1999-08-23 トヨタ自動車株式会社 樹脂封止型マルチチップパッケージ
JPH0555889A (ja) * 1991-08-27 1993-03-05 Nec Corp 半導体入・出力バツフア回路
JPH0575427A (ja) 1991-09-13 1993-03-26 Nec Corp 半導体集積回路装置
JPH05129926A (ja) * 1991-11-07 1993-05-25 Nec Corp 出力バツフア回路
JPH05327458A (ja) * 1992-05-27 1993-12-10 Nec Corp 半導体集積回路
JPH09270698A (ja) 1996-04-03 1997-10-14 Nec Corp 駆動電流制御用ｃｍｏｓ出力バッファ回路
JP2859234B2 (ja) * 1996-12-26 1999-02-17 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
KR19980058197A (ko) 1996-12-30 1998-09-25 문정환 제어신호를 이용한 출력패드 회로
US5900770A (en) * 1997-06-13 1999-05-04 Intel Corporation Variable loading apparatus for output loading of integrated circuits
JPH1064273A (ja) * 1997-06-16 1998-03-06 Hitachi Ltd 半導体記憶装置
JPH1166890A (ja) * 1997-08-12 1999-03-09 Mitsubishi Electric Corp 半導体集積回路装置
KR100359856B1 (ko) * 1998-06-30 2003-01-08 주식회사 하이닉스반도체 앤티퓨즈를갖는내부전압발생기
KR20010048249A (ko) * 1999-11-26 2001-06-15 박종섭 디폴트패드를 테스트패드와 공유하는 반도체 장치

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KR100468504B1 (ko) 2005-01-27

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