CN1303056A - 避免浮动状态、进行双向数据传输的双向总线电路 - Google Patents

Abstract

本发明的双向总线电路的数据总线由中继电路(50)分割为第1总线节点Nb1和第2总线节点Nb2。中继电路包括用于在第2总线节点Nb2上将第1总线节点Nb1的数据放大并进行传输的第1试验状态缓冲器51和与其反向连接的第2试验状态缓冲器52。在数据总线不使用时,第1和第2试验状态缓冲器都活性化,中继电路起锁存电路的功能。在数据总线不使用时可以避免数据总线的电位电平成为不定,从而可以稳定地动作。

Description

避免浮动状态、进行双向数据传输的双向总线电路

本发明涉及双向总线电路，特别是微处理器等半导体装置使用的可以稳定地并且高速地进行双向数据传输的双向总线电路。

随着近年来伴随以LSI为主的半导体装置的大规模化引起芯片尺寸的增大，在半导体装置内部进行信号传输的总线的配线已采用长配线。由于长配线化引起寄生电阻和杂散电容的增大，在总线的配线中信号传输的时间延长已成为不可忽视的问题。

在总线的配线中信号的传输方向限定一个方向时，在长配线化的总线的配线之间，通过适当地插入起信号缓冲器的作用的中继电路，便可比较容易地实现高速化。但是，在使总线的配线中信号传输方向实现双向化时，就必须使中继电路具有可以进行双向的信号放大的功能，同时需要控制各中继电路中信号传输的方向的电路块(以下，也将这样的电路称为仲裁电路)。

图9是表示先有技术的双向总线电路500的结构的框图。

参照图9，双向总线电路500利用分割为总线节点Nb1和Nb2的数据总线传输例如对4个电路块10-a～10-d进行输入输出的数据。利用数据总线进行传输的数据是具有高电平(以下，也表为H电平)和低电平(以下，也表为L电平)的2个信号电平的数字数据。

电路块10-a和10-b与总线节点Nb1连接，电路块10-c和10-d与总线节点Nb2连接。电路块10-a～10d分别具有输入缓冲器12-a～12-d和输出缓冲器14-a～14-d。

双向总线电路500具有连接在总线节点Nb1和Nb2之间的中继电路50。中继电路50包括用于在从总线节点Nb1指向总线节点Nb2方向放大信号并进行传输的试验状态缓冲器51和用于在从总线节点Nb2指向总线节点Nb1方向放大信号并进行传输的试验状态缓冲器52。

试验状态缓冲器51和52在对应的中继控制信号CRP1和CRP2活性化(H电平)时，分别起缓冲器的功能，并进行信号放大。另外，在对应的中继控制信号非活性化(L电平)时，这些试验状态缓冲器则分别成为高阻抗状态。

双向总线电路500进而具有指定作为数据输入输出的对象的电路块同时用于控制中继电路50的信号传输的方向的仲裁电路520。

仲裁电路520包括接收用于特定作为数据输出的对象的电路块的电路块信息并输出电路块指定信号CSBa～CSBd的电路块指定电路25。

仲裁电路520具有输出电路块指定信号CSBa和CSBb的“或”逻辑运算结果的逻辑门LG50和输出电路块指定信号CSBc和CSBd的“或”逻辑运算结果的逻辑门LG52。逻辑门LG50和LG52分别生成中继控制信号CRP1和CRP2。

因此，仲裁电路520在与总线节点Nb1连接的电路块10-a或10-b中指示了数据输出时，就使试验状态缓冲器51活性化，之从总线节点Nb1向总线节点Nb2传输信号。

另一方面，在与总线节点Nb2连接的电路块10-c或10-d中指示了数据输出时，仲裁电路520就使试验状态缓冲器52活性化，指示从总线节点Nb2向总线节点NB1传输信号。

在图9中，为了使说明简便，省略了标记向各电路块的数据输入时使用的控制信号。

通过采用这样的结构，即使在总线的配线为长配线化时，也可以利用仲裁电路520和中继电路50控制信号传输的方向，同时可以放大所传输的数据从而可以高速地进行长配线化的数据总线上的数据传输。

但是，对于图9所示的结构的情况，在数据总线不使用时，即与数据总线连接的电路块10-a～10-d都不使用数据总线时，电路块指定信号CSBa～CSBd全部成为非活性状态(L电平)，所以，与此相应地中继控制信号CRP1和CRP2也分别成为非活性化(L电平)。这样，各电路块中的试验状态缓冲器14-a～14-d和中继电路50中的试验状态缓冲器51及52都成为高阻抗状态，所以，总线节点Nb1和Nb2的电位电平都不定。这种状态通常也称为浮动状态。

这样，如果总线节点的电位电平成为不定状态时，总线节点的电位电平就有可能成为中间电位，从而在与该总线节点连接的电路块的输入缓冲器和输出缓冲器中将有可能发生作为无用的电流消耗而消耗的稳定电流。

另外，在由于噪音等而总线节点的电位电平高于与数据高电平电位相当的电源电位或者低于与数据低电平电位相当的接地电位时，在与该总线节点连接的电路块中的输入缓冲器和输出缓冲器中，也有可能发生电路破坏。

作为用于解决上述那样的数据总线的电位电平成为不定的问题的技术，例如特开昭63-85852号公报所公开的在不使用时总线电位都可能固定的总线电路的结构是大家所知道的。

图10是用于说明在不使用是总线电位可以固定的先有的技术的总线电路600的电路图。

参照图10，总线电路600具有分别与数据D1～Dn对应地设置的n个(n：自然数)试验状态缓冲器GT1～GTn、与各试验状态缓冲器的输出节点连接的总线BUS、设置在总线BUS与接地节点之间的晶体管QN和用于控制晶体管QN的截止/导通的“或非”门GC1。

试验状态缓冲器GT1～GTn分别与对应的控制信号C1～Cn对应，将对应的数据D1～Dn向总线BUS传输。对应的控制信号成为非活性状态的试验状态缓冲器成为高阻抗状态。

在总线电路600中，所有的控制信号C1～Cn是非活性状态，在总线BUS成为不使用状态时，将“或非”门GC1的输出设定为高电平，所以，通过晶体管QN的导通，总线BUS与接地节点(电位电平GND)连接。

即，在总线电路600中，用于输出对应的数据的试验状态缓冲器全部成为高阻抗状态，即使在总线BUS不使用时，也可以将总线BUS的电位电平固定为指定的电位电平，此处，是固定为接地电位，所以，可以避免由于总线BUS的电位电平不定而发生的不良情况。

但是，如后面详细说明的那样，图10所示的在不使用时总线电位固定的技术直接应用于双向总线电路还有问题。本发明就是为了解决这样的问题而提案的，目的旨在提供可以抑制对数据总线的杂散电容的增加、防止数据传输速度的降低并在数据总线并使用时可以避免数据总线的电位电平成为不定从而可以使动作稳定化的双向总线电路的结构。

本发明的目的旨在提供在数据总线并使用时可以避免数据总线的电位电平成为不定从而可以使动作稳定化的双向总线电路的结构。

简言之，本发明是在多个电路块间共有的双向总线电路，具有数据总线、电位固定电路、多个中继电路和仲裁电路。

数据总线分割为(J+1)个(J：1或大于1的自然数)总线节点，各多个电路块与(J+1)个总线节点中的某一个连接。电位固定电路与(J+1)个总线节点中的1个对应地设置，在对多个电路块都并进行数据输入输出时，将对应的总线节点的电位电平设定为指定电位。多个中继电路分别配置在相邻的总线节点之间。各中继电路包括用于从相邻的总线节点的一方向相邻的总线节点的另一方传输数据的第1信号传输电路和用于从相邻的总线节点的另一方向相邻的总线节点的一方传输数据的第2信号传输电路。仲裁电路是为了指示多个电路块与总线节点中的对应的1个之间的数据输入输出和各中继电路中的信号传输方向而设置的。仲裁电路接收用于表示作为数据输出的对象的电路块的电路块信息，并控制第1和第2中继电路的活性化。仲裁电路在对多个电路块都不进行数据输入输出时为了将与电位固定电路对应的总线节点的电位电平向数据总线全体传输，而在各中继电路中使第1和第2信号传输电路中的一方活性化。

按照本发明的别的情况，是在多个电路块间共有的双向总线电路，具有数据总线、多个中继电路和仲裁电路。

数据总线分割为(J+1)个(J：1或大于1的自然数)总线节点，各多个电路块与(J+1)个总线节点中的某一个连接。多个中继电路分别配置在相邻的总线节点之间。各中继电路包括用于从相邻的总线节点的一方向相邻的总线节点的另一方传输数据的第1信号传输电路和用于从相邻的总线节点的另一方向相邻的总线节点的一方传输数据的第2信号传输电路。仲裁电路是为了接收用于表示作为数据输出的对象的电路块的电路块信息并控制各中继电路中的第1和第2信号传输电路信号的活性化而设置的。仲裁电路在对多个电路块都并进行数据输入输出时，在各中继电路中使第1和第2信号传输电路都活性化。

因此，本发明的主要的优点在于，在数据总线并使用时将利用电位固定电路设定为指定的电位电平的总线节点的电位电平利用各中继电路向总线节点全体传输，利用1个电位固定电路便可将所有的总线节点的电位电平设定为指定电位，所以，可以抑制数据总线的杂散电容、防止数据总线使用时信号传输速度的降低，从而在数据总线不使用时可以避免数据总线的电位电平成为不定。

另外，在数据总线不使用时，利用各中继电路起锁存电路的功能，可以将各总线节点的电位电平固定，所以，不必特别设置电位固定电路便可将所有的总线节点的电位电平固定。结果，不会招致数据总线的杂散电容增加，从而在数据总线不使用时便可避免数据总线的电位电平成为不定。

图1是表示用于说明本发明实施例1的双向总线电路的双向总线电路800的结构的框图。

图2是表示本发明实施例1的双向总线电路100的结构的框图。

图3是表示试验状态缓冲器51的结构的框图。

图4是表示实施例1的变形例的双向总线电路110的结构的框图。

图5是表示本发明实施例2的双向总线电路200的结构的框图。

图6是表示本发明实施例2的变形例的双向总线电路250的结构的框图。

图7是表示本发明实施例3的双向总线电路300的结构的框图。

图8是表示本发明实施例3的变形例的双向总线电路350的结构的框图。

图9是表示先有技术的双向总线电路500的结构的框图。

图10是表示在不使用时总线电位可以固定的先有技术的总线电路600的电路图。

下面，参照附图详细说明本发明的实施例。图中相同的符号表示相同或相当的部分。

(不使用时可以使总线电位固定的双向总线电路的结构)

为了说明实施例1的双向总线电路，先说明将在图10所示的数据总线不使用时将数据总线的电位电平固定的先有技术直接应用于图9所示的双向总线电路的双向总线电路800。

参照图1，双向总线电路800和图9所示的双向总线电路500一样，利用分割为总线节点Nb1和Nb2的数据总线，传输例如对4个电路块10-a～10-d进行输入输出的数据。利用数据总线传输的数据是具有高电平和低电平2个信号电平的数字数据。

双向总线电路800具有分割为总线节点Nb1和Nb2的数据总线、连接在总线节点Nb1和Nb2之间的中继电路50和控制中继电路50的信号传输方向的仲裁电路820。

和图9的情况一样，电路块10-a和10-b与总线节点Nb1连接，电路块10-c和10-d与总线节点Nb2连接。电路块10-a～10-d分别包括内部电路18-a～18-d、用于从总线节点向内部电路写入数据的输入缓冲电路12-a～12-d和用于从内部电路向总线节点读出数据的输出缓冲电路14-a～14-d。

内部电路18-a～18-d是例如存储装置及运算装置等。电路块10-a～10-d可以在内部电路18-a～18-d与外部之间通过数据总线输入输出数据。

中继电路50和图9的情况一样，包括用于在从总线节点Nb1指向总线节点Nb2方向放大信号并进行传输的试验状态缓冲器51和用于在从总线节点Nb2指向总线节点Nb1方向放大信号并进行传输的试验状态缓冲器52。

试验状态缓冲器51和52在对应的中继控制信号CRP1和CRP2活性化(H电平)时，分别起缓冲器的作用，并进行信号放大。另外，在对应的中继控制信号非活性(L电平)时，这些试验状态缓冲器就成为高阻抗状态。

仲裁电路820包括接收用于特定作为数据输出的对象的电路块的电路块信息并输出电路块指定信号CSBa～CSBd的电路块指定电路25。电路块指定电路25根据电路块信息使与作为数据输出的对象的电路块对应的电路块控制信号活性化(H电平)。

仲裁电路820和图9所示的仲裁电路520一样，进而具有输出电路块指定信号CSBa和CSBb的“或”逻辑运算结果的逻辑门LG50和输出电路块指定信号CSBc和CSBd的“或”逻辑运算结果的逻辑门LG52。

仲裁电路820除了仲裁电路520的结构外，进而具有输出电路块指定信号CSBa～CSBd的“或非”逻辑运算结果的逻辑门LG60。

逻辑门LG50和LG52分别生成中继控制信号CRP1和CRP2，逻辑门LG60生成总线电位固定信号CBF。

即，设电路块指定信号CSBa～CSBd的逻辑电平分别为A～D、分别用E、F和G表示中继控制信号CRP1、CRP2和总线电位固定信号CBF的逻辑电平时，则可使用A～D利用以下(1)、(2)和(3)式的布尔式表示E、F和G。

E=A+B    …(1)

F=C+D    …(2)

【数式1】

G= A+B+C+D    …(3)

因此，在从与总线节点Nb1连接的电路块10-a或10-b进行数据输出时，中继控制信号CRP1活性化(H电平)，试验状态缓冲器51放大总线节点Nb1上的数据，并向总线节点Nb2传输。

另一方面，在从与总线节点Nb2连接的电路块10-c或10-d进行数据输出时，中继控制信号CRP2活性化(H电平)，试验状态缓冲器52放大总线节点Nb2上的数据，并向总线节点Nb1传输。

对与数据总线连接的所有的电路块10-a～10-d并进行数据输入输出时，即在数据总线并使用时，将总线电位固定信号CBF设定为活性状态(H电平)。另一方面，试验状态缓冲器50和51都非活性化，成为高阻抗状态。

在本发明的实施例的说明中，和图9的情况一样，为了简便，省略了对向各电路块的数据输入时使用的控制信号的标记。

双向总线电路800的特征在于，进而具有在数据总线不使用时用于将总线节点与接地节点95连接的总线电位固定电路860和865。接地节点95供给与通过数据总线传输的数据的L电平对应的接地电位GND。

总线电位固定电路860具有连接在总线节点Nb1与接地节点95之间的晶体管QN1。同样，总线电位固定电路865具有连接在总线节点Nb2与接地节点95之间的晶体管QN2。

晶体管QN1和QN2是根据逻辑门LG60输出的总线电位固定信号CBF而导通/截止的N型的场效应晶体管，典型的有N型MOS晶体管。

通过采用这样的结构，在数据总线不使用时，由于电路块指定信号CSBa～CSBd都成为非活性化状态(L电平)，所以，晶体管QN1和QN2根据总线电位固定信号CBF的活性化(H电平)而导通。结果，总线节点Nb1和Nb2与接地节点95连接，各总线节点电位电平固定为接地电位。

另外，在使用数据总线时，用以电路块指定信号CSBa～CSBd都活性化而成为H电平，所以，总线电位固定信号CBF成为非活性化状态(L电平)，晶体管QN1和QN2都成为截止状态，所以，总线节点Nb1和Nb2的电位电平不会受到接地节点95的影响。

因此，在图1所示的双向总线电路800的结构中，在数据总线不使用时，可以将其电位电平固定，所以，可以避免由于前面所属的数据总线的电位电平不定而发生的问题。

但是，在双向总线电路800中，对总线节点Nb1和Nb2在数据总线不使用时连接了用于将电位电平固定的晶体管，所以，用于这些晶体管的杂散电容的影响将发生在数据总线使用时数据传输的速度变慢的新的问题。

即，在数据总线使用时，虽然晶体管QN1和QN2都截止了，但是，这时用于晶体管QN1和QN2的漏极上的杂散电容的影响，数据总线的杂散电容将增加，从而将延迟数据的传输。

这一现象在数据总线长度增大而必须设置多个用于放大信号的中继电路时，影响将更大了。

参照图2，本发明实施例1的双向总线电路100具有由中继电路50分割为总线节点Nb1和Nb2的数据总线、用于在总线节点Nb1和Nb2之间双向传输信号的中继电路50、在数据总线不使用时用于将总线节点Nb1的电位电平固定的总线电位固定电路60和根据指定进行数据的输入输出的电路块的电路块信息控制中继电路50和总线电位固定电路60的动作的仲裁电路20。

双向总线电路100利用分割为总线节点Nb1和Nb2的数据总线传输对电路块10-a～10-d间输入输出的数据。这里，将电路块取为10-a～10-d的4个，只不过是示例，在后面的说明中可知，实施例1的双向总线电路100的结构，可以与任意的多个电路块对应地使用。

电路块10-a～10-d的结构和用图1说明的一样，所以，不再重复说明。

中继电路50和双向电路800的情况一样，包括用于在从总线节点Nb1指向总线节点Nb2方向放大信号并进行传输的试验状态缓冲器51和用于在从总线节点Nb2指向总线节点Nb1方向放大信号并进行传输的试验状态缓冲器52。

图3代表性地说明中继电路50中的试验状态缓冲器51的结构，但以下说明的结构也可适应于包含于中继电路50中的试验状态缓冲器52及各电路块中的输出缓冲器14-a～14-d。

在图3中，试验状态缓冲器51具有输出作为输入节点的总线节点Nb1和作为控制信号的中继控制信号CRP1的信号电平的“与非”逻辑运算结果的逻辑门LG15、将中继控制信号CRP1的信号电平反相的反相器IV15和输出反相器IV15的输出与总线节点Nb1的信号电平的“或非”逻辑运算结果的逻辑门LG17。

试验状态缓冲器51进而具有栅极接收逻辑门LG15的输出并连接在电源节点96与作为输出节点的总线节点Nb2之间的P型MOS晶体管QPB和栅极接收逻辑门LG17的输出并连接在总线节点Nb2与接地节点95之间的N型MOS晶体管QNB。

通过采用这样的结构，在作为控制信号的中继控制信号CRP1为活性状态(H电平)时，晶体管QPB和QNB中的某一个根据作为输入节点的总线节点Nb1的信号电平而导通，从而总线节点Nb1的信号电平放大后向输出节点Nb2输出。

具体而言，逻辑门LG15和LG17输出的信号电平成为将输入节点(总线节点Nb1)的信号电平反相后的电平，所以，在输入节点的信号电平为H电平时，晶体管QPB导通，输出节点(总线节点Nb2)与电源节点96连接。另一方面，在输入节点的信号电平为L电平时，晶体管QNB导通，输出节点与接地节点95连接。

另一方面，在作为控制信号的中继控制信号CRP1为非活性状态(L电平)时，不论输入节点(总线节点Nb1)的信号电平如何，逻辑门LG15和LG17输出的信号电平分别固定为H电平和L电平。因此，在控制信号而非活性状态(L电平)时，由于晶体管QPB和QNB都不导通，所以，输出节点成为高阻抗状态。

因此，通过使用图3的电路结构，便可实现前面说明的试验状态缓冲器的功能。

另外，和图3所示的试验状态缓冲器一样，只要是具有可以应答控制信号进行活性化和非活性化并在活性化时将输入节点的信号都向输出节点传输而在非活性化时将输入节点与输出节点之间电气分离的结构的信号传输电路，就可以取代图3的结构而应用。

再次参照图2，仲裁电路20包括电路块控制电路25、分别生成中继控制信号CRP1及CRP2和总线电位固定信号CBF的逻辑门LG12、LG14和LG10。

电路块控制电路25的功能和在图1中说明的一样，所以，不再重复说明。

逻辑门LG12将电路块指定信号CSBc和CSBd的“或非”逻辑运算结果作为中继控制信号CRP1而输出。逻辑门LG14将电路块指定信号CSBc和CSBd的“或”逻辑运算结果作为与中继控制信号CRP1相辅的信号即中继控制信号CRP2而输出。逻辑门LG10将电路块指定信号CSBa～CSBd的“或非”逻辑运算结果作为总线电位固定信号CBF而输出。

即，设电路块指定信号CSBa～CSBd的逻辑电平分别为A～D、分别用E、F和G表示中继控制信号CRP1、CRP2和总线电位固定信号CBF的逻辑电平时，则E、F和G分别可以使用A～D利用下述(4)式和上述(2)与(3)式的布尔式表示。

【数式2】

E= C+D    (4)

F=C+D    (2)

【数式3】

G= A+B+C+D    (3)

因此，仲裁电路20在电路块指定信号CSBa～CSBd都为非活性状态(L电平)即数据总线不使用时使总线电位固定信号CBF活性化(H电平)。

总线电位固定电路60具有连接在总线节点Nb1与接地节点95之间的栅极接收总线电位固定信号CBF的晶体管QFN。晶体管QFN是根据总线电位固定信号CBF而导通/截止的N型场效应晶体管，典型的有N型MOS晶体管。

因此，在数据总线不使用时，总线电位固定电路60通过晶体管QFN的导通而将总线节点Nb1的电位电平固定为接地电位GND。

在与总线节点Nb2连接的电路块10-c和10-d中的某一个指示了数据输出时，中继控制信号CRP2就活性化(H电平)，从而试验状态缓冲器52活性化，起缓冲器的作用。另一方面，这时中继控制信号CRP1相辅地成为非活性状态(L电平)，所以，试验状态缓冲器51成为高阻抗状态。

在电路块10-c和10-d都不进行数据输出时，即电路块指定信号CSBc和CSBd都为非活性状态(L电平)时，中继控制信号CRP2成为非活性化(L电平)。与此相应地，试验状态缓冲器51和52分别成为活性化和非活性化，从总线节点Nb1向总线节点Nb2传输信号，并且试验状态缓冲器52成为高阻抗状态。

在数据总线不使用时，中继控制信号CRP1活性化，而CRP2非活性化。因此，总线节点Nb1的电位电平由活性化的试验状态缓冲器51向总线节点Nb2传输。通过采用这样的结构，即使仅对总线节点Nb1设置总线电位固定电路60，在数据总线不使用时也可以将总线节点Nb1和Nb2的电位电平都固定为接地电位。

因此，实施例1的双向总线电路100在数据总线不使用时可以防止数据总线的电位电平不定。此外，在数据总线使用时可以减少对数据载起杂散电容作用的由于在数据总线不使用时固定电位的晶体管的个数，所以，与图1所示的双向总线电路800比较，可以使数据总线的数据传输实现高速化。

在图2所示的双向总线电路100中，将总线电位固定电路60设置在总线节点Nb1侧只不过是示例而已，也可以采用设置在总线节点Nb2侧的结构。这时，在数据总线不使用时的信号传输方向为了从总线节点Nb2向总线节点Nb1，可以改变中继控制信号的逻辑电平。

(实施例1的变形例)

参照图4，实施例1的变形例的双向总线电路110与图2所示的双向总线电路100比较，其不同点在于，具有总线电位固定电路61和仲裁电路21，取代了总线电位固定电路60和仲裁电路20。

总线电位固定电路61和总线电位固定电路60一样，在数据总线不使用时是由于固定总线节点Nb1的电位电平的电路，但是，不同点是具有连接在总线节点Nb1与电源节点96之间的晶体管QFP，取代了晶体管QFN。晶体管QFP是根据总线电位固定信号CBF′而导通/截止的P型场效应晶体管，典型的有P型MOS晶体管。

因此，在数据载不使用时，总线电位固定电路61通过晶体管QFP的导通而将总线节点Nb1的电位电平固定为电源电位Vcc。电源电位Vcc与通过数据总线传输的数据的H电平对应。

仲裁电路21具有与仲裁电路20类似的结构，但是，不同点在于利用“或”门LG11取代作为“或非”门的逻辑门LG10生成总线电位固定信号CBF′。

设电路块指定信号CSBa～CSBd的逻辑电平分别为A～D、用G′表示总线电位固定信号CBF′的逻辑电平时，则可使用A～D利用(5)式的布尔式表示G′。

G′=A+B+C+D                  (5)

总线电位固定信号CBF′在数据总线不使用时活性化，其信号电平设定为L电平。

其他电路的结构和动作与实施例1的双向总线电路100的情况一样，所以，不再重复说明。

通过采用这样的结构，利用与通过数据总线传输的数据的H电平对应的电位电平，即使在数据总线不使用时将各总线节点的电位电平固定，也可以获得与实施例1的双向总线电路同样的效果。

(实施例2)

在实施例2中，说明数据总线进一步长配线化、需要设置多个中继电路时的双向总线电路的结构。

参照图5，实施例2的双向总线电路200除了中继电路50外，进而具有中继电路70和90。这样，双向总线电路200具有的数据总线分割为总线节点Nb1～Nb4这样4个总线节点。

中继电路70和90具有和在实施例1中说明的中继电路50相同的结构。即，中继电路70和90分别包括在与试验状态缓冲器51相同的方向传输信号的试验状态缓冲器71及91和在与试验状态缓冲器52相同的方向传输信号的试验状态缓冲器72及92。

中继电路70和90由与中继电路50共同的中继控制信号CRP1和CRP2控制。在中继控制信号CRP1活性化(H电平)时，试验状态缓冲器51、71和91也活性化，从而沿总线节点Nb1→Nb3→Nb4→Nb2的方向传输信号。

另一方面，在中继控制信号CRP2活性化(H电平)时，试验状态缓冲器52、72和92也活性化，沿总线节点Nb2→Nb4→Nb3→Nb1的方向传输信号。仲裁电路20的结构和动作与实施例1的情况相同，所以，不再重复说明。

在图5中，将中继电路的个数取为3、将数据总线分割为4个总线节点，只不过是示例而已，在后面的说明中可知，实施例2所示的双向总线电路的结构可以具有多个中继电路，数据总线可以分割为3个以上的总线节点。

双向总线电路200进而具有在数据总线不使用时用于将总线节点Nb1的电位电平固定为接地电位的总线电位固定电路60。总线电位固定电路60和实施例1的情况一样，与总线电位固定信号CBF相应地在数据总线不使用时将总线节点Nb1与接地节点95连接，从而将总线节点Nb1的电位电平固定为接地电位GND。

和实施例1的情况一样，在数据总线不使用时，在中继电路50、70和90中，试验状态缓冲器51、71和91活性化，所以，固定的总线节点Nb1的电位电平由各中继电路向总线节点Nb3、Nb4和Nb2传输。

通过采用这样的结构，即使通过中继电路的数据总线的分割是在3个以上的情况，仅对位于端部的总线节点设置总线电位固定电路，也可以将数据总线的全部总线节点的电位电平固定，从而可以防止由于数据总线的电位不定而发生的误动作或故障这样的事故。此外，由于总线电位固定电路使用1个就够了，所以，可以防止在数据总线使用时数据传输速度的降低。

在双向总线电路200中，虽然对数据总线Nb1设置了总线电位固定电路，但是，在同样的结构中，也可以在位于端部的另一方的总线节点Nb2设置总线电位固定电路。这时，在数据总线不使用时的信号传输方向为了成为从总线节点Nb2向总线节点Nb1的方向，可以改变中继控制信号的逻辑电平。

即，在实施例2的双向总线电路200中，在分割为3个以上的总线节点中，通过对两端的总线节点中的任意一方设置总线电位固定电路、使各中继电路的信号传输方向一致，便可使各总线节点的电位电平在数据总线不使用时固定。通过采用这样的结构，便具有可以共用对各中继电路的中继控制信号的优点。

另外，在双向总线电路200中，作为总线电位固定电路的结构，即使应用图4所示的总线电位固定电路61的结构，也可以获得同样的效果。

(实施例2的变形例)

在实施例2的变形例中，说明和实施例2的情况一样在数据总线分割为3个以上的总线节点时与两端部以外的总线节点对应地设置总线电位固定电路的结构。

参照图6，实施例2的变形例的双向总线电路和双向总线电路200一样，具有由中继电路50、70和90分割为总线节点Nb1～Nb4的数据总线。中继电路70和90的结构和动作与双向总线电路的情况相同，所以，不再重复说明。

在图6中，将中继电路的个数取为3个、将数据总线分割为4个总线节点，和图5的情况一样，只不过是示例而已，实施例2的变形例所示的双向总线电路的结构，也可以应用于数据总线分割为3个以上的总线节点的结构。

双向总线电路250和双向总线电路200不同，对中间的总线节点Nb3具有总线电位固定电路60。双向总线电路250具有利用与中间节点对应地设置的总线电位固定电路用于在不使用数据总线时用于将所有的总线节点的电位电平固定而取代仲裁电路20的仲裁电路220。

其他的电路结构和动作与已说明的实施例2的双向总线电路200相同，所以，不再重复说明。

仲裁电路220除了仲裁电路20的结构外，进而具有逻辑门LG22和逻辑门LG24。逻辑门LG22作为电路块指定信号CSBa和CSBb的“或”逻辑运算结果而输出中继控制信号CRP1′。逻辑门LG24早电路决指定信号CSBa和CSBb的“或非”逻辑运算结果而输出中继控制信号CRP2′。

即，在图6中，对于位于总线电位固定电路60右侧的中继电路70和90，可以使用和图5的情况一样的中继控制信号，但是，对于位于总线电位固定电路60左侧的中继电路50，用于必须使在数据总线不使用时的信号的传输方向与中继电路70和90相反，所以，必须设置新的中继控制信号CRP1′和CRP2′。

设电路块指定信号CSBa～CSBd的逻辑电平分别为A～D、分别用H和I表示中继控制信号CRP1′和CRP2′的逻辑电平时，则可使用A～D利用(6)和(7)式的布尔式表示H和I。

H=A+B    (6)

【数式4】

H= A+B    (7)

通过采用这样的结构，双向总线电路250在传输对电路块10-a和10-b中的某一个输入输出的数据时，试验状态缓冲器51、71和91成为活性状态，在数据总线上从总线节点Nb1向总线节点Nb2的方向传输信号。另外，在通过电路块10-c或10-d使用数据总线时，试验状态缓冲器52、72和92成为活性状态，在数据总线上从总线节点Nb2向总线节点Nb1的方向传输数据信号。

在数据总线不使用时，试验状态缓冲器52、71和91成为活性状态，由总线电位固定电路60固定为接地电位的总线节点Nb3的电位电平向总线节点Nb1、Nb4和Nb2传输，利用对总线节点Nb3设置的1个总线电位固定电路60就可以将所有的总线节点的电位电平固定为接地电位。

通过采用这样的结构，在双向总线电路250中，在分割为3个以上的总线节点中，由于对除了两端的总线节点以外的中间的总线节点配置总线电位固定电路，所以，在数据总线不使用时，可以缩短将由总线电位固定电路所固定的电位电平向其他的总线节点传输的距离。结果，便可更高速地进行数据总线不使用时的各总线节点的电位电平的固定。

另外，在双向总线电路250中，作为总线电位固定电路的结构，即使应用图4所示的总线电位固定电路61的结构，也可以获得同样的效果。

(实施例3)

在实施例3中，说明在数据总线不使用时使各中继电路起锁存电路的作用、不特别设置总线电位固定电路而在数据总线不使用时便可固定其电位电平的结构。

参照图7，实施例3的双向总线电路300与实施例1的双向总线电路100比较，不同点在于具有仲裁电路320取代仲裁电路20和不具有总线电位固定电路60。

仲裁电路320具有分别生成中继控制信号CRP1和CRP2的逻辑门LG12和LG16。逻辑门LG12作为电路块指定信号CSBc和CSBd的“或非”逻辑运算结果而输出中继控制信号CRP1。逻辑门LG16作为电路块指定信号CSBa和CSBb的“或非”逻辑运算结果而输出中继控制信号CRP2。

设电路决指定信号CSBa～CSBd的逻辑电平分别为A～D、分别用E和F表示仲裁电路320生成的中继控制信号CRP1和CRP2的逻辑电平时，则E和F可以使用A～D利用(8)和(9)式的布尔式表示。

【数式5】

E= C+D    (8)

【数式6】

F= A+B    (9)

因此，逻辑门LG12在电路块10-c和10-d都不使用时，使中继控制信号CRP1成为活性状态(H电平)。

结果，双向总线电路300在从电路块10-a和10-b中的某一个输出数据时，由于电路块10-c和10-d都不使用，所以，使试验状态缓冲器51成为活性状态，使试验状态缓冲器52成为高阻抗状态。

另一方面，在从电路块10-c和10-d中的某一个输出数据时，由于电路块10-a和10-b都不使用，所以，双向总线电路300使试验状态缓冲器52成为活性状态，而使试验状态缓冲器51成为高阻抗状态。

这样，在从任意一个电路块输出数据时，在各总线节点间都可以正常地进行数据的传输。

在数据总线不使用时，仲裁电路320使中继控制信号CRP1和CRP2都活性化(H电平)，所以，试验状态缓冲器51和52也都活性化，进行数据放大。

这样，在中继电路50中，就由试验状态缓冲器51和52形成锁存电路，在数据总线不使用时的总线节点Nb1和Nb2分别保持着在数据总线成为不使用之前的电位电平。

通过采用这样的结构，不特别设置总线电位固定电路便可将数据总线不使用时的各总线节点的电位电平固定为电源电位电平或接地电位电平中的某一方，即固定为数据的信号电平的某一方，从而可以避免数据总线的电位电平成为不定。

此外，仲裁电路320的结构与实施例1的仲裁电路20比较，不需要作为4输入“或非”门的逻辑门LG10。

结果，实施例3的双向总线电路300利用更小面积的电路便可获得与双向总线电路100同样的效果。

另外，由于不必特别设置用于固定总线电位的晶体管，所以，与双向总线电路100比较，可以抑制数据总线使用时的杂散电容，所以，不会招致数据总线使用时的数据传输速度降低，在数据总线不使用时可以避免数据总线的电位电平成为不定。

(实施例3的变形例)

参照图8，实施例3的变形例的双向总线电路350与双向总线电路300比较，其不同点在于，除了中继电路50外，进而具有中继电路70和90。这样，双向总线电路350具有的数据总线就分割为总线节点Nb1-Nb4这样4个总线节点。

中继电路70和90分别包括在与试验状态缓冲器51相同的方向传输信号的试验状态缓冲器71及91和在与试验状态缓冲器52相同的方向传输信号的试验状态缓冲器72及92。

试验状态缓冲器71和91分别由与试验状态缓冲器51共同的中继控制信号CRP1控制，试验状态缓冲器72和92分别由与试验状态缓冲器52共同的中继控制信号CRP2控制。

在图8中，将中继电路的个数取为3个、将数据总线分割为4个总线节点，只不过是示例而已，实施例3的变形例的双向总线电路的结构可以应用于数据总线分割为3个以上的总线节点的结构。

这样，在数据总线的配线长度延长、需要设置多个中继电路时，即数据总线分割为3个以上的总线节点时，各中继电路可以共用中继控制信号CRP1和CRP2，并可获得与双向总线电路300同样的效果。

Claims (13)

1．一种在多个电路块间所共有的双向总线电路，其特征在于：具有数据总线、电位固定电路、J个中继电路和仲裁电路，

数据总线分割为(J+1)个(J：1或大于1的自然数)总线节点，上述各多个电路块与(J+1)个总线节点中的某一个连接；电位固定电路与(J+1)个总线节点中的1个对应地设置，在对多个电路块都进行数据输入输出时，用于将对应的总线节点的电位电平设定为指定电位；J个中继电路分别配置在相邻的总线节点之间；上述各中继电路包括用于从相邻的总线节点的一方向相邻的总线节点的另一方传输数据的第1信号传输电路和用于从相邻的总线节点的另一方向相邻的总线节点的一方传输数据的第2信号传输电路；上述仲裁电路接收用于表示作为数据输出的对象的电路块的电路块信息，并控制第1和第2中继电路的活性化；上述仲裁电路在对多个电路块都不进行数据输入输出时为了将与上述电位固定电路对应的上述总线节点的电位电平向上述数据总线全体传输，而在上述各中继电路中使第1和第2信号传输电路中的一方活性化。

2．按权利要求1所述的双向总线电路，其特征在于：上述第1信号传输电路具有与从上述相邻的总线节点的一方向上述相邻的总线节点的另一方的方向连接的由上述仲裁电路控制的第1试验状态缓冲器，上述第2信号传输电路具有与从上述相邻的总线节点的另一方向上述相邻的总线节点的一方的方向连接的由上述仲裁电路控制的第2试验状态缓冲器。

3．按权利要求1所述的双向总线电路，其特征在于：J为1，上述多个电路块分割为与2个总线节点中的一方连接的第1电路块群和与上述2个总线节点中的另一方连接的第2电路块群，上述电位固定电路与上述2个总线节点中的一方对应地设置，上述第1信号传输电路设置为用于从上述2个总线节点中的一方向上述2个总线节点中的另一方传输数据，上述第2信号传输电路是用于从上述2个总线节点的另一方向上述2个总线节点的一方传输数据而设置的，上述仲裁电路在对属于上述第2电路块群的所有的上述电路块不进行数据输出时，使上述第1信号传输电路活性化，在对剩余上述第2电路块群的上述电路块中的至少1个进行数据输出时，就使上述第2信号传输电路活性化。

4．按权利要求1所述的双向总线电路，其特征在于：由上述数据总线传输的数据具有高电平和低电平2个状态，上述电位固定电路包括连接在供给与上述高电平和上述低电平中的某一方对应的电位电平的电源节点与上述对应的总线节点之间的开关电路，上述仲裁电路在上述数据总线不使用时使上述开关电路导通。

5．按权利要求4所述的双向总线电路，其特征在于：上述电源节点供给与上述低电平对应的电位电平，上述开关电路具有N型场效应晶体管。

6．按权利要求4所述的双向总线电路，其特征在于：上述电源节点供给与上述高电平对应的电位电平，上述开关电路具有P型场效应晶体管。

7．按权利要求1所述的双向总线电路，其特征在于：J大于等于2，上述电位固定电路与上述(J+1)个总线节点中位于两端的2个总线节点以外的(J-1)个总线节点中的1个对应地设置。

8．按权利要求1所述的双向总线电路，其特征在于：上述电位固定电路与上述(J+1)个总线节点中位于两端的2个总线节点中的任意1个对应地设置。

9．按权利要求8所述的双向总线电路，其特征在于：上述多个电路块分割为与位于上述两端的2个总线节点的一方连接的第1电路块群和与位于上述两端的2个总线节点的另一方连接的第2电路块群，各中继电路中的上述第1和上述第2信号传输电路分别由对上述J个中继电路是共同的信号的第1和第2控制信号控制。

10．一种在多个电路块间所共有的双向总线电路，其特征在于：具有数据总线、J个中继电路和仲裁电路，上述数据总线分割为(J+1)个(J：1或大于1的自然数)总线节点，上述多个电路块各与上述(J+1)各总线节点中的某一个连接，上述J个中继电路分别配置在相邻的上述总线节点之间，上述各中继电路包括用于从上述相邻的总线节点的一方向上述相邻的总线节点的另一方传输数据的第1信号传输电路和用于从上述相邻的总线节点的另一方向上述相邻的总线节点的一方传输数据的第2信号传输电路，上述仲裁电路接收用于表示上述多个电路块中的作为数据输出的对象的电路块的电路块信息，并控制上述各中继电路的上述第1和上述第2信号传输电路的活性化，上述仲裁电路在对上述多个电路块都不进行数据输入输出的数据总线不使用时，在上述各中继电路中使上述第1和上述第2信号传输电路都活性化。

11．按权利要求10所述的双向总线电路，其特征在于：上述第1信号传输电路具有与从上述相邻的总线节点的一方向上述相邻的总线节点的另一方的方向连接并由上述仲裁电路控制的第1试验状态缓冲器，上述第2信号传输电路具有与从上述相邻的总线节点的另一方向上述相邻的总线节点的一方的方向连接并由上述仲裁电路控制的第2试验状态缓冲器。

12．按权利要求10所述的双向总线电路，其特征在于：J为1，上述多个电路块分割为与2个总线节点的一方连接的第1电路块群和与上述2个总线节点的另一方连接的第2电路块群，上述第1信号传输电路是用于从上述2个总线节点的一方向上述2个总线节点的另一方传输数据而设置的，上述第2信号传输电路是用于从上述2个总线节点的另一方向上述2个总线节点的一方传输数据而设置的，上述仲裁电路在对属于上述第2电路块群的上述电路块都不进行数据输出时使上述第1信号传输电路活性化，在对属于上述第1电路决群的上述电路块都不进行数据输出时使上述第2信号传输电路活性化。

13．按权利要求10所述的双向总线电路，其特征在于：J为大于等于2的数，上述多个电路块分割为与位于两端的2个总线节点的一方连接的第1电路块群和与上述2个总线节点的另一方连接的第2电路块群，上述各中继电路中的上述第1信号传输电路是用于从上述2个总线节点的一方向上述2个总线节点的另一方传输数据而设置的，上述各中继电路中的上述第2信号传输电路是用于从上述2个总线节点的另一方向上述2个总线节点的一方传输数据而设置的，各中继电路中的上述第1和上述第2信号传输电路分别由对上述J个中继电路共同设置的第1和第2控制信号控制，上述仲裁电路在对属于上述第2电路块群的上述电路块都不进行数据输出时使各中继电路中的上述第1信号传输电路活性化，在对属于上述第1电路块群的上述电路块都不进行数据输出时使各中继电路中的上述第2信号传输电路活性化。

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