CN1702640A - 发送电路、数据传输控制装置及电子设备 - Google Patents

Abstract

本发明公开了即使对于敏感度低的主机控制器的接收电路或设备控制器的接收电路也能够正常进行高速数据传输的发送电路。通过构成差动对的第一及第二信号线来发送信号的发送电路包括：用于终结第一及第二信号线的第一及第二的终端电阻电路(160－1)、(160－2)，及生成用于控制第一及第二终端电阻电路的终端电阻值的控制信号的终端电阻控制电路。第一电阻电路在第一控制信号激活时取第一电阻值......第n电阻电路在第n控制信号激活时取第n电阻值，第一电阻电路至第n电阻电路相互连接，其一端连接至基准电位，另一端连接至第一信号线或第二信号线，终端电阻控制电路基于终端电阻设置信息生成第一控制信号至第n控制信号。

Description

发送电路、数据传输控制装置 及电子设备

技术领域

本发明涉及发送电路、数据传输控制装置及电子设备。

背景技术

在使用了差动信号(differential signals)的数据传输控制中，例如，作为连接个人电脑与其外围设备的接口标准，USB(通用串行总线：Universal-Serial-Bus)标准是众所周知的。近年来，随着对数据传输速度的高速化需求的激增，满足在USB2.0中新定义的高速(High Speed)的产品也普及起来，它可以实现比在USB1.1中规定的低速(Low Speed )、全速(Full Speed)更高速的数据传输。为了能够实现正常的数据传输，对与USB2.0标准的高速(HighSpeed)对应的数据传输控制装置等做了各种研究(参照专利文献1)。

例如，在按照USB1.1标准、USB2.0标准确定的Low Speed和Full Speed中，即使在发送数据的设备控制器或接收数据的主机控制器不完全与USB1.1标准相吻合的情况下，接收数据的主机控制器，因为数据传输速度低，所以大多情况下能够正常地传输接收数据，因此，即使是按照USB1.1标准、USB2.0标准中定义的LowSpeed和Full Speed的标准确定的设计事项没有严格遵守USB1.1标准、USB2.0标准的产品，也很少在数据传输中发生问题。

然而，在USB2.0中新规定的High Speed，作为理论值，其数据传输速度可达到480Mbps的非常高的速度，因此，在接收数据的主机控制器的接收电路没有严格遵守USB2.0标准所规定的设计事项的情况下，即使发送波形符合标准，有时也不能正常进行数据传输。可是，这样的不严格遵守USB2.0标准所规定的设计事项的产品，在市场上并不少见。

例如，用于接收数据的主机控制器，如前所述，在不遵守标准规定的设计事项的情况时，发送数据的设备控制器即使是严格遵守了设计事项的产品并发送了符合标准的波形的信号，有时也不能正常传输数据。

此外，同样，用于接收数据的设备控制器，如前所述，在不遵守标准规定的设计事项的情况时，发送数据的主机控制器即使是严格遵守设计事项的产品并发送了符合标准的波形的信号，有时也不能正常传输数据。

专利文献1：特开2002-344542号公报

发明内容

本发明鉴于上述技术问题，其目的在于提供即使对于没有严格遵守标准规定的设计事项的主机控制器或设备控制器也能够正常进行高速数据传输的发送电路、数据传输控制装置及电子设备。

(1)本发明的发送电路是通过构成差动对的第一及第二信号线发送信号的发送电路，其特征在于包括：电流发生器，其连接在第一电源和预设的节点之间；第一开关元件，其插入在所述节点与所述第一信号线之间；第二开关元件，其插入在所述节点与所述第二信号线之间；电路，通过所述第一开关元件和所述第二开关元件中的任一个，利用所述电流发生器的电流，驱动所述第一信号线或第二信号线；第一终端电阻电路，其用于终结所述第一信号线；第二终端电阻电路，其用于终结所述第二信号线；以及终端电阻控制电路，其生成控制信号，所述控制信号用于控制所述第一终端电阻电路和所述第二终端电阻电路的终端电阻的值，其中，所述第一终端电阻电路和所述第二终端电阻电路分别包括具有第一至第n电阻电路的可变电阻电路，所述第一电阻电路在第一控制信号激活时取第一电阻值，......，所述第n电阻电路在第n控制信号激活时取第n电阻值，所述第一电阻电路至所述第n电阻电路相互连接，将其一端连接至基准电位，将其另一端连接至所述第一信号线或所述第二信号线，所述终端电阻控制电路，基于终端电阻设置信息，生成所述第一控制信号至第n控制信号。

在本发明中，在电流驱动构成差动对的第一及第二信号线的情况下，在预设的节点上供给电流发生器的电流，同时也互斥控制连接至该供给节点的第一及第二开关元件，从而向应该进行发送的信号线供给电流。

此外，电流发生器优选恒流电源。

终端电阻电路的终端电阻值，由在第一电阻电路至第n的电阻电路中的、被控制为激活的电阻电路的电阻值的组合来确定。

例如，如果第一电阻电路、第二电阻电路和第三电阻电路是激活的，则取第一电阻值、第二电阻值和第三电阻值在并联时的电阻值。

这样一来，根据本发明，通过第一电阻电路至第n电阻电路的激活/停止的组合，可以设定多种模式的终端电阻。

此外，终端电阻设置信息是诸如用户或设计者可从外部设置的信息，也可以是指定是否选择可由终端电阻电路设置的终端电阻中的任一值的信息。

而且，因为基于终端电阻设置信息来确定第一控制信号至第n控制信号的激活/停止的组合，因此，可通过变更终端电阻设置信息，来切换，设置多种模式的终端电阻。

一般，作为波形越开阔(通过率越高)(波形包围的面积越大)就越容易接收的信号，即使对于灵敏度低的接收装置，也可提高可接收概率。作为扩大波形所包围面积的要素之一的、振幅的最大值(电位电平)由第一信号及第二信号的电流值及电阻值来确定，例如一旦使用恒流电源，则全部取决于终端电阻等的电阻值。从而，通过变更终端电阻值的设置，可以变更波形振幅的最大值。

根据本发明，可以通过变更终端电阻设置信息，来变更终端电阻值，从而调整发送电路的输出波形，因此即使是在主机控制器的接收电路或设备控制器的接收电路并不严格符合预设的标准的情况下，也可以正确进行使用差动信号的数据传输。而且，按照从可选择的多个终端电阻的角度假定的接收装置的特性(接收灵敏度)等，通过选择并设置最优的终端电阻，可以设置良好的通信环境。例如，发送目的地是灵敏度低的接收装置的情况时，通过选择并设置大的终端电阻值，可以提高其接收概率。

此外，通过从第一电阻电路至第n电阻电路的激活/停止的组合，可以设置应该添补诸如USB标准的45+/-10％范围的、包括标准基准值45、标准的最小值附近值、标准最大值附近值在内的多种模式的终端电阻值。

(2)本发明的发送电路还包括第一固定电阻和第二固定电阻，所述第一固定电阻与所述第一终端电阻电路串联，并终结所述第一信号线，所述第二固定电阻与所述第二终端电阻电路串联，并终结所述第二信号线。

在这里，所述固定电阻可以作为扩散电阻(例如N型扩散电阻)来构成。这样一来，可以设置不受特性不一影响的稳定的电阻。

例如，在应该添补诸如作为USB标准的45+/-10％范围的、构成可变电阻电路的情况下，可以设置标准的最下限的值(终端电阻值45×0.9)的附近值作为固定电阻值。

(3)本发明的发送电路，在上述的发送电路中，在构成所述可变电阻电路的所述第一电阻电路至第n电阻电路中，一个或多个N型MOS晶体管元件并联，并且，对应于第一控制信号至第n控制信号的控制信号线连接至所述第一电阻电路至第n电阻电路的各个N型MOS晶体管元件的栅极。

(4)本发明的发送电路，还包括低速发送用的发送电路，其中，所述低速发送用发送电路包括用于驱动所述第一信号线的第一驱动器和用于驱动所述第二信号线的第二驱动器，第一固定电阻设置于所述第一驱动器与所述第一信号线之间，第二固定电阻设置于所述第二驱动器与所述第二信号线之间，高速发送时，所述第一驱动器和所述第二驱动器的输出固定于第一电平

本发明是包括高速用发送电路(例如USB的HS模式)、低速用发送电路(例如，USB的FS模式)的发送装置。

这样一来，在低速发送时(例如USB的FS模式)，将固定电阻作为阻尼电阻(泻放电阻)来起作用，高速发送时(例如USB的HS模式)将固定电阻作为终端电阻来终结第一及第二信号线。

根据本发明，因为在高速发送时与低速发送时，共用第一和第二终端电阻电路，因此可以减小电路规模。

(5)在本发明的发送电路中，所述终端电阻控制电路包括用于存储可由外部输入设置的所述终端电阻设置信息的终端电阻信息寄存器。

(6)本发明的发送电路，其特征在于：通过构成差动对的第一信号线和第二信号线发送的差动信号是由USB(Universal-Serial-Bus)标准规定的信号。

(7)本发明涉及一种数据传输控制装置，包括：进行预设的发送处理的电路；以及上述的发送电路，用于发送基于所述发送处理的信号。

(8)本发明涉及一种电子设备，其包括：上述的数据传输控制装置；以及对通过所述数据传输控制装置传输的数据进行输出处理、捕获处理(取り込み処理)、或存储处理的装置。

附图说明

图1是表示本实施例的发送电路的电路图。

图2是本实施例的第一终端电阻电路和第二终端电阻电路的构成的示意图。

图3(A)、图3(B)和图3(C)是构成可变电阻电路的电阻电路的一例的示意图。

图4是对可由本实施例提供的终端电阻模式进行说明的示意图。

图5是对终端电阻值和差动信号特性进行说明的示意图。

图6是一例应用第二实施例的发送电路的数据传输控制装置的构成的示意图。

图7是使用第二实施例的数据传输控制装置的、在HS模式下进行数据传输时的发送接收系统的构成要部的示意图。

图8(A)和图8(B)表示发送电路的具体电路构成例和真值表。

图9是本实施例的数据传输控制装置的构成的示意图。

图10是本实施例的电子设备的示意图。

具体实施方式

以下，参照附图，对本发明的一个实施例进行说明，此外，以下说明的实施例并不是对记载在权利要求范围内的本发明的内容不适当地限定。而且，以下所说明的全部结构并非都是本发明的必要构成要件。

1.USB2.0

根据USB2.0，除了USB1.1规定的Low Speed、Full Speed以外，也新规定了理论上可以进行480Mbps的高速传输的High Speed。USB标准对应的多个外围设备(有时也叫设备，以下相同)具有设备控制器，并可以与具有主机控制器的个人计算机(有时也称作主机，以下相同)连接，该主机控制器通过总线来管理总线。此外，外围装置与个人计算机之间也可以连接集线器装置(HUB装置)。

在这样的设备控制器及主机控制器中安装了对应了USB2.0的主机控制器。设备控制器及主机控制器判断通过总线与其连接的、安装于对方个人计算机上的主机控制器或安装于对方的外围设备上的设备控制器是否对应了(满足了)USB2.0规定的High Speed，并控制通过总线的数据传输。

此外，诸如通过安装对应了诸如USB2.0规定的High Speed的集线器控制器的集线器装置，主机控制器和设备控制器相互连接的情况时，集线器控制器判断连接着的、安装于个人计算机上的主机控制器和安装于外围设备上的设备控制器是否满足USB2.0规定的High Speed，并控制总线传输方式。

本发明涉及的发送电路适用于发送电路，该发送电路包含在使用诸如这样的USB2.0规定的High Speed进行数据传输的设备控制器及主机控制器的物理层电路中。此外，本发明涉及的发送电路，如果是基于电流驱动进行信号发送的发送电路的话，则并不限定适用于USB2.0规定的数据传输控制装置。

2.第一实施例的发送电路

图1是表示通过构成差动对的第一及第二信号线发送差动信号的发送电路50的电路图。此外，在下面的图中，相同符号表示相同的意义。发送电路50可以发送满足使用差动信号进行数据传输的接口标准(例如，USB2.0标准的High Speed)的差动信号。

通过发送电路50发送差动信号时，第一信号线连接至发送电路50的DP端子72，第二信号线连接至发送电路50的DM端子74

发送电路50包括：连接在第一电源VDD与节点ND1之间的恒流电源(恒流电流发生器)70；以及一端连接至节点ND1的晶体管SW1(广义上是第一晶体管)、晶体管SW2(广义上是第二晶体管)及晶体管SW3。晶体管SW1的另一端连接至DP端子72，晶体管SW2的另一端连接至DM端子74，晶体管SW3的另一端通过终端电阻电路(并联的第三终端电阻电路160-3和第四终端电阻电路160-4)连接至VSS端子76。此外，VSS端子连接至较第一电源VDD电位低的第二电源VSS(未图示)。

在这里，存在这样的关系，设置信号HS_DPout为激活时，则设置信号HS_DMout为停止；设置信号HS_DPout为停止时，则设置信号HS_DMout为激活。

如上所述，激活/停止被互斥控制的HS_DPout、HS_DMout输出到各晶体管SW1、SW2的栅极。

诸如HS_DPout为激活时，HS_DMout为停止，因此，晶体管SW1变成导通状态(ON状态)，晶体管SW2变成截至状态(OFF状态)，基于此，实现了DP端子72与恒流电源70之间的电连接。

另一方面，HS_DPout为停止时，HS_DMout为激活，因此，晶体管SW1变成OFF状态，晶体管SW2变成ON状态，基于此，实现了DP端子74与恒流电源70的电连接。

这样一来，通过互斥控制晶体管SW1、SW2就可以控制流经DP端子72及DM端子74的电流，进而能够使DP端子72及DM端子74产生差动信号

在本实施例中，在SW1与DP端子72间的节点ND2上连接第一终端电阻电路160-1，用第一终端电阻电路160-1的电阻值来终结第一信号线。此外，也可以是，将固定电阻Rs-1设置于节点ND2与终端电阻电路160-1间的结构，或者将固定电阻Rs-1设置于终端电阻电路160-1与VSS间的结构。

在这里，固定电阻Rs-1与第一终端电阻电路160-1的节点TN1对应于图8(A)的TN1。

此外，在SW2与DM端子74间的节点ND3上连接第二终端电阻电路160-2，用终端电阻电路160-2的电阻值来终结第二信号线。此外，也可以是，将固定电阻Rs-2设置于节点ND3与终端电阻电路160-2间的结构，或将固定电阻Rs-2设置于终端电阻电路160-2与VSS间的结构。

在这里，固定电阻Rs-2与第二终端电阻电路160-2的节点TN2对应于图8(A)的TN2。

此外，在本实施例中，包括终端电阻控制电路100，其生成用于控制第一及第二终端电阻电路160-1、160-2的终端电阻值的控制信号。终端电阻控制电路100基于设置于终端电阻设置信息寄存器120的终端电阻设置信息，生成控制信号110(由多个控制信号构成)。

第一终端电阻电路160-1及第二终端电阻电路160-2是可以设置多个不同的终端电阻值的，并能按照控制信号(由多个控制信号构成)110，将终端电阻值切换为多个不同的终端电阻值中的任一个

图2是第一终端电阻电路及第二终端电阻电路的构成的示意图。

第一终端电阻电路160-1及第二终端电阻电路160-2包括可变电阻电路164，在该可变电阻电路164中，并联第一电阻电路162-1、第二电阻电路162-2和第三电阻电路162-3(这里设定n＝3)，该第一电阻电路162-1在第一控制信号(VOH1)110-1激活时其电阻值取第一电阻值，该第二电阻电路162-2在第二控制信号(VOH2)110-2激活时其电阻值取第二电阻值，该第三电阻电路162-3在第三控制信号(VOH3)110-3激活时其电阻值取第三电阻值。

构成可变电阻电路164的上述第一电阻电路162-1、上述第二电阻电路162-2、上述第三电阻电路162-3分别由终端电阻控制电路100生成的控制信号110-1(VOH1)、110-2(VOH2)、110-3(VOH3)来控制其激活/停止。而且，根据并联的各电阻电路中的、控制为激活状态的电阻电路的电阻值确定终端电阻值。

此外，通过第一及第二终端电阻电路160-1、160-2及与其串联的固定电阻Rs，终结第一信号线及第二信号线。固定电阻Rs被作为扩散电阻(例如N型扩散电阻)来构成。固定电阻Rs取较大的电阻值，因此通过使用N型(+)扩散电阻，可以获得稳定的电阻值。

这样一来，根据本实施例，通过第一电阻电路～第n电阻电路的激活/停止的组合，可以设置多种模式的终端电阻。

此外，终端电阻设置信息是诸如用户和设计者可从外部设置的信息，也是可以指定是否选择可由终端电阻电路设置的终端电阻中的任一个值的信息。

而且，基于终端电阻设置信息来确定第一控制信号～第n控制信号的激活/停止的组合，因此通过变更终端电阻信息，可以切换并设置多种模式的终端电阻。

图3(A)、图3(B)和图3(C)是一例构成可变电阻电路的电阻电路构成的示意图。

本实施例的可变电阻电路，如图3(A)、图3(B)和图3(C)所示，诸如，并联一个或多个N型MOS晶体管元件，各MOS晶体管元件的栅极连接对应的控制信号线。

图3(A)是三个NMOS晶体管元件166-1～166-3并联的、各元件的栅极连接控制信号线(VOH3)的电阻电路的一个例子。控制信号(VOH3)一旦激活(H电平)，则各MOS晶体管元件166-1～166-3的栅极变成ON状态，进而三个NMOS晶体管元件(电阻)变成并联状态。

图3(B)是五个NMOS晶体管元件167-1～167-5并联的、各元件的栅极连接控制信号(VOH1)的电阻电路的一个例子。控制信号(VOH1)一旦激活(H电平)，则各MOS晶体管元件167-1～167-5的栅极变成ON状态，进而五个NMOS晶体管元件(电阻)变成并联状态。

图3(C)是12个NMOS晶体管元件168-1～168-12并联的、各元件的栅极连接控制信号(VOH2)的电阻电路的一个例子。控制信号(VOH2)一旦激活(H电平)，则各MOS晶体管元件168-1～168-12的栅极变成ON状态，进而12个NMOS晶体管元件(电阻)变成并联状态。

图4是对可由本实施例提供的终端电阻的模式进行说明的示意图。

在这里，对通过由图2所示的三个电阻电路(第一电阻电路162-1、第二电阻电路162-2、第三电阻电路162-3)构成的终端电阻电路和固定电阻Rs获得的终端电阻的模式的一个例子进行说明。

第一电阻电路162-1是图3(B)所示的五个NMOS晶体管元件并联，并由控制信号(VOH1)110-1控制ON/OFF的电路。

第二电阻电路162-2是图3(C)所示的12个NMOS晶体管元件并联，并由控制信号(VOH2)110-2控制ON/OFF的电路。

第三电阻电路162-3是图3(A)所示的3个NMOS晶体管元件并联，并由控制信号(VOH3)110-3控制ON/OFF的电路。

模式一(参照512)是VOH1(参照560)、VOH2(参照562)、VOH3(参照564)均为ON状态，并且第一电阻电路(参照520)、第二电阻电路(参照530)、第三电阻电路(参照540)均为激活时的组合。此时，可变电阻电路变成为20个NMOS晶体管并联的状态，其电阻值是2.4Ω(参照570)。而且，因为固定电阻值是39Ω(参照580)，所以终端电阻值变成41.4Ω(参照590)。

模式二是VOH1、VOH2为ON状态、VOH3为OFF状态，第一电阻电路、第二电阻电路为激活时的组合。此时，可变电阻电路变成为17个NMOS晶体管并联的状态，其电阻值是2.8Ω。而且，因为固定电阻值是39Ω，所以终端电阻值变成41.8Ω。

模式三是VOH1、VOH3为ON状态、VOH2为OFF状态，第一电阻电路、第三电阻电路为激活时的组合。此时，可变电阻电路变成为八个NMOS晶体管并联的状态，其电阻值是6.0Ω。而且，因为固定电阻值是39Ω，所以终端电阻值变成45.0Ω(USB2.0的标准值)。

模式四是VOH1为ON状态、VOH2、VOH3为OFF状态，只有第一电阻电路为激活时的组合。此时，可变电阻电路变成为五个NMOS晶体管并联的状态，其电阻值是9.6Ω。此外，因为固定电阻值是39Ω，所以终端电阻值变成48.6Ω。

这样一来，在本实施例中，通过控制各控制信号ON/OFF，变更处于激活的电阻电路的组合，能够变更可变电阻电路的电阻值，并生成多种模式的终端电阻值。

在上述例子中可以设置，应该添补USB标准45+/-10％范围的、包含标准的基准值45Ω、标准最小值附近值的41.4Ω、标准最大值附近值的48.6Ω的多种模式的终端电阻值。

这样一来，通过准备应该添补USB标准45+/-10％范围的、多种终端电阻值的模式，可以提供按照各产品特性等可选择的通用的发送装置。

图5是用于对终端电阻值和差动信号特性(DP、DM信号特性(眼图(eye pattern))进行说明的图。

图的上下的带状区域610、614及中央的六角形区域612是USB标准规定的禁止区域，DP、DM的波形具有不进入该禁止区域的信号特性，这样的设计是由标准规定了的。

620、630、640是分别表示终端电阻为48.6Ω(图4的模式四的情况)、45.0Ω(图4的模式三的情况)、41.4Ω(图4的模式一的情况)的DP、DM的信号特性(眼图)的波形。波形620的振幅最大值为±约383mV，波形630的振幅最大值为±约400mV，波形640的振幅最大值为±415约mV。

一般，波形越开阔(通过率越高)(波形包围的面积越大)，就越容易接收的信号，即使是对于灵敏度低的接收装置，也可提高其可接收的概率。

作为扩大波形包围面积的要素，有波形的斜率和波形的振幅的最大值(电位电平)。在这里，振幅的最大值按照DP、DM的电流值及电阻值来确定，在这里因为使用恒流电源，所以全部取决于终端电阻等的电阻值。从而，通过变更终端电阻值的设置，能够变更波形的振幅的最大值。

在本实施例中，通过变更终端电阻设置信息，能够变更终端电阻值。从而，按照从可选择的多个终端电阻值角度假定的接收装置的特性(接收灵敏度)等，通过选择最优终端电阻来设置，就可以设置良好的通信环境。例如，发送目的地是接收灵敏度较低的接收装置的情况时，通过选择并设置高的终端电阻值，就能够提高接收概率。

3.第二实施例的发送电路及数据传输控制装置

下面，对还包括低速发送用发送电路的、共用低速用发送电路和终端电阻电路的第二实施例的发送电路及数据传输控制装置的构成进行说明。

图6是一例适用第二实施例的发送电路的数据传输控制装置的构成的示意图。

该数据传输控制装置包括逻辑层电路和物理层电路。

逻辑层电路包括：数据处理电路10、HS(High Speed)电路20、FS(Full Speed)电路30。物理层电路包括模拟前端电路40。此外，该数据传输控制装置不必包含图1所示的电路模块的全部，也可采用省略其中一部分的构成。

数据处理电路(广义上是用于进行数据传输的预设电路)10，进行满足USB2.0的数据传输的各种发送处理及接收处理。更具体来说，数据处理电路，在发送时进行在发送数据上附加SYNC(SYNChronization)、SOP(Start Of Packet)、EOP(End Of Packet)的处理和位填充处理等。另一方面，数据处理电路在接收时检测出接收数据的SYNC、SOP、EOP，并进行删除处理和位填充处理等。此外，数据处理电路10也进行生成用于控制数据收发的各种计时信号的处理。这样的数据处理电路10连接至SIE(串行接口引擎：Serial Interface Engine)。

SIE包括用于识别USB包ID和地址的SIE控制逻辑电路、和用于进行终点编号识别与FIFO控制等的终点处理的终点逻辑电路。

HS电路20是用于以数据传输速度为480Mbps的HS(HighSpeed)进行数据收发的逻辑电路。

FS电路30是用于以数据传输速度为12Mbps的FS(Full Speed)进行数据收发的逻辑电路。

模拟前端电路40是包括用于以FS及HS进行收发的驱动器和接收器的模拟电路。在USB中，通过使用DP(Data+)和DM(Data-)的差动对信号，收发数据。

该数据传输控制装置，除此之外还包括，生成在HS电路20中使用的480MHz时钟脉冲和在装置内部及SIE中使用的60MHz时钟脉冲的时钟脉冲电路(未图示)，以及生成模拟前端电路40的各种控制信号的控制电路(未图示)。

HS电路20包括DLL(Delay Line PLL)电路22、弹性缓冲器(elasticity buffer)24。

DLL电路22基于由没有图示的时钟脉冲电路生成的时钟脉冲、和接收信号，生成数据采样时钟脉冲。

弹性缓冲器24是用于吸收装置内部和外部装置(连接至总线的外部装置)的时钟脉冲频率差(时钟脉冲漂移)等的电路。

在USB2.0中，HS模式和FS模式被定义作为传输模式。HS模式是USB2.0新定义的传输模式。FS模式是原来USB1.1已定义了的传输模式。

在HS模式中，通过HS电路20，在数据处理电路10与模拟前端电路40间，进行数据收发。

在FS模式中，通过FS电路30，在数据处理电路10与模拟前端电路40间，进行数据收发。

因此，在模拟前端电路40中，另行设置HS模式用的驱动器及接收器和FS模式用的驱动器及接收器，该HS模式用的驱动器及接收器用于在HS模式下收发作为差动对的收发信号的DP、DM，该FS模式用的驱动器及接收器用于在FS模式下收发作为差动对的收发信号的DP、DM。

更具体地说，模拟前端电路40包括FS驱动器42、FS差动数据接收器44、SE(Single Ended)_DP接收器46、SE DM接收器48、HS电流驱动器(广义上为发送电路)50、低速用HS_SQ(SQuelch)_L电路52、高速用HS_SQ电路54、HS差动数据接收器56。

FS驱动器42在FS模式下，将由来自于FS电路30的FS_DPout及FS_Dmout构成的差动对发送信号，作为由DP及DM构成的差动对发送信号输出。该FS驱动器42通过来自FS电路30的FS_OutDis进行输出控制。

FS差动数据接收器44在FS模式下，放大DP及DM的差动对的接收信号，并作为FS_DataIn来向FS电路30输出。该FS差动数据接收器44通过FS_CompEnb进行放大控制。

SE_DP接收器46在FS模式下，放大属于单端接收信号的DP，并作为SE_DPin，向FS电路30输出。

SE_DM接收器48在FS模式下，放大属于单端接收信号的DM，并作为SE_DMin，向FS电路30输出。

HS电流驱动器50在HS模式下，放大由来自HS电路20的HS_DPout及HS_DMout构成的差动对发送信号，并作为由DP及DM构成的差动对发送信号输出。该HS电流驱动器50通过来自HS电路20的HS_OutDis进行输出控制，与此同时，也通过HS_CurrentSourceEnb进行驱动电流的控制。

低速用HS_SQ_L电路52精度很高地检测DP及DM差动对的接收信号的有无，并输出HS_SQ_L作为信号检测结果。该低速用HS_SQ_L电路52通过HS_SQ_L_Enb进行动作控制，通过HS_SQ_L_Pwr进行节电控制。

高速用HS_SQ电路54在HS模式下，检测DP及DM差动对的接收信号的有无，并向HS电路20输出HS_SQ作为信号检测结果。该高速用HS_SQ电路54通过来自于HS电路20的HS_SQ_Enb进行动作控制，通过HS_SQ_Pwr进行节电控制。

HS差动数据接收器56在HS模式下，放大DP及DM的差动对的接收信号，输出HS_DataIn、HS_DataIn_L。该HS差动对数据接收器56通过HS_RxEnb进行放大控制。

差动对的收发信号DP、DM中的DP，通过SWA及上拉电阻Rpu，(电)连接至电源电压3.3V。此外，差动对的收发信号中的DM连接至SWB。SWA及SWB由RpuEnb控制。考虑到负载平衡，对于DM，也可以通过SWB连接与上拉电阻Rpu同等的电阻。RpuEnb在FS模式时，至少应该通过SWA使DP连接至上拉电阻Rpu。

这样一来，数据传输控制装置构成包含对应HS模式与FS模式的传输速度的驱动器及接收器。

图7是使用第二实施例的数据传输控制装置的、在HS模式下进行数据传输的情况下的收发系统的构成要部的一例示意图。

在HS模式下进行数据传输时，包含上述物理层电路的发送端数据传输控制装置60-T和接收端数据传输控制装置60-R，通过传输差动对的收发信号DP、DM的差动对信号线(广义上是指第一信号线和第二信号线)62-1、62-2进行连接。

如上所述，根据USB2.0，各自另行设置与HS模式和FS模式的传输速度对应的驱动器及接收器。因此，在各模式中的驱动器及接收器，共同连接至差动对的信号线(第一及第二信号线62-1，62-2)。

发送端的数据传输控制装置60-T的模拟前端电路至少包括FS驱动器42-T、HS电流驱动器50-T。接收端的数据控制装置60-R的模拟前端电路至少包括FS驱动器42-R、HS差动数据接收器56-R。

在USB2.0中，规定了HS模式的数据传输时的输出阻抗Z0(45Ω±10％)，在第一及第二信号线62-1、62-2处分别连接着没有图示的终端电阻电路(包含于42-T内)。

该终端电阻电路连接至FS驱动器。从而，在HS模式中，通过FS驱动器驱动“0”，则该终结用电阻作为HS模式中的信号线的终端电阻被有效利用。

FS驱动器42-T，通过基于诸如图6所示的FS_OutDis的输出控制，在第一及第二信号线62-1、62-2上驱动“0”。其结果，在发送端的数据传输控制装置60-T内，第一及第二信号线62-1、62-2通过终结用电阻被拉下。

此外，HS电流驱动器50-T通过基于诸如图6所示的HS_OutDis输出控制、基于HS_CurrentSourceEnb的驱动电流的供给控制，放大没有图示的、由来自于HS电路的HS_DPout及HS_DMout构成的差动对的发送信号。

另一方面，FS驱动器42-R，通过基于诸如图6所示的FS_OutDis的输出控制，在第一及第二信号线62-1、62-2上驱动“0”。其结果，在接收端的数据传输控制装置60-R内，第一及第二信号线62-1、62-2通过终端电阻电路被下拉。

此外，HS差动数据接收器56-R，通过诸如图6所示的、基于HS RxEnb的输出控制，放大第一及第二信号线62-1、62-2的差动对的接收信号，并输出HS_DataIn、HS_DataIn_L。

这样一来，发送端的数据传输控制装置60-T的HS电流驱动器50-T，根据发送信号，在发送端及接收端电流驱动第一及第二信号线62-1、62-2，该第一及第二信号线62-1、62-2用各自的终端电阻电路终结。

图8(A)表示FS驱动器42-T的具体电路构成例。FS发送驱动器412包括串联于电源VDD、VSS(广义上是指第一电源、第二电源)间的P型晶体管TPTR1和N型晶体管TNTR1。而且，在其输出节点TN1和DP的节点之间设置着第一终端电阻电路160-1和固定电阻Rs-1。发送驱动器414包括串联于电源VDD、VSS间的P型晶体管TPTR2和N型晶体管TNTR2。而且，在其输出节点TN2和DM的节点之间设置第二终端电阻电路160-2和固定电阻Rs-2。

发送控制电路422从前级电路接收信号DOUT1、OUTDIS，进行按照图8(B)所示的真值表的逻辑运算，向发送驱动器412输出信号OP1、ON1。发送控制电路424从前级电路接收DOUT2、OUTDIS，进行按照图8(B)所示的真值表的逻辑运算，向发送驱动器414输出信号OP2、ON2。

例如，假设OUTDIS为低电平(L电平)。则DOUT1为低电平时DP变成低电平，DOUT1为高电平(H电平)时DP变成高电平。此外，DOUT2为低电平时DM变成低电平，DOUT2为高电平(H电平)时DM变成高电平。另一方面，OUTDIS为高电平时，DP、DM均变成高阻抗状态。

在这里，OP1为H电平且ON1为L电平时(即DOUT1为I电平且OUTDIS为L电平时)，连接至DP信号线的第一终端电阻电路160-1成为下拉到VSS的状态，终结HS模式中的信号线DP。

同样，OP2为H电平且ON2为L电平时(即DOUT2为L电平且OUTDIS为L电平时)，连接在DM信号线上的第二终端电阻电路160-2成为下拉到VSS的状态，终结HS模式中的信号线DM。

因此，在低速发送时(例如USB的FS模式)可以将固定电阻作为阻尼电阻来起作用，在高速发送时(例如USB的HS模式)可以将固定电阻作为终端电阻来终结第一信号线和第二信号线。

4.数据传输控制装置

图9是实施例的数据传输控制装置构成的示意图。

本实施例的数据传输控制装置包括：收发器200、传输控制器210、缓冲控制器220、数据缓冲器230和接口电路240。此外，也可以省略这些电路模块中的一部分，变更这些电路模块间的连接方式。

收发器200是用于使用差动信号DP、DM(差动数据信号)收发数据的电路。该收发器200可以包括诸如USB(广义上是预设的接口标准)的物理层电路(模拟前端电路)。此外，在收发器200上也可包含物理层以外的层的电路。

传输控制器210用于控制通过USB的数据传输的控制器，实现所谓的SIE(Serial Interface Engine)功能等。例如，传输控制器210进行包加工处理、中止&恢复控制、或事务管理等。

缓冲控制器220又是在数据缓冲器230处保持记忆区域(端点区域等)、又是对数据缓冲器230的记忆区域进行访问控制。更具体地说，缓冲控制器220，又是控制通过接口电路240的来自应用层装置端的访问、通过接口电路240的来自CPU端的访问和来自USB(传输控制器210)端的访问，又是进行针对这些的调节，义是进行访问·地址的生成和管理。

数据缓冲器230(包缓冲器)是暂时存储(缓冲)通过USB传输的数据(发送数据或接收数据)的缓冲器(FIFO)。该数据缓冲器230由RAM等的存储器构成。

接口电路240是用于实现通过连接有应用层装置的DMA(直接内存存取：Direct Memory Access)总线和连接有CPU的CPU总线的接口的电路。在该接口电路240中，可以包括用于DMA传输的DMA处理电路等。

收发器200包含图1～图8描述的构成。

5.电子设备

图10是本实施例的电子设备的示意图。

该电子设备300包括由本实施例说明的数据传输控制装置310(集成电路装置)、ASIC等构成的应用层装置320、CPU 330、ROM340、RAM 350、显示部360、操作部370。此外，也可省略部分这些功能模块。

在这里，应用层装置320是诸如实现手机的应用引擎的设备、控制信息存储媒介(硬盘、光盘)的驱动的设备、控制打印的设备、包含MPEG编码器、MPEG解码器等的设备等。处理部330(CPU)对数据传输控制装置310与电子设备进行整体控制。ROM 340存储控制程序和各种数据。RAM 350作为处理部330和数据传输控制装置310的工作区和数据存储区来起作用。显示部360向用户显示各种信息。操作部370是用于用户操作电子设备的装置。

此外，在图10中DMA总线和CPU总线分离，也可以将其共享。此外，也可以分别设置控制数据传输控制装置310的处理部和控制电子设备的处理部。此外，作为应用本实施例的电子设备，有便携电话、光盘驱动器(CD-ROM、DVD)、光磁盘驱动器(MO)、硬盘驱动器、TV、TV调谐器、VTR、摄像机、音频机器、投影仪、个人计算机、电子笔记本、或文字处理器等很多种。

此外，本发明不限定于本实施例，在本发明的宗旨范围内可有各种变形例。

例如，记载在说明书和附图中、作为广义或同义的术语被引用的术语，在说明书和附图中其他处的记载中，也可以置换成广义或同义的术语。

此外，在本实施例中，举例说明了三个电阻电路并联构成可变电阻电路的情况，但并不限定于此。也可以采用两个或大于等于四个的电阻电路并联构成可变电阻电路的结构。

此外，在本实施例中，举例说明了构成可变电阻电路的电阻电路是3个或5个或12个的NMOS晶体管元件并联的情况，但并不限定于此。也可以是其他数目的晶体管元件并联的结构。

此外，基于本发明实现的数据传输控制装置不限定于图6说明的构成，也可以有各种变形例。

此外，本发明的发送电路并不限定图1～图8所说明的构成，也可以有各种变形例。

附图标记说明

10 数据处理电路             20  HS电路

22 DLL电路                  24  弹性缓冲器

30 FS电路                   40  模拟前端电路

42、42-R、42-T FS驱动器

44 FS差动数据接收器

46 SE DP接收器              48  SE_DM接收器

50、50-T、140、160 HS电流驱动器(发送电路)

52 低速用HS_SQ_L电路

54 高速用HS_SQ_L电路

56、56-R HS差动数据接收器

60、500数据传输控制装置

60-R接收端数据传输控制装置

60-T 发送端数据传输控制装置

62-1 第一信号线            62-2 第二信号线

70 电流发生器              72 DP接口

74 DM端子

82-P、82-M、82-A、102-A、122-A、142-A、162-A n型MOS晶体管

84-P 第一发送信号线

84-M 第二发送信号线

84-A 第三发送信号线

102 晶体管                      104 电阻元件

100 终端电阻控制电路

110-1～110-n 控制信号

120 终端电阻设置寄存器

160-1～160-n 第一终端电阻电路～第n终端电阻电路

162-1～162-n 电阻电路

164 可变电阻电路

166-1～166-3 N型MOS晶体管

167-1～167-5 N型MOS晶体管

168-1～168-12 N型MOS晶体管

SW1～SW3 开关元件

Claims (8)

1.一种发送电路，通过构成差动对的第一信号线和第二信号线发送信号，其特征在于包括：

电流发生器，其连接在第一电源和预设的节点之间；

第一开关元件，其插入在所述节点与所述第一信号线之间；

第二开关元件，其插入在所述节点与所述第二信号线之间；

电路，通过所述第一开关元件和所述第二开关元件中的任一个，利用所述电流发生器的电流，驱动所述第一信号线或第二信号线；

第一终端电阻电路，其用于终结所述第一信号线；

第二终端电阻电路，其用于终结所述第二信号线；以及

终端电阻控制电路，其生成控制信号，所述控制信号用于控制所述第一终端电阻电路和所述第二终端电阻电路的终端电阻的值，

其中，所述第一终端电阻电路和所述第二终端电阻电路分别包括具有第一至第n电阻电路的可变电阻电路，

所述第一电阻电路在第一控制信号激活时取第一电阻值，……，所述第n电阻电路在第n控制信号激活时取第n电阻值，所述第一电阻电路至所述第n电阻电路相互连接，一端连接至基准电位，另一端连接至所述第一信号线或所述第二信号线，

所述终端电阻控制电路，基于终端电阻设置信息，生成所述第一控制信号至第n控制信号。

2.根据权利要求1所述的发送电路，其特征在于：

还包括第一固定电阻和第二固定电阻，

所述第一固定电阻与所述第一终端电阻电路串联，并终结所述第一信号线，

所述第二固定电阻与所述第二终端电阻电路串联，并终结所述第二信号线。

3.根据权利要求1或2所述的发送电路，其特征在于：

在构成可变电阻电路的所述第一电阻电路至第n电阻电路中，一个或多个N型MOS晶体管元件并联，并且，对应于第一控制信号至第n控制信号的控制信号线连接至所述第一电阻电路至第n电阻电路的各个N型MOS晶体管元件的栅极。

4.根据权利要求1至3中任一项所述的发送电路，其特征在于：

还包括低速发送用发送电路，

所述低速发送用发送电路包括用于驱动所述第一信号线的第一驱动器和用于驱动所述第二信号线的第二驱动器，

所述第一固定电阻设置于所述第一驱动器与所述第一信号线之间，

所述第二固定电阻设置于所述第二驱动器与所述第二信号线之间，

高速发送时，所述第一驱动器和所述第二驱动器的输出固定于第一电平。

5.根据权利要求1至4中任一项所述的发送电路，其特征在于：

所述终端电阻控制电路包括终端电阻信息寄存器，所述终端电阻信息寄存器用于存储可通过外部输入设置的所述终端电阻设置信息。

6.根据权利要求1至5中任一项所述的发送电路，其特征在于：

通过构成差动对的第一信号线和第二信号线发送的差动信号是由USB(Universal-Serial-Bus)标准规定的信号。

7.一种数据传输控制装置，其特征在于包括：

进行预设的发送处理的电路；以及

根据权利要求1至6中任一项所述的发送电路，其用于发送基于所述发送处理的信号。

8.一种电子设备，其特征在于包括：

根据权利要求7所述的数据传输控制装置；以及

对通过所述数据传输控制装置和总线传输的数据进行输出处理、捕获处理、或存储处理的装置。

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