JP3778291B2 - 送信回路、データ転送制御装置及び電子機器 - Google Patents

Description

本発明は、送信回路、データ転送制御装置及び電子機器に関係する。

差動信号（deferential-signals）を用いたデータ転送制御において、例えばパーソナルコンピュータとその周辺デバイスとを接続するインターフェース規格としてＵＳＢ（Universal-Serial-Bus）規格が知られている。近年、データ転送速度の高速化の需要が増し、ＵＳＢ１．１で規定されているＬｏｗ Ｓｐｅｅｄ，Ｆｕｌｌ Ｓｐｅｅｄよりも高速なデータ転送が可能でありるＵＳＢ２．０で新たに規定されたＨｉｇｈ Ｓｐｅｅｄに準拠対応した製品が普及されてきている。ＵＳＢ２．０の規格のＨｉｇｈ Ｓｐｅｅｄに対応したデータ転送制御装置等は、正常なデータ転送を行うために様々な工夫がなされている（特許文献１参照）。

例えばＵＳＢ１．１の規格、ＵＳＢ２．０規格で規定されているＬｏｗ ＳｐｅｅｄやＦｕｌｌ Ｓｐｅｅｄにおいては、データを受信するホストコントローラが、送信するデバイスコントローラまたはデータを受信するホストコントローラがＵＳＢ１．１の規格に厳密に準拠されていない場合でも、データ転送レートが低いため、正常にデータ受信転送が行われることが多かった。そのため、ＵＳＢ１．１規格、ＵＳＢ２．０規格に定めされているＬｏｗ ＳｐｅｅｄやＦｕｌｌ ＳｐｅｅｄＵＳＢ１．１の規格で規定された設計事項が厳格には守られていない製品であっても、データ転送に問題が生じることは少なかった。

ところが、ＵＳＢ２．０で新たに規定されたＨｉｇｈ Ｓｐｅｅｄはデータ転送レートが理論値として４８０Ｍｂｐｓと非常に高速であるため、データを受信するホストコントローラの受信回路がＵＳＢ２．０の規格で規定された設計事項に準拠されていない場合、送信波形が規格に準拠していても正常にデータ転送されないことがある。しかしながらこのように、ＵＳＢ２．０の規格で規定された設計事項が厳格には守られていない製品が市場には少なからず存在する。

例えばデータを受信するホストコントローラが、前述のように規格で規定された設計事項が守られていない場合、データを送信するデバイスコントローラが、設計事項が厳密に守られている製品であって規格に準拠した波形の信号を送信しても、正常のデータ転送をできない場合がある。

また同様に、データを受信するデバイスコントローラが、前述のように規格で規定された設計事項が守られていない場合、データを送信するホストコントローラが、設計事項が厳密に守られている製品であって規格に準拠した波形の信号を送信しても、正常のデータ転送をできない場合がある。
特開２００２−３４４５４２号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、規格で規定された設計事項が厳格には守られていないホストコントローラやデバイスコントローラに対しても、高速なデータ転送が正常に行える送信回路、データ転送制御装置及び電子機器を提供することにある。

（１）本発明は、
差動対を構成する第１及び第２の信号線を介して信号を送信する送信回路であって、
第１の電源と所与のノードとの間に接続された電流源と、
前記ノードと前記第１の信号線との間に挿入された第１のスイッチ素子と、
前記ノードと前記第２の信号線との間に挿入された第２のスイッチ素子と、
前記第１及び第２のスイッチ素子のいずれか一方を介して前記電流源の電流により前記
第１又は第２の信号線を駆動する回路と、
前記第１の信号線を終端するための第１の終端抵抗回路と、
前記第２の信号線を終端するための第２の終端抵抗回路と、
前記第１及び第２の終端抵抗回路の終端抵抗の値を制御するための制御信号を生成
する終端抵抗制御回路とを含み、
前記第１及び第２の終端抵抗回路はそれぞれ、
第１〜第ｎの抵抗回路を有する可変抵抗回路を含み、
前記第１の抵抗回路は第１の制御信号がアクティブの時に第１の抵抗値をとり、・・・
前記第ｎの抵抗回路は第ｎの制御信号がアクティブの時に第ｎの抵抗値をとり、前記第１
の抵抗回路から前記第ｎの抵抗回路が接続され、一端を基準電位に接続し、他端を前記第
１の信号線または前記第２の信号線に接続し、
前記終端抵抗制御回路は、
終端抵抗設定情報に基づき前記第１の制御信号〜第ｎの制御信号を生成することを特徴
とする。

本発明では、差動対を構成する第１及び第２の信号線を電流駆動する場合、所与のノードに電流源の電流を供給すると共に、当該ノードに接続された第１及び第２のスイッチ素子を排他的に制御して、送信すべき信号線に対して電流を供給するようにしている。

なお電流源は、定電流源とすることが好ましい。

終端抵抗回路の終端抵抗値は、第１の抵抗回路〜第ｎの抵抗回路のなかアクティブに制御される抵抗回路の抵抗値の組み合わせによって決定される。

例えば第１の抵抗回路と第２の抵抗回路と第３の抵抗回路がアクティブであれば、第１の抵抗値と第２の抵抗値と第３の抵抗値が並列接続された時の抵抗値をとる。

このように本発明によれば第１の抵抗回路〜第ｎの抵抗回路のアクティブ／インアクティブの組み合わせにより、複数のパターンの終端抵抗を設定可能である。

また終端抵抗設定情報は、例えばユーザーや設計者が外部から設定可能な情報であり、終端抵抗回路によって設定可能な終端抵抗の内いずれの値を選択するのかが特定できるよ
うな情報である。

そして終端抵抗設定情報に基づき第１の制御信号〜第ｎの制御信号のアクティブ／インアクティブの組み合わせを決定するので、終端抵抗情報を変更することにより、複数のパターンの終端抵抗を切り替えて設定することができる。

一般に、波形が開いている（スルーレートがよい）ほど（波形によって囲まれる面積がおおきい）受信しやすい信号となり、感度の低い受信装置でも受信できる確率が高くなる。波形によって囲まれる面積を大きくする要素の１つである振幅の最大値（電位レベル）は、第１の信号及び第２の信号の電流値及び抵抗値に応じて決まるが、例えば定電流源を用いると、もっぱら終端抵抗等の抵抗値に依存する。従って終端抵抗値の設定を変更することにより波形の振幅の最大値を変更することができる。

本発明によれば終端抵抗設定情報を変更することにより、終端抵抗値を変更し、送信回路の出力波形を調整することができるので、ホストコントローラの受信回路またはデバイスコントローラの受信回路が所与の規格に厳密に準拠されていない場合であっても、差動信号を用いたデータ転送を正確に行うことができる。また選択可能な複数の終端抵抗値から想定される受信装置の特性（受信感度）等に応じて最適な終端抵抗を選択して設定することにより良好な通信環境を設定することができる。例えば送信先が受信感度の低い受信装置である場合には、高い終端抵抗値を選択して設定することにより、受信確率を高めることができる。

なお第１の抵抗回路から第ｎの抵抗回路アクティブ／インアクティブの組み合わせにより、例えばＵＳＢの規格である終端抵抗値４５＋／−１０％の範囲を補うべく、規格の基準値４５、規格の最小値近傍の値、規格の最大値近傍の値を含む複数パターンの終端抵抗値を設定するようにしてもよい。

（２）本発明の送信回路は、
さらに第１、第２の固定抵抗を含み、
前記第１の固定抵抗は、前記第１の終端抵抗回路と直列に接続されて前記第１の信号線を終端し、
前記第２の固定抵抗は、前記第２の終端抵抗回路と直列に接続されて前記第２の信号線を終端することを特徴とする。

ここにおいて前記固定抵抗は拡散抵抗（例えばＮ型の拡散抵抗）として構成するようにしてもよい。このようにすると特性ばらつきの影響をうけない安定した抵抗を設定することができる。

例えばＵＳＢの規格である終端抵抗値４５＋／−１０％の範囲を補うべく、可変抵抗回路を構成する場合には、規格の最下限の値（終端抵抗値４５×０．９）の近傍値を固定抵抗として設定するようにしてもよい。

（３）本発明の送信回路は、
前記可変抵抗回路を構成する前記第１の抵抗回路〜第ｎの抵抗回路は、１又は複数のＮ型ＭＯＳトランジスタ素子が並列接続され、前記第１の抵抗回路〜第ｎの抵抗回路の各Ｎ型ＭＯＳトランジスタ素子のゲートに第１の制御信号〜第ｎの制御信号の対応する制御信号線が接続されていることを特徴とする。

（４）本発明の送信回路は、
低速送信用の送信回路をさらに含み、
前記低速送信用の送信回路は、
前記第１の信号線を駆動する第１のドライバと、前記第２の信号線を駆動する第２のドライバとを含み、
前記第１の固定抵抗は前記第１のドライバと前記第１の信号線の間に設けられ、
前記第２の固定抵抗は前記第２のドライバと前記第２の信号線の間に設けられ、
高速送信時には、前記第１のドライバと前記第２のドライバの出力が第１のレベルに固定されていることを特徴とする。

本発明は高速用の送信回路（例えばＵＳＢのＨＳモード）低速用の送信回路（例えばＵＳＢのＦＳモード）を含む送信装置である。

このようにすることで、固定抵抗を低速送信時（例えばＵＳＢのＦＳモード）にはダンピング抵抗として機能させ、高速送信時（例えばＵＳＢのＨＳモード）には終端抵抗として第１及び第２の信号線を終端する。

本発明によれば第１の終端抵抗回路と第２の終端抵抗回路を高速送信時と低速送信時で共用しているため回路規模を小さくすることができる。

（５）本発明の送信回路は、
前記終端抵抗制御回路は、
外部入力により設定可能な前記終端抵抗設定情報を格納するための終端抵抗情報レジスタを含むことを特徴とする。

（６）本発明の送信回路は、
差動対を構成する第１及び第２の信号線を介して送信される差動信号は、ＵＳＢ（Universal-Serial-Bus）規格で規定された信号であることを特徴とする。

（７）本発明は、
所与の送信処理を行う回路と、
前記送信処理に基づく信号を送信する請求項１乃至６のいずれかに記載の送信回路と、
を含むことを特徴とするデータ転送制御装置である。

（８）本発明は、
上記のいずれかに記載のデータ転送制御装置と、
前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、
を含むことを特徴とする電子機器である。

以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１．ＵＳＢ２．０
ＵＳＢ２．０によれば、ＵＳＢ１．１で規定されているＬｏｗ Ｓｐｅｅｄ，Ｆｕｌｌ Ｓｐｅｅｄの他に理論値で４８０Ｍｂｐｓの高速な転送を行なうＨｉｇｈ Ｓｐｅｅｄが新たに規定された。ＵＳＢ規格対応の複数の周辺機器（デバイスと呼ばれる場合もある。以下同じ。）はデバイスコントローラを有し、バスを介してバスを管理するホストコントローラを有するパーソナルコンピュータ（ホストと呼ばれる場合もある。以下同じ。）に接続することができる。また、周辺装置とパーソナルコンピュータとの間にハブ装置を介在させることができる。

このようなデバイスコントローラ及びホストコントローラには、ＵＳＢ２．０に対応したホストコントローラが搭載される。デバイスコントローラ及びホストコントローラは、バスを介して接続されている相手のパーソナルコンピュータに搭載されたホストコントローラまたは相手の周辺機器に搭載されたデバイスコントローラがＵＢＳ２．０で規定されているＨｉｇｈ Ｓｐｅｅｄに対応しているか否かを判断して、バスを介したデータ転送を制御する。

また例えばＵＳＢ２．０で規定されているＨｉｇｈ Ｓｐｅｅｄに対応したハブコントローラが搭載されたハブ装置を介して、ホストコントローラとデバイスコントローラとを接続する場合、ハブコントローラは、接続されるパーソナルコンピュータに搭載されるホストコントローラや周辺機器に搭載されるデバイスコントローラがＵＢＳ２．０で規定されているＨｉｇｈ Ｓｐｅｅｄに対応しているか否かを判断して、バス転送方式を制御する。

本発明に係る送信回路は、例えばこのようなＵＳＢ２．０で規定されたＨｉｇｈ Ｓｐｅｅｄでデータ転送を行うデバイスコントローラ及びホストコントローラの物理層回路に含まれる送信回路に適用することができる。なお、本発明に係る送信回路は、電流駆動により信号送信を行う送信回路であれば、ＵＳＢ２．０により規定されたデータ転送制御装置への適用に限定されるものではない。

２．第１の実施の形態の送信回路
図１は差動対を構成する第１及び第２の信号線を介して差動信号を送信する送信回路５０を示す回路図である。なお、以下の図において同符号のものは同様の意味を表す。送信回路５０は差動信号を用いてデータ転送を行うインターフェース規格（例えばＵＳＢ２．０規格のＨｉｇｈ Ｓｐｅｅｄ）に対応した差動信号を送信することができる。

送信回路５０によって差動信号が送信される際、第１の信号線は送信回路５０のＤＰ端子７２に接続され、第２の信号線は送信回路５０のＤＭ端子７４に接続される。

送信回路５０は、第１の電源ＶＤＤとノードＮＤ１の間に接続された定電流源７０と、ノードＮＤ１に一端が接続されたトランジスタＳＷ１（広義には第１のトランジスタ）、トランジスタＳＷ２（広義には第２のトランジスタ）及びトランジスタＳＷ３とを含む。
トランジスタＳＷ１の他端はＤＰ端子７２に接続され、トランジスタＳＷ２の他端はＤＭ端子７４に接続され、トランジスタＳＷ３の他端は、終端抵抗回路（並列に接続された第３の終端抵抗回路１６０−３と第４の終端抵抗回１６０−４）を介してＶＳＳ端子７６に接続されている。なお、ＶＳＳ端子は第１の電源ＶＤＤよりも低電位である第２の電源ＶＳＳ（図示せず）に接続されている。

ここで信号ＨＳ＿ＤＰｏｕｔがアクティブに設定されているときは、信号ＨＳ＿ＤＭｏｕｔはノンアクティブに設定され、信号ＨＳ＿ＤＰｏｕｔがノンアクティブに設定されているときは、信号ＨＳ＿ＤＭｏｕｔはアクティブに設定される関係にある。

上記のようにアクティブ・ノンアクティブが排他的に制御される信号ＨＳ＿ＤＰｏｕｔ、ＨＳ＿ＤＭｏｕｔは、各トランジスタＳＷ１、ＳＷ２のゲートに出力される。

例えばＨＳ＿ＤＰｏｕｔがアクティブであるとき、ＨＳ＿ＤＭｏｕｔはノンアクティブに設定されているので、トランジスタＳＷ１はＯＮ状態となり、トランジスタＳＷ２はＯＦＦ状態となる。これにより、ＤＰ端子７２と定電流源７０とが電気的に接続されることになる。

一方、ＨＳ＿ＤＰｏｕｔがノンアクティブであるときは、ＨＳ＿ＤＭｏｕｔはアクティブに設定されているので、トランジスタＳＷ１はＯＦＦ状態、トランジスタＳＷ２はＯＮ状態となる。これにより、ＤＭ端子７４と定電流源７０とが電気的に接続されることになる。

このようにして、トランジスタＳＷ１、ＳＷ２を排他的に制御することでＤＰ端子７２及びＤＭ端子７４に流れる電流を制御し、ＤＰ端子７２及びＤＭ端子７４に差動信号を発生させることができる。

本実施の形態では、ＳＷ１とＤＰ端子７２の間のノードＮＤ２に第１の終端抵抗回路１６０−１が接続され、第１の終端抵抗回路１６０−１の抵抗値で第１の信号線が終端される。さらに、固定抵抗Ｒｓ−１をノードＮＤ２と終端抵抗回路１６０−１との間に設ける構成、または、固定抵抗Ｒｓ−１を終端抵抗回路１６０−１とＶｓｓとの間に設ける構成としても良い。

ここで固定抵抗Ｒｓ−１と第１の終端抵抗回路１６０−１のノードＴＮ１は、図８（Ａ）のＴＮ１に対応する。

また、ＳＷ２とＤＭ端子７４の間のノードＮＤ３に第２の終端抵抗回路１６０−２が接続され、終端抵抗回路１６０−２の抵抗値で第２の信号線が終端される。さらに、固定抵抗Ｒｓ−２をノードＮＤ３と終端抵抗回路１６０−２との間に設ける構成、または、固定抵抗Ｒｓ−２を終端抵抗回路１６０−２とＶｓｓとの間に設ける構成としても良い。

ここで固定抵抗Ｒｓ−２と第２の終端抵抗回路１６０−２のノードＴＮ２は、図８（Ａ）のＴＮ２に対応する。

また本実施の形態では第１及び第２の終端抵抗回路１６０−１，１６０−２の終端抵抗の値を制御するための制御信号を生成する終端抵抗制御回路１００とを含む。終端抵抗制御回路１００は、終端抵抗設定情報レジスタ１２０に設定された終端抵抗設定情報に基づき制御信号１１０（複数の制御信号で構成される）を生成する。

第１の終端抵抗回路１６０−１及び第２の終端抵抗回路１６０−２は、複数の異なる終端抵抗値が設定可能であり、制御信号（複数の制御信号で構成される）１００に応じて終端抵抗値を複数のことなる終端抵抗値のいずれかに切り替えることができるように構成されている。

図２は、第１の終端抵回路及び第２の終端抵抗回路の構成を示す。

第１の終端抵回路１６０−１及び第２の終端抵抗回路１６０−２は、第１の制御信号（ＶＯＨ１）１１０−１がアクティブの時にその抵抗値が第１の抵抗値をとる第１の抵抗回路１６２−１、第２の制御信号（ＶＯＨ２）１１０−２がアクティブの時にその抵抗値が第２の抵抗値をとる第２の抵抗回路１６２−２、第３の制御信号（ＶＯＨ３）１１０−３がアクティブの時にその抵抗値が第３の抵抗値をとる第３の抵抗回路１６２−３（ここではｎ＝３とする）が並列に接続された可変抵抗回路１６４を含む。

可変抵抗回路１６４を構成する前記第１の抵抗回路１６２−１、前記第２の抵抗回路１６２−２、前記第３の抵抗回路１６２−３は、それぞれ終端抵抗制御回路１００によって生成された制御信号１１０−１（ＶＯＨ１）、１１０−２（ＶＯＨ２）、１１０−３（ＶＯＨ３）によってアクティブ／インアクティブに制御される。そして並列接続された各抵抗回路のうちアクティブに制御された抵抗回路の抵抗値によって終端抵抗値が決定される。

また第１及び第２の終端抵抗回路１６０−１、１６０−２と直列に接続された固定抵抗Ｒｓとを介して第１の信号線および第２の信号線を終端する。固定抵抗Ｒｓは、拡散抵抗（例えばＮ型の拡散抵抗）として構成されている。固定抵抗Ｒｓは大きな値をとるので、Ｎ型の（＋）拡散抵抗を用いることにより安定した抵抗値を持たせることができる。

このように本実施の形態によれば第１の抵抗回路〜第ｎの抵抗回路のアクティブ／インアクティブの組み合わせにより、複数のパターンの終端抵抗を設定可能である。

また終端抵抗設定情報は、例えばユーザーや設計者が外部から設定可能な情報であり、終端抵抗回路によって設定可能な終端抵抗の内いずれの値を選択するのかが特定できるような情報である。

そして終端抵抗設定情報に基づき第１の制御信号〜第ｎの制御信号のアクティブ／インアクティブの組み合わせを決定するので、終端抵抗情報を変更することにより、複数のパターンの終端抵抗を切り替えて設定することができる。

図３（Ａ）（Ｂ）（Ｃ）は、可変抵抗回路を構成する抵抗回路の構成の一例を示した図である。

本実施の形態の可変抵抗回路は、図３（Ａ）（Ｂ）（Ｃ）に示すように、例えば１又は複数のＮ型ＭＯＳトランジスタ素子が並列接続され、各ＭＯＳトランジスタ素子のゲートに対応する制御信号線が接続されている。

図３（Ａ）は、３つのＮＭＯＳトランジスタ素子１６６−１〜１６６−３が並列に接続され、各素子のゲートに制御信号線（ＶＯＨ３）が接続されている抵抗回路の一例である。
制御信号（ＶＯＨ３）がアクティブ（Ｈレベル）になると各ＭＯＳトランジスタ素子１６６−１〜１６６−３のゲートがＯＮ状態となり３つのＮＭＯＳトランジスタ素子（抵抗）が並列接続されている状態となる。

図３（Ｂ）は、抵抗回路は５つのＮＭＯＳトランジスタ素子１６７−１〜１６７−５が並列に接続され、各素子のゲートに制御信号（ＶＯＨ１）が接続されている抵抗回路の一例である。制御信号（ＶＯＨ１）がアクティブ（Ｈレベル）になると各ＭＯＳトランジスタ素子１６７−１〜１６７−５のゲートがＯＮ状態となりの５つのＮＭＯＳトランジスタ素子（抵抗）が並列接続されている状態となる。

図３（Ｃ）は、１２個のＮＭＯＳトランジスタ素子１６８−１〜１６８−１２が並列に接続され、各素子のゲートに制御信号（ＶＯＨ２）が接続されている抵抗回路。制御信号（ＶＯＨ２）がアクティブ（Ｈレベル）になると各ＭＯＳトランジスタ素子１６８−１〜１６８−１２のゲートがＯＮ状態となりの１２個のＮＭＯＳトランジスタ素子（抵抗）が並列接続されている状態となる。

図４は本実施の形態で提供可能な終端抵抗のパターンについて説明するための図である。

ここでは図２に示すように３つの抵抗回路（第１の抵抗回路１６２−１、第２の抵抗回路１６２−２、第３の抵抗回路１６２−２）からなる終端抵抗回路と固定抵抗Ｒｓでとりうる終端抵抗のパターンの一例について説明する。

第１の抵抗回路１６２−１は図３（Ｂ）に示すように５個のＮＭＯＳトランジスタ素子が並列に接続され、制御信号（ＶＯＨ１）１１０−１でＯＮ／ＯＦＦが制御される回路である。

第２の抵抗回路１６２−２は図３（Ｃ）に示すように１２個のＮＭＯＳトランジスタ素子が並列に接続され、制御信号（ＶＯＨ２）１１０−２でＯＮ／ＯＦＦが制御される回路である。

第３の抵抗回路１６２−３は図３（Ａ）に示すように３個のＮＭＯＳトランジスタ素子が並列に接続され、制御信号（ＶＯＨ３）１１０−３でＯＮ／ＯＦＦが制御される回路である。

パターン１（５１２参照）は、ＶＯＨ１（５６０参照）、ＶＯＨ２（５６２参照）、ＶＯＨ３（５６４参照）がすべてＯＮ状態であり、第１の抵抗回路（５２０参照）、第２の抵抗回路（５３０参照）、第３の抵抗回路（５４０参照）がすべてアクティブである組み合わせである。このときは可変抵抗回路は、ＮＭＯＳトランジスタ素子２０個が並列接続されている状態となり、その抵抗値は２.４Ωである（５７０参照）。また固定抵抗値は３９Ω（５８０参照）であるため、終端抵抗値は４１.４Ω（５９０参照）となる。

パターン２は、ＶＯＨ１、ＶＯＨ２がＯＮ状態、ＶＯＨ３がＯＦＦ状態であり、第１の抵抗回路と第２の抵抗回路がアクティブである組み合わせである。このときは可変抵抗回路は、ＮＭＯＳトランジスタ素子１７個が並列接続されている状態となり、その抵抗値は２.８Ωである。また固定抵抗値は３９Ωであるため、終端抵抗値は４１.８Ωとなる。

パターン３は、ＶＯＨ１、ＶＯＨ３がＯＮ状態、ＶＯＨ２がＯＦＦ状態であり、第１の抵抗回路、第３の抵抗回路がアクティブである組み合わせである。このときは可変抵抗回路はＮＭＯＳトランジスタ素子８個が並列接続されている状態となり、その抵抗値は６、０Ωである。また固定抵抗値は３９Ωであるため、終端抵抗値は４５.０Ω（ＵＳＢ２．０の規格値）となる。

パターン４は、ＶＯＨ１がＯＮ状態、ＶＯＨ２、ＶＯＨ３がＯＦＦ状態であり、第１の抵抗回路のみがアクティブである組み合わせである。このときは可変抵抗回路はＮＭＯＳトランジスタ素子５個が並列接続されている状態となり、その抵抗値は９.６Ωである。また固定抵抗値は３９Ωであるため、終端抵抗値は４８.６Ωとなる。

このように本実施の形態では、各制御信号のＯＮ／ＯＦＦを制御することでアクティブとなる抵抗回路の組み合わせを変更して、可変抵抗回路の抵抗値を変更し、複数のパターンの終端抵抗値を生成することができる。

上記例ではＵＳＢの規格である４５＋／−１０％の範囲を補うべく、規格の基準値４５Ω、規格の最小値近傍の値４１．４Ω、規格の最大値近傍の値４８.６Ωを含む複数パターンの終端抵抗値を設定可能である。

このようにＵＳＢの規格である４５＋／−１０％の範囲を補うべく複数の終端抵抗値のパターンを用意して、各製品の特性等に応じて選択可能な汎用的な送信装置を提供することができる。

図５は、終端抵抗値と差動信号特性（ＤＰ、ＤＭの信号特性（アイパターン））について説明するための図である。

図の上下の帯状領域６１０，６１４及び中央の６角形の領域６１２はＵＳＢの規格で規定される禁止領域であり、ＤＰ、ＤＭの波形はこの禁止領域に入らないような信号特性を有するように設計することが規格により定められている。

６２０、６３０，６４０はそれぞれ終端抵抗が４８.６Ω（図４のパターン４のケース）、４５.０Ω（図４のパターン３のケース）、４１.４Ω（図４のパターン１のケース）のＤＰ、ＤＭの信号特性（アイパターン）を示す波形である。波形６４０は振幅の最大値が±約４１５ｍＶであり、波形６３０は振幅の最大値が±約４００ｍＶであり、波形６２０は振幅の最大値が±約３８３ｍＶである。

一般に、波形が開いている（スルーレートがよい）ほど（波形によって囲まれる面積がおおきい）受信しやすい信号となり、感度の低い受信装置でも受信できる確率が高くなる。

波形によって囲まれる面積を大きくする要素としては、波形の傾きと波形の振幅の最大値（電位レベル）がある。ここで振幅の最大値は、ＤＰ、ＤＭの電流値及び抵抗値に応じて決まるが、ここでは定常電流源を用いているため、もっぱら終端抵抗等の抵抗値に依存する。従って終端抵抗値の設定を変更することにより波形の振幅の最大値を変更することができる。

本実施の形態では終端抵抗設定情報を変更することにより、終端抵抗値を変更することができる。従って選択可能な複数の終端抵抗値から想定される受信装置の特性（受信感度）等に応じて最適な終端抵抗を選択して設定することにより良好な通信環境を設定することができる。例えば送信先が受信感度の低い受信装置である場合には、高い終端抵抗値を選択して設定することにより、受信確率を高めることができる。

３．第２の実施の形態の送信回路及びデータ転送制御装置
次に低速送信用の送信回路をさらに含み、低速用の送信回路と終端抵抗回路を共用する第２の実施の形態の送信回路及びデータ転送制御装置の構成について説明する。

図６は、第２の実施の形態の送信回路が適用されるデータ転送制御装置の構成の一例である。

このデータ転送制御装置は、論理層回路と物理層回路を含む。

論理層回路は、データハンドラ回路１０、ＨＳ（High Speed）回路２０、ＦＳ（Full Speed）回路３０を含む。物理層回路は、アナログフロントエンド回路４０を含む。なお、このデータ転送制御装置は、図１に示す回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としても良い。

データハンドラ回路（広義には、データ転送を行うための所与の回路）１０は、ＵＳＢ２．０に準拠したデータ転送のための種々の送信処理及び受信処理を行う。より具体的には、データハンドラ回路は、送信時には、送信データにＳＹＮＣ（SYNChronization）、ＳＯＰ（Start Of Packet）、ＥＯＰ（End Of Packet）を付加する処理や、ビットスタッフィング処理等を行う。一方、データハンドラ回路は、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出し、削除する処理や、ビットアンスタッフィング処理等を行う。更に、データハンドラ回路１０は、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。このようなデータハンドラ回路１０は、ＳＩＥ（Serial Interface Engine）に接続される。

ＳＩＥは、ＵＳＢパケットＩＤやアドレスを識別するためのＳＩＥ制御ロジックと、エンドポイント番号の識別やＦＩＦＯ制御等のエンドポイント処理を行うためのエンドポイントロジックとを含む。

ＨＳ回路２０は、データ転送速度が４８０ＭｂｐｓとなるＨＳ（High Speed）でのデータの送受信を行うためのロジック回路である。

ＦＳ回路３０は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Full Speed）でのデータの送受信を行うためのロジック回路である。

アナログフロントエンド回路４０は、ＦＳやＨＳでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢでは、ＤＰ（Ｄａｔａ＋）とＤＭ（Ｄａｔａ−）を用いた差動対の信号によりデータが送受信される。

このデータ転送制御装置は、その他にＨＳ回路２０で用いる４８０ＭＨｚのクロックや、装置内部及びＳＩＥで用いる６０ＭＨｚのクロックを生成するクロック回路（図示せず）、アナログフロントエンド回路４０の各種制御信号を生成する制御回路（図示せず）を含む。

ＨＳ回路２０は、ＤＬＬ（Delay Line PLL）回路２２、エラスティシティバッファ（elasticity buffer）２４を含む。

ＤＬＬ回路２２は、図示しないクロック回路によって生成されたクロックと、受信信号とに基づいて、データのサンプリングクロックを生成する。

エラスティシティバッファ２４は、装置内部と、外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。

ＵＳＢ２．０では、ＨＳモードとＦＳモードが、転送モードとして定義されている。ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。

ＨＳモードでは、ＨＳ回路２０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。

ＦＳモードでは、ＦＳ回路３０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。

このため、アナログフロントエンド回路４０では、差動対の送受信信号であるＤＰ、ＤＭをＨＳモードで送受信するためのＨＳモード用ドライバ及びレシーバ、ＦＳモードで送受信するためのＦＳモード用ドライバ及びレシーバが別個に設けられている。

より具体的には、アナログフロントエンド回路４０は、ＦＳドライバ４２、ＦＳ差動データレシーバ４４、ＳＥ（Single Ended）＿ＤＰレシーバ４６、ＳＥ＿ＤＭレシーバ４８、ＨＳカレントドライバ（広義には、送信回路）５０、低速用ＨＳ＿ＳＱ（SQuelch）＿Ｌ回路５２、高速用ＨＳ＿ＳＱ回路５４、ＨＳ差動データレシーバ５６を含む。

ＦＳドライバ４２は、ＦＳモードにおいて、ＦＳ回路３０からのＦＳ＿ＤＰｏｕｔ及びＦＳ＿ＤＭｏｕｔからなる差動対の送信信号を、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＦＳドライバ４２は、ＦＳ回路３０からのＦＳ＿ＯｕｔＤｉｓにより出力制御される。

ＦＳ差動データレシーバ４４は、ＦＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＦＳ＿ＤａｔａＩｎとしてＦＳ回路３０に対して出力する。このＦＳ差動データレシーバ４４は、ＦＳ＿ＣｏｍｐＥｎｂにより増幅制御される。

ＳＥ＿ＤＰレシーバ４６は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＰを増幅し、ＳＥ＿ＤＰｉｎとしてＦＳ回路３０に対して出力する。

ＳＥ＿ＤＭレシーバ４８は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＭを増幅し、ＳＥ＿ＤＭｉｎとしてＦＳ回路３０に対して出力する。

ＨＳカレントドライバ５０は、ＨＳモードにおいて、ＨＳ回路２０からのＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔからなる差動対の送信信号を増幅し、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＨＳカレントドライバ５０は、ＨＳ回路２０からのＨＳ＿ＯｕｔＤｉｓにより出力制御されると共に、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂにより駆動電流の制御が行われる。

低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、ＤＰ及びＤＭの差動対の受信信号の有無を精度良く検出し、信号検出結果としてＨＳ＿ＳＱ＿Ｌを出力する。この低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、ＨＳ＿ＳＱ＿Ｌ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｌ＿Ｐｗｒにより省電力制御される。

高速用ＨＳ＿ＳＱ回路５４は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号の有無を検出し、信号検出結果としてＨＳ＿ＳＱをＨＳ回路２０に対して出力する。この高速用ＨＳ＿ＳＱ回路５４は、ＨＳ回路２０からのＨＳ＿ＳＱ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｐｗｒにより省電力制御される。

ＨＳ差動データレシーバ５６は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩｎ＿Ｌを出力する。このＨＳ差動データレシーバ５６は、ＨＳ＿ＲｘＥｎｂにより増幅制御される。

差動対の送受信信号ＤＰ、ＤＭのうちＤＰは、ＳＷＡ及びプルアップ抵抗Ｒｐｕを介して、電源電圧３．３Ｖに（電気的に）接続される。また、差動対の送受信信号のうちＤＭは、ＳＷＢに接続される。ＳＷＡ及びＳＷＢは、ＲｐｕＥｎｂにより制御される。負荷バランスを考慮すると、ＤＭについても、ＳＷＢを介してプルアップ抵抗Ｒｐｕと同等の抵抗を接続するようにしてもよい。ＲｐｕＥｎｂは、ＦＳモードのとき、少なくともＳＷＡによりＤＰをプルアップ抵抗Ｒｐｕに接続させる。

このようにデータ転送制御装置は、ＨＳモードとＦＳモードの転送速度に対応したドライバ及びレシーバを含んで構成されている。

図７は第２の実施の形態のデータ転送制御装置を用いて、ＨＳモードでデータ転送を行う場合の送受信系の構成要部の一例を示す図である。

ＨＳモードでデータ転送を行う場合、上述した物理層回路を含む送信側データ転送制御装置６０-Tと、受信側データ転送制御装置６０-Rとが、差動対の送受信信号ＤＰ、ＤＭが伝送される差動対の信号線（広義には、第１及び第２の信号線）６２-1、６２-2を介して接続される。

上述したように、ＵＳＢ２．０によれば、ＨＳモードとＦＳモードの転送速度に対応したドライバ及びレシーバは、それぞれ別個に設けられている。そのため、各モードにおけるドライバ及びレシーバは、差動対の信号線（第１及び第２の信号線６２-1、６２-2）に共通接続されている。

送信側のデータ転送制御装置６０-Tのアナログフロントエンド回路は、少なくともＦＳドライバ４２-T、ＨＳカレントドライバ５０-Tを含む。受信側のデータ転送制御装置６０-Rのアナログフロントエンド回路は、少なくともＦＳドライバ４２-R、ＨＳ差動データレシーバ５６-Rを含む。

ＵＳＢ２．０では、ＨＳモードのデータ転送時における出力インピーダンスＺ０（４５Ω±１０％）が規定されており、第１及び第２の信号線６２-1、６２-2それぞれには、図示しない終端抵抗回路（４２−Ｔ内に含まれる）が接続されている。

この終端抵抗回路は、ＦＳドライバに接続される。従って、ＨＳモードにおいてＦＳドライバが「０」をドライブすることによって、このターミネーション用抵抗が、ＨＳモードにおける信号線の終端抵抗として活用されることになる。

ＦＳドライバ４２-Tは、例えば図６に示すＦＳ＿ＯｕｔＤｉｓによる出力制御によって、第１及び第２の信号線６２-1、６２-2に「０」をドライブする。この結果、送信側のデータ転送制御装置６０-T内において、第１及び第２の信号線６２-1、６２-2が、ターミネーション用抵抗を介してプルダウンされる。

また、ＨＳカレントドライバ５０-Tは、例えば図６に示すＨＳ＿ＯｕｔＤｉｓによる出力制御、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂによる駆動電流の供給制御によって、図示しないＨＳ回路からのＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔからなる差動対の送信信号を増幅する。

一方、ＦＳドライバ４２-Rは、例えば図６に示すＦＳ＿ＯｕｔＤｉｓによる出力制御によって、第１及び第２の信号線６２-1、６２-2に「０」をドライブする。この結果、受信側のデータ転送制御装置６０-R内において、第１及び第２の信号線６２-1、６２-2が、終端抵抗回路を介してプルダウンされる。

また、ＨＳ差動データレシーバ５６-Rは、例えば図６に示すＨＳ＿ＲｘＥｎｂによる出力制御によって、第１及び第２の信号線６２-1、６２-2の差動対の受信信号を増幅して、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩｎ＿Ｌを出力する。

このように送信側のデータ転送制御装置６０-TのＨＳカレントドライバ５０-Tは、送信側及び受信側においてそれぞれ終端抵抗回路で終端された第１及び第２の信号線６２-1、６２-2を、送信信号に応じて電流駆動する。

図８（Ａ）にＦＳドライバ４２-Tの具体的な回路構成例を示す。ＦＳ送信ドライバ４１２は、電源ＶＤＤ、ＶＳＳ（広義には第１、第２の電源）間に直列接続されたＰ型トランジスタＴＰＴＲ１とＮ型トランジスタＴＮＴＲ１を含む。そしてその出力ノードＴＮ１とＤＰのノードとの間に第１の終端抵抗回路１６０−１と固定抵抗Ｒｓ−１が設けられる。送信ドライバ４１４は、電源ＶＤＤ、ＶＳＳ間に直列接続されたＰ型トランジスタＴＰＴＲ２とＮ型トランジスタＴＮＴＲ２を含む。そしてその出力ノードＴＮ２とＤＭのノードとの間に第２の終端抵抗回路１６０−２と固定抵抗Ｒｓ−２が設けられる。

送信制御回路４２２は、前段の回路から信号ＤＯＵＴ１、ＯＵＴＤＩＳを受け、図８（Ｂ）に示す真理値表にしたがった論理演算を行って、送信ドライバ４１２に信号ＯＰ１、ＯＮ１を出力する。送信制御回路４２４は、前段の回路から信号ＤＯＵＴ２、ＯＵＴＤＩＳを受け、図８（Ｂ）に示す真理値表にしたがった論理演算を行って、送信ドライバ４１４に信号ＯＰ２、ＯＮ２を出力する。

例えばＯＵＴＤＩＳがローレベル（Ｌレベル）であるとする。すると、ＤＯＵＴ１がローレベルの場合はＤＰがローレベルになり、ＤＯＵＴ１がハイレベル（Ｈレベル）の場合はＤＰがハイレベルになる。またＤＯＵＴ２がローレベルの場合はＤＭがローレベルになり、ＤＯＵＴ２がハイレベルの場合はＤＭがハイレベルになる。一方、ＯＵＴＤＩＳがハイベルの場合には、ＤＰ、ＤＭは共にハイインピーダンス状態になる。

ここでＯＰ１がＨレベルかつＯＮ１がＬレベルのとき（すなわちＤＯＵＴ１がＬレベルかつＯＵＴＤＩＳがＬレベルのとき）、ＤＰの信号線に接続される第１の終端抵抗回路１６０−１はＶＳＳにプルダウンされた状態となり、ＨＳモードにおける信号線ＤＰを終端する。

同様にＯＰ２がＨレベルかつＯＮ２がＬレベルのとき（すなわちＤＯＵＴ２がＬレベルかつＯＵＴＤＩＳがＬレベルのとき）ＤＭの信号線に接続される第２の終端抵抗回路１６０−２はＶＳＳにプルダウンされた状態となり、ＨＳモードにおける信号線ＤＭを終端する。

このようにすることで、固定抵抗を低速送信時（例えばＵＳＢのＦＳモード）にはダンピング抵抗として機能させ、高速送信時（例えばＵＳＢのＨＳモード）には終端抵抗として第１及び第２の信号線を終端することができる。

４．データ転送制御装置
図９は本実施の形態のデータ転送制御装置の構成を示した図である。

本実施の形態のデータ転送制御装置は、トランシーバ２００と転送コントローラ２１０とバッファコントローラ２２０とデータバッファ２３０とインターフェース回路２４０を含む。なおこれらの回路ブロックの一部を省略したり、これらの回路ブロック間の接続形態を変更してもよい。

トランシーバ２００は、差動信号ＤＰ、ＤＭ（差動データ信号）を用いてデータを送受信するための回路である。このトランシーバ２００は、例えばＵＳＢ（広義には所与のインターフェース規格）の物理層回路（アナログフロントエンド回路）を含むことができる。なおトランシーバ２００に物理層以外の層の回路を含めてもよい。

転送コントローラ２１０は、ＵＳＢを介したデータ転送を制御するためのコントローラであり、いわゆるＳＩＥ（Serial Interface Engine）の機能などを実現するためのものである。例えば転送コントローラ２１０は、パケットハンドル処理、サスペンド＆レジューム制御、或いはトランザクション管理などを行う。

バッファコントローラ２２０は、データバッファ２３０に記憶領域（エンドポイント領域等）を確保したり、データバッファ２３０の記憶領域に対するアクセス制御を行う。より具体的にはバッファコントローラ２２０は、インターフェース回路２４０を介したアプリケーション層デバイス側からのアクセスや、インターフェース回路２４０を介したＣＰＵ側からのアクセスや、ＵＳＢ（転送コントローラ２１０）側からのアクセスを制御したり、これらのアクセスの調停を行ったり、アクセス・アドレスの生成・管理を行う。

データバッファ２３０（パケットバッファ）は、ＵＳＢを介して転送されるデータ（送信データ又は受信データ）を一時的に格納（バッファリング）するためバッファ（ＦＩＦＯ）である。このデータバッファ２３０はＲＡＭなどのメモリにより構成できる。

インターフェース回路２４０は、アプリケーション層デバイスが接続されるＤＭＡ（DirectMemoryAccess）バスや、ＣＰＵが接続されるＣＰＵバスを介したインターフェースを実現するための回路である。このインターフェース回路２４０には、ＤＭＡ転送のためのＤＭＡハンドラ回路などを含めることができる。

トランシーバ２００は図１〜図８で説明した構成を含む。

５．電子機器
図１０は本実施の形態の電子機器を示す図である。

この電子機器３００は、本実施形態で説明したデータ転送制御装置３１０（集積回路装置）、ＡＳＩＣなどで構成されるアプリケーション層デバイス３２０、ＣＰＵ３３０、ＲＯＭ３４０、ＲＡＭ３５０、表示部３６０、操作部３７０を含む。なおこれらの機能ブロックの一部を省略する構成としてもよい。

ここでアプリケーション層デバイス３２０は、例えば、携帯電話のアプリケーションエンジンを実現するデバイスや、情報記憶媒体（ハードディスク、光ディスク）のドライブを制御するデバイスや、プリンタを制御するデバイスや、ＭＰＥＧエンコーダ、ＭＰＥＧデコーダ等を含むデバイスなどである。処理部３３０（ＣＰＵ）はデータ転送制御装置３１０や電子機器全体の制御を行う。ＲＯＭ３４０は制御プログラムや各種データを記憶する。ＲＡＭ３５０は処理部３３０やデータ転送制御装置３１０のワーク領域やデータ格納領域として機能する。表示部３６０は種々の情報をユーザに表示する。操作部３７０はユーザが電子機器を操作するためのものである。

なお図１０ではＤＭＡバスとＣＰＵバスが分離されているが、これらを共通化してもよい。またデータ転送制御装置３１０を制御する処理部と、電子機器を制御する処理部とを別々に設けてもよい。また本実施形態が適用できる電子機器としては、携帯電話、光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＴＶチューナ、ＶＴＲ、ビデオカメラ、オーディオ機器、プロジェクタ、パーソナルコンピュータ、電子手帳、或いはワードプロセッサなどの種々のものがある。

なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば明細書や図面中の記載において広義又は同義な用語として引用された用語は、明細書や図面中の他の記載においても広義又は同義な用語に置き換えることができる。

また本実施の形態では３個の抵抗回路が並列接続されて可変抵抗回路を構成している場合を例にとり説明したがこれに限られない。２個または４個以上の抵抗回路が並列接続されて可変抵抗回路を構成している場合でもよい。

また本実施の形態では可変抵抗回路を構成する抵抗回路が、３個又は５個又１２個のＮＭＯＳトランジスタ素子が並列接続されている場合を例にとり説明したが是に限られない。他の個数のトランジスタ素子が並列接続されている場合でもよい。

また本発明により実現されるデータ転送制御装置は、図６で説明した構成に限定されるものではなく、種々の変形実施が可能である。

また本発明により実現される送信回路は、図１〜８で説明した構成に限定されるものではなく、種々の変形実施が可能である。

本実施の形態の送信回路を示す回路図である。 本実施の形態の第１の終端抵抗回路及び第２の終端抵抗回路の構成を示す。 図３（Ａ）（Ｂ）（Ｃ）は、可変抵抗回路を構成する抵抗回路の構成の一例を示した図である。 本実施の形態で提供可能な終端抵抗のパターンについて説明するための図である。 終端抵抗値と差動信号特性について説明するための図である。 第２の実施の形態の送信回路が適用されるデータ転送制御装置の他の構成の一例である。 第２の実施の形態のデータ転送制御装置を用いて、ＨＳモードでデータ転送を行う場合の送受信系の構成要部の一例を示す図である。 図８（Ａ）（Ｂ）は、送信回路の具体的な回路構成例と真理値表である。 本実施の形態のデータ転送制御装置の構成を示した図である。 本実施の形態の電子機器を示す図である。

符号の説明

１０ データハンドラ回路、２０ ＨＳ回路、２２ ＤＬＬ回路、２４ エラスティシティバッァ、３０ ＦＳ回路、４０ アナログフロントエンド回路、４２、４２-R、４２-T ＦＳドライバ、４４ ＦＳ差動データレシーバ、４６ ＳＥ＿ＤＰレシーバ４８ ＳＥ＿ＤＭレシーバ、５０、５０-T、１４０、１６０ ＨＳカレントドライバ（送信回路）、５２ 低速用ＨＳ＿ＳＱ＿Ｌ回路、５４ 高速用ＨＳ＿ＳＱ＿Ｌ回路、５６、５６-R ＨＳ差動データレシーバ、６０、５００ データ転送制御装置６０-R 受信側データ転送制御装置、６０-T 送信側データ転送制御装置、６２-1 第１の信号線、６２-2 第２の信号線、７０ 電流源、７２ ＤＰ端子、７４ ＤＭ端子、８２-P、８２-M、８２-A、１０２-A、１２２-A、１４２-A、１６２-A ｎ型ＭＯＳトランジスタ、８４-P 第１の送信信号線、８４-M 第２の送信信号線、８４-A 第３の送信信号線、
１０２ トランジスタ
１０４ 抵抗素子
１００ 終端抵抗制御回路
１１０−１〜１１０−ｎ 制御信号
１２０ 終端抵抗設定レジスタ
１６０−１〜１６０−ｎ 第１の終端抵抗回路から第ｎの終端抵抗回路
１６２−１〜１６２−ｎ 抵抗回路
１６４ 可変抵抗回路
１６６-1〜１６６-３ Ｎ型ＭＯＳトランジスタ
１６７-1〜１６７-５ Ｎ型ＭＯＳトランジスタ
１６８-1〜１６８-１２ Ｎ型ＭＯＳトランジスタ
ＳＷ１〜ＳＷ３ スイッチ素子

Claims (7)

1. ＵＳＢ（Universal-Serial-Bus）規格で規定された差動対を構成する差動信号を第１及び第２の信号線を介して、ＵＳＢのハイスピードモードまたはフルスピードモードで送信する送信回路であって、
   差動対を構成する第１及び第２の信号線に対して接続されＵＳＢ規格のハイスピードモードでデータを送信するためのハイスピード用ドライバと、
   差動対を構成する第１及び第２の信号線に対して接続されＵＳＢ規格のフルスピードモードでデータを送信するためのフルスピード用ドライバと、
   複数のパターンの終端抵抗の値を設定可能な第１の終端抵抗回路と、
   複数のパターンの終端抵抗の値を設定可能な第２の終端抵抗回路と、
   前記第１の終端抵抗回路と直列に接続される第１の固定抵抗と、
   前記第２の終端抵抗回路と直列に接続される第２の固定抵抗と、
   前記第１及び第２の終端抵抗回路の終端抵抗の値をどのパターンにするか制御するための制御信号を生成する終端抵抗制御回路とを含み、
   前記ハイスピード用ドライバは、
   第１の電源と第１のノードとの間に設けられた定電流源と、前記第１のノードと前記第１の信号線との間に設けられた第１のスイッチ素子と、前記第１のノードと前記第２の信号線との間に設けられた第２のスイッチ素子とを含み、 前記第１及び第２のスイッチ素子のいずれか一方を介して前記定電流源の電流により前記第１又は第２の信号線を駆動し、
   前記第１の固定抵抗は前記第１の信号線と第２ノードとの間に設けられ、
   前記第１の終端抵抗回路は、前記第２のノードと第２の電源の間に設けられ、
   前記第２の固定抵抗は第２の信号線と第３ノードとの間に設けられ、
   前記第２の終端抵抗回路は、前記第３のノードと第２の電源の間に設けられ、
   前記フルスピード用ドライバは、
   前記第１の電源と前記第２の電源との間に直列接続された第１のＰ型トランジスタと第１のＮ型トランジスタとを含み、その出力ノードが前記第２のノードに接続された第１のドライバと、
   前記第１の電源と前記第２の電源との間に直列接続された第２のＰ型トランジスタと第２のＮ型トランジスタとを含み、その出力ノードが前記第３のノードに接続された第２のドライバと、を含み、
   ハイスピードモード時には、前記ハイスピード用ドライバが駆動され、前記第１の終端抵抗回路と前記第１の固定抵抗、前記第２の終端抵抗回路と前記第２の固定抵抗を終端抵抗として機能させ、
   フルスピードモード時には、前記フルスピード用ドライバが駆動され、前記第１の固定抵抗及び前記第２の固定抵抗をダンピング抵抗として機能させることを特徴とする送信回路。
2. 請求項１において、
   前記第１及び第２の終端抵抗回路はそれぞれ、
   第１〜第ｎの抵抗回路を有し、
   前記第１の抵抗回路は第１の制御信号がアクティブの時に第１の抵抗値をとり、・・・前記第ｎの抵抗回路は第ｎの制御信号がアクティブの時に第ｎの抵抗値をとり、
   前記終端抵抗制御回路は、
   終端抵抗設定情報に基づき前記第１の制御信号〜第ｎの制御信号を生成することを特徴とする送信回路。
3. 請求項２において、
   前記第１の抵抗回路〜第ｎの抵抗回路は、１又は複数のＮ型ＭＯＳトランジスタ素子が並列接続され、前記第１の抵抗回路〜第ｎの抵抗回路の各Ｎ型ＭＯＳトランジスタ素子のゲートに第１の制御信号〜第ｎの制御信号の対応する制御信号線が接続されていることを特徴とする送信回路。
4. 請求項１乃至３のいずれかにおいて、
   前記第１の固定抵抗、前記第２の固定抵抗の値を略３９オームとし、
   前記第１の終端抵抗回路及び前記第２の終端抵抗回路は、
   ６オームを含む所定の範囲内で複数のパターンの終端抵抗値が設定可能に構成されていることを特徴とする送信回路。
5. 請求項１乃至４のいずれかにおいて、
   前記終端抵抗制御回路は、
   外部入力により設定可能な前記終端抵抗設定情報を格納するための終端抵抗情報レジスタを含むことを特徴とする送信回路。
6. 所与の送信処理を行う回路と、
   前記送信処理に基づく信号を送信する請求項１乃至５のいずれかに記載の送信回路と、を含むことを特徴とするデータ転送制御装置。
7. 請求項６に記載のデータ転送制御装置と、
   前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、
   を含むことを特徴とする電子機器。