JP3651410B2 - 送信回路、データ転送制御装置及び電子機器 - Google Patents
送信回路、データ転送制御装置及び電子機器 Download PDFInfo
- Publication number
- JP3651410B2 JP3651410B2 JP2001143633A JP2001143633A JP3651410B2 JP 3651410 B2 JP3651410 B2 JP 3651410B2 JP 2001143633 A JP2001143633 A JP 2001143633A JP 2001143633 A JP2001143633 A JP 2001143633A JP 3651410 B2 JP3651410 B2 JP 3651410B2
- Authority
- JP
- Japan
- Prior art keywords
- impedance
- signal
- transistor
- node
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の属する技術分野】
本発明は、送信回路、データ転送制御装置及び電子機器に関する。
【0002】
【背景技術及び発明が解決しようとする課題】
近年、パーソナルコンピュータと周辺機器(広義には電子機器)とを接続するためのインタフェース規格として、USB(Universal Serial Bus)が注目を集めている。このUSBには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタ等の周辺機器を、同じ規格のコネクタで接続できるとともにいわゆるプラグ&プレイやホットプラグも実現できるという利点がある。
【0003】
一方、このUSBには、同じくシリアルバスインターフェース規格として脚光を浴びているIEEE1394に比べて、転送速度が遅いという問題点がある。
【0004】
そこで、従来のUSB1.1の規格に対する下位互換性を持ちながら、USB1.1に比べて格段に高速な480Mbps(HSモード)のデータ転送速度を実現できるUSB2.0規格が策定され、注目を浴びている。また、USB2.0の物理層回路や、論理層回路の一部についてのインタフェース仕様を定義したUTMI(USB2.0 Transceiver Macrocell Interface)も策定されている。
【0005】
さて、このUSB2.0では、従来のUSB1.1で定義されていたFS(Full Speed)モードに加えて、HS(High Speed)モードと呼ばれる転送モードが用意されている。このHSモードでは480Mbpsでデータ転送が行われるため、12Mbpsでデータ転送が行われるFSモードに比べて格段に高速なデータ転送を実現できる。従って、USB2.0によれば、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブ等のストレージ機器に最適なインタフェースを提供できるようになる。
【0006】
USB2.0では、HSモードによるデータ転送をカレントドライバにより行う旨が規定されている。しかしながら、その構成については具体的に規定されておらず、動作の安定化のためにはカレントドライバからの電流を定常的に流しておくことが望ましい点に言及されているに過ぎない。
【0007】
従って、例えばUSB2.0で規定されるHSモードのカレントドライバのようなドライバの構成については、低コストのプロセスを用いた場合にも高速なデータ転送と動作の安定とを実現させる場合に、カレントドライバの駆動電流をどのように扱うべきかが重要な課題となる。
【0008】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、電流駆動による高速データ転送を安定化することができる送信回路、データ転送制御装置及び電子機器を提供することにある。
【0009】
【課題を解決するための手段】
上記課題を解決するために本発明は、差動対を構成する第1及び第2の信号線を介して信号を送信する送信回路であって、第1の電源と所与のノードとの間に接続された電流源と、前記ノードと前記第1の信号線との間に挿入された第1のスイッチ素子と、前記ノードと前記第2の信号線との間に挿入された第2のスイッチ素子と、前記ノードと第2の電源との間に挿入された第3のスイッチ素子とを含み、信号送信期間では、前記第1及び第2のスイッチ素子のいずれか一方を介して前記電流源の電流により前記第1又は第2の信号線を駆動し、信号送信期間以外では、前記第3のスイッチ素子を介して前記ノードを第2の電源に接続することを特徴とする。
【0010】
本発明では、差動対を構成する第1及び第2の信号線を電流駆動する場合、所与のノードに電流源の電流を供給すると共に、当該ノードに接続された第1及び第2のスイッチ素子を排他的に制御して、送信すべき信号線に対して電流を供給するようにしている。更に、当該ノードには、信号送信期間以外でオンする第3のスイッチ素子を接続し、信号送信期間以外では電流源からの電流を第3のスイッチ素子経由で流すように構成している。これにより、信号送信期間以外に電流源の電流経路がなくなることによるノードの電圧上昇を回避することができるので、非信号送信期間から信号送信期間に切り替わった最初の送信信号のレベルが異常に高くなってしまうといった問題を解決し、電流駆動による送信動作の安定化を図ることができる。
【0011】
例えば、送信のたびに動作開始及び動作制御を行うことができないような高速な信号送信を電流駆動で行う場合には、高速な信号送信と動作の安定性とを両立させることができる。
【0012】
なお電流源は、定電流源であってもよい。
【0013】
また、本発明は、所与のインピーダンスZ0で終端された第1及び第2の信号線からなる差動対の信号線を介して信号を送信する送信回路であって、第1の電源と所与のノードとの間に接続された電流源と、前記ノードと前記第1の信号線との間に挿入され、オンした場合にインピーダンスZ0と同等のインピーダンスを有する第1のトランジスタと、前記ノードと前記第2の信号線との間に挿入され、オンした場合にインピーダンスZ0と同等のインピーダンスを有する第2のトランジスタと、前記ノードと第2の電源との間に挿入され、オンした場合にインピーダンスZ0の2倍と同等のインピーダンスを有する第3のトランジスタとを含み、信号送信期間では、前記第1及び第2のトランジスタのいずれか一方を介して前記電流源により前記第1又は第2の信号線を駆動し、信号送信期間以外では、第3のトランジスタを介して前記ノードを第2の電源に接続することを特徴とする。
【0014】
ここで、所与のインピーダンスZ0は、任意のインピーダンスの値を取り得る。
【0015】
本発明では、差動対を構成する第1及び第2の信号線を電流駆動する場合、所与のノードに電流源の電流を供給すると共に、当該ノードに接続された第1及び第2のトランジスタを排他的に制御して、送信すべき信号線に対して電流を供給するようにしている。更に、当該ノードには、信号送信期間以外でオンする第3のトランジスタを接続し、信号送信期間以外では電流源からの電流を第3のトランジスタ経由で流すように構成している。更に、第1及び第2の信号線が、それぞれ所与のインピーダンスZ0で終端されている場合に、第1のトランジスタがオンした場合のインピーダンスがインピーダンスZ0と同等、第2のトランジスタがオンした場合のインピーダンスがインピーダンスZ0と同等、第3のトランジスタがオンした場合のインピーダンスがインピーダンス「2×Z0」と同等となるように、各トランジスタを構成するようにしている。
【0016】
これにより、電流源の電流が供給されるノードから見た出力インピーダンスは、第1〜第3のトランジスタを介した各経路がそれぞれインピーダンス「2×Z0」で終端されることになる。したがって、信号送信期間及び非信号送信期間において、第1〜第3のトランジスタのいずれがオンした場合であってもノードに接続されるインピーダンスをほぼ等価とすることができる。この結果、第1〜第3のトランジスタのいずれがオンした場合でも、電流源からの電流が供給されるノードの電圧の変動を同等とすることができ、信号送信期間に出力される信号の波形を等価なものとすることができる。
【0017】
また本発明は、一端が第2の電源に接続され、インピーダンスZ0と同等のインピーダンスを有する負荷素子を含み、前記第3のトランジスタは、オンした場合にインピーダンスZ0と同等のインピーダンスを有し、前記負荷素子の他端と前記ノードとの間に挿入されていることを特徴とする。
【0018】
本発明では、所与のノードに接続される第3のトランジスタがオンした場合のインピーダンスがインピーダンスZ0と同等となるように構成し、第3のトランジスタをインピーダンスZ0と同等のインピーダンスで終端するようにしている。このように構成することによっても、電流源の電流が供給されるノードから見た出力インピーダンスは、第1〜第3のトランジスタを介した各経路がそれぞれインピーダンス「2×Z0」で終端されるようにすることができる。したがって、信号送信期間及び非信号送信期間において、第1〜第3のトランジスタのいずれがオンした場合であってもノードに接続されるインピーダンスをほぼ等価とすることができ、電流源からの電流が供給されるノードの電圧の変動を同等とすることができる。これにより、信号送信期間に出力される信号の波形を等価なものとすることができる。
【0019】
また本発明は、所与のインピーダンスZ0で終端された第1及び第2の信号線からなる差動対の信号線を介して信号を送信する送信回路であって、第1の電源と所与のノードとの間に接続された電流源と、前記第1及び第2の信号線に接続される第1及び第2の接続端子と、外部で第2の電源に接続される第3の接続端子と、前記ノードと前記第1の接続端子との間に挿入され、オンした場合にインピーダンスZ0/2と同等のインピーダンスを有する第1のトランジスタと、前記ノードと前記第2の接続端子との間に挿入され、オンした場合にインピーダンスZ0/2と同等のインピーダンスを有する第2のトランジスタと、前記ノードと前記第3の接続端子との間に挿入され、オンした場合にインピーダンスZ0と同等のインピーダンスを有する第3のトランジスタと、前記第1のトランジスタと前記第1の接続端子とを接続する第1の送信信号線と、第2の電源との間に接続され、インピーダンスZ0と同等のインピーダンスを有する第1の負荷素子と、前記第2のトランジスタと前記第2の接続端子とを接続する第2の送信信号線と、第2の電源との間に接続され、インピーダンスZ0と同等のインピーダンスを有する第2の負荷素子とを含み、信号送信期間では、前記第1及び第2のトランジスタのいずれか一方を介して前記電流源により前記第1又は第2の信号線を駆動し、信号送信期間以外では、前記第3のトランジスタを介して前記ノードを第2の電源に接続することを特徴とする。
【0020】
ここで、第1〜第3の接続端子とは、送信回路と外部の回路と電気的に接続するための端子をいう。このような第1〜第3の接続端子としては、例えば半導体基板上に送信回路が設けられた場合には同一基板上に設けられた他の回路と接続するための接続パッド、半導体集積装置に組み込まれた場合には外部の装置と接続するための外部端子若しくはI/Oパッド等がある。
【0021】
本発明では、差動対を構成する第1及び第2の信号線を電流駆動する場合、所与のノードに電流源の電流を供給すると共に、当該ノードに接続された第1及び第2のトランジスタを排他的に制御して、送信すべき信号線に接続された第1及び第2の接続端子に対して電流を供給するようにしている。更に、当該ノードには、信号送信期間以外でオンする第3のトランジスタを接続し、信号送信期間以外では電流源からの電流を第3のトランジスタ経由で第3の接続端子に流すように構成している。更に、第1及び第2の信号線が、それぞれ所与のインピーダンスZ0で終端されている場合に、第1のトランジスタがオンした場合にインピーダンスZ0/2と同等、第2のトランジスタがオンした場合にインピーダンスZ0/2と同等、第3のインピーダンスがオンした場合にインピーダンスZ0と同等となるように各トランジスタを構成している。また、第1の送信信号線と第2の電源との間にインピーダンスZ0と同等のインピーダンスを有する第1の負荷素子を接続し、第2の送信信号線と第2の電源との間にインピーダンスZ0と同等のインピーダンスを有する第2の負荷素子とを接続している。
【0022】
これにより、電流源の電流が供給されるノードから見た出力インピーダンスは、第1〜第3のトランジスタを介した各経路がそれぞれインピーダンスZ0で終端されることになる。したがって、信号送信期間及び非信号送信期間において、第1〜第3のトランジスタのいずれがオンした場合であってもノードに接続されるインピーダンスをほぼ等価とすることができる。この結果、第1〜第3のトランジスタのいずれがオンした場合でも、電流源からの電流が供給されるノードの電圧の変動を同等とすることができ、信号送信期間に出力される信号の波形を等価なものとすることができる。
【0023】
また本発明は、前記第3のトランジスタと前記第3の接続端子との間に接続され、インピーダンスZ0/2と同等のインピーダンスを有する第3の負荷素子を含み、前記第3のトランジスタは、オンした場合にインピーダンスZ0/2と同等のインピーダンスを有することを特徴とする。
【0024】
本発明によれば、第3のトランジスタがオンした場合のインピーダンスが、インピーダンスZ0/2と同等となるように構成し、この第3のトランジスタと第3の接続端子との間にインピーダンスZ0/2の第3の負荷素子を接続するようにしたので、電流源の電流が供給されるノードから見た出力インピーダンスは、第1〜第3のトランジスタを介した各経路がそれぞれインピーダンスZ0で終端されることになる。したがって、上記発明と同様の効果をえることができる。その上、所与のノードに接続される各トランジスタの形状を同一にすることができるので、プロセス変動による各トランジスタのオンした場合のインピーダンス変動を吸収することができる。
【0025】
また本発明は、前記第3のトランジスタは、オンした場合にインピーダンスZ0/2と同等のインピーダンスを有し、前記第3の接続端子は、外部でインピーダンスZ0/2と同等のインピーダンスで終端されることを特徴とする。
【0026】
本発明においても、第3のトランジスタがオンした場合のインピーダンスが、インピーダンスZ0/2と同等となるように構成し、外部において第3の接続端子にインピーダンスZ0/2の第3の負荷素子を接続するようにしたので、電流源の電流が供給されるノードから見た出力インピーダンスは、第1〜第3のトランジスタを介した各経路がそれぞれインピーダンスZ0で終端されることになる。したがって、上記発明と同様の効果をえることができる。その上、所与のノードに接続される各トランジスタの形状を同一にすることができるので、プロセス変動による各トランジスタのオンした場合のインピーダンス変動を吸収することができるとともに、装置内に負荷素子を設ける必要がなくなるので、送信回路の小型化、低コスト化を図ることができるようになる。
【0027】
また本発明は、前記第3のトランジスタと前記第3の接続端子とを接続する第3の送信信号線と、第2の電源との間に接続され、インピーダンスZ0と同等のインピーダンスを有する第4の負荷素子を含み、前記第3のトランジスタは、オンした場合にインピーダンスZ0/2と同等のインピーダンスを有し、前記第3の接続端子は、外部でインピーダンスZ0と同等のインピーダンスで終端されることを特徴とする。
【0028】
本発明においても、第3のトランジスタがオンした場合のインピーダンスが、インピーダンスZ0/2と同等となるように構成し、第3の送信信号線と第2の電源との間にインピーダンスZ0と同等のインピーダンスを有する第4の負荷素子を接続し、外部において第3の接続端子をインピーダンスZ0で終端するようにしたので、電流源の電流が供給されるノードから見た出力インピーダンスは、第1〜第3のトランジスタを介した各経路がそれぞれインピーダンスZ0で終端されることになる。したがって、信号送信期間及び非信号送信期間において、第1〜第3のトランジスタのいずれがオンした場合であってもノードに接続されるインピーダンスをほぼ等価とすることができる。この結果、第1〜第3のトランジスタのいずれがオンした場合でも、電流源からの電流が供給されるノードの電圧の変動を同等とすることができ、信号送信期間に出力される信号の波形を等価なものとすることができる。また、ノードに接続される各トランジスタの形状を同一にすることができるので、プロセス変動による各トランジスタのオンした場合のインピーダンス変動を吸収することができる。また、各接続端子に接続されるトランジスタ及び配線について同様の構成をなしているため、セルの流用、レイアウト配置等設計工数の削減と共に、特性を容易に揃えることができる。
【0029】
また本発明は、前記第3のトランジスタと第2の電源との間に挿入され、インピーダンスZ0/2と同等のインピーダンスを有する第5の負荷素子を含み、前記第3のトランジスタは、オンした場合にインピーダンスZ0/2と同等のインピーダンスを有し、前記第3の接続端子が省略されていることを特徴とする。
【0030】
本発明においても、第3のトランジスタがオンした場合のインピーダンスが、インピーダンスZ0/2と同等となるように構成し、第3の接続端子を省略して第3の送信信号線と第2の電源との間にインピーダンスZ0/2を有する第5の負荷素子で終端するようにしたので、電流源の電流が供給されるノードから見た出力インピーダンスは、第1〜第3のトランジスタを介した各経路がそれぞれインピーダンスZ0で終端されることになる。したがって、信号送信期間及び非信号送信期間において、第1〜第3のトランジスタのいずれがオンした場合であってもノードに接続されるインピーダンスをほぼ等価とすることができる。この結果、第1〜第3のトランジスタのいずれがオンした場合でも、電流源からの電流が供給されるノードの電圧の変動を同等とすることができ、信号送信期間に出力される信号の波形を等価なものとすることができる。また、ノードに接続される各トランジスタの形状を同一にすることができるので、プロセス変動による各トランジスタのオンした場合のインピーダンス変動を吸収することができる。また、第3の接続端子の削減により、回路規模の縮小化及び低コスト化を実現することができるようになる。
【0031】
また本発明は、前記第1乃至第3のトランジスタのうち少なくとも1つは、n型MOSトランジスタであることを特徴とする。
【0032】
本発明によれば、各トランジスタのゲート端子に入力されるゲート信号のアクティブ方向と、各トランジスタを介して送信される送信信号のアクティブ方向とを同一とすることができるので、p型MOSトランジスタに比べて、素子面積の縮小化が図れると共に、送信信号に相加されるノイズを除去することができ、信頼性の高い送信信号を生成することができるようになる。
【0033】
また本発明は、差動対を構成する第1及び第2の信号線を介して送信される信号は、USB(Universal Serial Bus)規格で規定された信号であることを特徴とする。
【0034】
この場合に所与のインタフェース規格として、USB2.0規格やUSB2.0規格を更に発展させた規格を用いることができる。
【0035】
また本発明に係るデータ転送制御装置は、所与の送信処理を行う回路と、前記送信処理に基づく信号を送信する請求項1乃至10のいずれか記載の送信回路と、を含むことを特徴とする。
【0036】
本発明によれば、上記した送信回路を含んで構成するようにしたので、高速なデータ転送を実現し、かつ動作の安定性の高いデータ転送制御装置を提供することができるようになる。
【0037】
また本発明に係る電子機器は、上記記載のデータ転送制御装置と、前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置とを含むことを特徴とする。
【0038】
本発明によれば、高速なデータ転送かつ動作の安定したデータ転送制御装置を電子機器に組み込むことができるため、電子機器の性能を向上させることができる。
【0039】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【0040】
1. USB2.0
USB2.0によれば、USB1.1又はUSB2.0対応の複数の周辺機器は、ハブ装置を介在させて、バスを管理するホスト装置としてのパーソナルコンピュータに接続することができる。
【0041】
このようなホスト装置には、USB2.0に対応したホストコントローラが搭載される。ホストコントローラは、接続されている機器がUSB1.1対応かUBS2.0対応かを判断して、バスを介したデータ転送を制御する。
【0042】
またハブ装置には、例えばUSB2.0に対応したハブコントローラが搭載される。ハブコントローラは、接続される周辺機器がUSB1.1対応かUSB2.0対応かを判断して、バス転送方式を制御する。
【0043】
また、周辺機器にも、USB1.1又はUSB2.0に対応したデバイスコントローラが搭載される。例えば、デバイスコントローラがUSB2.0に対応する場合、このデバイスコントローラは、USB1.1及びUSB2.0のインタフェース規格に対応した物理層回路と、搭載される周辺機器に応じたデータ転送制御を行う論理層回路とを含む。
【0044】
本発明に係る送信回路は、例えばこのようなUSB2.0で規定された転送モードでデータ転送を行う物理層回路に含まれる送信回路に適用することができる。なお、本発明に係る送信回路は、電流駆動により信号送信を行う送信回路であれば、USB2.0により規定されたデータ転送制御装置への適用に限定されるものではない。
【0045】
2. データ転送制御装置
図1に、本発明に係る送信回路が適用されるデータ転送制御装置の構成の一例を示す。
【0046】
このデータ転送制御装置は、論理層回路と物理層回路を含む。
【0047】
論理層回路は、データハンドラ回路10、HS(High Speed)回路20、FS(Full Speed)回路30を含む。物理層回路は、アナログフロントエンド回路40を含む。なお、このデータ転送制御装置は、図1に示す回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としても良い。
【0048】
データハンドラ回路(広義には、データ転送を行うための所与の回路)10は、USB2.0に準拠したデータ転送のための種々の送信処理及び受信処理を行う。より具体的には、データハンドラ回路は、送信時には、送信データにSYNC(SYNChronization)、SOP(Start Of Packet)、EOP(End Of Packet)を付加する処理や、ビットスタッフィング処理等を行う。一方、データハンドラ回路は、受信時には、受信データのSYNC、SOP、EOPを検出し、削除する処理や、ビットアンスタッフィング処理等を行う。更に、データハンドラ回路10は、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。このようなデータハンドラ回路10は、SIE(Serial Interface Engine)に接続される。
【0049】
SIEは、USBパケットIDやアドレスを識別するためのSIE制御ロジックと、エンドポイント番号の識別やFIFO制御等のエンドポイント処理を行うためのエンドポイントロジックとを含む。
【0050】
HS回路20は、データ転送速度が480MbpsとなるHS(High Speed)でのデータの送受信を行うためのロジック回路である。
【0051】
FS回路30は、データ転送速度が12MbpsとなるFS(Full Speed)でのデータの送受信を行うためのロジック回路である。
【0052】
アナログフロントエンド回路40は、FSやHSでの送受信を行うためのドライバやレシーバを含むアナログ回路である。USBでは、DP(Data+)とDM(Data−)を用いた差動対の信号によりデータが送受信される。
【0053】
このデータ転送制御装置は、その他にHS回路20で用いる480MHzのクロックや、装置内部及びSIEで用いる60MHzのクロックを生成するクロック回路(図示せず)、アナログフロントエンド回路40の各種制御信号を生成する制御回路(図示せず)を含む。
【0054】
HS回路20は、DLL(Delay Line PLL)回路22、エラスティシティバッファ(elasticity buffer)24を含む。
【0055】
DLL回路22は、図示しないクロック回路によって生成されたクロックと、受信信号とに基づいて、データのサンプリングクロックを生成する。
【0056】
エラスティシティバッファ24は、装置内部と、外部装置(バスに接続される外部装置)とのクロック周波数差(クロックドリフト)等を吸収するための回路である。
【0057】
USB2.0では、HSモードとFSモードが、転送モードとして定義されている。HSモードは、USB2.0により新たに定義された転送モードである。FSモードは、従来のUSB1.1で既に定義されている転送モードである。
【0058】
HSモードでは、HS回路20を介して、データハンドラ回路10とアナログフロントエンド回路40との間で、データの送受信が行われる。
【0059】
FSモードでは、FS回路30を介して、データハンドラ回路10とアナログフロントエンド回路40との間で、データの送受信が行われる。
【0060】
このため、アナログフロントエンド回路40では、差動対の送受信信号であるDP、DMをHSモードで送受信するためのHSモード用ドライバ及びレシーバ、FSモードで送受信するためのFSモード用ドライバ及びレシーバが別個に設けられている。
【0061】
より具体的には、アナログフロントエンド回路40は、FSドライバ42、FS差動データレシーバ44、SE(Single Ended)_DPレシーバ46、SE_DMレシーバ48、HSカレントドライバ(広義には、送信回路)50、低速用HS_SQ(SQuelch)_L回路52、高速用HS_SQ回路54、HS差動データレシーバ56を含む。
【0062】
FSドライバ42は、FSモードにおいて、FS回路30からのFS_DPout及びFS_DMoutからなる差動対の送信信号を、DP及びDMからなる差動対の送信信号として出力する。このFSドライバ42は、FS回路30からのFS_OutDisにより出力制御される。
【0063】
FS差動データレシーバ44は、FSモードにおいて、DP及びDMの差動対の受信信号を増幅し、FS_DataInとしてFS回路30に対して出力する。このFS差動データレシーバ44は、FS_CompEnbにより増幅制御される。
【0064】
SE_DPレシーバ46は、FSモードにおいて、シングルエンドの受信信号であるDPを増幅し、SE_DPinとしてFS回路30に対して出力する。
【0065】
SE_DMレシーバ48は、FSモードにおいて、シングルエンドの受信信号であるDMを増幅し、SE_DMinとしてFS回路30に対して出力する。
【0066】
HSカレントドライバ50は、HSモードにおいて、HS回路20からのHS_DPout及びHS_DMoutからなる差動対の送信信号を増幅し、DP及びDMからなる差動対の送信信号として出力する。このHSカレントドライバ50は、HS回路20からのHS_OutDisにより出力制御されると共に、HS_CurrentSourceEnbにより駆動電流の制御が行われる。
【0067】
低速用HS_SQ_L回路52は、DP及びDMの差動対の受信信号の有無を精度良く検出し、信号検出結果としてHS_SQ_Lを出力する。この低速用HS_SQ_L回路52は、HS_SQ_L_Enbにより動作制御され、HS_SQ_L_Pwrにより省電力制御される。
【0068】
高速用HS_SQ回路54は、HSモードにおいて、DP及びDMの差動対の受信信号の有無を検出し、信号検出結果としてHS_SQをHS回路20に対して出力する。この高速用HS_SQ回路54は、HS回路20からのHS_SQ_Enbにより動作制御され、HS_SQ_Pwrにより省電力制御される。
【0069】
HS差動データレシーバ56は、HSモードにおいて、DP及びDMの差動対の受信信号を増幅し、HS_DataIn、HS_DataIn_Lを出力する。このHS差動データレシーバ56は、HS_RxEnbにより増幅制御される。
【0070】
差動対の送受信信号DP、DMのうちDPは、SWA及びプルアップ抵抗Rpuを介して、電源電圧3.3Vに(電気的に)接続される。また、差動対の送受信信号のうちDMは、SWBに接続される。SWA及びSWBは、RpuEnbにより制御される。負荷バランスを考慮すると、DMについても、SWBを介してプルアップ抵抗Rpuと同等の抵抗を接続するようにしてもよい。RpuEnbは、FSモードのとき、少なくともSWAによりDPをプルアップ抵抗Rpuに接続させる。
【0071】
このようにデータ転送制御装置は、HSモードとFSモードの転送速度に対応したドライバ及びレシーバを含んで構成されている。
【0072】
2.1 送受信系の構成
図2に、図1に示したデータ転送制御装置を用いて、HSモードでデータ転送を行う場合の送受信系の構成要部の一例を示す。
【0073】
HSモードでデータ転送を行う場合、上述した物理層回路を含む送信側データ転送制御装置60-Tと、受信側データ転送制御装置60-Rとが、差動対の送受信信号DP、DMが伝送される差動対の信号線(広義には、第1及び第2の信号線)62-1、62-2を介して接続される。
【0074】
上述したように、USB2.0によれば、HSモードとFSモードの転送速度に対応したドライバ及びレシーバは、それぞれ別個に設けられている。そのため、各モードにおけるドライバ及びレシーバは、差動対の信号線(第1及び第2の信号線62-1、62-2)に共通接続されている。
【0075】
送信側のデータ転送制御装置60-Tのアナログフロントエンド回路は、少なくともFSドライバ42-T、HSカレントドライバ50-Tを含む。受信側のデータ転送制御装置60-Rのアナログフロントエンド回路は、少なくともFSドライバ42-R、HS差動データレシーバ56-Rを含む。
【0076】
USB2.0では、HSモードのデータ転送時における出力インピーダンスZ0(45Ω±10%)が規定されており、第1及び第2の信号線62-1、62-2それぞれには、データ転送制御装置内にこの出力インピーダンスと等価のインピーダンスRsを有するターミネーション用抵抗が接続されている。
【0077】
このターミネーション用抵抗は、FSドライバに接続される。従って、HSモードにおいてFSドライバが「0」をドライブすることによって、このターミネーション用抵抗が、HSモードにおける信号線の終端抵抗として活用されることになる。
【0078】
FSドライバ42-Tは、例えば図1に示すFS_OutDisによる出力制御によって、第1及び第2の信号線62-1、62-2に「0」をドライブする。この結果、送信側のデータ転送制御装置60-T内において、第1及び第2の信号線62-1、62-2が、ターミネーション用抵抗を介してプルダウンされる。
【0079】
また、HSカレントドライバ50-Tは、例えば図1に示すHS_OutDisによる出力制御、HS_CurrentSourceEnbによる駆動電流の供給制御によって、図示しないHS回路からのHS_DPout及びHS_DMoutからなる差動対の送信信号を増幅する。
【0080】
一方、FSドライバ42-Rは、例えば図1に示すFS_OutDisによる出力制御によって、第1及び第2の信号線62-1、62-2に「0」をドライブする。この結果、受信側のデータ転送制御装置60-R内において、第1及び第2の信号線62-1、62-2が、ターミネーション用抵抗を介してプルダウンされる。
【0081】
また、HS差動データレシーバ56-Rは、例えば図1に示すHS_RxEnbによる出力制御によって、第1及び第2の信号線62-1、62-2の差動対の受信信号を増幅して、HS_DataIn、HS_DataIn_Lを出力する。
【0082】
このように送信側のデータ転送制御装置60-TのHSカレントドライバ50-Tは、送信側及び受信側においてそれぞれターミネーション用抵抗で終端された第1及び第2の信号線62-1、62-2を、送信信号に応じて電流駆動する。
【0083】
3. 送信回路
3.1 電流経路
図3に、このようなHSカレントドライバの構成の概要を示す。
【0084】
HSカレントドライバ50は、第1の電源AVDDとノードNDとの間に接続された電流源70と、ノードNDに一端が接続されたスイッチ素子SW1〜SW3とを含む。スイッチ素子SW1の他端は、DP端子(広義には、接続端子)72に接続される。スイッチ素子SW2の他端は、DM端子74に接続される。スイッチ素子SW3の他端は、DA端子76に接続される。DA端子76は、回路内部若しくは回路外部で第2の電源AVSSに接続される。
【0085】
HSカレントドライバが半導体集積装置に集積化された場合、DP端子72としてDPパッド、DM端子74としてDMパッド、DA端子76としてDAパッド(若しくは、AVSSパッド)のいずれかと電流源70とを電気的に接続するようになっている。ここで、パッドは、例えば半導体集積装置の外縁部に沿って配置された接続端子としての電極をいい、各パッドは、パッケージの各端子に対応付けられ、電気的に接続される。
【0086】
このようなHSカレントドライバ50は、スイッチ素子SW1〜SW3を排他的に制御することで、電流源70からの電流がDP端子72、DM端子74及びDA端子76のうちいずれか1つに流れ込むようになっている。
【0087】
より具体的には、DP「1」を送信する場合、HSカレントドライバ50は、HS_DPoutによりスイッチ素子SW1をオン、スイッチ素子SW2及びSW3をオフにして、DP端子72に電流源70からの電流を流す。
【0088】
DM「1」を送信する場合、HSカレントドライバ50は、HS_DMouによりスイッチ素子SW2をオン、スイッチ素子SW1及びスイッチSW3をオフにして、DM端子74に電流源70からの電流を流す。
【0089】
DP「1」若しくはDM「1」の信号送信期間以外の非信号送信期間では、HSカレントドライバ50は、HS_OutDisによりスイッチ素子SW3をオン、スイッチ素子SW1及びSW2をオフにして、DA端子76に電流源70からの電流を流す。
【0090】
こうすることで、非信号送信期間において電流源70からの電流経路を設けない場合に、ノードNDの電圧上昇が発生することを回避することができる。
【0091】
図4に、HSカレントドライバによって送信される差動対の送信信号の波形の一例を示す。
【0092】
図3に示したように、HSカレントドライバ50は、図示しないHS回路から両エッジが揃った状態で排他的に論理動作するHS_DPout及びHS_DMoutが供給される。
【0093】
一般的に、電流源70の動作開始及び動作停止の制御は可能である。しかしながら、電流源70の動作の安定化に時間を要するため、HSモードのような高速転送を行う場合に、送信のたびに電流源70の動作開始及び動作停止を行うことは困難である。そこで、動作安定のためには、電流源70は、定常的に電流を流すことが必要となる。
【0094】
このように定常的に電流源70によって電流が供給される場合において、非信号送信期間におけるスイッチ素子SW3を介した電流経路を設けないとき、定常的に流れる電流源70からの電流によって、ノードNDの電圧が上昇する。
【0095】
このとき、図4のT1に示すHS_DPoutによりスイッチ素子SW1をオンすると、DPの電圧が規定されたレベルLV0を越える。すなわち、非信号送信期間から信号送信期間になった最初のT1におけるHS_DPoutで出力されるDPの電圧が高くなってしまうという問題が生じる。このDPの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧LV0に近付く。
【0096】
DMについても同様で、T1に続くT2において、HS_DMoutによりスイッチ素子SW2をオンすると、DMの電圧が規定されたレベルLV0を超えてしまう場合がある。このDMの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧LV0に近付く。
【0097】
そこで、図3では、非信号送信期間に、スイッチ素子SW3を介して電流源70からの電流をDA端子に流すことにより、非信号送信期間におけるノードNDの電圧上昇を回避し、非信号送信期間から信号送信期間になった最初の送信信号の出力レベルが規格外になることを防止し、動作の安定化を図る。
【0098】
3.2 インピーダンス
ところで、HSカレントドライバ50により第1及び第2の信号線62-1、62-2を電流駆動する場合、ノードNDから受信端側のインピーダンスにより、送信信号レベルが決まる。
【0099】
ここで、ノードNDからスイッチ素子SW1及び第1の信号線62-1を介した受信端までのインピーダンスをZp、ノードNDからスイッチ素子SW2及び第2の信号線62-2を介した受信端までのインピーダンスをZm、ノードNDからスイッチ素子SW3及びDA端子74を介して第2の電源AVSSまでのインピーダンスをZaとする。
【0100】
非信号送信期間においてDA端子への電流経路が設けられている場合であっても、「Zp:Zm:Za=1:1:α(ただし、1<α)」のとき、DA端子への電流経路のインピーダンスが高い分だけノードNDの電圧が上昇する。このとき、図4のT3に示すHS_DPoutによりスイッチ素子SW1をオンすると、DPの電圧が規定されたレベルLV0を越える場合がある。すなわち、非信号送信期間から信号送信期間になった最初のT3におけるHS_DPoutで出力されるDPの電圧が高くなってしまうという問題が生じる。このDPの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧LV0に近付く。
【0101】
DMについても同様で、T3に続くT4において、HS_DMoutによりスイッチ素子SW2をオンすると、DMの電圧が規定されたレベルLV0を超えてしまう場合がある。このDMの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧LV0に近付く。
【0102】
また、非信号送信期間においてDA端子への電流経路が設けられている場合であっても、「Zp:Zm:Za=1:1:β(0<β<1)」のとき、DA端子への電流経路のインピーダンスが低いため、ノードNDの電圧が下降する。このとき、図4のT3に示すHS_DPoutによりスイッチ素子SW1をオンすると、DPの電圧が規定されたレベルLV0に達しない。すなわち、非信号送信期間から信号送信期間になった最初のT3におけるHS_DPoutで出力されるDPの電圧が低くなってしまい、受信端で正常に送信信号が検出されなくなるおそれが発生するという問題が生じる。このDPの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧LV0に近付く。
【0103】
DMについても同様で、T3に続くT4において、HS_DMoutによりスイッチ素子SW2をオンすると、DMの電圧が規定されたレベルLV0に達しない場合がある。このDMの電圧は、時間経過と共に、本来の信号送信期間で出力されるべき電圧LV0に近付く。
【0104】
このように、ノードNDからの各電流経路のインピーダンスが揃っていない場合、各経路を介して出力される信号レベルが揃わなくなるばかりでなく、ノードNDの電圧の変動も生じてしまう。
【0105】
第1及び第2の信号線62-1、62-2は、上述したように送信側及び受信側のターミネーション用抵抗と信号線の抵抗とにより規定されたインピーダンスZ0となる。そこで、図3では、各電流経路のインピーダンスを同等とするため、非信号送信期間にスイッチ素子SW3を介して電流源70からの電流をDA端子に流す経路のインピーダンスが、上述のインピーダンスと同等となるようにしている。
【0106】
以上のようにインピーダンスの調整が行われたHSカレントドライバを構成することで、例えばHSモードによるデータ転送を実現することができる。また、これに必要とされる電流源の動作を安定させ、高速なデータ転送の安定化を図ることができる。
【0107】
3.3 送信回路の構成例
以下では、このようなHSカレントドライバに適用可能な送信回路の具体的な構成について説明する。
【0108】
<第1の実施形態>
図5に、本発明の第1の実施形態における送信回路の構成例を示す。
【0109】
第1の実施形態における送信回路50は、データ転送制御装置60において、USB2.0で規定された信号の送信を行う。このデータ転送制御装置60は、DP端子72、DM端子74、DA端子76を含む。
【0110】
DP端子72は、差動対の信号線を構成する第1の信号線62-1に電気的に接続される。DM端子74は、差動対の信号線を構成する第2の信号線62-2に電気的に接続される。DA端子76は、第2の電源AVSSに電気的に接続される。
【0111】
送信回路50は、定電流源80、スイッチ素子SW1としてのn型MOSトランジスタ82-P、スイッチ素子SW2としてのn型MOSトランジスタ82-M、スイッチ素子SW3としてのn型MOSトランジスタ82-Aを含む。
【0112】
定電流源80は、電流源制御信号CI60によって動作制御される。定電流源80は、この電流源制御信号CI60の電流値に応じた所与の定電流値の電流をノードNDに供給する。
【0113】
ノードNDは、n型MOSトランジスタ82-P、82-M、82-Aの各ソース端子に接続される。
【0114】
n型MOSトランジスタ82-Pは、ドレイン端子にDP端子72が接続され、ゲート端子にHS回路からのHS_DPoutが供給される。
【0115】
n型MOSトランジスタ82-Mは、ドレイン端子にDM端子74が接続され、ゲート端子にHS回路からのHS_DMoutが供給される。
【0116】
n型MOSトランジスタ82-Aは、ドレイン端子にDA端子76が接続され、ゲート端子にHS回路からのHS_OutDisが供給される。
【0117】
n型MOSトランジスタ82-Pのドレイン端子とDP端子72とを電気的に接続する第1の送信信号線84-Pは、上述したようにFSドライバのターミネーション用抵抗によって終端される。そのため、図5では、模式的に第1の送信信号線84-Pと第2の電源AVSSとの間に、インピーダンスRsを有する抵抗素子が接続されている。
【0118】
n型MOSトランジスタ82-Mのドレイン端子とDM端子74とを電気的に接続する第2の送信信号線84-Mは、上述したようにFSドライバのターミネーション用抵抗によって終端される。そのため、図5では、模式的に第2の送信信号線84-Mと第2の電源AVSSとの間に、インピーダンスRsを有する抵抗素子が接続されている。
【0119】
第1の実施形態ではn型MOSトランジスタ82-P、82-MがそれぞれHS_DPout、HS_DMoutによりオンされたときのインピーダンスが、Rs/2となるような形状で形成されている。
【0120】
また、n型MOSトランジスタ82-Aは、HS_OutDisによりオンされたときのインピーダンスがRsとなるような形状で形成されている。
【0121】
ここで、n型MOSトランジスタ82-Pのチャネル幅をWp、n型MOSトランジスタ82-Mのチャネル幅をWm、n型MOSトランジスタ82-Aのチャネル幅をWaとする。例えば、各トランジスタのチャネル長Lを一定にして、チャネル幅Wp(Wm)でインピーダンスRs/2を実現し、「Wp:Wm:Wa=1:1:0.5」に調整することによって、容易に上述したインピーダンスを有するトランジスタを実現することができる。
【0122】
定電流源80は、p型MOSトランジスタ86-1〜86-4を含み、2段構成されたカレントミラー回路である。
【0123】
すなわち、p型MOSトランジスタ86-1は、ソース端子に第1の電源AVDDが接続され、ドレイン端子にp型MOSトランジスタ86-2のソース端子が接続される。p型MOSトランジスタ86-1のゲート端子及びドレイン端子は、接続されている。p型MOSトランジスタ86-2のゲート端子及びドレイン端子は、接続されている。
【0124】
p型MOSトランジスタ86-2のドレイン端子には、電流源制御信号CI60が供給される。
【0125】
一方、p型MOSトランジスタ86-3は、ソース端子に第1の電源AVDDが接続され、ドレイン端子にp型MOSトランジスタ86-4のソース端子が接続される。p型MOSトランジスタ86-3のゲート端子及びドレイン端子は、接続されている。p型MOSトランジスタ86-4のゲート端子及びドレイン端子は、接続されている。
【0126】
p型MOSトランジスタ86-4のドレイン端子は、ノードNDに接続される。
【0127】
このような定電流源80では、2段のカレントミラー構成により、安定した定電流値の電流を生成することができる。この定電流源80は、電流源制御信号CI60で供給される電流値に対して、所与のミラー比率倍の定電流値の電流をノードNDに供給する。
【0128】
上述した構成の送信回路において、ノードNDから見たn型MOSトランジスタ82-P、82-M、82-Aを介した電流経路のインピーダンスは、全てRsと同等となる。
【0129】
すなわち、DP「1」を送信する場合、HS_DPoutによりn型MOSトランジスタ82-Pをオンすることにより、ノードNDに供給される定電流でノードNDから見たインピーダンスRsを駆動することになる。
【0130】
DM「1」を送信する場合、HS_DMoutによりn型MOSトランジスタ82-Mをオンすることにより、ノードNDに供給される定電流でノードNDから見たインピーダンスRsを駆動することになる。
【0131】
また、DP及びDMに「0」を送信する非信号送信期間では、n型MOSトランジスタ82-Aをオンすることにより、ノードNDに供給される定電流でノードNDから見たインピーダンスRsを駆動することになる。
【0132】
従って、このインピーダンスRsを、USB2.0で規定されるHSカレントドライバの出力インピーダンスに調整することによって、HSモードによるデータ転送を実現することができる。
【0133】
図6に、第1の実施形態における送信回路によって送信される差動対の送信信号の波形の一例を示す。
【0134】
上述したように第1の実施形態における送信回路は、非信号送信期間における定電流源の電流経路を設け、ノードNDからの電流経路のインピーダンスを全て同等とするように構成されている。これにより、非信号送信期間から信号送信期間への最初のT10のHS_DPoutで出力されるDPの電圧は、本来の送信期間で出力されるべきレベルLV0で出力され、規格外の信号レベルが出力されることがなくなる。
【0135】
更に、図5に示すように、第1の実施形態ではスイッチ素子としてn型MOSトランジスタを用いていることを特徴としている。
【0136】
図7に、スイッチ素子としてn型MOSトランジスタを用いた場合とp型MOSトランジスタを用いた場合における送信信号の波形の概要を模式的に示す。
【0137】
図7(A)に示すように、スイッチ素子としてn型MOSトランジスタを用いた場合、ゲート端子に供給されるゲート信号(例えば、図5ではHS_DPout、HS_DMout、HSOutDis)のアクティブ方向と、ゲート信号がアクティブになったときにn型MOSトランジスタのソース端子及びドレイン端子を介して出力される送信信号(例えば、図5ではDP、DM)のアクティブ方向とが同一方向となる。
【0138】
これに対して、図7(B)に示すように、スイッチ素子としてp型MOSトランジスタを用いた場合、ゲート端子に供給されるゲート信号のアクティブ方向と、n型MOSトランジスタのソース端子及びドレイン端子を介して出力される送信信号のアクティブ方向とが相反する方向となる。この場合、ゲート信号が論理レベル「L」になってから、p型MOSトランジスタのソース端子及びドレイン端子間に電流が流れるため、送信信号に負方向のノイズが相加される可能性が生ずる。
【0139】
このため、図7(A)に示すように、n型MOSトランジスタをスイッチ素子として用いることによって、p型MOSトランジスタに比べて素子面積の縮小化が図れるとともに、送信信号に相加されるノイズを除去することができ、信頼性の高い送信信号を生成することができるようになる。
【0140】
<第2の実施形態>
図8に、本発明の第2の実施形態における送信回路の構成例を示す。
【0141】
ただし、図5に示した第1の実施形態における送信回路と同一部分には同一符号を付し、説明を省略する。
【0142】
第2の実施形態における送信回路100は、データ転送制御装置60において、USB2.0で規定された信号の送信を行う。
【0143】
第2の実施形態における送信回路100が第1の実施形態における送信回路50と異なる第1の点は、スイッチ素子SW3として適用されたn型MOSトランジスタ102-Aの形状がn型MOSトランジスタ82-Aの形状と異なる点である。
【0144】
また、第2の実施形態における送信回路100が第1の実施形態における送信回路50と異なる第2の点は、n型MOSトランジスタ102-Aのドレイン端子とDA端子76との間にインピーダンスがRs/2の抵抗素子104が挿入されている点である。
【0145】
すなわち、送信回路100では、n型MOSトランジスタ102-Aの形状をn型MOSトランジスタ82-P、82-Mと同一形状とし、「Wp:Wm:Wa=1:1:1」となるように構成することによって、n型MOSトランジスタ102-AがHS_OutDisによりオンされたときのオン抵抗のインピーダンスがRs/2となるようにしている。更に、インピーダンスRs/2の抵抗素子104を、n型MOSトランジスタ102-Aのドレイン端子とDA端子76との間に挿入している。
【0146】
このように構成することにより、ノードNDからDA端子76への電流経路のインピーダンスはRsとなって、ノードNDから見たn型MOSトランジスタ82-P、82-M、102-Aを介した電流経路のインピーダンスは、全てRsと同等となる。
【0147】
このような構成の第2の実施形態における送信回路100の動作は、第1の実施形態における送信回路50の動作と同様のため説明を省略する。
【0148】
従って、第2の実施形態における送信回路100は、第1の実施形態における送信回路50と同様の効果を奏すると共に、ノードNDに接続されるスイッチ素子としてのトランジスタの形状を同一にすることができるので、プロセス変動によるノードNDに接続される各トランジスタのオン抵抗の変動を吸収することができる。また、抵抗素子104として、第1及び第2の送信信号線84-M、84-Pに接続されるターミネーション用抵抗と同一構成の抵抗素子を並列に接続して構成した場合、プロセス変動による各抵抗素子の抵抗値の変動を吸収することができる。
【0149】
<第3の実施形態>
図9に、本発明の第3の実施形態における送信回路の構成例を示す。
【0150】
ただし、図5に示した第1の実施形態における送信回路と同一部分には同一符号を付し、説明を省略する。
【0151】
第3の実施形態における送信回路120は、データ転送制御装置60において、USB2.0で規定された信号の送信を行う。
【0152】
第3の実施形態における送信回路120が第1の実施形態における送信回路50と異なる第1の点は、スイッチ素子SW3として適用されたn型MOSトランジスタ122-Aの形状がn型MOSトランジスタ82-Aの形状と異なる点である。
【0153】
また、第3の実施形態における送信回路120が第1の実施形態における送信回路50と異なる第2の点は、データ転送制御装置外部においてDA端子76にインピーダンスがRs/2の抵抗素子が接続される点である。
【0154】
すなわち、送信回路120では、n型MOSトランジスタ122-Aの形状をn型MOSトランジスタ82-P、82-Mと同一形状とし、「Wp:Wm:Wa=1:1:1」となるように構成することによって、n型MOSトランジスタ122-AがHS_OutDisによりオンされたときのオン抵抗のインピーダンスがRs/2となるようにしている。更に、装置外部において、DA端子76にインピーダンスRs/2の抵抗素子が接続されるようにしている。
【0155】
このように構成することにより、ノードNDからDA端子76への電流経路のインピーダンスはRs/2となって、ノードNDから見たn型MOSトランジスタ82-P、82-M、122-Aを介した電流経路のインピーダンスは、全てRsと同等となる。
【0156】
このような構成の第3の実施形態における送信回路120の動作は、第1の実施形態における送信回路50の動作と同様のため説明を省略する。
【0157】
従って、第3の実施形態における送信回路120は、第1の実施形態における送信回路50と同様の効果を奏すると共に、ノードNDに接続されるスイッチ素子としてのトランジスタの形状を同一にすることができるので、プロセス変動によるノードNDに接続される各トランジスタのオン抵抗の変動を吸収することができる。また、第2の実施形態と異なり、装置内に抵抗素子104を設ける必要がなくなり、送信回路の小型化、低コスト化を図ることができるようになる。
【0158】
<第4の実施形態>
図10に、本発明の第4の実施形態における送信回路の構成例を示す。
【0159】
ただし、図5に示した第1の実施形態における送信回路と同一部分には同一符号を付し、説明を省略する。
【0160】
第4の実施形態における送信回路140は、データ転送制御装置60において、USB2.0で規定された信号の送信を行う。
【0161】
第4の実施形態における送信回路140が第1の実施形態における送信回路50と異なる第1の点は、スイッチ素子SW3として適用されたn型MOSトランジスタ142-Aの形状がn型MOSトランジスタ82-Aの形状と異なる点である。
【0162】
また、第4の実施形態における送信回路140が第1の実施形態における送信回路50と異なる第2の点は、n型MOSトランジスタ142-Aのドレイン端子とDA端子76とを電気的に接続する第3の送信信号線84-Aと、第2の電源AVSSとの間にインピーダンスRsを有する抵抗素子が接続されている点である。
【0163】
更に、第4の実施形態における送信回路140が第1の実施形態における送信回路50と異なる第3の点は、データ転送制御装置外部においてDA端子76にインピーダンスRsを有する抵抗素子が接続される点である。
【0164】
すなわち、送信回路140では、n型MOSトランジスタ142-Aの形状をn型MOSトランジスタ82-P、82-Mと同一形状とし、「Wp:Wm:Wa=1:1:1」となるように構成することによって、n型MOSトランジスタ142-AがHS_OutDisによりオンされたときのオン抵抗のインピーダンスがRs/2となるようにしている。更に、第3の送信信号線84-Aと第2の電源AVSSとの間にインピーダンスRsの抵抗素子が接続され、DA端子76もインピーダンスRsの抵抗素子で終端されるようにしている。
【0165】
このように構成することにより、ノードNDからDA端子76への電流経路のインピーダンスはRs/2となって、ノードNDから見たn型MOSトランジスタ82-P、82-M、142-Aを介した電流経路のインピーダンスは、全てRsと同等となる。
【0166】
このような構成の第4の実施形態における送信回路140の動作は、第1の実施形態における送信回路50の動作と同様のため説明を省略する。
【0167】
従って、第4の実施形態における送信回路140は、第1の実施形態における送信回路50と同様の効果を奏すると共に、ノードNDに接続されるスイッチ素子としてのトランジスタの形状を同一にすることができるので、プロセス変動によるノードNDに接続される各トランジスタのオン抵抗の変動を吸収することができる。また、DA端子について、DP端子及びDM端子と同様の構成をすることができるので、セルの流用、レイアウト配置等設計工数の削減と共に、特性を容易に揃えることができる。
【0168】
<第5の実施形態>
図11に、本発明の第5の実施形態における送信回路の構成例を示す。
【0169】
ただし、図5に示した第1の実施形態における送信回路と同一部分には同一符号を付し、説明を省略する。
【0170】
第5の実施形態における送信回路160は、データ転送制御装置60において、USB2.0で規定された信号の送信を行う。
【0171】
第5の実施形態における送信回路160が第1の実施形態における送信回路50と異なる第1の点は、スイッチ素子SW3として適用されたn型MOSトランジスタ162-Aの形状がn型MOSトランジスタ82-Aの形状と異なる点である。
【0172】
また、第5の実施形態における送信回路160が第1の実施形態における送信回路50と異なる第2の点は、n型MOSトランジスタ162-Aと第2の電源AVSSとの間にインピーダンスがRs/2の抵抗素子が挿入されている点である。
【0173】
更に、第5の実施形態における送信回路160が第1の実施形態における送信回路50と異なる第3の点は、DA端子が省略されている点である。
【0174】
すなわち、送信回路160では、n型MOSトランジスタ162-Aの形状をn型MOSトランジスタ82-P、82-Mと同一形状とし、「Wp:Wm:Wa=1:1:1」となるように構成することによって、n型MOSトランジスタ162-AがHS_OutDisによりオンされたときのオン抵抗のインピーダンスがRs/2となるようにしている。更に、インピーダンスRs/2の抵抗素子を、n型MOSトランジスタ162-Aのドレイン端子と第2の電源AVSSとの間に接続する一方、DA端子自体を省略するようにしている。
【0175】
このように構成することにより、ノードNDからn型MOSトランジスタ162-Aへの電流経路のインピーダンスはRsとなって、ノードNDから見たn型MOSトランジスタ82-P、82-M、162-Aを介した電流経路のインピーダンスは、全てRsと同等となる。
【0176】
このような構成の第5の実施形態における送信回路160の動作は、第1の実施形態における送信回路50の動作と同様のため説明を省略する。
【0177】
従って、第5の実施形態における送信回路160は、第1の実施形態における送信回路50と同様の効果を奏すると共に、ノードNDに接続されるスイッチ素子としてのトランジスタの形状を同一にすることができるので、プロセス変動によるノードNDに接続される各トランジスタのオン抵抗の変動を吸収することができる。また、スイッチ素子SW3として用いたn型MOSトランジスタ162-Aのドレイン端子を、装置内部で第2の電源AVSSに接続するようにしたので、端子を削減することができ、装置の低コスト化を図ることができる。
【0178】
4. 電子機器
次に、第1〜第5の実施形態における送信回路を含むデータ転送制御装置が適用された電子機器の例について説明する。
【0179】
例えば図12(A)に電子機器の1つであるプリンタの内部ブロック図を示し、図13(A)にその外観図を示す。CPU(マイクロコンピュータ)510はシステム全体の制御等を行う。操作部511はプリンタをユーザが操作するためのものである。ROM516には、制御プログラム、フォント等が格納され、RAM517はCPU510のワーク領域として機能する。DMAC518は、CPU510を介さずにデータ転送を行うためのDMAコントローラである。表示パネル519はプリンタの動作状態をユーザに知らせるためのものである。
【0180】
USBを介してパーソナルコンピュータ等の他のデバイスから送られてきたシリアルの印字データは、データ転送制御装置500によりパラレルの印字データに変換される。そして、変換後のパラレル印字データは、CPU510又はDMAC518により、印字処理部(プリンタエンジン)512に送られる。そして、印字処理部512においてパラレル印字データに対して所与の処理が施され、プリントヘッダ等からなる印字部(データの出力処理を行う装置)514により紙に印字されて出力される。
【0181】
図12(B)に電子機器の1つであるスキャナの内部ブロック図を示し、図13(B)にその外観図を示す。CPU520はシステム全体の制御等を行う。操作部521はスキャナをユーザが操作するためのものである。ROM526には制御プログラム等が格納され、RAM527はCPU520のワーク領域として機能する。DMAC528はDMAコントローラである。
【0182】
光源、光電変換器等からなる画像読み取り部(データの取り込み処理を行う装置)522により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部(スキャナエンジン)524により処理される。そして、処理後の画像データは、CPU520又はDMAC528によりデータ転送制御装置500に送られる。データ転送制御装置500は、このパラレルの画像データをシリアルデータに変換し、USBを介してパーソナルコンピュータ等の他のデバイスに送信する。
【0183】
図12(C)に電子機器の1つであるCD−RWドライブの内部ブロック図を示し、図13(C)にその外観図を示す。CPU530はシステム全体の制御等を行う。操作部531はCD−RWをユーザが操作するためのものである。ROM536には制御プログラム等が格納され、RAM537はCPU530のワーク領域として機能する。DMAC538はDMAコントローラである。
【0184】
レーザ、モータ、光学系等からなる読み取り&書き込み部(データの取り込み処理を行う装置又はデータの記憶処理を行うための装置)533によりCD−RW532から読み取られたデータは、信号処理部534に入力され、エラー訂正処理等の所与の信号処理が施される。そして、信号処理が施されたデータが、CPU530又はDMAC538によりデータ転送制御装置500に送られる。データ転送制御装置500は、このパラレルのデータをシリアルデータに変換し、USBを介してパーソナルコンピュータ等の他のデバイスに送信する。
【0185】
一方、USBを介して他のデバイスから送られてきたシリアルのデータは、データ転送制御装置500によりパラレルのデータに変換される。そして、このパラレルデータは、CPU530又はDMAC538により信号処理部534に送られる。そして、信号処理部534においてこのパラレルデータに対して所与の信号処理が施され、読み取り&書き込み部533によりCD−RW532に記憶される。
【0186】
なお、図12(A)、(B)、(C)において、CPU510、520、530の他に、データ転送制御装置500でのデータ転送制御のためのCPUを別に設けるようにしてもよい。
【0187】
第1〜第5の実施形態における送信回路のいずれかを含むデータ転送制御装置を電子機器に用いれば、USB2.0におけるHSモードでのデータ転送を実現できるようになる。従って、ユーザがパーソナルコンピュータ等によりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、CD−RWからのデータの読み取りや、CD−RWへのデータの書き込みを高速に行うことができるようになる。
【0188】
また、第1〜第5の実施形態における送信回路のいずれかを含むデータ転送制御装置を電子機器に用いれば、製造コストが安い通常の半導体プロセスでも、HSモードでのデータ転送が可能なデータ転送制御装置を製造できるようになる。従って、データ転送制御装置の低コスト化を図れ、電子機器の低コスト化も図れるようになる。また、データ転送の信頼性を向上でき、電子機器の信頼性も向上できるようになる。
【0189】
また、第1〜第5の実施形態における送信回路のいずれかを含むデータ転送制御装置を電子機器に用いれば、データ転送制御装置の高性能を維持しながらも、電子機器を製造する多様なユーザの要望に応えることが可能となり、電子機器の付加価値を高めることができる。
【0190】
なお第1〜第5の実施形態における送信回路のいずれかを含むデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ(CD−ROM、DVD)、光磁気ディスクドライブ(MO)、ハードディスクドライブ、TV、VTR、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサ等種々のものを考えることができる。
【0191】
なお、本発明は上述した実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【0192】
また、本発明は、USB2.0のインタフェース(データ転送)に適用されることが特に望ましいが、これに限定されるものではない。例えばUSB2.0と同様の思想に基づく規格やUSB2.0を発展させた規格のインタフェースにも本発明は適用できる。
【図面の簡単な説明】
【図1】本発明に係る送信回路が適用されるデータ転送制御装置の構成の一例を示す構成図である。
【図2】HSモードでデータ転送を行う場合の送受信系の構成要部の一例を示す構成図である。
【図3】HSカレントドライバの構成の概要を示す構成図である。
【図4】HSカレントドライバによって送信される差動対の送信信号の波形の一例を示す説明図である。
【図5】第1の実施形態における送信回路の構成例を示す構成図である。
【図6】第1の実施形態における送信回路によって送信される差動対の送信信号の波形の一例を示す説明図である。
【図7】図7(A)は、スイッチ素子としてn型MOSトランジスタを用いた場合の送信信号の波形の概要を模式的に示す説明図である。図7(B)は、スイッチ素子としてp型MOSトランジスタを用いた場合の送信信号の波形の概要を模式的に示す説明図である。
【図8】第2の実施形態における送信回路の構成例を示す構成図である。
【図9】第3の実施形態における送信回路の構成例を示す構成図である。
【図10】第4の実施形態における送信回路の構成例を示す構成図である。
【図11】第5の実施形態における送信回路の構成例を示す構成図である。
【図12】図12(A)、(B)、(C)は、種々の電子機器の内部ブロック図の例である。
【図13】図13(A)、(B)、(C)は、種々の電子機器の外観図の例である。
【符号の説明】
10 データハンドラ回路
20 HS回路
22 DLL回路
24 エラスティシティバッファ
30 FS回路
40 アナログフロントエンド回路
42、42-R、42-T FSドライバ
44 FS差動データレシーバ
46 SE_DPレシーバ
48 SE_DMレシーバ
50、50-T、100、120、140、160 HSカレントドライバ(送信回路)
52 低速用HS_SQ_L回路
54 高速用HS_SQ_L回路
56、56-R HS差動データレシーバ
60、500 データ転送制御装置
60-R 受信側データ転送制御装置
60-T 送信側データ転送制御装置
62-1 第1の信号線
62-2 第2の信号線
70 電流源
72 DP端子
74 DM端子
76 DA端子
80 定電流源
82-P、82-M、82-A、102-A、122-A、142-A、162-A n型MOSトランジスタ
84-P 第1の送信信号線
84-M 第2の送信信号線
84-A 第3の送信信号線
86-1〜86-4 p型MOSトランジスタ
102 トランジスタ
104 抵抗素子
SW1〜SW3 スイッチ素子
Claims (12)
- 差動対を構成する第1及び第2の信号線を介して信号を送信する送信回路であって、
第1の電源と所与のノードとの間に接続された電流源と、
前記ノードと前記第1の信号線との間に挿入された第1のスイッチ素子と、
前記ノードと前記第2の信号線との間に挿入された第2のスイッチ素子と、
前記ノードと第2の電源との間に挿入された第3のスイッチ素子と、
を含み、
信号送信期間では、前記第1及び第2のスイッチ素子のいずれか一方を介して前記電流源の電流により前記第1又は第2の信号線を駆動し、
信号送信期間以外では、前記第3のスイッチ素子を介して前記ノードを第2の電源に接続することを特徴とする送信回路。 - 所与のインピーダンスZ0で終端された第1及び第2の信号線からなる差動対の信号線を介して信号を送信する送信回路であって、
第1の電源と所与のノードとの間に接続された電流源と、
前記ノードと前記第1の信号線との間に挿入され、オンした場合にインピーダンスZ0と同等のインピーダンスを有する第1のトランジスタと、
前記ノードと前記第2の信号線との間に挿入され、オンした場合にインピーダンスZ0と同等のインピーダンスを有する第2のトランジスタと、
前記ノードと第2の電源との間に挿入され、オンした場合にインピーダンスZ0の2倍と同等のインピーダンスを有する第3のトランジスタと、
を含み、
信号送信期間では、前記第1及び第2のトランジスタのいずれか一方を介して前記電流源により前記第1又は第2の信号線を駆動し、
信号送信期間以外では、第3のトランジスタを介して前記ノードを第2の電源に接続することを特徴とする送信回路。 - 請求項2において、
一端が第2の電源に接続され、インピーダンスZ0と同等のインピーダンスを有する負荷素子を含み、
前記第3のトランジスタは、オンした場合にインピーダンスZ0と同等のインピーダンスを有し、前記負荷素子の他端と前記ノードとの間に挿入されていることを特徴とする送信回路。 - 所与のインピーダンスZ0で終端された第1及び第2の信号線からなる差動対の信号線を介して信号を送信する送信回路であって、
第1の電源と所与のノードとの間に接続された電流源と、
前記第1及び第2の信号線に接続される第1及び第2の接続端子と、
外部で第2の電源に接続される第3の接続端子と、
前記ノードと前記第1の接続端子との間に挿入され、オンした場合にインピーダンスZ0/2と同等のインピーダンスを有する第1のトランジスタと、
前記ノードと前記第2の接続端子との間に挿入され、オンした場合にインピーダンスZ0/2と同等のインピーダンスを有する第2のトランジスタと、
前記ノードと前記第3の接続端子との間に挿入され、オンした場合にインピーダンスZ0と同等のインピーダンスを有する第3のトランジスタと、
前記第1のトランジスタと前記第1の接続端子とを接続する第1の送信信号線と、第2の電源との間に接続され、インピーダンスZ0と同等のインピーダンスを有する第1の負荷素子と、
前記第2のトランジスタと前記第2の接続端子とを接続する第2の送信信号線と、第2の電源との間に接続され、インピーダンスZ0と同等のインピーダンスを有する第2の負荷素子と、
を含み、
信号送信期間では、前記第1及び第2のトランジスタのいずれか一方を介して前記電流源により前記第1又は第2の信号線を駆動し、
信号送信期間以外では、前記第3のトランジスタを介して前記ノードを第2の電源に接続することを特徴とする送信回路。 - 請求項4において、
前記第3のトランジスタと前記第3の接続端子との間に接続され、インピーダンスZ0/2と同等のインピーダンスを有する第3の負荷素子を含み、
前記第3のトランジスタは、オンした場合にインピーダンスZ0/2と同等のインピーダンスを有することを特徴とする送信回路。 - 請求項4において、
前記第3のトランジスタは、オンした場合にインピーダンスZ0/2と同等のインピーダンスを有し、
前記第3の接続端子は、外部でインピーダンスZ0/2と同等のインピーダンスで終端されることを特徴とする送信回路。 - 請求項4において、
前記第3のトランジスタと前記第3の接続端子とを接続する第3の送信信号線と、第2の電源との間に接続され、インピーダンスZ0と同等のインピーダンスを有する第4の負荷素子を含み、
前記第3のトランジスタは、オンした場合にインピーダンスZ0/2と同等のインピーダンスを有し、
前記第3の接続端子は、外部でインピーダンスZ0と同等のインピーダンスで終端されることを特徴とする送信回路。 - 請求項4において、
前記第3のトランジスタと第2の電源との間に挿入され、インピーダンスZ0/2と同等のインピーダンスを有する第5の負荷素子を含み、
前記第3のトランジスタは、オンした場合にインピーダンスZ0/2と同等のインピーダンスを有し、
前記第3の接続端子が省略されていることを特徴とする送信回路。 - 請求項2乃至8のいずれかにおいて、
前記第1乃至第3のトランジスタのうち少なくとも1つは、n型MOSトランジスタであることを特徴とする送信回路。 - 請求項1乃至9のいずれかにおいて、
差動対を構成する第1及び第2の信号線を介して送信される信号は、USB(Universal Serial Bus)規格で規定された信号であることを特徴とする送信回路。 - 所与の送信処理を行う回路と、
前記送信処理に基づく信号を送信する請求項1乃至10のいずれか記載の送信回路と、
を含むことを特徴とするデータ転送制御装置。 - 請求項11記載のデータ転送制御装置と、
前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、
を含むことを特徴とする電子機器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001143633A JP3651410B2 (ja) | 2001-05-14 | 2001-05-14 | 送信回路、データ転送制御装置及び電子機器 |
US10/142,066 US6664804B2 (en) | 2001-05-14 | 2002-05-10 | Transmission circuit, data transfer control device, and electronic equipment |
CNB021193800A CN1190742C (zh) | 2001-05-14 | 2002-05-14 | 发送电路、数据传输控制装置及电子机器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001143633A JP3651410B2 (ja) | 2001-05-14 | 2001-05-14 | 送信回路、データ転送制御装置及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002344542A JP2002344542A (ja) | 2002-11-29 |
JP3651410B2 true JP3651410B2 (ja) | 2005-05-25 |
Family
ID=18989746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001143633A Expired - Lifetime JP3651410B2 (ja) | 2001-05-14 | 2001-05-14 | 送信回路、データ転送制御装置及び電子機器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6664804B2 (ja) |
JP (1) | JP3651410B2 (ja) |
CN (1) | CN1190742C (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6766155B2 (en) * | 2002-01-24 | 2004-07-20 | Agilent Technologies, Inc. | Fixed termination scheme for differential receiver that compensates for process, voltage, and temperature variations |
US20040186357A1 (en) * | 2002-08-20 | 2004-09-23 | Welch Allyn, Inc. | Diagnostic instrument workstation |
US20050288571A1 (en) | 2002-08-20 | 2005-12-29 | Welch Allyn, Inc. | Mobile medical workstation |
CN100561407C (zh) * | 2002-12-27 | 2009-11-18 | 富士通微电子株式会社 | Usb装置和usb装置的控制方法 |
JPWO2004095250A1 (ja) * | 2003-04-23 | 2006-07-13 | 富士通株式会社 | Usbアップストリームデバイス、usbコネクタ、およびusbケーブル |
JP4131234B2 (ja) * | 2003-12-17 | 2008-08-13 | セイコーエプソン株式会社 | マクロセル、集積回路装置、及び電子機器 |
CN1333326C (zh) * | 2004-03-12 | 2007-08-22 | 凌阳科技股份有限公司 | 光学鼠标光源亮度控制装置 |
JP3726911B2 (ja) * | 2004-05-24 | 2005-12-14 | セイコーエプソン株式会社 | 送信回路、データ転送制御装置及び電子機器 |
JP3778291B2 (ja) | 2004-05-24 | 2006-05-24 | セイコーエプソン株式会社 | 送信回路、データ転送制御装置及び電子機器 |
JP4259446B2 (ja) * | 2004-10-12 | 2009-04-30 | セイコーエプソン株式会社 | トランシーバ、データ転送制御装置及び電子機器 |
JP4957100B2 (ja) * | 2005-11-25 | 2012-06-20 | セイコーエプソン株式会社 | 送信回路、データ転送制御装置及び電子機器 |
JP5082309B2 (ja) * | 2005-11-25 | 2012-11-28 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
JP2008028442A (ja) * | 2006-07-18 | 2008-02-07 | Ricoh Co Ltd | 電流駆動型差動ドライバを備える半導体装置及び電流駆動差動ドライバの動作制御方法 |
JP2008250725A (ja) * | 2007-03-30 | 2008-10-16 | Nec Electronics Corp | インターフェース回路 |
JP5342039B2 (ja) * | 2011-06-15 | 2013-11-13 | 株式会社東芝 | 電子機器 |
JP5803895B2 (ja) * | 2012-12-26 | 2015-11-04 | 株式会社デンソー | 伝送装置 |
US9088445B2 (en) * | 2013-03-07 | 2015-07-21 | Qualcomm Incorporated | Method and apparatus for selectively terminating signals on a bidirectional bus based on bus speed |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100272671B1 (ko) * | 1998-03-09 | 2000-11-15 | 윤종용 | 데이터 트랜시버 및 그것을 갖는 버스 인터페이스 |
US6032209A (en) * | 1998-07-24 | 2000-02-29 | Storage Technology Corporation | Hot-swappable high speed point-to-point interface |
US6198311B1 (en) * | 1998-08-24 | 2001-03-06 | Winbond Electronics Corp. | Expandable analog current sorter based on magnitude |
JP3651411B2 (ja) * | 2001-05-14 | 2005-05-25 | セイコーエプソン株式会社 | 信号受信回路、データ転送制御装置及び電子機器 |
JP3651409B2 (ja) * | 2001-05-14 | 2005-05-25 | セイコーエプソン株式会社 | 半導体集積装置及び電子機器 |
JP3678169B2 (ja) * | 2001-05-14 | 2005-08-03 | セイコーエプソン株式会社 | 信号検出回路、データ転送制御装置及び電子機器 |
-
2001
- 2001-05-14 JP JP2001143633A patent/JP3651410B2/ja not_active Expired - Lifetime
-
2002
- 2002-05-10 US US10/142,066 patent/US6664804B2/en not_active Expired - Lifetime
- 2002-05-14 CN CNB021193800A patent/CN1190742C/zh not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2002344542A (ja) | 2002-11-29 |
US20020172151A1 (en) | 2002-11-21 |
CN1190742C (zh) | 2005-02-23 |
CN1385792A (zh) | 2002-12-18 |
US6664804B2 (en) | 2003-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3651410B2 (ja) | 送信回路、データ転送制御装置及び電子機器 | |
JP3651409B2 (ja) | 半導体集積装置及び電子機器 | |
JP3651411B2 (ja) | 信号受信回路、データ転送制御装置及び電子機器 | |
US6480022B2 (en) | Low voltage differential dual receiver | |
US9129066B2 (en) | Device disconnect detection | |
US8369164B2 (en) | Bimodal memory controller | |
JP3485106B2 (ja) | 集積回路装置 | |
US9767064B2 (en) | Low power universal serial bus | |
US7474118B2 (en) | Transmission circuit, data transfer control device and electronic equipment | |
WO2014004916A1 (en) | Device connect detection | |
US20220206983A1 (en) | Low Power Embedded USB2 (eUSB2) Repeater | |
TWM610679U (zh) | 連接介面轉換晶片與連接介面轉換裝置 | |
JP2005183513A (ja) | マクロセル、集積回路装置、及び電子機器 | |
US6653870B2 (en) | Signal detection circuit, data transfer control device and electronic equipment | |
US6788099B2 (en) | System and method for effectively implementing an active termination circuit in an electronic device | |
US20240184730A1 (en) | Eusb repeater for passing repeating mode packets between a differential bus and a single-ended bus | |
EP4336370A1 (en) | Signal driver circuit | |
JP4792691B2 (ja) | 集積回路装置及び電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050127 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050214 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3651410 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130304 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 9 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |