JP4792691B2 - 集積回路装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置及び電子機器に関する。

近年、パーソナルコンピュータと周辺機器（広義には電子機器）とを接続するためのインターフェース規格として、ＵＳＢ（Universal Serial Bus)が注目を集めている。このＵＳＢには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタなどの周辺機器を、同じ規格のコネクタで接続できると共にいわゆるプラグ＆プレイやホットプラグも実現できるという利点がある。

一方、このＵＳＢには、同じくシリアルバスインターフェース規格として脚光を浴びているＩＥＥＥ１３９４に比べて、転送速度が遅い。そこで、従来のＵＳＢ１．１の規格に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳモード）のデータ転送速度を実現できるＵＳＢ２．０規格が策定され、注目を浴びている。また、ＵＳＢ２．０の物理層回路や、論理層回路の一部についてのインターフェース仕様を定義したＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）も策定されている。

さて、このＵＳＢ２．０では、従来のＵＳＢ１．１で定義されていたＦＳ（Full Speed）モードに加えて、ＨＳ（High Speed）モードと呼ばれる転送モードが用意されている。このＨＳモードでは４８０Ｍｂｐｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ転送が行われるＦＳモードに比べて格段に高速なデータ転送を実現できる。従って、ＵＳＢ２．０によれば、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブなどのストレージ機器に最適なインターフェースを提供できるようになる。

しかしながら、ＵＳＢ２．０では、小振幅の信号を、ＵＳＢ１．１よりも格段に高速に送受信する必要がある。従って、この小振幅の信号を処理する物理層の回路には高性能が要求され、この物理層の回路を含むＵＴＭＩ準拠のマクロセル（メガセル、マクロブロック）では、セル配置や配線についても手作業で行うことが望まれる。

一方、ＵＴＭＩ準拠のマクロセルを含む集積回路装置には、ＳＩＥ（Serial Interface Engine）やユーザロジックなどの論理層の回路が組み込まれ、この論理層の回路の構成や規模は、集積回路装置を使用するユーザに応じて異なったものになる。従って、このようなマクロセルを含む集積回路装置の設計や製造においては、物理層の回路の高性能を維持しながら、多様なユーザの要望に応えなければならないという技術的課題がある。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、物理層の回路の高性能を維持しながら、種々の構成の上層の回路を組み込むことができる集積回路装置及びこれを用いた電子機器を提供することにある。

上記課題を解決するために本発明に係る集積回路装置は、複数のマクロセルを含む集積回路装置であって、バスを介してデータ転送を行う所与のインターフェース規格の物理層の回路を少なくとも含む第１のマクロセルと、前記物理層よりも上位層の回路を含む第２のマクロセルとを含み、前記第１のマクロセルの第１、第２の辺が交差する部分であるコーナ部分が、集積回路装置のコーナ部分に位置するように、前記第１のマクロセルが配置されることを特徴とする。

本発明では、物理層（例えば最下位層）の回路を含む第１のマクロセルのコーナ部分が集積回路装置のコーナ部分に位置するように（コーナ部分が略一致する場合も含む）、第１のマクロセルが配置される。そして、例えば第１のマクロセルとは異なる配置領域に、物理層よりも上位層の回路を含む第２のマクロセルが配置される。このようにすれば、第１のマクロセルが含む物理層の回路の高性能を維持しながら、種々の構成の上位層回路を第２のマクロセルとして集積回路装置に組み込むことが可能となる。

なお、第１のマクロセルに上位層の回路の一部を含ませてもよい。また、集積回路装置に、第１、第２のマクロセル以外のマクロセルを含ませることもできる。

また本発明は、前記第１のマクロセルの前記第１の辺に沿って配置される第１のＩ／Ｏ領域に、前記所与のインターフェース規格のバスに接続されるデータ端子が配置され、前記第１のマクロセルの前記第２の辺に沿って配置される第２のＩ／Ｏ領域に、前記データ端子を介したデータ転送のためのクロックを生成する回路の電源端子、及びクロック端子の少なくとも一方が配置されることを特徴とする。

このようにすれば、例えば、第１の辺から第３の辺に向かって流れるデータを、第２の辺から第４の辺に向かって入力されるクロックを利用してサンプリングすることなどが可能となり、無駄の無い合理的なデータ転送を実現できる。

また本発明は、前記第１のマクロセルの前記第１の辺に対向する第３の辺又は前記第２の辺に対向する第４の辺の少なくとも一方に沿って、前記第１、第２のマクロセル間で信号をやり取りするためのインターフェース領域が設けられていることを特徴とする。

このようにすれば、例えば、第１、第２のマクロセル間でやり取りされる信号の遅延や受け渡しタイミングを適正な範囲に収めることを、容易化できる。

なお、インターフェース領域には、第１のマクロセルからの信号を第２のマクロセルに伝えるためのバッファや、第２のマクロセルからの信号を第１のマクロセルに伝えるためのバッファなどを含ませることができる。

また本発明は、前記第１のマクロセルが、前記所与のインターフェース規格のバスに接続されるデータ端子に接続され、前記データ端子を介してデータを受信する受信回路と、所与の周波数のクロックを生成するクロック生成回路と、前記クロック生成回路により生成されたクロックに基づいて、前記データ端子を介して転送されるデータのサンプリングクロックを生成するサンプリングクロック生成回路とを含み、前記第１のマクロセルの前記第１の辺から対向する第３の辺へと向かう方向を第１の方向とした場合に、前記第１の辺に沿って配置される第１のＩ／Ｏ領域の前記第１の方向側に、前記受信回路が配置され、前記第１のマクロセルの前記第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第２の辺に沿って配置される第２のＩ／Ｏ領域の前記第２の方向側に、前記クロック生成回路が配置され、前記受信回路の前記第１の方向側であり前記クロック生成回路の前記第２の方向側に、前記サンプリングクロック生成回路が配置されることを特徴とする。

このようにすれば、受信回路とサンプリングクロック生成回路との間の距離や、クロック生成回路とサンプリングクロック生成回路との間の距離を短くできるようになり、配線の寄生容量や寄生抵抗が回路動作に与える悪影響を軽減できる。

なお、サンプリングクロック生成回路を、第１の方向において受信回路に隣接し、第２の方向においてクロック生成回路に隣接するように配置してもよい。

また本発明は、前記クロック生成回路が、周波数が同一で位相が互いに異なる第１〜第Ｎのクロックを生成し、前記サンプリングクロック生成回路が、生成された第１〜第Ｎのクロックのエッジの中のいずれのエッジ間にデータのエッジがあるかを検出するエッジ検出回路と、前記エッジ検出回路でのエッジ検出情報に基づいて、前記第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックを前記サンプリングクロックとして出力するクロック選択回路とを含むことを特徴とする。

本発明によれば、多相の第１〜第Ｎのクロックのエッジの中のいずれのエッジ間にデータのエッジがあるのかが検出される。例えば、データのエッジが、第１、第２のクロックのエッジ間にあるのか、第２、第３のクロックのエッジ間にあるのか等が検出される。そして、得られたエッジ検出情報（どのクロックのエッジ間にデータのエッジがあるのかを示す情報）に基づいて、第１〜第Ｎのクロックの中からいずれかのクロックが選択され、そのクロックがサンプリングクロックとして出力される。

このように本発明によれば、エッジ検出情報に基づいて第１〜第Ｎのクロックの中からクロックを選択するという簡素な構成で、データのサンプリングクロックを生成できる。従って、高速なクロックに同期して入力されるデータであっても、そのデータをサンプリングするための適正なサンプリングクロックを、小規模な回路構成で生成できるようになる。

また本発明は、前記クロック生成回路に電源を供給する第１の電源端子と、前記サンプリングクロック生成回路に電源を供給する第２の電源端子とが、前記第２のＩ／Ｏ領域に配置され、前記クロック生成回路が、前記第２の方向において前記第１の電源端子に隣接して配置され、前記第２の電源端子の高電位側の電源端子に一端が接続され低電位側の電源端子に他端が接続されるキャパシタ素子の領域が、前記第２の方向において前記第２の電源端子に隣接して配置されることを特徴とする。

このようにすれば、第１の電源端子とクロック生成回路との間の電源配線の長さを短くできるため、電源の電圧ドロップを最小限に抑えることが可能になる。

また、第１の電源端子の電源電圧変動を、第１の電源端子に近い場所で効果的に安定化できるようになり、サンプリングクロック生成回路などの回路の安定動作を保証できるようになる。

また本発明は、前記第１のマクロセルが、前記所与のインターフェース規格のバスに接続されるデータ端子に接続され、前記データ端子を介してデータを受信する受信回路と、前記データ端子に接続され、前記データ端子を介して受信されるデータが有効か否かを検出する検出回路とを含み、前記第１のマクロセルの前記第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記受信回路と前記検出回路とが、前記第２の方向において隣接して配置されることを特徴とする。

このようにすれば、誤った受信データが後段の回路に伝えられたりするなどの不具合を効果的に防止でき、安定した回路動作を実現できる。

また本発明は、前記第１のマクロセルが、前記所与のインターフェース規格のバスに接続されるデータ端子に接続され、前記データ端子を介してデータを受信する受信回路と、前記データ端子に接続され、前記データ端子を介してデータを送信する送信回路とを含み、前記第１のマクロセルの前記第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記送信回路が、前記受信回路の前記第２の方向側に配置されることを特徴とする。

このようにすれば、例えば、受信データのサンプリングに使用されるクロックの経路等を短くできる一方で、そのクロックの経路と送信データの経路とが重なってしまうなどの事態を防止できる。

また本発明は、前記第１のマクロセルが、前記所与のインターフェース規格のバスに接続されるデータ端子に接続され、前記データ端子を介してデータを受信する受信回路と、前記データ端子に接続され、前記データ端子を介してデータを送信する送信回路とを含み、前記第１のマクロセルの前記第１の辺から対向する第３の辺へと向かう方向を第１の方向とした場合に、前記送信回路と前記データ端子とが、前記第１の方向において隣接して配置されることを特徴とする。

このようにすれば、送信回路とデータ端子との距離を短くできるようになり、データ端子の配線経路に寄生する抵抗・容量・インダクタンスが回路動作に与える悪影響等を最小限に抑えることができる。

また本発明は、前記第１のマクロセルが、配線及び回路セル配置が固定化されるマクロセルであり、前記第２のマクロセルが、配線及び回路セル配置が自動配置配線されるマクロセルであることを特徴とする。

このようにすれば、第１のマクロセルが含む物理層の高性能を維持しながら、自動配置配線を用いて種々の構成の回路を、第２のマクロセルとして集積回路装置に組み込むことが可能になる。

また本発明は、前記所与のインターフェース規格が、ＵＳＢ（Universal Serial Bus）規格であることを特徴とする。

この場合に所与のインターフェース規格として、ＵＳＢ２．０規格やＵＳＢ２．０規格を更に発展させた規格を用いることができる。

また本発明に係る電子機器は、上記のいずれかの集積回路装置と、前記集積回路装置及び前記バスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置とを含むことを特徴とする。

このようにすれば、高性能な物理層の回路を含む集積回路装置を電子機器に組み込むことができるため、電子機器の性能を向上できる。一方、第２のマクロセルの回路構成を変えることで、種々の回路構成の集積回路装置を電子機器に組み込むとが可能となり、多様なユーザの要望に応えることができる。

以下、本発明の実施形態について図面を用いて詳細に説明する。

なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を何ら限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路構成
図１に示すように本実施形態の集積回路装置（データ転送制御装置）は、マクロセルＭＣ１（第１のマクロセル）とマクロセルＭＣ２（第２のマクロセル）を含む。なお、これらのマクロセルＭＣ１、ＭＣ２（メガセル、マクロブロック）は、論理機能を有する中規模又は大規模な回路の単位である。また、本実施形態の集積回路装置は３個以上のマクロセルを含むようにしてもよい。

図１においてＭＣ１は、バス（例えばシリアルバス）を介してデータ転送を行うインターフェース規格（例えばＵＳＢ又はＩＥＥＥ１３９４等）の物理層の回路を少なくとも含むマクロセルである。ＵＳＢ２．０（或いはＵＳＢ２．０を発展させた規格）を例にとれば、ＭＣ１として、ＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）の仕様に準拠したトランシーバマクロセルを用いることができる。この場合には、ＭＣ１は、物理層回路、及び論理層回路の一部を含むことになる。

一方、ＭＣ２は、物理層よりも上位層（論理層、プロトコル層又はアプリケーション層等）の回路を含むマクロセルである。ＵＳＢ２．０を例にとれば、ＭＣ２は、ＳＩＥ（Serial Interface Engine）やユーザロジック（デバイス固有の回路）などの論理層回路（ＭＣ１が含む論理層回路の他の部分）を含むことになる。

なお、図１において、ＭＣ１として、物理層の回路のみを含むマクロセルを用いてもよい。また、ＭＣ２は、少なくとも物理層よりも上位の層の回路を含むものであればよい。

図２に、マクロセルＭＣ１の回路構成の一例を示す。

マクロセルＭＣ１（第１のマクロセル）は、データハンドラ回路１０、クロック制御回路１２、クロック生成回路１４、ＨＳ（High Speed）回路２０、ＦＳ（Full Speed）回路３０を含む。これらの回路は論理層回路である。また、ＭＣ１は、物理層回路であるアナログフロントエンド回路４０（送受信回路）を含む。なお、マクロセルＭＣ１は、図２に示す回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としてもよい。

データハンドラ回路１０（広義には、データ転送を行うための所与の回路）は、ＵＳＢ２．０に準拠したデータ転送のための種々の処理を行う。より具体的には、送信時には、送信データにＳＹＮＣ（SYNChronization）、ＳＯＰ（Start Of Packet）、ＥＯＰ（End Of Packet）を付加する処理や、ビットスタッフィング処理等を行う。一方、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出し、削除する処理や、ビットアンスタッフィング処理などを行う。更に、データハンドラ回路１０は、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。

なお、受信データはデータハンドラ回路１０から後段の回路であるＳＩＥ（Serial Interface Engine）に出力され、送信データはＳＩＥからデータハンドラ回路１０に入力されることになる。そして、このＳＩＥは、ＵＳＢパケットＩＤやアドレスを識別するためのＳＩＥ制御ロジックと、エンドポイント番号の識別やＦＩＦＯ制御などのエンドポイント処理を行うためのエンドポイントロジックとを含む。

クロック制御回路１２は、ＳＩＥからの各種の制御信号を受け、クロック生成回路１４を制御する処理などを行う。

クロック生成回路１４は、装置内部で使用する４８０ＭＨｚのクロックや、装置内部及びＳＩＥで使用する６０ＭＨｚのクロックを生成する回路であり、ＯＳＣ、ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍを含む。

ここでＯＳＣ（発振回路）は、例えば外部振動子との組み合わせによりベースクロックを生成する。

ＰＬＬ４８０Ｍは、ＯＳＣ（発振回路）で生成されたベースクロックに基づいて、ＨＳ（High Speed）モードで必要な４８０ＭＨｚのクロックと、ＦＳ（Full
Speed）モード、装置内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成するＰＬＬ（Phase Locked Loop）である。

ＰＬＬ６０Ｍは、ＯＳＣ（発振回路）で生成されたベースクロックに基づいて、ＦＳモード、装置内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成する。

ＨＳ回路２０は、データ転送速度が４８０ＭｂｐｓとなるＨＳモードでのデータの送受信を行うためのロジック回路であり、ＦＳ回路３０は、データ転送速度が１２ＭｂｐｓとなるＦＳモードでのデータの送受信を行うためのロジック回路である。

ＨＳ回路２０は、サンプリングクロック生成回路２２（ＨＳＤＬＬ。High Speed Delay Line PLL）、エラスティシティバッファ（elasticity buffer）２４を含む。

ここで、サンプリングクロック生成回路２２は、クロック生成回路１４によって生成されたクロックと、受信データとに基づいて、受信データのサンプリングクロックを生成する。

また、エラスティシティバッファ２４は、装置内部と、外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。

アナログフロントエンド回路４０（送受信回路）は、ＦＳやＨＳモードでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢでは、データ端子ＤＰ（Ｄａｔａ＋）及びＤＭ（Ｄａｔａ−）を用いた差動信号によりデータを送受信する。

ＵＳＢ２．０では、ＨＳモード（広義には、第１のモード）とＦＳモード（広義には、第２のモード）が、転送モードとして定義されている。ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。

このため、本実施形態の集積回路装置では、アナログフロントエンド回路４０が、ＨＳモードでの送受信を行うためのＨＳモード用ドライバ及びレシーバと、ＦＳモードで送受信を行うためのＦＳモード用ドライバ及びレシーバを含む。

より具体的には、アナログフロントエンド回路４０は、ＦＳドライバ４２、ＦＳ差動レシーバ４４、シングルエンド（Single ended）ＤＰレシーバ４６、シングルエンドＤＭレシーバ４８、ＨＳ電流ドライバ５０（送信回路）、低速用スケルチ（Squelch）回路５２（検出回路）、高速用スケルチ回路５４（検出回路）、ＨＳ差動レシーバ５６（受信回路）を含む。

ＦＳドライバ４２は、ＦＳモードにおいて、ＦＳ回路３０からのＦＳ＿ＤＰｏｕｔ及びＦＳ＿ＤＭｏｕｔからなる差動信号を、データ端子ＤＰ、ＤＭを用いて差動出力する。このＦＳドライバ４２は、ＦＳ回路３０からのＦＳ＿ＯｕｔＤｉｓにより出力制御される。

ＦＳ差動レシーバ４４は、ＦＳモードにおいて、ＤＰ、ＤＭを介して入力される差動信号を増幅し、ＦＳ＿ＤａｔａＩｎとしてＦＳ回路３０に対して出力する。このＦＳ差動レシーバ４４は、ＦＳ＿ＣｏｍｐＥｎｂにより増幅制御される。

シングルエンドＤＰレシーバ４６は、ＦＳモードにおいて、ＤＰを介して入力されるシングルエンドの信号を増幅し、ＳＥ＿ＤＰｉｎとしてＦＳ回路３０に対して出力する。

シングルエンドＤＭレシーバ４８は、ＦＳモードにおいて、ＤＭを介して入力されるシングルエンドの信号を増幅し、ＳＥ＿ＤＭｉｎとしてＦＳ回路３０に対して出力する。

ＨＳ電流ドライバ５０（送信回路）は、ＨＳモードにおいて、ＨＳ回路２０からのＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔからなる差動の入力信号を増幅し、ＤＰ、ＤＭを介して出力する。即ち、ＨＳ電流ドライバ５０は、ＤＰ又はＤＭの信号ラインを一定の電流値でドライブすることにより、Ｊ（ＤＰが４００ｍＶ、ＤＭが０Ｖ）或いはＫ（ＤＰが０Ｖ、ＤＭが４００ｍＶ）の状態を生成する。このＨＳ電流ドライバ５０は、ＨＳ回路２０からのＨＳ＿ＯｕｔＤｉｓにより出力制御されると共に、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂにより駆動電流の制御が行われる。

低速用スケルチ回路５２（検出回路。低速用トランスミッション・エンベロープ・ディテクタ）は、ＦＳモードにおいて、ＤＰ、ＤＭを介して入力される差動信号（データの有無）を検出し、ＨＳ＿ＳＱ＿Ｌとして出力する。即ち、データとノイズを区別して検出する。この低速用スケルチ回路５２は、ＨＳ＿ＳＱ＿Ｌ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｌ＿Ｐｗｒにより省電力制御される。

高速用スケルチ回路５４（検出回路。高速用トランスミッション・エンベロープ・ディテクタ）は、ＨＳモードにおいて、ＤＰ、ＤＭを介して入力される差動信号（データの有無）を検出し、ＨＳ＿ＳＱとしてＨＳ回路２０に対して出力する。即ち、データとノイズを区別して検出する。この高速用ＨＳ＿ＳＱ回路５４は、ＨＳ回路２０からのＨＳ＿ＳＱ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｐｗｒにより省電力制御される。

ＨＳ差動レシーバ５６（受信回路）は、ＨＳモードにおいて、ＤＰ、ＤＭを介して入力される差動信号を増幅し、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩｎ＿Ｌを出力する。即ち、ＨＳモードにおいて、ＤＰ、ＤＭのラインがＪ或いはＫのいずれの状態なのかを検出する。このＨＳ差動レシーバ５６は、ＨＳ＿ＲｘＥｎｂにより増幅制御される。

差動のデータ端子のうちのＤＰは、スイッチ素子（トランジスタ）ＳＷ１及びプルアップ抵抗Ｒｐｕを介して、高電位側の電源電圧（例えば３．３Ｖ）と接続される。また、差動のデータ端子のうちのＤＭは、スイッチ素子ＳＷ２に接続される。これらのＳＷ１、ＳＷ２は、ＲｐｕＥｎｂにより制御される。即ち、ＲｐｕＥｎｂをアクティブにして、ＳＷ１及びＲｐｕを介してＤＰをプルアップすることで、ＨＳデバイスをＦＳデバイスとして使用できるようになる。

なお本実施形態では、ＤＰ、ＤＭ間での負荷バランスを保つために、ＤＭについても、ＳＷ２を介してダミーの抵抗Ｒｐｕ’が接続されている。

２．マクロセルの配置
本実施形態では図３（Ａ）に示すように、マクロセルＭＣ１（第１のマクロセル。トランシーバマクロ）の辺ＳＤ１、ＳＤ２（第１、第２の辺）の交差部分であるコーナ部分ＣＮが、集積回路装置ＩＣＤ（半導体チップ）のコーナ部分に一致（ほぼ一致する場合も含む）するように、ＭＣ１を配置している。そして、マクロセルＭＣ１の配置領域以外の領域に、マクロセルＭＣ２（第２のマクロセル。ＳＩＥ、ユーザロジックのマクロセル）を配置している。

ここで、図３（Ａ）において、ＭＣ１は、配線及び回路セル配置が固定化されるハードマクロになっている。より具体的には、例えば、配線や回路セル配置が手作業のレイアウトにより行われる（配線、配置の一部を自動化してもよい）。

一方、ＭＣ２は、配線及び回路セル配置が自動配置配線されるソフトマクロになっている。より具体的には、例えば、ゲートアレイの自動配置配線ツールにより基本セル間の配線等が自動的に行われる（配置、配線の一部を固定化してもよい）。

マクロセルＭＣ１は、図２に示すように、微少信号で高速に動作することが要求されるアナログフロントエンド回路４０や、４８０ＭＨｚで動作することが要求されるＨＳ回路２０や、４８０ＭＨｚのクロックを生成することが要求されるクロック生成回路１４などを含む。従って、マクロセルＭＣ１のこれらの回路の配置、配線を、ゲートアレイなどで用いられている自動配置配線ツールで行うと、マクロセルＭＣ１の高性能を維持できない。従って、マクロセルＭＣ１での回路セルの配置、配線は、手作業のレイアウトで行うことが望ましい。

一方、マクロセルＭＣ２は、物理層回路（アナログフロントエンド回路）を含まず、マクロセルＭＣ１ほどには高速な動作が要求されない。そして、マクロセルＭＣ２の回路構成は、集積回路装置を使用するユーザの要望や集積回路装置が組み込まれる電子機器の用途に応じて多様に変化する。従って、マクロセルＭＣ２での回路セルの配置、配線は、自動配置配線ツールにより行うことが望ましい。

そこで本実施形態では、図３（Ａ）に示すように、マクロセルＭＣ１のコーナ部分ＣＮが、集積回路装置ＩＣＤのコーナ部分に位置するように、ＭＣ１を配置している。このようにすれば、例えば、マクロセルＭＣ２の回路の構成や規模が変化した場合にも、これに容易に対処できるようになる。

例えば、マクロセルＭＣ２の回路が小規模の場合には、ＭＣ１、ＭＣ２を図３（Ｂ）に示すように配置すればよく、ＭＣ２の回路が大規模の場合には、ＭＣ１、ＭＣ２を図３（Ｃ）に示すように配置すればよい。

そして、この場合に本実施形態では、集積回路装置ＩＣＤのコーナにマクロセルＭＣ１が配置されているため、マクロセルＭＣ２の回路構成や規模がユーザの要望に応じて変化しても、マクロセルＭＣ１のコア内での回路セルの配置、配線やＩ／Ｏ領域での端子（パッド）の配置をほぼ固定化できる。従って、多様なユーザの要望に応えながらも、マクロセルＭＣ１の高性能を維持できる。

また本実施形態では、集積回路装置ＩＣＤのコーナにマクロセルＭＣ１を固定配置しているため、図３（Ｂ）、（Ｃ）に示すように、マクロセルＭＣ１、ＭＣ２間でデータをやり取りするためのインターフェース領域ＩＦＲ（信号をバッファリングするためのバッファが配置される領域）についても、辺ＳＤ１に対向する辺ＳＤ３（或いは辺ＳＤ２に対向する辺ＳＤ４）の場所に固定配置できるようになる。ここで、インターフェース領域ＩＦＲとは、マクロセルＭＣ１からの信号をバッファリングしてマクロセルＭＣ２に出力するバッファや、ＭＣ２からの信号をバッファリングしてＭＣ１に入力するバッファなどを含む領域である。

このようにインターフェース領域ＩＦＲを固定配置することで、マクロセルＭＣ１、ＭＣ２間でやり取りされる信号の遅延や受け渡しタイミングを許容範囲内に収めることが、容易になり、マクロセルＭＣ２の回路構成や規模が変化した場合にも、安定した回路動作を保証できるようになる。

即ち、インターフェース領域ＩＦＲの場所が固定化されていれば、マクロセルＭＣ１、ＭＣ２間の信号線の寄生容量を容易に見積もることが可能になる。従って、これらの信号線の寄生容量が許容範囲内に収まるように設定して、ソフトマクロであるマクロセルＭＣ２の自動配置配線を行うことが可能になり、信号タイミングの設計を容易化できる。

なお、信号タイミングの設計を更に容易化するために、マクロセルＭＣ２側のインターフェース領域（バッファ領域）についても、マクロセルＭＣ１側のインターフェース領域ＩＦＲに隣接した領域（辺ＳＤ３に沿った領域）に固定配置することが望ましい。

また本実施形態では、図３（Ｄ）に示すようにマクロセルＭＣ１、ＭＣ２を配置してもよい。即ち、図３（Ａ）、（Ｂ）、（Ｃ）ではマクロセルＭＣ１の辺ＳＤ４（第４の辺）の右側（第２の方向側）にマクロセルＭＣ２の領域が存在するが、図３（Ｄ）では存在しない。即ち、マクロセルＭＣ２の辺ＳＤ４’（第４の辺）の位置に、マクロセルＭＣ１の辺ＳＤ４（第４の辺）が位置している。図３（Ｄ）の配置は、マクロセルＭＣ１の回路規模が小さい場合や端子数が少ない場合に、有効である。

３．データ端子、電源端子、クロック端子の配置
本実施形態では図４に示すように、マクロセルＭＣ１の辺ＳＤ１（第１の辺）に沿ったＩ／Ｏ領域ＩＯＲ１（第１のＩ／Ｏ領域）に、データ端子ＤＰ、ＤＭ（パッド）を配置し、辺ＳＤ２（第２の辺）に沿ったＩ／Ｏ領域ＩＯＲ２に、電源端子ＶＤＤ、ＶＳＳやクロック端子ＸＩ、ＸＯを配置している。

ここで、ＤＰ、ＤＭはＵＳＢのバスに接続されるデータ端子である。ＵＳＢでは、これらの差動のデータ端子ＤＰ、ＤＭを用いてデータの送受信が行われる。

また、ＶＤＤ、ＶＳＳ（ＰＶＤＤ、ＰＶＳＳ、ＸＶＤＤ、ＸＶＳＳ）は、ＤＰ、ＤＭを介したデータ転送のためのクロックを生成する回路（例えば図２のクロック生成回路１４又はサンプリングクロック生成回路２２等）の電源端子であり、ＸＩ、ＸＯはクロック端子である。例えば、図２のクロック生成回路１４やサンプリングクロック生成回路２２は、これらの電源端子ＶＤＤ、ＶＳＳから供給される電源により動作する。また、ＸＩ、ＸＯは、各々、図２の発振回路ＯＳＣの入力端子、出力端子である。なお、外部クロックをＸＩを介して入力するようにしてもよい。

このように、ＤＰ、ＤＭを辺ＳＤ１に沿ったＩＯＲ１に配置し、ＶＤＤ、ＶＳＳ、ＸＩ、ＸＯを辺ＳＤ２に沿ったＩＯＲ２に配置すれば、方向ＤＲ１（辺ＳＤ１から対向する辺ＳＤ３へと向かう第１の方向）に沿って流れるデータを、方向ＤＲ２（辺ＳＤ２から対向する辺ＳＤ４へと向かう第２の方向）に沿って入力されるクロックを利用してサンプリングすることが可能となる。そして、サンプリングされたデータを、辺ＳＤ３に沿った領域であるインターフェース領域ＩＦＲを介してマクロセルＭＣ２に出力できる。これにより、無駄の無い合理的なデータ転送を実現できる。

特に、ＵＳＢ２．０のＨＳモードでのサンプリングクロックの周波数は４８０ＭＨｚであり、非常に高速である。従って、クロックスキュー等を引き起こさないためには、ＤＰ、ＤＭを介して受信されたデータをなるべく早い段階でサンプリングすることが望ましい。

本実施形態では図４に示すように、集積回路装置ＩＣＤのコーナにマクロセルＭＣ１を配置し、辺ＳＤ１に沿ったＩＯＲ１にＤＰ、ＤＭを配置し、辺ＳＤ２に沿ったＩＯＲ２にサンプリングクロック生成のためのＶＤＤ、ＶＳＳ、ＸＩ、ＸＯを配置している。従って、データがサンプリングされる場所までの距離である図４のＬ１、Ｌ２を短くすることが可能になり、ＤＰ、ＤＭを介して入力されたデータを早い段階でサンプリングできるようになる。これにより、ＵＳＢ２．０のＨＳモードのように周波数の速い転送モードにおいても、受信エラーの発生を効果的に防止できる。

なお、インターフェース領域ＩＦＲは、辺ＳＤ４に沿った方向に配置してもよいが、データの流れる方向がＤＲ１であることを考慮すると、辺ＳＤ３に沿った方向にＩＦＲを配置することが望ましい。

４．クロック生成回路等の配置
本実施形態では図５に示すように、Ｉ／Ｏ領域ＩＯＲ１のＤＲ１側（辺ＳＤ１からＳＤ３へと向かう第１の方向側）に、受信回路１００（図２のＨＳ差動レシーバ５６）を配置している。

また、Ｉ／Ｏ領域ＩＯＲ２のＤＲ２側（辺ＳＤ２から対向する辺ＳＤ４に向かう第２の方向側）に、図２のクロック生成回路１４を配置している。

そして、受信回路１００のＤＲ１側（上側）であり、クロック生成回路１４のＤＲ２側（右側）に、サンプリングクロック生成回路２２を配置している。

図５に示すような配置にすれば、受信回路１００とサンプリングクロック生成回路２２の間の距離を短くできる。従って、受信回路１００とサンプリングクロック生成回路２２を結ぶ配線の長さを短くでき、ＤＰ、ＤＭを介して受信回路１００により受信されるデータの配線に不要な容量が寄生するのを防止できる。この結果、データの立ち上がり・立ち下がり波形になまりが生るのを防止できると共に、受信回路１００からのデータを少ない信号遅延でサンプリングクロック生成回路２２に伝えることが可能になる。

また図５に示すような配置にすれば、クロック生成回路１４とサンプリングクロック生成回路２２の間の距離も短くできる。従って、クロック生成回路１４とサンプリングクロック生成回路２２を結ぶ配線の長さを短くでき、クロック生成回路１４で生成された高周波数（４８０ＭＨｚ）のクロック（周波数が同一で位相が異なる多相の第１〜第Ｎのクロック）の配線に不要な容量が寄生するのを防止できる。この結果、クロック信号の立ち上がり・立ち下がり波形になまりが生じたり、多相のクロック間に信号遅延差が生じたりするなどの事態を防止できる。

そして、このように受信回路１００とサンプリングクロック生成回路２２の間の距離やクロック生成回路１４とサンプリングクロック生成回路２２の間の距離を短くすることで、ＵＳＢ２．０のＨＳモードで要求されるような高周波数のサンプリングクロックを生成する回路を、最新の半導体プロセスを用いなくても、実現することが可能になる。

図６に、本実施形態のサンプリングクロック生成回路２２（ＨＳＤＬＬ回）の構成例を示す。

クロック生成回路１４が含むＰＬＬ４８０Ｍは、周波数が同一で位相が互いに異なるクロックＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４（広義には第１〜第Ｎのクロック）を出力する。より具体的には、ＰＬＬ４８０ＭのＶＣＯ（発振周波数が可変に制御される発振手段）が含む５個の差動出力コンパレータ（広義には奇数段の第１〜第Ｎの反転回路）の出力が、クロックＣＬＫ０〜４として用いられることになる。

サンプリングクロック生成回路２２はエッジ検出回路７０、クロック選択回路７２を含む。そして、このエッジ検出回路７０は、受信回路１００（図２のＨＳ差動レシーバ５６）から入力されるデータのエッジを検出し、そのエッジ検出情報をクロック選択回路７２に出力する。

より具体的には、ＰＬＬ４８０ＭからのＣＬＫ０〜４のエッジ（立ち上がり又は立ち下がりエッジ）の中のいずれのエッジ間にデータＨＳ＿ＤａｔａＩｎのエッジがあるかを検出し、そのエッジ検出情報をクロック選択回路７２に出力する。

すると、クロック選択回路７２は、このエッジ検出情報に基づいて、クロックＣＬＫ０〜４の中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックＳＣＬＫとして後段のエラスティシティバッファ２４に出力する。

図７（Ａ）、（Ｂ）にサンプリングクロック生成回路２２の動作を説明するためのタイミング波形図を示す。

図７（Ａ）、（Ｂ）に示すように、ＣＬＫ０〜４は周波数が同一の４８０ＭＨｚとなるクロックである。また、クロックの周期をＴとした場合に、各クロック間の位相がＴ／５（広義にはＴ／Ｎ）だけシフトしている。

そして図７（Ａ）では、サンプリング対象となるＨＳ＿ＤａｔａＩｎ（受信データ）のエッジＥＤが、クロックＣＬＫ０とＣＬＫ１の間にあることが図６のエッジ検出回路７０により検出される。すると、ＨＳ＿ＤａｔａＩｎのエッジＥＤから例えば３個（広義には設定数Ｍ個）だけずれたエッジＥＣ３を有するクロックＣＬＫ３が図６のクロック選択回路７２により選択され、この選択されたＣＬＫ３が、ＨＳ＿ＤａｔａＩｎのサンプリングクロックＳＣＬＫとして後段の回路（エラスティシティバッファ２４）に出力される。

一方、図７（Ｂ）では、ＨＳ＿ＤａｔａＩｎのエッジＥＤが、ＣＬＫ２とＣＬＫ３の間にあることがエッジ検出回路７０により検出される。すると、ＨＳ＿ＤａｔａＩｎのエッジＥＤから例えば３個（広義には設定数Ｍ個）だけずれたエッジＥＣ０を有するクロックＣＬＫ０がクロック選択回路７２により選択され、この選択されたＣＬＫ０が、ＨＳ＿ＤａｔａＩｎのサンプリングクロックＳＣＬＫとして後段の回路（エラスティシティバッファ２４）に出力される。

このように本実施形態のサンプリングクロック生成回路２２によれば、ＨＳ＿ＤａｔａＩｎのエッジＥＤを検出し、得られたエッジ検出情報に基づいてＣＬＫ０〜ＣＬＫ４からクロックを選択するという簡素な構成で、ＨＳ＿ＤａｔａＩｎのサンプリングクロックＳＣＬＫを生成できる。従って、ＵＳＢ２．０のＨＳモードのように、ＨＳ＿ＤａｔａＩｎが外部装置の４８０ＭＨｚに同期する高速な転送データである場合にも、このＨＳ＿ＤａｔａＩｎを適正にサンプリングできるクロックＳＣＬＫを生成できる。

また本実施形態によれば、図７（Ａ）、（Ｂ）に示すように、生成されたサンプリングクロックＳＣＬＫのエッジＥＳをＨＳ＿ＤａｔａＩｎのエッジ間の真ん中付近に位置させることができる。従って、後段の回路（エラスティシティバッファ２４）は、データの保持のためのセットアップタイムやホールドタイムを十分に確保できるようになり、データ受信の信頼性を格段に高めることができる。

また本実施形態によれば、ＨＳ＿ＤａｔａＩｎのエッジ検出やＳＣＬＫの生成のために使用する５相（多相）のクロックＣＬＫ０〜４として、ＰＬＬ４８０ＭのＶＣＯが含む差動出力コンパレータ（反転回路）の出力を有効利用している。従って、ＣＬＫ０〜４を生成するために別の新たな回路を設ける必要が無いため、回路の小規模化を図れる。

図８に、クロック生成回路１４が含むＰＬＬ４８０Ｍの詳細な構成例を示す。

このＰＬＬ４８０Ｍは、位相比較器８０、チャージポンプ回路８２、フィルタ回路８４、ＶＣＯ（Voltage Controlled Oscillator）８６、分周器８８などを含む。

ここで位相比較器８０は、ベースクロックＲＣＬＫ（例えば１２〜２４ＭＨｚ）と分周器８８からのクロックＤＣＬＫ４の位相を比較し、位相誤差信号ＰＵＰ、ＰＤＷを出力する（ＰＵＰは位相進み信号、ＰＤＷは位相遅れ信号）。

チャージポンプ回路８２は、位相比較器８０からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作を行う。より具体的には、ＰＵＰがアクティブになると、フィルタ回路８４が含むコンデンサを充電する動作を行い、ＰＤＷがアクティブになると、コンデンサを放電する動作を行う。そして、フィルタ回路８４により平滑化された制御電圧ＶＣがＶＣＯ８６に与えられる。

ＶＣＯ８６は、制御電圧ＶＣに応じてその発振周波数が可変に制御される発振動作を行い、４８０ＭＨｚのクロックＱＣＬＫ０〜４を生成する。例えば、制御電圧ＶＣが高くなると発振周波数も高くなり、制御電圧ＶＣが低くなると発振周波数も低くなる。

ＶＣＯ８６により生成されたクロックＱＣＬＫ０、１、２、３、４は、バッファＢＦ００〜０４、ＢＦ１０〜１４を介して、各々、ＣＬＫ０、３、１、４、２として外部に出力される。なお、ＢＦ２０〜２３はＢＦ２４との負荷合わせのためのダミーのバッファである。

分周器８８は、バッファＢＦ０４、ＢＦ２４を介してＶＣＯ８６から入力されるクロックＱＣＬＫ４を分周（１／Ｎ）して、分周後のクロックＤＣＬＫ４を位相比較器８０に出力する。

図８の構成のＰＬＬ４８０Ｍによれば、ベースクロックＲＣＬＫ（発振回路ＯＳＣにより生成されたクロック）に位相同期した高周波数の４８０ＭＨｚのクロックＣＬＫ０〜４を生成できるようになる。

以上のように図６のサンプリングクロック生成回路２２では、受信回路１００（差動レシーバ５６）からのＨＳ＿ＤａｔａＩｎのエッジ情報とクロック生成回路１４（ＰＬＬ４８０Ｍ）からの多相の４８０ＭＨｚのクロックＣＬＫ０〜４に基づいて、サンプリングクロックＳＣＬＫを生成している。従って、ＨＳ＿ＤａｔａＩｎやクロックＣＬＫ０〜４の配線に不要な容量が寄生してしまうと、適正なサンプリングクロックを生成できなくなるおそれがある。

本実施形態によれば、マクロセルＭＣ１を集積回路装置ＩＣＤのコーナに配置し、受信回路１００、クロック生成回路１４、サンプリングクロック生成回路２２を図５に示すように配置している。従って、受信回路１００とサンプリングクロック生成回路２２の間の配線長やクロック生成回路１４とサンプリングクロック生成回路２２の間の配線長を極力短くすることが可能となる。この結果、図６のような構成のサンプリングクロック生成回路２２を採用した場合にも、適正なサンプリングクロックを生成できるようになる。

５．キャパシタ領域の配置
本実施形態では図９に示すように、クロック生成回路１４に電源を供給する電源端子ＰＶＤＤ、ＰＶＳＳ（第１の電源端子）と、サンプリングクロック生成回路２２や他の論理回路１１２（図２のエラスティシティバッファ２４、ＦＳ回路３０、データハンドラ回路１０）に電源を供給する電源端子ＸＶＤＤ、ＸＶＳＳ（第２の電源端子）を、辺ＳＤ２に沿ったＩ／Ｏ領域ＩＯＲ２に配置している。

そして本実施形態では、クロック生成回路１４を、方向ＤＲ２（第２の方向）において電源端子ＰＶＤＤ、ＰＶＳＳに隣接して配置している。

一方、電源端子ＸＶＤＤ、ＸＶＳＳの電源電圧の変動を安定化させるためのキャパシタ素子領域１１０を、方向ＤＲ２において電源端子ＸＶＤＤ、ＸＶＳＳに隣接して配置している。ここでキャパシタ素子ＣＰは、図１０に示すように、一端（正極側）がＸＶＤＤに接続され、他端（負極側）がＸＶＳＳに接続される素子であり、基板電位を安定化させるガードリング（環状電源）などを利用して構成される。

図９に示すように電源端子ＰＶＤＤ、ＰＶＳＳに隣接してクロック生成回路１４を配置すれば、ＰＶＤＤ、ＰＶＳＳとクロック生成回路１４の間の電源配線の長さを短くできる。従って、クロック生成回路１４で流れる電流による電圧ドロップを最小限に抑えることができ、クロック生成回路１４の安定動作を保証できる。

特に、クロック生成回路１４が含むＰＬＬ４８０Ｍ（図８参照）は、高周波数（４８０ＭＨｚ）のクロックを生成する必要があるため、消費電流が非常に多い。そして、この消費電流により、電源に大きな電圧ドロップが生じると、ＰＬＬ４８０Ｍが含む反転回路のゲインが低下してしまい、４８０ＭＨｚの発振動作を保証できなくなる事態が生じる。

本実施形態のように 電源端子ＰＶＤＤ、ＰＶＳＳに隣接してクロック生成回路１４を配置すれば、このような事態が生じるのを効果的に防止できる。

また、図９に示すように電源端子ＸＶＤＤ、ＸＶＳＳに隣接してキャパシタ素子領域１１０を配置すれば、ＸＶＤＤ、ＸＶＳＳの電源電圧変動を、ＸＶＤＤ、ＸＶＳＳに近い場所で効果的に安定化できる。

特に、サンプリングクロック生成回路２２や論理回路１１２が含むエラスティシティバッファは、高周波数（４８０ＭＨｚ）で動作する。従って、ＭＯＳトランジスタのゲート容量の充放電に起因する電源電圧変動により、これらのサンプリングクロック生成回路２２やエラスティシティバッファが誤動作する事態が生じるおそれがある。

本実施形態のように 電源端子ＸＶＤＤ、ＸＶＳＳの直ぐ近くにキャパシタ素子領域１１０を配置すれば、このような事態が生じるのを効果的に防止できる。また、クロック生成回路１４のＤＲ１側（上側）のデッドスペース（空き領域）を有効利用できるという効果もある。

なお図９において、アナログ回路１１４は、基準電圧や基準電流を生成するための回路である。また、例えば、クロック生成回路１４の発振回路ＯＳＣを、アナログ回路１１４が配置されている領域付近に配置してもよい。

６．受信回路と検出回路の配置関係
本実施形態では図９に示すように、アナログフロントエンド回路４０が、バス上の信号が有効なデータなのかノイズなのかを区別するための検出回路１０２（図２の高速用スケルチ回路５４。エンベロープディテクタ）を含む。

この検出回路１０２は、バスの信号のピーク値を保持し、信号の包絡線を検波することで、バスの信号の振幅を検出する。そして例えば、その振幅が１００ｍＶ以下であれば信号はノイズであると判断し、１５０ｍＶ以上であれば有効なデータであると判断する。そして、有効なデータであると判断した場合には、検出回路１０２は図１１（Ａ）の検出信号ＨＳ＿ＳＱをＨレベル（アクティブ）にする。これにより、ＡＮＤ回路１０３が導通状態になり、受信回路１００からの受信データがサンプリングクロック生成回路２２に伝わるようになる。

さて、ＵＳＢ２．０においては、この検出回路１０２の信号検出動作を非常に高速に行わなければならないことが判明した。

即ち、ＵＳＢ２．０では、ハブ装置を通過するたびに、図１１（Ｂ）のＳＹＮＣのビットが削られて行く。このため、末端のデバイスがデータを受信した時には、ＳＹＮＣのビット数が非常に少なくなっている可能性がある。従って、検出回路１０２の信号検出動作が遅いと、ＨＳ＿ＳＱがＨレベルになるタイミングが遅れてしまい、受信データが喪失してしまうおそれがある。

そこで本実施形態では図９に示すように、マクロセルＭＣ１の辺ＳＤ２からＳＤ４に向かう方向ＤＲ２において、受信回路１００と検出回路１０２（スケルチ回路）を隣接して配置している。

このようにすれば、図１１（Ａ）の経路ＰＴ１、ＰＴ２での配線の寄生容量、寄生抵抗を同等にすることが可能になる。従って、例えば、バスの信号がノイズであると検出された場合には、検出回路１０２の出力ＨＳ＿ＳＱが即座にＬレベルになることで、誤ったデータが経路ＰＴ１及びＡＮＤ回路１０３を介してサンプリングクロック生成回路２２に伝わるのを防止できる。一方、バスの信号が有効なデータであると検出された場合には、検出回路１０２の出力ＨＳ＿ＳＱがＨレベルになることで、受信回路１００で受信されたデータが経路ＰＴ１及びＡＮＤ回路１０３を介してサンプリングクロック生成回路２２に即座に伝わるようになる。このように本実施形態では、経路ＰＴ１、ＰＴ２での配線の寄生容量、寄生抵抗を同等にすることで、安定した回路動作を実現することに成功している。

図１２に、検出回路１０２（スケルチ回路）の構成例を示す。

図１２の検出回路１０２は、差動アンプ回路６０、第１及び第２のピークホールド回路６２、６４、定電位設定回路６６、比較回路６８を含む。

差動アンプ回路６０は、ＤＰ、ＤＭからの差動入力信号の差分の電圧を増幅し、差動出力信号ＧＰ、ＧＭを生成する。

第１のピークホールド回路６２は、差動出力信号の一方の出力信号ＧＰのピーク値を検出し、ノードＰＫＨに保持する。

第２のピークホールド回路６４は、差動出力信号の他方の出力信号ＧＭのピーク値を検出し、ノードＰＫＨに保持する。

定電位設定回路６６は、ノードＰＫＨの電位変化速度よりもゆっくり変化するような時定数で、ノードＰＫＨの電位を、信号の未検出状態に対応した一定電位に戻す。

比較回路６８は、基準電位ＲＰとノードＰＫＨの電位を比較し、その結果をＨＳ＿ＳＱとして出力する。

このように図１２の検出回路１０２は、ＤＰ、ＤＭに基づき得られた差動出力信号ＧＰ、ＧＭのピーク値をノードＰＫＨに保持し、このＰＫＨの電位を、信号未検出状態に関連付けられた一定電位に、ゆっくりとした時定数で戻すようにした。そして、このノードＰＫＨの電位を、基準レベルＲＰと比較するようにしたので、ＤＰ、ＤＭの差動入力信号が微小振幅かつ高速の場合でも、受信データの有無を精度良く判別できるようになる。

７．受信回路と送信回路の配置関係
本実施形態では図９に示すように、送信回路１０４（図２のＨＳ電流ドライバ５０）を、受信回路１００（ＨＳ差動レシーバ５６）のＤＲ２側（ＳＤ２からＳＤ４へと向かう第２の方向側。右側）に配置している。

例えば本実施形態の比較例となるレイアウト手法として、図１３（Ａ）に示すように、送信回路１０４を、受信回路１００の方向ＸＤＲ２側（ＤＲ２の反対側。左側）に配置する手法も考えることができる。

しかしながら、この手法では図１３（Ａ）に示すように、クロック生成回路１４からのクロックの配線領域と、送信回路１０４に送信データを供給する論理回路１１２の領域とが重なってしまう。このため、レイアウト効率が悪くなるという問題がある。

特に、図６、図７（Ａ）、（Ｂ）の手法でサンプリングクロックを生成する場合には、クロック生成回路１４からのクロック（多相クロック）の配線に寄生する容量や抵抗は、なるべく小さくなることが望ましい。しかしながら、図１３（Ａ）のレイアウト手法では、クロック生成回路１４とサンプリングクロック生成回路２２との間の距離が離れてしまい、クロック生成回路１４からのクロック配線に、無駄な寄生容量、寄生抵抗が付加されてしまう。

更に図１３（Ａ）のレイアウト手法では、送信回路１０４の下側に配置されるデータ端子ＤＰ、ＤＭも、コーナ部分ＣＮに近い場所に配置されてしまう。このため、データ端子ＤＰ、ＤＭのボンディングワイヤが斜めに配線されてしまい、ＤＰ、ＤＭのボンディングワイヤの長さに差が生じてしまう。この結果、ＤＰ、ＤＭのボンディングワイヤに寄生するインダクタンスにも差が生じてしまい、ＤＰ、ＤＭの負荷バランスが崩れ、送信回路１０４の性能が低下するおそれがある。

これに対して図１３（Ｂ）に示すように、送信回路１０４を受信回路１００のＤＲ２側（右側）に配置すれば、受信回路１００を、コーナ部分ＣＮから近い場所に配置できる。この結果、クロック生成回路１４からのクロックの配線領域と論理回路１１２の領域とが重なってしまう事態を防止でき、レイアウト効率を高めることができる。

また、図１３（Ｂ）のレイアウト手法によれば、クロック生成回路１４とサンプリングクロック生成回路２２との間の距離を近づけることができ、クロック生成回路１４からのクロック配線に寄生する容量や抵抗を最小限に抑えることができる。

更に図１３（Ｂ）のレイアウト手法では、データ端子ＤＰ、ＤＭを、コーナ部分ＣＮから遠い場所に配置できる。これにより、データ端子ＤＰ、ＤＭのボンディングワイヤを真っ直ぐに配線でき、ＤＰ、ＤＭのボンディングワイヤの長さの差を最小限に抑えることができる。この結果、ＤＰ、ＤＭのボンディングワイヤの寄生インダクタンスの差も最小限に抑えることができ、ＤＰ、ＤＭの負荷バランスを同等にでき、高性能な送信回路１０４を実現できるようになる。

８．送信回路とデータ端子の配置関係
本実施形態の送信回路１０４は、図１４（Ａ）に示すように、定電流源ＩＳ（ゲート電極が定電位に設定されたＰ型トランジスタ）と、Ｎ型トランジスタ（スイッチ素子）ＮＴＰ、ＮＴＡ、ＮＴＭとにより構成される電流ドライバを含む。ここで、Ｎ型トランジスタＮＴＰ、ＮＴＡ、ＮＴＭのゲート電極は、ＤＰＧ、ＡＶＧ、ＤＭＧにより制御される。そして図１４（Ｂ）に示すように、ＤＰＧをＨレベル（アクティブ）に設定することで、定電流源ＩＳからＮ型トランジスタＮＴＰを介してＤＰに定電流が流れ、バスのステートがＪ状態になる。一方、ＤＭＧをＨレベルに設定することで、定電流源ＩＳからＮ型トランジスタＮＴＭを介してＤＭに定電流が流れ、バスのステートがＫ状態になる。そして、送信データに応じてバスをＪ又はＫ状態にすることで、ＨＳモードでの送信が可能になる。

一方、送信（ＨＳ送信）期間以外の期間では、図１４（Ｂ）に示すように、ＡＶＧをＨレベルに設定することで、定電流源ＩＳからＮ型トランジスタＮＴＡを介してＡＶＳＳに定電流が流れる（ＩＳからの定電流が破棄される）。このように送信期間以外の期間においても、定電流源ＩＳの定電流をＮ型トランジスタＮＴＡを介してＡＶＳＳに流し続けることで、送信開始時に直ぐに、安定した定電流をＮＴＰ又はＮＴＭを介してＤＰ又はＤＭに流すことが可能となり、送信回路１０４のレスポンスを高めることができる。

さて、このように送信回路１０４として電流ドライバを用いる場合には、図１４（Ａ）の経路ＰＴＰ、ＰＴＭに寄生する抵抗・容量・インダクタンスを互いに整合させて、ＤＰ、ＤＭの負荷バランスを保つことが望ましい。

そこで本実施形態では、図９に示すように、送信回路１０４とデータ端子ＤＰ、ＤＭを、方向ＤＲ１（ＳＤ１からＳＤ３へと向かう第１の方向。上方向）において隣接して配置している。

より具体的には図１５に示すように、データ端子ＤＰ、ＤＭの真上（方向ＤＲ１）に、送信回路１０４（図１４（Ａ）の電流ドライバ）のＮ型トランジスタＮＴＰ、ＮＴＭを配置している。また、送信期間以外の期間において定電流源ＩＳからの定電流を流す電源端子ＡＶＳＳを、データ端子ＤＰ、ＤＭの間の領域に配置し、このＡＶＳＳの真上（方向ＤＲ１）にＮ型トランジスタＮＴＡを配置している。

このように配置すれば、ＤＰ、ＮＴＰ間の配線の寄生抵抗・容量・インダクタンスと、ＤＭ、ＮＴＭ間の配線の寄生抵抗・容量・インダクタンスを整合させて、ＤＰ、ＤＭの負荷バランスを保つことが容易になる。これにより、送信回路１０４の性能を高めること可能になる。

特に本実施形態では、図１３（Ｂ）で説明したように、送信回路１０４を、受信回路１００のＤＲ２側（右側）に配置している。そして図１５で説明したように、送信回路１０４は、データ端子ＤＰ、ＤＭのＤＲ１側（上側）に隣接して配置される。従って、結局、データ端子ＤＰ、ＤＭの配置位置がコーナ部分ＣＮから離れることになり、図１３（Ｂ）で説明したように、ＤＰ、ＤＭのボンディングワイヤに寄生するインダクタンスの差も少なくできる。これにより、ＤＰ、ＤＭの負荷バランスを更に良好に保つことができる。

なお、図１５では、ＮＴＰ、ＮＴＡ、ＮＴＭのＤＲ１側（上側）に、図２の抵抗Ｒｐｕ、Ｒｐｕ’及びスイッチ素子ＳＷ１、ＳＷ２を配置している。即ち、ＮＴＰ、ＳＷ１、Ｒｐｕのレイアウトと、ＮＴＭ、ＳＷ２、Ｒｐｕ’のレイアウトとが対称になるようにしている。これにより、ＤＰ、ＤＭに寄生する抵抗・容量・インダクタンスを等価にすることが可能になる。なお、図１５において、定電流源ＩＳを、ＮＴＰ、ＮＴＡ、ＮＴＭのＤＲ１側（上側）や、Ｒｐｕ、Ｒｐｕ’のＤＲ１側に配置してもよい。

９．電子機器
次に、本実施形態の集積回路装置（データ転送制御装置）を含む電子機器の例について説明する。

例えば図１６（Ａ）に電子機器の１つであるプリンタの内部ブロック図を示し、図１７（Ａ）にその外観図を示す。ＣＰＵ（マイクロコンピュータ）５１０はシステム全体の制御などを行う。操作部５１１はプリンタをユーザが操作するためのものである。ＲＯＭ５１６には、制御プログラム、フォントなどが格納され、ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能する。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ転送を行うためのＤＭＡコントローラである。表示パネル５１９はプリンタの動作状態をユーザに知らせるためのものである。

ＵＳＢを介してパーソナルコンピュータなどの他のデバイスから送られてきたシリアルの印字データは、集積回路装置５００によりパラレルの印字データに変換される。そして、変換後のパラレル印字データは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理部（プリンタエンジン）５１２に送られる。そして、印字処理部５１２においてパラレル印字データに対して所与の処理が施され、プリントヘッダなどからなる印字部（データの出力処理を行う装置）５１４により紙に印字されて出力される。

図１６（Ｂ）に電子機器の１つであるスキャナの内部ブロック図を示し、図１７（Ｂ）にその外観図を示す。ＣＰＵ５２０はシステム全体の制御などを行う。操作部５２１はスキャナをユーザが操作するためのものである。ＲＯＭ５２６には制御プログラムなどが格納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域として機能する。ＤＭＡＣ５２８はＤＭＡコントローラである。

光源、光電変換器などからなる画像読み取り部（データの取り込み処理を行う装置）５２２により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部（スキャナエンジン）５２４により処理される。そして、処理後の画像データは、ＣＰＵ５２０又はＤＭＡＣ５２８により集積回路装置５００に送られる。集積回路装置５００は、このパラレルの画像データをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。

図１６（Ｃ）に電子機器の１つであるＣＤ−ＲＷドライブの内部ブロック図を示し、図１７（Ｃ）にその外観図を示す。ＣＰＵ５３０はシステム全体の制御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操作するためのものである。ＲＯＭ５３６には制御プログラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコントローラである。

レーザ、モータ、光学系などからなる読み取り＆書き込み部（データの取り込み処理を行う装置又はデータの記憶処理を行うための装置）５３３によりＣＤ−ＲＷ５３２から読み取られたデータは、信号処理部５３４に入力され、エラー訂正処理などの所与の信号処理が施される。そして、信号処理が施されたデータが、ＣＰＵ５３０又はＤＭＡＣ５３８により集積回路装置５００に送られる。集積回路装置５００は、このパラレルのデータをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。

一方、ＵＳＢを介して他のデバイスから送られてきたシリアルのデータは、集積回路装置５００によりパラレルのデータに変換される。そして、このパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により信号処理部５３４に送られる。そして、信号処理部５３４においてこのパラレルデータに対して所与の信号処理が施され、読み取り＆書き込み部５３３によりＣＤ−ＲＷ５３２に記憶される。

なお、図１６（Ａ）、（Ｂ）、（Ｃ）において、ＣＰＵ５１０、５２０、５３０の他に、集積回路装置５００でのデータ転送制御のためのＣＰＵを別に設けるようにしてもよい。

本実施形態の集積回路装置を電子機器に用いれば、ＵＳＢ２．０におけるＨＳモードでのデータ転送を実現できるようになる。従って、ユーザがパーソナルコンピュータなどによりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、ＣＤ−ＲＷからのデータの読み取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行うことができるようになる。

また、本実施形態の集積回路装置を電子機器に用いれば、製造コストが安い通常の半導体プロセスでも、ＨＳモードでのデータ転送が可能な集積回路装置を製造できるようになる。従って、データ転送制御装置の低コスト化を図れ、電子機器の低コスト化も図れるようになる。また、データ転送の信頼性を向上でき、電子機器の信頼性も向上できるようになる。

また、本実施形態の集積回路装置を電子機器に用いれば、集積回路装置の高性能を維持しながらも、電子機器を製造する多様なユーザの要望に応えることが可能となり、電子機器の付加価値を高めることができる。

なお本実施形態の集積回路装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサなど種々のものを考えることができる。

なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば、本発明の集積回路装置の第１のマクロセルの回路構成は、図２に示す構成に限定されるものではなく、種々の変形実施が可能である。

また、本発明の集積回路装置の各回路の配置も、図３（Ａ）〜図１５で説明したものに限定されず、種々の変形実施が可能である。

また、本発明は、ＵＳＢ２．０のインターフェース（データ転送）に適用されることが特に望ましいが、これに限定されるものではない。例えばＵＳＢ２．０と同様の思想に基づく規格やＵＳＢ２．０を発展させた規格のインターフェースにも本発明は適用できる。

本実施形態の集積回路装置の概念的な機能ブロック図の例である。 マクロセルＭＣ１の回路構成例を示す図である 図３（Ａ）、（Ｂ）、（Ｃ）は、マクロセルＭＣ１、ＭＣ２の配置例を示す図である。 データ端子等の配置例を示す図である。 クロック生成回路等の配置例を示す図である。 サンプリングクロック生成回路の構成例を示す図である。 図７（Ａ）、（Ｂ）は、サンプリングクロック生成回路の動作について説明するためのタイミング波形図である。 ＰＬＬ４８０Ｍの構成例を示す図である。 キャパシタ素子領域、受信回路、検出回路、送信回路の配置例を示す図である。 キャパシタ素子ＣＰについて説明するための図である。 図１１（Ａ）、（Ｂ）は、検出回路（スケルチ回路）の動作について説明するための図である。 検出回路の構成例を示す図である。 図１３（Ａ）、（Ｂ）は、送信回路と受信回路の配置関係について説明するための図である。 図１４（Ａ）、（Ｂ）は、送信回路の電流ドライバについて説明するための図である。 端子ＤＰ、ＡＶＳＳ、ＤＭ、Ｎ型トランジスタＮＴＰ、ＮＴＡ、ＮＴＭの配置例について示す図である。 図１６（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の内部ブロック図の例である。 図１７（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。

符号の説明

ＩＣＤ 集積回路装置、 ＭＣ１、２ 第１、第２のマクロセル、ＣＮ コーナ部分、
ＳＤ１〜４ 第１〜４の辺、 ＤＲ１、２ 第１、第２の方向、
ＩＦＲ インターフェース領域、 ＩＯＲ１、２ Ｉ／Ｏ領域、
ＤＰ、ＤＭ データ端子、 ＶＤＤ、ＶＳＳ 電源端子、
ＰＶＤＤ、ＰＶＳＳ 第１の電源端子、 ＸＶＤＤ、ＸＶＳＳ 第２の電源端子、
ＡＶＤＤ、ＡＶＳＳ 電源端子、 ＸＩ、ＸＯ クロック端子、
１０ データハンドラ回路、 １２ クロック制御回路、１４ クロック生成回路、
２０ ＨＳ回路、 ３０ ＦＳ回路、 ４０ アナログフロントエンド回路、
４２ ＦＳドライバ、 ４４ ＦＳ差動レシーバ、
４６ シングルエンドＤＰレシーバ、 ４８ シングルエンドＤＭレシーバ、
５０ ＨＳ電流ドライバ（送信回路）、 ５２ 低速用スケルチ回路（検出回路）、
５４ 高速用スケルチ回路（検出回路）、 ５６ ＨＳ差動レシーバ（受信回路）、
７０ エッジ検出回路、 ７２ クロック選択回路、 １００ 受信回路、
１０２ 検出回路、 １０４ 送信回路、 １１０ キャパシタ素子領域、
１１２ 論理回路

Claims (9)

1. 複数のマクロセルを含む集積回路装置であって、
   バスを介してデータ転送を行う所与のインターフェース規格の物理層の回路を少なくとも含む第１のマクロセルと、
   前記物理層よりも上位層の回路を含む第２のマクロセルとを含み、
   前記第１のマクロセルの第１、第２の辺が交差する部分であるコーナ部分が、集積回路装置のコーナ部分に位置するように、前記第１のマクロセルが配置され、
   前記第１のマクロセルは、
   前記所与のインターフェース規格のバスに接続されるデータ端子であって差動信号を用いてデータを送受信するための第１のデータ端子及び第２のデータ端子に接続され、前記第１のデータ端子及び前記第２のデータ端子を介してデータを受信する受信回路と、
   前記第１のデータ端子及び前記第２のデータ端子に接続され、前記第１のデータ端子及び前記第２のデータ端子を介してデータを送信する送信回路とを含み、
   前記第１のマクロセルの前記第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記第１のマクロセルの前記第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、
   前記受信回路と送信回路は前記第２の方向に沿って配置され、
   前記送信回路は、前記第１のデータ端子及び前記第２のデータ端子の前記第１の方向側であって、且つ、前記受信回路の前記第２の方向側に配置され、
   前記送信回路と前記第１のデータ端子及び前記第２のデータ端子との間の第１の距離は、前記受信回路と前記第１のデータ端子及び前記第２のデータ端子との間の第２の距離よりも短いことを特徴とする集積回路装置。
2. 請求項１において、
   前記送信回路は、
   前記第１のデータ端子に接続される第１のＮ型トランジスタと、
   前記第２のデータ端子に接続される第２のＮ型トランジスタと、
   前記第１のＮ型トランジスタ、前記第２のＮ型トランジスタを介して前記第１のデータ端子、前記第２のデータ端子に定電流を流すための定電流源とを含み、
   前記第１のＮ型トランジスタは、前記第１のデータ端子の前記第１の方向側に配置され、
   前記第２のＮ型トランジスタは、前記第２のデータ端子の前記第１の方向側に配置されることを特徴とする集積回路装置。
3. 請求項２において、
   送信期間以外の期間において前記定電流源からの定電流を流すための電源端子が設けられ、
   前記送信回路は、
   前記電源端子に接続される第３のＮ型トランジスタを含み、
   前記送信期間以外の期間においては、前記定電流源からの定電流が前記第３のＮ型トランジスタを介して前記電源端子に流れることを特徴とする集積回路装置。
4. 請求項３において、
   前記電源端子が、前記第１のデータ端子と前記第２のデータ端子の間に配置されることを特徴とする集積回路装置。
5. 請求項１乃至４のいずれかにおいて、
   前記第１のデータ端子及び前記第２のデータ端子に接続され、前記第１のデータ端子及び前記第２のデータ端子を介して受信されるデータが有効か否かを検出する検出回路を含み、
   前記検出回路は、
   前記受信回路と前記送信回路の間に配置されることを特徴とする集積回路装置。
6. 請求項１乃至５のいずれかにおいて、
   前記第１のマクロセルの前記第１の辺に沿って配置される第１のＩ／Ｏ領域に、前記所与のインターフェース規格のバスに接続される前記第１、第２のデータ端子が配置され、
   前記第１のマクロセルの前記第２の辺に沿って配置される第２のＩ／Ｏ領域に、前記第１、第２のデータ端子を介したデータ転送のためのクロックを生成する回路の電源端子、及びクロック端子の少なくとも一方が配置されることを特徴とする集積回路装置。
7. 請求項１乃至６のいずれかにおいて、
   前記第１のマクロセルが、配線及び回路セル配置が固定化されるマクロセルであり、
   前記第２のマクロセルが、配線及び回路セル配置が自動配置配線されるマクロセルであることを特徴とする集積回路装置。
8. 請求項１乃至７のいずれかにおいて、
   前記所与のインターフェース規格が、ＵＳＢ（Universal Serial Bus）規格であることを特徴とする集積回路装置。
9. 請求項１乃至８のいずれかの集積回路装置と、
   前記集積回路装置及び前記バスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、
   を含むことを特徴とする電子機器。

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