JP3678169B2 - 信号検出回路、データ転送制御装置及び電子機器 - Google Patents
信号検出回路、データ転送制御装置及び電子機器 Download PDFInfo
- Publication number
- JP3678169B2 JP3678169B2 JP2001143635A JP2001143635A JP3678169B2 JP 3678169 B2 JP3678169 B2 JP 3678169B2 JP 2001143635 A JP2001143635 A JP 2001143635A JP 2001143635 A JP2001143635 A JP 2001143635A JP 3678169 B2 JP3678169 B2 JP 3678169B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- type transistor
- circuit
- terminal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000001514 detection method Methods 0.000 title claims description 79
- 238000012546 transfer Methods 0.000 title claims description 59
- 230000008859 change Effects 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 21
- 230000008569 process Effects 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 9
- 238000012545 processing Methods 0.000 description 22
- 238000010586 diagram Methods 0.000 description 14
- 230000005540 biological transmission Effects 0.000 description 13
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 241000699670 Mus sp. Species 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1532—Peak detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、信号検出回路、これを用いたデータ転送制御装置及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、パーソナルコンピュータと周辺機器（広義には、電子機器）とを接続するためのインタフェース規格として、ＵＳＢ（Universal Serial Bus）が注目を集めている。このＵＳＢには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタなどの周辺機器を、同じ規格のコネクタで接続できると共にいわゆるプラグ＆プレイやホットプラグも実現できるという利点がある。
【０００３】
一方、このＵＳＢには、同じくシリアルバスインタフェース規格として脚光を浴びているＩＥＥＥ１３９４に比べて、転送速度が遅いという問題点がある。
【０００４】
そこで、従来のＵＳＢ１．１の規格に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳ（High Speed）モード）のデータ転送速度を実現できるＵＳＢ２．０規格が策定され、注目を浴びている。また、ＵＳＢ２．０の物理層回路や論理層回路のインタフェース仕様を定義したＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）も策定されている。
【０００５】
このＵＳＢ２．０では、従来のＵＳＢ１．１で定義されていたＦＳ（Full Speed）モードに加えて、上述したＨＳモードと呼ばれる転送モードが用意されている。このＨＳモードでは４８０Ｍｂｐｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ転送が行われるＦＳモードに比べて格段に高速なデータ転送を実現できる。従って、ＵＳＢ２．０によれば、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブなどのストレージ機器に最適なインタフェースを提供できるようになる。
【０００６】
しかしながら、ＵＳＢ２．０では、小振幅の信号を、これまで以上に高速な受信信号として検出する必要がある。従って、信号検出回路を従来のような包絡線検波回路により構成した場合、現在利用可能な高コストの微細プロセスを用いたとしても、周波数特性が厳しくなるという問題がある。また、このような包絡線検波回路では、小振幅の信号の受信を検出することが困難であるという問題がある。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低コストのプロセスを用いた場合でも、高速かつ小振幅の信号の検出が可能な信号検出回路、これを用いたデータ転送制御装置及び電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、入力信号の有無を検出する信号検出回路であって、入力信号のピーク値を所与のノードに保持するピークホールド回路と、前記ノードの電位を、所与の定電位に戻すための定電位設定回路と、前記ノードの電位と所与の基準レベルとを比較する比較回路とを含み、前記比較回路の比較結果に基づいて入力信号の有無を検出することを特徴とする。
【０００９】
ここで、ピーク値は、例えば電位のピーク値をいうが、上限値若しくは下限値であっても良い。
【００１０】
本発明によれば、所定の低電位に戻される所与のノードに入力信号のピーク値を保持し、そのピーク値を保持したノードの電位と所与の基準レベルとを比較するようにしたので、微細なプロセス技術に依存することなく、高速かつ小振幅の入力信号の有無状態を検出することができるようになる。
【００１１】
また本発明は、差動対の入力信号の有無を検出する信号検出回路であって、差動対の入力信号に基づいて増幅した差動対の出力信号を出力する差動増幅器と、前記差動対の出力信号の各ピーク値を所与のノードに保持する第１及び第２のピークホールド回路と、前記ピーク値の保持による電位の変化よりも遅く変化するように、前記ノードの電位を所与の定電位に戻す定電位設定回路と、前記ノードの電位と所与の基準レベルとを比較する比較回路とを含み、前記比較回路の比較結果に基づいて入力信号の有無を検出することを特徴とする。
【００１２】
ここで、ピーク値の保持による電位変化とは、第１又は第２のピークホールド回路による電位の変化をいう。より具体的には、第１又は第２のピークホールド回路がピーク値を保持するために、高電位側又は低電位側のいずれか一方に電位を変化させる場合における、その当該第１又は第２のピークホールド回路による電位の変化をいう。
【００１３】
本発明においては、第１及び第２のピークホールド回路により差動対の各入力信号について、ピーク値を同一のノードに保持するようにした。そして、このノードを、第１及び第２のピークホールド回路によってピーク値の保持が行われることに起因する電位の変化よりも遅く変化するように、当該ノードを所与の定電位に戻すようにしている。これにより、ノードの電位と所与の基準レベルとを比較することによって、更に高速かつ小振幅の入力信号の有無状態を連続的に検出することができる。
【００１４】
また本発明は、前記第１及び第２のピークホールド回路は、前記差動対の出力信号の下限値を所与のノードに保持し、前記定電位設定回路は、前記下限値の保持による電位の変化よりも遅く変化するように、前記ノードに電荷を供給することによって前記ノードの電位を所与の定電位に戻すことを特徴とする。
【００１５】
本発明によれば、第１及び第２のピークホールド回路により差動対の各入力信号について、下限値を同一のノードに保持するようにした。そして、このノードを、第１及び第２のピークホールド回路によって下限値の保持が行われることに起因する電位の変化よりも遅く変化するように、当該ノードを所与の定電位に戻すようにしている。これにより、ノードの電位と所与の基準レベルとを比較することによって、更に高速かつ小振幅の入力信号の有無状態を連続的に検出することができる。特に、下限値を保持することは、電荷を放電することになるため、電荷を充電する場合に比べて第１及び第２のピークホールド回路の高速応答性は向上し、より高速で、小振幅の入力信号の有無状態を検出することができるようになる。
【００１６】
また本発明は、前記定電位設定回路は、前記下限値の保持による電位の変化よりも遅く変化するような微小な電荷を供給する定電流源を含むことを特徴とする。
【００１７】
本発明によれば、下限値を保持する電位を所与の定電位に戻す定電位設定回路を、定電流源により構成するようにしたので、簡素な構成で、微細プロセス技術に依存することなく、上述したように第１及び第２のピークホールド回路の高速応答性を向上させ、より高速で、小振幅の入力信号の有無状態を検出することができるようになる。
【００１８】
また本発明は、前記差動増幅器は、ソース端子が第１の電源に接続された第１の第１導電型トランジスタと、ソース端子が前記第１の第１導電型トランジスタのドレイン端子に接続された第２の第１導電型トランジスタと、ソース端子が前記第１の第１導電型トランジスタのドレイン端子に接続された第３の第１導電型トランジスタと、ゲート端子及びドレイン端子が、前記第２の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１の第２導電型トランジスタと、ゲート端子及びドレイン端子が、前記第３の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第２の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第１の第１導電型トランジスタのゲート端子に供給され、前記差動対の入力信号が前記第２及び第３の第１導電型トランジスタのゲート端子に供給され、前記差動対の出力信号が前記第１及び第２の第２導電型トランジスタのドレイン端子から出力されることを特徴とする。
【００１９】
本発明によれば、差動対の入力信号に応じて差動対の出力信号を出力する差動増幅器を簡素な構成で実現するようにしたので、高価な微細プロセス技術に依存することなく、高速かつ小振幅の差動対の受信信号の有無状態の検出が可能な信号検出回路の低コスト化を図ることができる。
【００２０】
また本発明は、前記第１及び第２のピークホールド回路のうち少なくとも一方は、ソース端子が第１の電源に接続された第４の第１導電型トランジスタと、ソース端子が前記第４の第１導電型トランジスタのドレイン端子に接続された第５の第１導電型トランジスタと、ソース端子が前記第４の第１導電型トランジスタのドレイン端子に接続された第６の第１導電型トランジスタと、ドレイン端子が前記第５の第１導電型トランジスタのドレイン端子に接続され、ゲート端子が前記第６の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第３の第２導電型トランジスタと、ゲート端子及びドレイン端子が、前記第６の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第４の第２導電型トランジスタと、ドレイン端子が前記第６の第１導電型トランジスタのゲート端子に接続され、ゲート端子が前記第３の第２導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第５の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第４の第１導電型トランジスタのゲート端子に供給され、前記差動対の出力信号の一方が前記第５の第１導電型トランジスタのゲート端子に供給され、前記ノードが前記第６の第１導電型トランジスタのゲート端子に接続されていることを特徴とする。
【００２１】
本発明によれば、第５の第２導電型トランジスタにより差動対の入力信号のピーク値を保持するノードの電荷を放電するようにしたので、電荷を充電する場合に比べて高速応答を実現し、高速かつ小振幅の入力信号の変化に対する追従性を大幅に向上させることができるようになる。
【００２２】
また本発明は、前記比較回路は、ソース端子が第１の電源に接続された第７の第１導電型トランジスタと、ソース端子が前記第７の第１導電型トランジスタのドレイン端子に接続された第８の第１導電型トランジスタと、ソース端子が前記第７の第１導電型トランジスタのドレイン端子に接続された第９の第１導電型トランジスタと、ゲート端子及びドレイン端子が前記第８の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第６の第２導電型トランジスタと、ドレイン端子が前記第９の第１導電型トランジスタのドレイン端子に接続され、ゲート端子が前記第６の第２導電型トランジスタのゲート端子に接続され、ソース端子が第２の電源に接続された第７の第２導電型トランジスタと、ドレイン端子が前記第６の第２導電型トランジスタのゲート端子に接続され、ゲート端子が前記第７の第２導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第８の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第７の第１導電型トランジスタのゲート端子に供給され、前記ノードが前記第８の第１導電型トランジスタのゲート端子に接続され、前記基準レベルが前記第９の第１導電型トランジスタのゲート端子に供給され、比較結果が前記第７の第２導電型トランジスタのドレイン端子から出力されていることを特徴とする。
【００２３】
本発明によれば、入力信号のピーク値を保持するノードの電位と入力信号の有無状態を検出するための基準レベルとを比較する比較回路を、トランジスタによる簡素な構成の演算増幅器で実現するようにしたので、高価な微細プロセス技術に依存することなく、高速かつ小振幅の差動対の受信信号の有無状態の検出が可能な信号検出回路の低コスト化を図ることができる。
【００２４】
また本発明は、ソース端子が第１の電源に接続された第１０の第１導電型トランジスタと、ソース端子が前記第１０の第１導電型トランジスタのドレイン端子に接続された第１１の第１導電型トランジスタと、ソース端子が前記第１０の第１導電型トランジスタのドレイン端子に接続された第１２の第１導電型トランジスタと、ゲート端子及びドレイン端子が前記第１１の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第９の第２導電型トランジスタと、ゲート端子及びドレイン端子が前記第１２の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１０の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第１０の第１導電型トランジスタのゲート端子に供給され、検出すべきレベルに対応した差動対の検出レベル信号が、前記第１１及び第１２の第１導電型トランジスタのゲート端子にそれぞれ供給され、前記基準レベルが前記第１０の第２導電型トランジスタのドレイン端子から出力される基準レベル生成回路を含み、前記基準レベル生成回路は、前記差動増幅器と同等の電気的特性を有していることを特徴とする。
【００２５】
ここで、電気的特性としては、少なくとも温度特性を含む。
【００２６】
本発明によれば、差動対の入力信号の有無状態を検出するための基準レベルを生成するための基準レベル生成回路を、トランジスタによる簡素な構成の演算増幅器で実現するようにしたので、信号検出回路の低コスト化を図ることができる。しかも、基準レベル生成回路を、差動対の入力信号に基づいてノードにそのピーク値が保持される差動対の出力信号を生成する差動増幅器と同等の電気的特性を有する構成としたので、動作環境に応じて変化する差動対の出力信号に応じた適切な基準レベルを生成することができ、信号検出回路の信号検出精度を向上させることができる。例えば、差動増幅器と基準レベル生成回路のトランジスタ構成及びサイズを同一とすることによって、同等の電気的特性を備えた構成を容易に実現することができる。
【００２７】
また本発明は、前記定電位設定回路は、ソース端子が第１の電源に接続され、ドレイン端子が前記ノードに接続された第１３の第１導電型トランジスタと、前記ノードと第２の電源との間に挿入されたキャパシタとを含み、所与のイネーブル信号が前記第１３の第１導電型トランジスタのゲート端子に供給されることを特徴とする。
【００２８】
本発明によれば、キャパシタにピーク値を保持する一方、当該キャパシタの一端が接続されるノードに対して、第１３の第１導電型トランジスタを介して第１の電源に接続するように構成したので、定電位設定回路の簡素化により信号検出回路の簡素化を図ることができる。従って、高価な微細プロセス技術に依存することなく、高速かつ小振幅の差動対の受信信号の有無状態の検出が可能な信号検出回路の低コスト化を図ることができる。
【００２９】
また本発明は、ソース端子が第１の電源に接続された第１４の第１導電型トランジスタと、ドレイン端子が前記第１４の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１１の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第１４の第１導電型トランジスタのゲート端子に供給され、前記比較回路の出力信号が前記第１１の第２導電型トランジスタのゲート端子に供給され、前記第１１の第２導電型トランジスタのドレイン端子から、前記比較回路の出力信号に対応した論理レベルの信号を出力する出力回路を含むことを特徴とする。
【００３０】
本発明によれば、例えば信号検出回路の後段に接続される論理回路に対して、比較回路の出力信号に対応した論理レベルの信号を出力する出力回路を含むように構成したので、高速かつ小振幅の入力信号の有無状態に基づいて複雑な処理を容易に実現することができるようになる。
【００３１】
また本発明は、前記差動対の入力信号は、ＵＳＢ（Universal Serial Bus）の規格に準拠した信号であることを特徴とする。
【００３２】
本発明によれば、ＵＳＢ２．０で規格化されているＨＳモードによる４８０Ｍｂｐｓという高速なデータ転送が実現できるようになる。
【００３３】
また本発明に係るデータ転送制御装置は、上記のいずれか記載の信号検出回路と、前記信号検出回路によって検出された信号に基づいて所与の受信処理を行う回路とを含むことを特徴とする。
【００３４】
本発明によれば、高速かつ小振幅の受信信号の検出が可能なデータ転送制御装置を実現でき、例えばパーソナルコンピュータと周辺機器との間の高速なデータ転送を容易に実現することができるようになる。
【００３５】
また本発明に係る電子機器は、上記記載のデータ転送制御装置と、前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置とを含むことを特徴とする。
【００３６】
本発明によれば、電子機器に使用されるデータ転送制御装置による高速転送が可能となり、データ処理の高速化を図ることができるようになる。
【００３７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００３８】
１． 信号検出回路
図１に、本実施形態における信号検出回路の原理構成図を示す。
【００３９】
この信号検出回路２は、ピークホールド回路４、定電位設定回路６、比較回路８を含む。
【００４０】
ピークホールド回路４は、入力信号のピーク値を所与のノードに保持する。
【００４１】
定電位設定回路６は、ピークホールド回路４によってピーク値を保持する場合に変化する所与のノードの電位を、所与の一定電位に戻す。この際、定電位設定回路６は、ピーク値の保持による電位変化よりも大きな時定数で、一定電位に戻すことができるようになっている。ここで、ピーク値の保持による電位変化とは、ピークホールド回路４による電位の変化である。より具体的には、ピークホールド回路４がピーク値を保持するために、高電位側又は低電位側のいずれか一方に電位を変化させる場合における、そのピークホールド回路４による電位の変化をいう。このような定電位設定回路６は、例えば上述したノードに対して、定電流源で微小な電荷を供給し続ける回路により構成することができる。
【００４２】
比較回路８は、このようにピーク値が保持され、ゆっくりと一定電位に戻されるノードの電位を、所与の基準レベルと比較し、その比較結果を検出信号として出力する。この検出信号によりノードの電位が所与の基準レベルより大きいか否かを判別することができるので、入力信号の有無が検出することができる。
【００４３】
このように、本実施形態ではある時定数で一定電位に戻されるノードに入力信号のピーク値を保持させ、このノードの電位を、所与の基準レベルと比較するようにした。これにより、信号検出回路２は、保持されたピーク値に応じたノードの電位変化を検出することができ、高速かつ微小振幅の入力信号の有無状態を判別することができるようになる。
【００４４】
以下、このような本実施形態における信号検出回路をＵＳＢ（Universal Serial Bus）２．０に適用した場合について、具体的に説明する。
【００４５】
２． ＵＳＢ２．０
ＵＳＢ２．０によれば、ＵＳＢ１．１又はＵＳＢ２．０対応の複数の周辺機器は、ハブ装置を介在させて、バスを管理するホスト装置としてのパーソナルコンピュータに接続することができる。
【００４６】
このようなホスト装置には、ＵＳＢ２．０に対応したホストコントローラが搭載される。ホストコントローラは、接続されている機器がＵＳＢ１．１対応かＵＢＳ２．０対応かを判断して、バスを介したデータ転送を制御する。
【００４７】
またハブ装置には、例えばＵＳＢ２．０に対応したハブコントローラが搭載される。ハブコントローラは、接続される周辺機器がＵＳＢ１．１対応かＵＳＢ２．０対応かを判断して、バス転送方式を制御する。
【００４８】
また、周辺機器にも、ＵＳＢ１．１又はＵＳＢ２．０に対応したデバイスコントローラが搭載される。例えば、デバイスコントローラがＵＳＢ２．０に対応する場合、このデバイスコントローラは、ＵＳＢ１．１及びＵＳＢ２．０のインタフェース規格に対応した物理層回路と、搭載される周辺機器に応じたデータ転送制御を行う論理層回路とを含む。
【００４９】
本実施形態における信号検出回路は、バスを介してＵＳＢ２．０で規定されたデータ転送を行うホストコントローラ、ハブコントローラやデバイスコントローラ等のデータ転送制御装置に含まれるＵＳＢ２．０の物理層回路に適用することができ、ＵＳＢ２．０の規格に準拠した受信信号の検出が可能となる。
【００５０】
２．１ データ転送制御装置
図２に、本実施形態における信号検出回路が適用されたデータ転送制御装置の構成の一例を示す。
【００５１】
このデータ転送制御装置は、論理層回路と物理層回路を含む。
【００５２】
論理層回路は、データハンドラ回路１０、ＨＳ（High Speed）回路２０、ＦＳ（Full Speed）回路３０を含む。物理層回路は、アナログフロントエンド回路４０を含む。なお、このデータ転送制御装置は、図１に示す回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としても良い。
【００５３】
データハンドラ回路（広義には、データ転送を行うための所与の回路）１０は、ＵＳＢ２．０に準拠したデータ転送のための種々の送信処理及び受信処理を行う。より具体的には、データハンドラ回路は、送信時には、送信データにＳＹＮＣ（SYNChronization）、ＳＯＰ（Start Of Packet）、ＥＯＰ（End Of Packet）を付加する処理や、ビットスタッフィング処理等を行う。一方、データハンドラ回路は、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出し、削除する処理や、ビットアンスタッフィング処理などを行う。更に、データハンドラ回路１０は、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。このようなデータハンドラ回路１０は、ＳＩＥ（Serial Interface
Engine）に接続される。
【００５４】
ＳＩＥは、ＵＳＢパケットＩＤやアドレスを識別するためのＳＩＥ制御ロジックと、エンドポイント番号の識別やＦＩＦＯ制御などのエンドポイント処理を行うためのエンドポイントロジックとを含む。
【００５５】
ＨＳ回路２０は、データ転送速度が４８０ＭｂｐｓとなるＨＳ（High Speed）でのデータの送受信を行うためのロジック回路である。
【００５６】
ＦＳ回路３０は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Full Speed）でのデータの送受信を行うためのロジック回路である。
【００５７】
アナログフロントエンド回路４０は、ＦＳやＨＳでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢでは、ＤＰ（Ｄａｔａ＋）とＤＭ（Ｄａｔａ−）を用いた差動対の信号によりデータが送受信される。
【００５８】
本実施形態におけるデータ転送制御装置では、その他にＨＳ回路２０で用いる４８０ＭＨｚのクロックや、装置内部及びＳＩＥで用いる６０ＭＨｚのクロックを生成するクロック回路（図示せず）、アナログフロントエンド回路４０の各種制御信号を生成する制御回路（図示せず）を含む。
【００５９】
ＨＳ回路２０は、ＤＬＬ（Delay Line PLL）回路２２、エラスティシティバッファ（elasticity buffer）２４を含む。
【００６０】
ＤＬＬ回路２２は、図示しないクロック回路によって生成されたクロックと、受信信号とに基づいて、データのサンプリングクロックを生成する。
【００６１】
エラスティシティバッファ２４は、装置内部と、外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。
【００６２】
ＵＳＢ２．０では、ＨＳモード（広義には、第１のモード）とＦＳモード（広義には、第２のモード）が、転送モードとして定義されている。ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。
【００６３】
ＨＳモードでは、ＨＳ回路２０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。
【００６４】
ＦＳモードでは、ＦＳ回路３０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。
【００６５】
このため、アナログフロントエンド回路４０では、差動対の送受信信号であるＤＰ、ＤＭをＨＳモードで送受信を行うためのＨＳモード用ドライバ及びレシーバ、ＦＳモードで送受信を行うためのＦＳモード用ドライバ及びレシーバが別個に設けられている。
【００６６】
より具体的には、アナログフロントエンド回路４０は、ＦＳドライバ４２、ＦＳ差動データレシーバ４４、ＳＥ（Single Ended）＿ＤＰレシーバ４６、ＳＥ＿ＤＭレシーバ４８、ＨＳカレントドライバ５０、低速用ＨＳ＿ＳＱ（SQuelch）＿Ｌ回路（広義には、信号検出回路）５２、高速用ＨＳ＿ＳＱ回路（広義には、信号検出回路）５４、ＨＳ差動データレシーバ５６を含む。
【００６７】
ＦＳドライバ４２は、ＦＳモードにおいて、ＦＳ回路３０からのＦＳ＿ＤＰｏｕｔ及びＦＳ＿ＤＭｏｕｔからなる差動対の送信信号を、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＦＳドライバ４２は、ＦＳ回路３０からのＦＳ＿ＯｕｔＤｉｓにより出力制御される。
【００６８】
ＦＳ差動レシーバ４４は、ＦＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＦＳ＿ＤａｔａＩｎとしてＦＳ回路３０に対して出力する。このＦＳ差動レシーバ４４は、ＦＳ＿ＣｏｍｐＥｎｂにより増幅制御される。
【００６９】
ＳＥ＿ＤＰレシーバ４６は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＰを増幅し、ＳＥ＿ＤＰｉｎとしてＦＳ回路３０に対して出力する。
【００７０】
ＳＥ＿ＤＭレシーバ４８は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＭを増幅し、ＳＥ＿ＤＭｉｎとしてＦＳ回路３０に対して出力する。
【００７１】
ＨＳカレントドライバ５０は、ＨＳモードにおいて、ＨＳ回路２０からのＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔからなる差動対の送信信号を増幅し、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＨＳカレントドライバ５０は、ＨＳ回路２０からのＨＳ＿ＯｕｔＤｉｓにより出力制御されると共に、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂにより駆動電流の制御が行われる。
【００７２】
低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、ＦＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号の有無を検出し、信号検出結果としてＨＳ＿ＳＱ＿Ｌを出力する。この低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、ＨＳ＿ＳＱ＿Ｌ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｌ＿Ｐｗｒにより省電力制御される。
【００７３】
高速用ＨＳ＿ＳＱ回路５４は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号の有無を検出し、信号検出結果としてＨＳ＿ＳＱをＨＳ回路２０に対して出力する。この高速用ＨＳ＿ＳＱ回路５４は、ＨＳ回路２０からのＨＳ＿ＳＱ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｐｗｒにより省電力制御される。
【００７４】
ＨＳ差動データレシーバ５６は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩｎ＿Ｌを出力する。このＨＳ差動レシーバ５６は、ＨＳ＿ＲｘＥｎｂにより増幅制御される。
【００７５】
差動対の送受信信号ＤＰ、ＤＭのうちＤＰは、ＳＷ１及びプルアップ抵抗Ｒｐｕを介して、電源電圧３．３Ｖに（電気的に）接続される。また、差動対の送受信信号のうちＤＭは、ＳＷ２に接続される。ＳＷ１及びＳＷ２は、ＲｐｕＥｎｂにより制御される。負荷バランスを考慮すると、ＤＭについても、ＳＷ２を介してプルアップ抵抗Ｒｐｕと同等の抵抗を介してプルアップしてもよい。ＲｐｕＥｎｂは、ＦＳモードのとき、少なくともＳＷ１によりＤＰをプルアップ抵抗Ｒｐｕに接続させる。
【００７６】
このようにデータ転送制御装置は、ＨＳモードとＦＳモードの転送速度に対応したドライバ及びレシーバを含んで構成されている。本実施形態における信号検出回路は、低速用ＨＳ＿ＳＱ＿Ｌ回路５２、高速用ＨＳ＿ＳＱ回路５４に適用され、ＤＰ及びＤＭからなる高速かつ小振幅の差動対の受信信号の有無を検出することができるようになっている。
【００７７】
なお、本実施形態では、低速用ＨＳ＿ＳＱ＿Ｌ回路５２、高速用ＨＳ＿ＳＱ回路５４の構成は同様であり、それぞれ検出すべき信号速度に応じてトランジスタサイズが最適化されている。低速用ＨＳ＿ＳＱ＿Ｌ回路５２、高速用ＨＳ＿ＳＱ回路５４は、動作が同様であり、回路を構成するトランジスタサイズが異なるのみであることから、以下では高速用ＨＳ＿ＳＱ回路５４について説明する。
【００７８】
２．２ 信号検出回路
図３に、高速用ＨＳ＿ＳＱ回路５４の原理的な構成を示す。
【００７９】
高速用ＨＳ＿ＳＱ回路５４は、差動アンプ回路６０、第１及び第２のピークホールド回路６２、６４、定電位設定回路６６、比較回路６８を含む。
【００８０】
差動アンプ回路６０は、差動対の入力信号ＤＰ、ＤＭの差分の電圧を増幅し、差動対の出力信号ＧＰ、ＧＭを生成する。
【００８１】
第１のピークホールド回路６２は、差動対の出力信号の一方の出力信号ＧＰのピーク値を検出し、当該ピーク値をノードＰＫＨに保持する。
【００８２】
第２のピークホールド回路６４は、差動対の出力信号の他方の出力信号ＧＭのピーク値を検出し、当該ピーク値をノードＰＫＨに保持する。
【００８３】
定電位設定回路６６は、第１及び第２のピークホールド回路６２、６４によるノードＰＫＨの電位変化よりもゆっくり変化するような時定数で、ノードＰＫＨの電位を信号の未検出状態に対応した一定電位に戻す。
【００８４】
比較回路６８は、基準レベルＲＰの電位とノードＰＫＨの電位とを比較し、その結果をＨＳ＿ＳＱとして出力する。
【００８５】
このように高速用ＨＳ＿ＳＱ回路５４は、差動対の入力信号ＤＰ、ＤＭに基づいて差動対の出力信号ＧＰ、ＧＭを増幅し、各差動対の出力信号のピーク値を、ある時定数で信号未検出状態に関連付けられた電位に戻されるノードＰＫＨに保持するようにした。そして、高速用ＨＳ＿ＳＱ回路５４は、ノードＰＫＨの電位と、基準レベルＲＰの電位と比較するようにした。これにより、差動対の入力信号ＤＰ、ＤＭが高速かつ微小振幅の場合でも、その受信の有無を精度良く判別することができるようになる。
【００８６】
図４に、高速用ＨＳ＿ＳＱ回路５４の機能ブロックの構成を示す。
【００８７】
差動アンプ回路６０は、差動増幅器７０を含む。差動増幅器７０の非反転入力端子（＋端子）にはＤＰが供給され、反転入力端子（−端子）にはＤＭが供給される。
【００８８】
第１のピークホールド回路６２は、演算増幅器７２と、ｎ型ＭＯＳトランジスタ７４を含む。演算増幅器７２の反転入力端子にはＧＰが供給され、非反転入力端子にはノードＰＫＨが接続される。演算増幅器７２の出力端子は、ｎ型ＭＯＳトランジスタ７４のゲート端子に接続される。ｎ型ＭＯＳトランジスタ７４のソース端子は接地レベル（広義には、第２の電源）に接続され、ドレイン端子はノードＰＫＨに接続される。
【００８９】
第２のピークホールド回路６４は、演算増幅器７６と、ｎ型ＭＯＳトランジスタ７８を含む。演算増幅器７６の反転入力端子にはＧＭが供給され、非反転入力端子にはノードＰＫＨが接続される。演算増幅器７６の出力端子は、ｎ型ＭＯＳトランジスタ７８のゲート端子に接続される。ｎ型ＭＯＳトランジスタ７８のソース端子は接地レベルに接続され、ドレイン端子はノードＰＫＨに接続される。
【００９０】
定電位設定回路６６は、定電流源８０と、キャパシタ８２を含む。
【００９１】
定電流源８０は、電源（広義には、第１の電源）からノードＰＫＨに微小な定電流で電荷を供給する。
【００９２】
キャパシタ８２は、接地レベルとノードＰＫＨとの間に挿入される。
【００９３】
このような定電位設定回路６６は、所与の信号未検出状態に関連付けられた電位になるまでノードＰＫＨに微小な電荷を供給し続けるので、所与の時定数でノードＰＫＨを一定電位に戻すことができる。
【００９４】
比較回路６８は、演算増幅器８４を含む。
【００９５】
演算増幅器８４の反転入力端子はノードＰＫＨに接続され、非反転入力端子には基準レベルＲＰが供給される。これにより、演算増幅器８４の出力端子からは、ノードＰＫＨの電位と基準レベルＲＰの電位の差に対応した信号が出力される。この出力信号が、差動対の入力信号の有無状態を示す信号検出信号ＨＳ＿ＳＱとなる。
【００９６】
２．２．１ 構成例
図５に、図４に示した高速用ＨＳ＿ＳＱ回路５４のトランジスタレベルの回路構成の一例を示す。
【００９７】
ただし、図４で示した高速用ＨＳ＿ＳＱ回路５４と同一部分には同一符号を付し、適宜説明を省略する。
【００９８】
ここでは、信号検出信号ＨＳ＿ＳＱを後段に接続されるロジック回路に供給するために論理レベル変換を行い、不安定期間における信号検出信号ＨＳ＿ＳＱの変化が後段に伝搬しないようにマスクする出力回路を設けている。
【００９９】
（差動アンプ回路）
差動アンプ回路６０は、ｐ型ＭＯＳトランジスタ（広義には、第１導電型トランジスタ）１００、１０２、１０４と、ｎ型ＭＯＳトランジスタ（広義には、第２導電型トランジスタ）１０６、１０８を含む。
【０１００】
ｐ型ＭＯＳトランジスタ１００（第１の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１０１】
ｐ型ＭＯＳトランジスタ１０２（第２の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１００のドレイン端子が接続され、ゲート端子にＤＰが供給される。
【０１０２】
ｐ型ＭＯＳトランジスタ１０４（第３の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１００のドレイン端子が接続され、ゲート端子にＤＭが供給される。
【０１０３】
ｎ型ＭＯＳトランジスタ１０６（第１の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子及びドレイン端子にｐ型ＭＯＳトランジスタ１０２のドレイン端子が接続される。
【０１０４】
ｎ型ＭＯＳトランジスタ１０８（第２の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子及びドレイン端子にｐ型ＭＯＳトランジスタ１０４のドレイン端子が接続される。
【０１０５】
ＧＰは、ｎ型ＭＯＳトランジスタ１０６のゲート端子及びドレイン端子から取り出される。
【０１０６】
ＧＭは、ｎ型ＭＯＳトランジスタ１０８のゲート端子及びドレイン端子から取り出される。
【０１０７】
このような構成の差動アンプ回路６０では、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１００にドレイン電流が流れると、ＤＰの電位よりＤＭの電位が低い場合、ｐ型ＭＯＳトランジスタ１０２のドレイン電流よりｐ型ＭＯＳトランジスタ１０４のドレイン電流がより多くなるように、ＧＰの電位に比べてＧＭの電位が高くなる。
【０１０８】
逆に、ＤＰの電位よりＤＭの電位が高い場合、ｐ型ＭＯＳトランジスタ１０４のドレイン電流よりｐ型ＭＯＳトランジスタ１０２のドレイン電流がより多くなるように、ＧＭの電位に比べてＧＰの電位が高くなる。
【０１０９】
差動アンプ回路６０において、ｐ型ＭＯＳトランジスタ１０２及びｎ型ＭＯＳトランジスタ１０６、ｐ型ＭＯＳトランジスタ１０４及びｎ型ＭＯＳトランジスタ１０８の特性によって、差動対の入力信号ＤＰ、ＤＭが同等の場合の電位レベルＶ０が定められる。上述したように差動対の入力信号ＤＰ、ＤＭの電位差の発生により、差動アンプ回路６０では、電位レベルＶ０を基準に、差動対の入力信号ＤＰ、ＤＭの電位差に応じて、ＧＰ及びＧＭの電位レベルが変化する。
【０１１０】
（第１のピークホールド回路）
第１及び第２のピークホールド回路６２、６４は、同様の構成をなし、各トランジスタのサイズも同等である。
【０１１１】
第１のピークホールド回路６２は、ｐ型ＭＯＳトランジスタ１１０、１１２、１１４と、ｎ型ＭＯＳトランジスタ７４、１１６、１１８を含む。
【０１１２】
ｐ型ＭＯＳトランジスタ１１０（第４の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１１３】
ｐ型ＭＯＳトランジスタ１１２（第５の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１１０のドレイン端子が接続され、ゲート端子にＧＰが供給される。
【０１１４】
ｐ型ＭＯＳトランジスタ１１４（第６の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１１０のドレイン端子が接続される。
【０１１５】
ｎ型ＭＯＳトランジスタ１１６（第３の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１１２のドレイン端子が接続される。
【０１１６】
ｎ型ＭＯＳトランジスタ１１８（第４の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１１４のドレイン端子が接続される。
【０１１７】
ｎ型ＭＯＳトランジスタ１１６、１１８のゲート端子は互いに接続されると共に、ｎ型ＭＯＳトランジスタ１１８のドレイン端子にも接続されている。
【０１１８】
ｎ型ＭＯＳトランジスタ７４（第５の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子にｎ型ＭＯＳトランジスタ１１６のドレイン端子が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１１４のゲート端子が接続される。
【０１１９】
このｐ型ＭＯＳトランジスタ１１４のゲート端子は、ノードＰＫＨにも接続される。
【０１２０】
このような構成の第１のピークホールド回路６２は、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１１０にドレイン電流が流れると、保持動作を開始する。
【０１２１】
ノードＰＫＨの電位がＧＰの電位より高い場合、ｐ型ＭＯＳトランジスタ１１２により多くのドレイン電流が流れ、ｎ型ＭＯＳトランジスタ１１６のドレイン端子の電位が高くなる。これにより、ｎ型ＭＯＳトランジスタ７４を介してノードＰＫＨから接地レベルに流れる電流が大きくなる。その結果、ノードＰＫＨの電位が低くなる。
【０１２２】
すなわち、この場合、第１のピークホールド回路６２は、ノードＰＫＨにＧＰの電位の下限値を保持するように動作する。
【０１２３】
一方、ノードＰＫＨの電位がＧＰの電位より低い場合、ｐ型ＭＯＳトランジスタ１１４のドレイン電流がより多く流れ、ｎ型ＭＯＳトランジスタ１１８のドレイン端子の電位が高くなる。これに伴って、ｎ型ＭＯＳトランジスタ１１８とカレントミラー構造をなすｎ型ＭＯＳトランジスタ１１６のドレイン電流が流れ、ｎ型ＭＯＳトランジスタ１１６のドレイン端子の電位が決まる。このとき、ｎ型ＭＯＳトランジスタ７４は、オフ若しくは微小なドレイン電流しか流さない。従って、定電位設定回路６６でノードＰＫＨに微小ずつ電荷を供給することで、ノードＰＫＨの電位が少しずつ高くなる。
【０１２４】
（第２のピークホールド回路）
第２のピークホールド回路６４は、ｐ型ＭＯＳトランジスタ１２０、１２２、１２４と、ｎ型ＭＯＳトランジスタ７８、１２６、１２８を含む。
【０１２５】
ｐ型ＭＯＳトランジスタ１２０（第４の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１２６】
ｐ型ＭＯＳトランジスタ１２２（第５の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１２０のドレイン端子に接続され、ゲート端子にＧＭが供給される。
【０１２７】
ｐ型ＭＯＳトランジスタ１２４（第６の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１２０のドレイン端子が接続される。
【０１２８】
ｎ型ＭＯＳトランジスタ１２６（第３の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１２２のドレイン端子が接続される。
【０１２９】
ｎ型ＭＯＳトランジスタ１２８（第４の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１２４のドレイン端子が接続される。
【０１３０】
ｎ型ＭＯＳトランジスタ１２６、１２８のゲート端子は互いに接続されると共に、ｎ型ＭＯＳトランジスタ１２８のドレイン端子にも接続されている。
【０１３１】
ｎ型ＭＯＳトランジスタ７８（第５の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子にｎ型ＭＯＳトランジスタ１２６のドレイン端子が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１２４のゲート端子が接続される。
【０１３２】
このｐ型ＭＯＳトランジスタ１２４のゲート端子は、ノードＰＫＨにも接続される。
【０１３３】
第２のピークホールド回路６２の動作は、同様の構成の第１のピークホールド回路６２の動作と同様のため説明を省略する。
【０１３４】
このように第１及び第２のピークホールド回路６２、６４は、それぞれＧＰ、ＧＭの電位の下限値をノードＰＫＨに保持する。ノードＰＫＨは、定電位設定回路６６により、微小な電荷が供給されるようになっている。
【０１３５】
（定電位設定回路）
定電位設定回路６６は、ｐ型ＭＯＳトランジスタ１３０と、キャパシタ８２を含む。
【０１３６】
ｐ型ＭＯＳトランジスタ１３０（第１３の第１導電型トランジスタ）は、バルク及びソース端子が電源（第１の電源）に接続され、ソース端子及びソース端子はキャパシタを介して接続されている。
【０１３７】
ｐ型ＭＯＳトランジスタ１３０は、ゲート端子に動作制御信号ＢＰ１が供給され、ドレイン端子にノードＰＫＨが接続されている。
【０１３８】
このような定電位設定回路６６では、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１３０が定電流源として動作し、ノードＰＫＨが所与の未検出状態に対応した電位になるまで、微小な電荷をノードＰＫＨに供給する。ノードＰＫＨは、接地レベル（第２の電源）との間に挿入されたキャパシタ８２により、電荷を保持する。
【０１３９】
ノードＰＫＨは、上述したように第１及び第２のピークホールド回路６２、６４のｎ型ＭＯＳトランジスタ７４、７８によって、ＧＰ若しくはＧＭとの電位差に応じて、適宜放電される。
【０１４０】
（比較回路）
比較回路６８は、ｐ型ＭＯＳトランジスタ１４０、１４２、１４４、ｎ型ＭＯＳトランジスタ１４６、１４８、１５０を含む。
【０１４１】
ｐ型ＭＯＳトランジスタ１４０（第７の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１４２】
ｐ型ＭＯＳトランジスタ１４２（第８の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１４０のドレイン端子が接続され、ゲート端子にノードＰＫＨが接続される。
【０１４３】
ｐ型ＭＯＳトランジスタ１４４（第９の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１４０のドレイン端子が接続され、ゲート端子に基準レベルＲＰが供給される。
【０１４４】
ｎ型ＭＯＳトランジスタ１４６（第６の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１４２のドレイン端子が接続される。
【０１４５】
ｎ型ＭＯＳトランジスタ１４８（第７の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１４４のドレイン端子が接続される。
【０１４６】
ｎ型ＭＯＳトランジスタ１４６、１４８のゲート端子は互いに接続されると共に、ｎ型ＭＯＳトランジスタ１４６のドレイン端子にも接続される。
【０１４７】
ｎ型ＭＯＳトランジスタ１５０（第８の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｎ型ＭＯＳトランジスタ１４６、１４８のゲート端子が接続される。ｎ型ＭＯＳトランジスタ１５８のゲート端子は、ｎ型ＭＯＳトランジスタ１４８のドレイン端子にも接続される。
【０１４８】
このような比較回路６８において、ｎ型ＭＯＳトランジスタ１４８のドレイン端子から、比較信号Ｎ６が取り出される。
【０１４９】
比較回路６８は、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１３０のドレイン電流が流れると、比較動作を開始する。
【０１５０】
例えば、ノードＰＫＨの電位が基準レベルＲＰの電位より高い場合、ｐ型ＭＯＳトランジスタ１４４に流れるドレイン電流が多くなり、ｎ型ＭＯＳトランジスタ１４８のドレイン端子の電位が高くなる。従って、比較信号Ｎ６の電位が高くなる。
【０１５１】
一方、ノードＰＫＨの電位が基準レベルＲＰの電位より低い場合、ｐ型ＭＯＳトランジスタ１４４のドレイン電流が減り、ｎ型ＭＯＳトランジスタ１４８のドレイン端子の電位が低くなる。従って、比較信号Ｎ６の電位が下降する。
【０１５２】
なお本実施形態における比較回路６８は、ｎ型ＭＯＳトランジスタ１５０を設けることで、ヒステリシス特性を有する。すなわち、比較信号Ｎ６の電位が高くなると、ｎ型ＭＯＳトランジスタ１５０をも介して電流を流し、ｎ型ＭＯＳトランジスタ１４６のドレイン端子の電位下降を早める。これにより、ノードＰＫＨの電位が基準レベルＲＰの電位より高くなる場合と、ノードＰＫＨの電位が基準レベルＲＰの電位より低くなる場合とで、比較信号Ｎ６が変化する閾値を異ならせることができるので、信号検出の信頼性を向上させることができるようになる。
【０１５３】
（基準レベル生成回路）
ところで、ノードＰＫＨの未検出状態に対応した定電位のレベルは、動作制御信号ＢＰ１によりオンとなるｐ型ＭＯＳトランジスタの特性によって定められる。しかしながら、ｐ型ＭＯＳトランジスタの特性は、温度などの動作環境に応じて変化する。そのため、比較回路６８において、一定の基準レベルＲＰを用いてノードＰＫＨの電位を比較すると、動作環境によって信号の検出精度が著しく劣化してしまう。
【０１５４】
そこで、本実施形態では、定電位レベルの変化に応じて基準レベルＲＰも変化させるために、基準レベルＲＰを生成する基準レベル生成回路１６０を設けている。この基準レベル生成回路１６０は、差動アンプ回路６０と同一トランジスタサイズで、同一構成とすることで、差動アンプ回路６０の温度特性を含む電気的特性が同等となるように構成されている。
【０１５５】
従って、温度変化によって定電位レベルが変動しても、これに対応して基準レベルＲＰのレベルも同様の温度特性に従って変化させることができるため、基準レベルとの比較を精度良く行うことができるようになる。
【０１５６】
基準レベル生成回路１６０は、ｐ型ＭＯＳトランジスタ１６２、１６４、１６６、ｎ型ＭＯＳトランジスタ１６８、１７０を含む。
【０１５７】
ｐ型ＭＯＳトランジスタ１６２（第１０の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１５８】
ｐ型ＭＯＳトランジスタ１６４（第１１の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１６２のドレイン端子が接続され、ゲート端子に差動対の検出レベル入力信号ＷＰ、ＷＺのうち、ＷＺが供給される。
【０１５９】
ｐ型ＭＯＳトランジスタ１６６（第１２の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１６２のドレイン端子が接続され、ゲート端子に差動対の検出レベル入力信号ＷＰ、ＷＺのうち、ＷＰが供給される。
【０１６０】
ｎ型ＭＯＳトランジスタ１６８（第９の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子及びドレイン端子にｐ型ＭＯＳトランジスタ１６４のドレイン端子が接続される。
【０１６１】
ｎ型ＭＯＳトランジスタ１７０（第１０の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子及びドレイン端子にｐ型ＭＯＳトランジスタ１６６のドレイン端子が接続される。
【０１６２】
基準レベルＲＰは、ｎ型ＭＯＳトランジスタ１７０のゲート端子及びドレイン端子から取り出される。
【０１６３】
このような基準レベル生成回路１６０は、差動対の検出レベル入力信号ＷＰ、ＷＺの電位差を増幅した基準レベルＲＰを生成する。基準レベル生成回路１６０は、差動アンプ回路６０と同様の電気的特性を有しているため、温度変化などの環境変化に応じて、差動出力信号ＧＰ、ＧＭの電位変動に対応した基準レベルＲＰが生成されることになる。
【０１６４】
（出力回路）
本実施形態では、このような基準レベルＲＰにより比較回路６８により精度良く比較された結果である比較信号Ｎ６を論理レベルに変換するための出力回路１８０を有する。
【０１６５】
出力回路１８０は、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ（或いは、図２に示すＨＳ＿ＳＱ＿Ｅｎｂ）及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のとき、比較信号Ｎ６を論理レベルに変換して比較結果信号ＨＳ＿ＳＱとして出力する。
【０１６６】
信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢは、高速用ＨＳ＿ＳＱ回路５４のイネーブル信号であり、イネーブル信号ＰＤＸは少なくとも受信動作時に論理レベル「Ｈ」になる。信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢとイネーブル信号ＰＤＸとを別個に設けることで、受信動作開始後に高速用ＨＳ＿ＳＱ回路５４が安定して動作するまでの不安定期間に、不安定な比較信号Ｎ６に対応した比較結果信号ＨＳ＿ＳＱが出力されることを防止することができる。
【０１６７】
このような出力回路１８０は、ｐ型ＭＯＳトランジスタ１８２、ｎ型ＭＯＳトランジスタ１８４、３入力１出力ＮＡＮＤ回路１８６、インバータ回路１８８を含む。ここでは、３入力１出力ＮＡＮＤ回路１８６、インバータ回路１８８の構成は、公知のものであるため、トランジスタレベルの図示を省略している。
【０１６８】
ｐ型ＭＯＳトランジスタ１８２（第１４の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１６９】
ｎ型ＭＯＳトランジスタ１８４（第１１の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子に比較信号Ｎ６が供給される。
【０１７０】
ｐ型ＭＯＳトランジスタ１８２のドレイン端子と、ｎ型ＭＯＳトランジスタ１８４のドレイン端子とは互いに接続され、比較信号Ｎ７として３入力１出力ＮＡＮＤ回路１８６の入力端子の１つに接続されている。
【０１７１】
３入力１出力ＮＡＮＤ回路１８６の他の入力端子には、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢとイネーブル信号ＰＤＸとが供給される。
【０１７２】
３入力１出力ＮＡＮＤ回路１８６の出力端子は、インバータ回路１８８の入力端子に接続される。
【０１７３】
インバータ回路１８８の出力端子からは、比較結果信号ＨＳ＿ＳＱが出力される。
【０１７４】
このような構成の出力回路１８０は、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１８２にドレイン電流が流れると、比較信号Ｎ６の電位によって、ｎ型ＭＯＳトランジスタ１８４が制御される。ｎ型ＭＯＳトランジスタ１８４がオンになると、ｎ型ＭＯＳトランジスタ１８４のドレイン端子は接地レベルとなって、比較信号Ｎ７は論理レベル「Ｌ」となる。従って、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のときに、比較結果信号ＨＳ＿ＳＱの論理レベルが「Ｌ」となる。
【０１７５】
一方、ｎ型ＭＯＳトランジスタ１８４がオフの場合、ｎ型ＭＯＳトランジスタ１８４のドレイン端子は電源レベルのままであるため、比較信号Ｎ７は論理レベル「Ｈ」となる。従って、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のときに、比較結果信号ＨＳ＿ＳＱの論理レベルが「Ｈ」となる。
【０１７６】
（動作制御信号生成回路）
本実施形態における高速用ＨＳ＿ＳＱ回路５４を構成する各部の動作は、動作制御信号ＢＰ１により一括的に制御される。この動作制御信号ＢＰ１は、高速用ＨＳ＿ＳＱ回路５４の動作イネーブル信号ＸＩＱ（或いは、図２に示すＨＳ＿ＳＱ＿Ｐｗｒ）により生成される。
【０１７７】
図６に、このような動作イネーブル信号ＸＩＱによる動作制御信号ＢＰ１を生成する動作制御信号生成回路の構成の一例を示す。
【０１７８】
動作制御信号生成回路は、インバータ回路１９０、１９２、ｐ型ＭＯＳトランジスタ１９４、１９６、１９８、ｎ型ＭＯＳトランジスタ２００、２０２を含む。
【０１７９】
インバータ回路１９０の入力端子には動作イネーブル信号ＸＩＱが供給され、その出力端子からは反転イネーブル信号ＰＷＤＮが出力される。反転イネーブル信号ＰＷＤＮは、インバータ１９２の入力端子及びｐ型ＭＯＳトランジスタ１９８のゲート端子に供給される。
【０１８０】
インバータ回路１９２の出力端子からは、イネーブル信号ＰＤＸが出力される。
【０１８１】
イネーブル信号ＰＤＸは、ｐ型ＭＯＳトランジスタ１９４のゲート端子に供給される。
【０１８２】
ｐ型ＭＯＳトランジスタ１９４は、ソース端子に電源レベル（第１の電源）が接続される。ｐ型ＭＯＳトランジスタ１９４のドレイン端子からは、動作制御信号ＢＰ１が取り出される。
【０１８３】
ｐ型ＭＯＳトランジスタ１９６は、ソース端子に電源レベル（第１の電源）が接続される。ｐ型ＭＯＳトランジスタ１９６のドレイン端子にノードＢＰ１Ｄが接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１８４】
ｐ型ＭＯＳトランジスタ１９８は、ソース端子にｐ型ＭＯＳトランジスタ１９４のドレイン端子が接続され、ドレイン端子にノードＢＰ１Ｄが接続される。
【０１８５】
また、外部から供給される動作基準電流ＣＩ５０が、ｎ型ＭＯＳトランジスタ２００のドレイン端子及びゲート端子に供給される。このｎ型ＭＯＳトランジスタ２００のソース端子は、接地レベル（第２の電源）に接続される。
【０１８６】
一方、ｎ型ＭＯＳトランジスタ２０２は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子にｎ型ＭＯＳトランジスタ２００のゲート端子が接続され、ドレイン端子にノードＢＰ１Ｄが接続される。
【０１８７】
このような構成の動作制御信号生成回路は、ｎ型ＭＯＳトランジスタ２００、２０２によりカレントミラー構成をなしており、ＣＩ５０の電流値のミラー比率倍の電流が、ｎ型ＭＯＳトランジスタ２０２のドレイン電流となる。
【０１８８】
動作イネーブル信号ＸＩＱの論理レベルが「Ｌ」の場合、ｐ型ＭＯＳトランジスタ１９４がオン、ｐ型ＭＯＳトランジスタ１９８がオフとなるため、動作制御信号ＢＰ１は電源レベルとなる。従って、ｐ型ＭＯＳトランジスタのゲート端子に動作制御信号ＢＰ１が供給される高速用ＨＳ＿ＳＱ回路５４の各部は、動作しない。
【０１８９】
一方、動作イネーブル信号ＸＩＱの論理レベルが「Ｈ」の場合、ｐ型ＭＯＳトランジスタ１９４がオフ、ｐ型ＭＯＳトランジスタ１９８がオンとなるため、動作制御信号ＢＰ１は、ｎ型ＭＯＳトランジスタ２０２のドレイン電流に対応した電位となり、ｐ型ＭＯＳトランジスタのゲート端子に動作制御信号ＢＰ１が供給される高速用ＨＳ＿ＳＱ回路５４の各部が動作するようになっている。
【０１９０】
２．２．２ 動作例
次に、上述した構成の高速用ＨＳ＿ＳＱ回路５４の動作例について、図７（Ａ）、（Ｂ）及び図８を用いて説明する。
【０１９１】
本実施形態における高速用ＨＳ＿ＳＱ回路５４は、ＵＳＢ２．０において「Ｈ」データの転送時に接地レベルを基準に４００ｍＶの振幅を有するＤＰと、「Ｌ」データの転送時に接地レベルを基準に４００ｍＶの振幅を有するＤＭとからなる差動対の受信信号の有無を検出する。
【０１９２】
図７（Ａ）に、高速用ＨＳ＿ＳＱ回路５４の各種入出力信号の波形の一例を示す。
【０１９３】
上述したように高速用ＨＳ＿ＳＱ回路５４は、基準レベル生成回路１６０に差動対の検出レベル入力信号ＷＰ、ＷＺを予め供給しておくことで、基準レベルＲＰに基づく信号検出が可能となる。ここでは、ＷＺを接地レベルに接続し、ＷＰに所与の検出レベル電圧を供給する。
【０１９４】
この場合、受信データが「Ｈ、Ｌ、Ｈ、Ｌ、・・・」となるように、差動対の入力信号ＤＰ、ＤＭが交互に４００ｍＶの振幅となるものとすると、例えば各トランジスタサイズの最適化を図ることで、プロセスに依存するものの、３．３Ｖ電源で約４ナノ秒（［ｎｓ］）のディレイでＨＳ＿ＳＱを出力させることができる。
【０１９５】
図７（Ｂ）に、高速用ＨＳ＿ＳＱ回路５４の内部の各ノードの動作波形の一例を示す。
【０１９６】
ここでは、差動アンプ回路６０の差動対の出力信号ＧＰ、ＧＭ、ノードＰＫＨ、基準レベルＲＰ、比較信号Ｎ７を、比較結果信号ＨＳ＿ＳＱと共に示す。
【０１９７】
本実施形態における高速用ＨＳ＿ＳＱ回路５４は、動作基準電流ＣＩ５０として外部の定電流源から所定の定電流値（例えば、５０μＡ）を供給し、動作イネーブル信号ＸＩＱの論理レベルを「Ｈ」にすることで動作を開始する。
【０１９８】
例えば、図７（Ａ）に示すタイミングで差動対の入力信号ＤＰ、ＤＭが入力された場合、差動アンプ回路６０は上述したようにＤＰ、ＤＭの差分の電圧（この場合は、４００ｍＶ）を増幅し、差動対の出力信号ＧＰ、ＧＭを生成する。この差動対の出力信号ＧＰ、ＧＭは、差動アンプ回路６０において動作制御信号ＢＰ１により制御されるｐ型ＭＯＳトランジスタ１００の特性に応じて決められる電位（例えば、１．２Ｖ）を基準に、正側と負側に振れる。
【０１９９】
これに伴い、第１のピークホールド回路６２は、（接地レベルを基準にした）ＧＰの電位の下限値をホールドする。すなわち、上述したように、第１のピークホールド回路６２では、ノードＰＫＨの電位がＧＰの電位より高い場合、ｐ型ＭＯＳトランジスタ１１２に多くの電流を流すために、ｎ型ＭＯＳトランジスタ１１６のドレイン端子の電位が上昇し、ｎ型ＭＯＳトランジスタ７４を介してノードＰＫＨから流れる電流が増え、図８に示すように結果的にノードＰＫＨとＧＰとの電位が同等になる。
【０２００】
第２のピークホールド回路６４は、（接地レベルを基準にした）ＧＭの電位の下限値をホールドする。すなわち、第１のピークホールド回路６２と同様に、ノードＰＫＨの電位をＧＭの電位と同等にする。
【０２０１】
実際には、定電位設定回路６６によって、ノードＰＫＨは微小な電荷供給が定常的に行われ、次第に定電位に戻ることになるが、比較回路６８において、基準レベル生成回路１６０で生成された基準レベルＲＰと比較される。
【０２０２】
比較回路６８は、上述したようにノードＰＫＨの電位が基準レベルＲＰの電位より低い場合、比較信号Ｎ６の電位が低くなり、ノードＰＫＨの電位が基準レベルＲＰの電位より高い場合、比較信号Ｎ６の電位が低くなる。
【０２０３】
従って、出力回路１８０は、比較信号Ｎ６の電位が低くなってｎ型ＭＯＳトランジスタ１８４がオフになると、比較信号Ｎ７が電源レベルとなるため、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のときに、図８に示すように比較結果信号ＨＳ＿ＳＱの論理レベルが「Ｈ」となる。
【０２０４】
一方、出力回路１８０は、図８に示すように、比較信号Ｎ６の電位が高くなってｎ型ＭＯＳトランジスタ１８４がオンになると、比較信号Ｎ７は接地レベルとなって、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のときに、図８に示すように比較結果信号ＨＳ＿ＳＱの論理レベルが「Ｌ」となる。
【０２０５】
このように本実施形態では、一定電位に戻されるノードに入力信号のピーク値を保持させ、これにより変動したノードの電位を、所与の基準レベルと比較するようにした。こうすることで、高価な微細プロセスを用いることなく、ＵＳＢ２．０の規格に準拠した高速かつ微小振幅の受信信号の検出を精度良く行うことができる。特に、本実施形態のように、ノードに電荷を供給し、保持するピーク値に応じて適宜電荷を抜くように構成したため、高速な入力信号にも対応でき、応答性を向上させることができる。
【０２０６】
ところで、このような高速用ＨＳ＿ＳＱ回路５４は、図６に示したように、動作イネーブル信号ＸＩＱ及び信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢにより動作制御信号ＢＰ１を生成することによって、動作制御を行って、不安定な比較結果信号ＨＳ＿ＳＱを外部に出力することを防止することができる。
【０２０７】
図９に、このような高速用ＨＳ＿ＳＱ回路５４の動作を示す真理値表を示す。
【０２０８】
ここでは、「Ｈ」は論理レベル「Ｈ」、「Ｌ」は論理レベル「Ｌ」を、「Ｘ」はドントケアであることを示す。
【０２０９】
このように、動作イネーブル信号ＸＩＱ及び信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢの論理レベルが「Ｈ」の場合に限り、比較結果信号ＨＳ＿ＳＱは正常な信号検出結果を出力し、それ以外の場合は比較結果信号ＨＳ＿ＳＱを固定的に論理レベル「Ｌ」を出力することで、後段で比較結果信号ＨＳ＿ＳＱを用いる回路に不安定期間に出力された比較結果信号ＨＳ＿ＳＱが伝搬しないようにしている。
【０２１０】
高速用ＨＳ＿ＳＱ回路５４は、動作イネーブル信号ＸＩＱ及び信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢの論理レベルが「Ｈ」の場合には、基準レベル生成回路１６０に与えられる差動対の検出レベル入力信号ＷＰ、ＷＺの差分と、差動対の入力信号ＤＰ、ＤＭとの差分との比較結果が、比較結果信号ＨＳ＿ＳＱとして出力される。上述したように、高速用ＨＳ＿ＳＱ回路５４では、実際には、差動対の検出レベル入力信号ＷＰ、ＷＺの差分に対応した増幅電圧である基準レベルＲＰと、差動対の入力信号ＤＰ、ＤＭの差分に対応した増幅電圧であるノードＰＫＨとを比較することで、信号検出を行っている。
【０２１１】
このように、基準レベルＲＰを差動アンプ回路６０と同等の電気的特性を有する基準レベル生成回路１６０で生成するようにしたので、回路設計において、基準レベルＲＰの電位を考慮することなく、検出レベルを設定することができる。
【０２１２】
図１０に、高速用ＨＳ＿ＳＱ回路５４の動作制御タイミングの一例を示す。
【０２１３】
例えば、時刻Ｔ１で動作イネーブル信号ＸＩＱを論理レベル「Ｈ」とした後に、時刻Ｔ２で信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢを論理レベル「Ｈ」とすることによって、差動対の入力信号ＤＰ、ＤＭの信号検出が可能となる。従って、時刻Ｔ２から差動対の入力信号ＤＰ、ＤＭの差分が、差動対の検出レベル入力信号ＷＰ、ＷＺの差分を越える時刻Ｔ３までは、比較結果信号ＨＳ＿ＳＱの出力は論理レベル「Ｌ」となるが、時刻Ｔ３以降は比較結果信号ＨＳ＿ＳＱの出力は論理レベル「Ｈ」となる。
【０２１４】
時刻Ｔ４において、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢの論理レベルを「Ｌ」にすることによって、比較結果信号ＨＳ＿ＳＱの出力を論理レベル「Ｌ」に固定し、時刻Ｔ５で動作イネーブル信号ＸＩＱを論理レベル「Ｌ」にすることにより、動作制御信号ＢＰ１による高速用ＨＳ＿ＳＱ回路５４全体の動作を停止させること可能となる。
【０２１５】
なお、ここでは高速用ＨＳ＿ＳＱ回路５４の動作について説明したが、低速用ＨＳ＿ＳＱ＿Ｌ回路５２の動作も同様である。高速用ＨＳ＿ＳＱ回路５４において応答速度を重視してサイズが最適化されたトランジスタとは異なり、低速用ＨＳ＿ＳＱ＿Ｌ回路５２では信号検出感度を重視してサイズを最適化することで実現できる。
【０２１６】
３． 電子機器
次に、上述した本実施形態のデータ転送制御装置を含む電子機器の例について説明する。
【０２１７】
例えば図１１（Ａ）に電子機器の１つであるプリンタの内部ブロック図を示し、図１２（Ａ）にその外観図を示す。ＣＰＵ（マイクロコンピュータ）５１０はシステム全体の制御などを行う。操作部５１１はプリンタをユーザが操作するためのものである。ＲＯＭ５１６には、制御プログラム、フォントなどが格納され、ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能する。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ転送を行うためのＤＭＡコントローラである。表示パネル５１９はプリンタの動作状態をユーザに知らせるためのものである。
【０２１８】
ＵＳＢを介してパーソナルコンピュータなどの他のデバイスから送られてきたシリアルの印字データは、データ転送制御装置５００によりパラレルの印字データに変換される。そして、変換後のパラレル印字データは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理部（プリンタエンジン）５１２に送られる。そして、印字処理部５１２においてパラレル印字データに対して所与の処理が施され、プリントヘッダなどからなる印字部（データの出力処理を行う装置）５１４により紙に印字されて出力される。
【０２１９】
図１１（Ｂ）に電子機器の１つであるスキャナの内部ブロック図を示し、図１２（Ｂ）にその外観図を示す。ＣＰＵ５２０はシステム全体の制御などを行う。操作部５２１はスキャナをユーザが操作するためのものである。ＲＯＭ５２６には制御プログラムなどが格納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域として機能する。ＤＭＡＣ５２８はＤＭＡコントローラである。
【０２２０】
光源、光電変換器などからなる画像読み取り部（データの取り込み処理を行う装置）５２２により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部（スキャナエンジン）５２４により処理される。そして、処理後の画像データは、ＣＰＵ５２０又はＤＭＡＣ５２８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルの画像データをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０２２１】
図１１（Ｃ）に電子機器の１つであるＣＤ−ＲＷドライブの内部ブロック図を示し、図１２（Ｃ）にその外観図を示す。ＣＰＵ５３０はシステム全体の制御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操作するためのものである。ＲＯＭ５３６には制御プログラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコントローラである。
【０２２２】
レーザ、モータ、光学系などからなる読み取り＆書き込み部（データの取り込み処理を行う装置又はデータの記憶処理を行うための装置）５３３によりＣＤ−ＲＷ５３２から読み取られたデータは、信号処理部５３４に入力され、エラー訂正処理などの所与の信号処理が施される。そして、信号処理が施されたデータが、ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルのデータをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０２２３】
一方、ＵＳＢを介して他のデバイスから送られてきたシリアルのデータは、データ転送制御装置５００によりパラレルのデータに変換される。そして、このパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により信号処理部５３４に送られる。そして、信号処理部５３４においてこのパラレルデータに対して所与の信号処理が施され、読み取り＆書き込み部５３３によりＣＤ−ＲＷ５３２に記憶される。
【０２２４】
なお、図１１（Ａ）、（Ｂ）、（Ｃ）において、ＣＰＵ５１０、５２０、５３０の他に、データ転送制御装置５００でのデータ転送制御のためのＣＰＵを別に設けるようにしてもよい。
【０２２５】
本実施形態のデータ転送制御装置を電子機器に用いれば、ＵＳＢ２．０におけるＨＳモードでのデータ転送が可能になる。従って、ユーザがパーソナルコンピュータなどによりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、ＣＤ−ＲＷからのデータの読み取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行うことができるようになる。
【０２２６】
また、本実施形態のデータ転送制御装置を電子機器に用いれば、バスに接続される他の電子機器から、ＨＳモードで転送されるデータの受信を精度良く検出し、例えば受信処理の動作開始を適切に制御することができるので、電子機器の省力化を図れる。
【０２２７】
なお本実施形態のデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサなど種々のものを考えることができる。
【０２２８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２２９】
例えば、本発明のデータ転送制御装置の構成は、図２に示す構成に限定されるものではない。
【０２３０】
また、本発明は、ＵＳＢ２．０でのデータ転送に適用されることが特に望ましいが、これに限定されるものではない。例えばＵＳＢ２．０と同様の思想に基づく規格やＵＳＢ２．０を発展させた規格におけるデータ転送にも本発明は適用できる。
【図面の簡単な説明】
【図１】本実施形態における信号検出回路の原理構成図である。
【図２】本実施形態における信号検出回路が適用されたデータ転送制御装置の構成の一例を示すブロック図である。
【図３】本実施形態における高速用ＨＳ＿ＳＱ回路の原理的な構成を示す構成図である。
【図４】本実施形態における高速用ＨＳ＿ＳＱ回路の機能ブロックの構成を示すブロック図である。
【図５】本実施形態における高速用ＨＳ＿ＳＱ回路のトランジスタレベルの回路構成の一例を示す回路構成図である。
【図６】動作制御信を生成する動作制御信号生成回路の構成の一例を示す構成図である。
【図７】図７（Ａ）は、本実施形態における高速用ＨＳ＿ＳＱ回路の各種入出力信号の波形の一例を示す波形図である。図７（Ｂ）は、本実施形態における高速用ＨＳ＿ＳＱ回路の内部の各ノードの動作波形の一例を示す波形図である。
【図８】本実施形態における高速用ＨＳ＿ＳＱ回路の各信号のタイミング関係を示す波形図である。
【図９】本実施形態における高速用ＨＳ＿ＳＱ回路の動作を示す真理値表である。
【図１０】本実施形態における高速用ＨＳ＿ＳＱ回路の動作制御タイミングの一例を示すタイミング図である。
【図１１】図１１（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の内部ブロック図の例である。
【図１２】図１２（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
２ 信号検出回路
４ ピークホールド回路
６、６６ 定電位設定回路
８、６８ 比較回路
１０ データハンドラ回路
２０ ＨＳ回路
２２ ＤＬＬ回路
２４ エラスティシティバッファ
３０ ＦＳ回路
４０ アナログフロントエンド回路
４２ ＦＳドライバ
４４ ＦＳ差動データレシーバ
４６ ＳＥ＿ＤＰレシーバ
４８ ＳＥ＿ＤＭレシーバ
５０ ＨＳカレントドライバ
５２ 低速用ＨＳ＿ＳＱ＿Ｌ回路
５４ 高速用ＨＳ＿ＳＱ回路
５６ ＨＳ差動データレシーバ５６
６０ 差動アンプ回路
６２ 第１のピークホールド回路
６４ 第２のピークホールド回路
７０ 差動増幅器
７２、７６、８４ 演算増幅器
８０ 定電流源
８２ キャパシタ
１６０ 基準レベル生成回路
１８０ 出力回路
５００ データ転送制御装置
５１１ 操作部
５１２ 印字処理部
５１９ 表示パネル
５２１、５３１ 操作部
５３３ 読み取り＆書き込み部
５３４ 信号処理部
【発明の属する技術分野】
本発明は、信号検出回路、これを用いたデータ転送制御装置及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、パーソナルコンピュータと周辺機器（広義には、電子機器）とを接続するためのインタフェース規格として、ＵＳＢ（Universal Serial Bus）が注目を集めている。このＵＳＢには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタなどの周辺機器を、同じ規格のコネクタで接続できると共にいわゆるプラグ＆プレイやホットプラグも実現できるという利点がある。
【０００３】
一方、このＵＳＢには、同じくシリアルバスインタフェース規格として脚光を浴びているＩＥＥＥ１３９４に比べて、転送速度が遅いという問題点がある。
【０００４】
そこで、従来のＵＳＢ１．１の規格に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳ（High Speed）モード）のデータ転送速度を実現できるＵＳＢ２．０規格が策定され、注目を浴びている。また、ＵＳＢ２．０の物理層回路や論理層回路のインタフェース仕様を定義したＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）も策定されている。
【０００５】
このＵＳＢ２．０では、従来のＵＳＢ１．１で定義されていたＦＳ（Full Speed）モードに加えて、上述したＨＳモードと呼ばれる転送モードが用意されている。このＨＳモードでは４８０Ｍｂｐｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ転送が行われるＦＳモードに比べて格段に高速なデータ転送を実現できる。従って、ＵＳＢ２．０によれば、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブなどのストレージ機器に最適なインタフェースを提供できるようになる。
【０００６】
しかしながら、ＵＳＢ２．０では、小振幅の信号を、これまで以上に高速な受信信号として検出する必要がある。従って、信号検出回路を従来のような包絡線検波回路により構成した場合、現在利用可能な高コストの微細プロセスを用いたとしても、周波数特性が厳しくなるという問題がある。また、このような包絡線検波回路では、小振幅の信号の受信を検出することが困難であるという問題がある。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低コストのプロセスを用いた場合でも、高速かつ小振幅の信号の検出が可能な信号検出回路、これを用いたデータ転送制御装置及び電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、入力信号の有無を検出する信号検出回路であって、入力信号のピーク値を所与のノードに保持するピークホールド回路と、前記ノードの電位を、所与の定電位に戻すための定電位設定回路と、前記ノードの電位と所与の基準レベルとを比較する比較回路とを含み、前記比較回路の比較結果に基づいて入力信号の有無を検出することを特徴とする。
【０００９】
ここで、ピーク値は、例えば電位のピーク値をいうが、上限値若しくは下限値であっても良い。
【００１０】
本発明によれば、所定の低電位に戻される所与のノードに入力信号のピーク値を保持し、そのピーク値を保持したノードの電位と所与の基準レベルとを比較するようにしたので、微細なプロセス技術に依存することなく、高速かつ小振幅の入力信号の有無状態を検出することができるようになる。
【００１１】
また本発明は、差動対の入力信号の有無を検出する信号検出回路であって、差動対の入力信号に基づいて増幅した差動対の出力信号を出力する差動増幅器と、前記差動対の出力信号の各ピーク値を所与のノードに保持する第１及び第２のピークホールド回路と、前記ピーク値の保持による電位の変化よりも遅く変化するように、前記ノードの電位を所与の定電位に戻す定電位設定回路と、前記ノードの電位と所与の基準レベルとを比較する比較回路とを含み、前記比較回路の比較結果に基づいて入力信号の有無を検出することを特徴とする。
【００１２】
ここで、ピーク値の保持による電位変化とは、第１又は第２のピークホールド回路による電位の変化をいう。より具体的には、第１又は第２のピークホールド回路がピーク値を保持するために、高電位側又は低電位側のいずれか一方に電位を変化させる場合における、その当該第１又は第２のピークホールド回路による電位の変化をいう。
【００１３】
本発明においては、第１及び第２のピークホールド回路により差動対の各入力信号について、ピーク値を同一のノードに保持するようにした。そして、このノードを、第１及び第２のピークホールド回路によってピーク値の保持が行われることに起因する電位の変化よりも遅く変化するように、当該ノードを所与の定電位に戻すようにしている。これにより、ノードの電位と所与の基準レベルとを比較することによって、更に高速かつ小振幅の入力信号の有無状態を連続的に検出することができる。
【００１４】
また本発明は、前記第１及び第２のピークホールド回路は、前記差動対の出力信号の下限値を所与のノードに保持し、前記定電位設定回路は、前記下限値の保持による電位の変化よりも遅く変化するように、前記ノードに電荷を供給することによって前記ノードの電位を所与の定電位に戻すことを特徴とする。
【００１５】
本発明によれば、第１及び第２のピークホールド回路により差動対の各入力信号について、下限値を同一のノードに保持するようにした。そして、このノードを、第１及び第２のピークホールド回路によって下限値の保持が行われることに起因する電位の変化よりも遅く変化するように、当該ノードを所与の定電位に戻すようにしている。これにより、ノードの電位と所与の基準レベルとを比較することによって、更に高速かつ小振幅の入力信号の有無状態を連続的に検出することができる。特に、下限値を保持することは、電荷を放電することになるため、電荷を充電する場合に比べて第１及び第２のピークホールド回路の高速応答性は向上し、より高速で、小振幅の入力信号の有無状態を検出することができるようになる。
【００１６】
また本発明は、前記定電位設定回路は、前記下限値の保持による電位の変化よりも遅く変化するような微小な電荷を供給する定電流源を含むことを特徴とする。
【００１７】
本発明によれば、下限値を保持する電位を所与の定電位に戻す定電位設定回路を、定電流源により構成するようにしたので、簡素な構成で、微細プロセス技術に依存することなく、上述したように第１及び第２のピークホールド回路の高速応答性を向上させ、より高速で、小振幅の入力信号の有無状態を検出することができるようになる。
【００１８】
また本発明は、前記差動増幅器は、ソース端子が第１の電源に接続された第１の第１導電型トランジスタと、ソース端子が前記第１の第１導電型トランジスタのドレイン端子に接続された第２の第１導電型トランジスタと、ソース端子が前記第１の第１導電型トランジスタのドレイン端子に接続された第３の第１導電型トランジスタと、ゲート端子及びドレイン端子が、前記第２の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１の第２導電型トランジスタと、ゲート端子及びドレイン端子が、前記第３の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第２の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第１の第１導電型トランジスタのゲート端子に供給され、前記差動対の入力信号が前記第２及び第３の第１導電型トランジスタのゲート端子に供給され、前記差動対の出力信号が前記第１及び第２の第２導電型トランジスタのドレイン端子から出力されることを特徴とする。
【００１９】
本発明によれば、差動対の入力信号に応じて差動対の出力信号を出力する差動増幅器を簡素な構成で実現するようにしたので、高価な微細プロセス技術に依存することなく、高速かつ小振幅の差動対の受信信号の有無状態の検出が可能な信号検出回路の低コスト化を図ることができる。
【００２０】
また本発明は、前記第１及び第２のピークホールド回路のうち少なくとも一方は、ソース端子が第１の電源に接続された第４の第１導電型トランジスタと、ソース端子が前記第４の第１導電型トランジスタのドレイン端子に接続された第５の第１導電型トランジスタと、ソース端子が前記第４の第１導電型トランジスタのドレイン端子に接続された第６の第１導電型トランジスタと、ドレイン端子が前記第５の第１導電型トランジスタのドレイン端子に接続され、ゲート端子が前記第６の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第３の第２導電型トランジスタと、ゲート端子及びドレイン端子が、前記第６の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第４の第２導電型トランジスタと、ドレイン端子が前記第６の第１導電型トランジスタのゲート端子に接続され、ゲート端子が前記第３の第２導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第５の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第４の第１導電型トランジスタのゲート端子に供給され、前記差動対の出力信号の一方が前記第５の第１導電型トランジスタのゲート端子に供給され、前記ノードが前記第６の第１導電型トランジスタのゲート端子に接続されていることを特徴とする。
【００２１】
本発明によれば、第５の第２導電型トランジスタにより差動対の入力信号のピーク値を保持するノードの電荷を放電するようにしたので、電荷を充電する場合に比べて高速応答を実現し、高速かつ小振幅の入力信号の変化に対する追従性を大幅に向上させることができるようになる。
【００２２】
また本発明は、前記比較回路は、ソース端子が第１の電源に接続された第７の第１導電型トランジスタと、ソース端子が前記第７の第１導電型トランジスタのドレイン端子に接続された第８の第１導電型トランジスタと、ソース端子が前記第７の第１導電型トランジスタのドレイン端子に接続された第９の第１導電型トランジスタと、ゲート端子及びドレイン端子が前記第８の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第６の第２導電型トランジスタと、ドレイン端子が前記第９の第１導電型トランジスタのドレイン端子に接続され、ゲート端子が前記第６の第２導電型トランジスタのゲート端子に接続され、ソース端子が第２の電源に接続された第７の第２導電型トランジスタと、ドレイン端子が前記第６の第２導電型トランジスタのゲート端子に接続され、ゲート端子が前記第７の第２導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第８の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第７の第１導電型トランジスタのゲート端子に供給され、前記ノードが前記第８の第１導電型トランジスタのゲート端子に接続され、前記基準レベルが前記第９の第１導電型トランジスタのゲート端子に供給され、比較結果が前記第７の第２導電型トランジスタのドレイン端子から出力されていることを特徴とする。
【００２３】
本発明によれば、入力信号のピーク値を保持するノードの電位と入力信号の有無状態を検出するための基準レベルとを比較する比較回路を、トランジスタによる簡素な構成の演算増幅器で実現するようにしたので、高価な微細プロセス技術に依存することなく、高速かつ小振幅の差動対の受信信号の有無状態の検出が可能な信号検出回路の低コスト化を図ることができる。
【００２４】
また本発明は、ソース端子が第１の電源に接続された第１０の第１導電型トランジスタと、ソース端子が前記第１０の第１導電型トランジスタのドレイン端子に接続された第１１の第１導電型トランジスタと、ソース端子が前記第１０の第１導電型トランジスタのドレイン端子に接続された第１２の第１導電型トランジスタと、ゲート端子及びドレイン端子が前記第１１の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第９の第２導電型トランジスタと、ゲート端子及びドレイン端子が前記第１２の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１０の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第１０の第１導電型トランジスタのゲート端子に供給され、検出すべきレベルに対応した差動対の検出レベル信号が、前記第１１及び第１２の第１導電型トランジスタのゲート端子にそれぞれ供給され、前記基準レベルが前記第１０の第２導電型トランジスタのドレイン端子から出力される基準レベル生成回路を含み、前記基準レベル生成回路は、前記差動増幅器と同等の電気的特性を有していることを特徴とする。
【００２５】
ここで、電気的特性としては、少なくとも温度特性を含む。
【００２６】
本発明によれば、差動対の入力信号の有無状態を検出するための基準レベルを生成するための基準レベル生成回路を、トランジスタによる簡素な構成の演算増幅器で実現するようにしたので、信号検出回路の低コスト化を図ることができる。しかも、基準レベル生成回路を、差動対の入力信号に基づいてノードにそのピーク値が保持される差動対の出力信号を生成する差動増幅器と同等の電気的特性を有する構成としたので、動作環境に応じて変化する差動対の出力信号に応じた適切な基準レベルを生成することができ、信号検出回路の信号検出精度を向上させることができる。例えば、差動増幅器と基準レベル生成回路のトランジスタ構成及びサイズを同一とすることによって、同等の電気的特性を備えた構成を容易に実現することができる。
【００２７】
また本発明は、前記定電位設定回路は、ソース端子が第１の電源に接続され、ドレイン端子が前記ノードに接続された第１３の第１導電型トランジスタと、前記ノードと第２の電源との間に挿入されたキャパシタとを含み、所与のイネーブル信号が前記第１３の第１導電型トランジスタのゲート端子に供給されることを特徴とする。
【００２８】
本発明によれば、キャパシタにピーク値を保持する一方、当該キャパシタの一端が接続されるノードに対して、第１３の第１導電型トランジスタを介して第１の電源に接続するように構成したので、定電位設定回路の簡素化により信号検出回路の簡素化を図ることができる。従って、高価な微細プロセス技術に依存することなく、高速かつ小振幅の差動対の受信信号の有無状態の検出が可能な信号検出回路の低コスト化を図ることができる。
【００２９】
また本発明は、ソース端子が第１の電源に接続された第１４の第１導電型トランジスタと、ドレイン端子が前記第１４の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１１の第２導電型トランジスタとを含み、所与のイネーブル信号が前記第１４の第１導電型トランジスタのゲート端子に供給され、前記比較回路の出力信号が前記第１１の第２導電型トランジスタのゲート端子に供給され、前記第１１の第２導電型トランジスタのドレイン端子から、前記比較回路の出力信号に対応した論理レベルの信号を出力する出力回路を含むことを特徴とする。
【００３０】
本発明によれば、例えば信号検出回路の後段に接続される論理回路に対して、比較回路の出力信号に対応した論理レベルの信号を出力する出力回路を含むように構成したので、高速かつ小振幅の入力信号の有無状態に基づいて複雑な処理を容易に実現することができるようになる。
【００３１】
また本発明は、前記差動対の入力信号は、ＵＳＢ（Universal Serial Bus）の規格に準拠した信号であることを特徴とする。
【００３２】
本発明によれば、ＵＳＢ２．０で規格化されているＨＳモードによる４８０Ｍｂｐｓという高速なデータ転送が実現できるようになる。
【００３３】
また本発明に係るデータ転送制御装置は、上記のいずれか記載の信号検出回路と、前記信号検出回路によって検出された信号に基づいて所与の受信処理を行う回路とを含むことを特徴とする。
【００３４】
本発明によれば、高速かつ小振幅の受信信号の検出が可能なデータ転送制御装置を実現でき、例えばパーソナルコンピュータと周辺機器との間の高速なデータ転送を容易に実現することができるようになる。
【００３５】
また本発明に係る電子機器は、上記記載のデータ転送制御装置と、前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置とを含むことを特徴とする。
【００３６】
本発明によれば、電子機器に使用されるデータ転送制御装置による高速転送が可能となり、データ処理の高速化を図ることができるようになる。
【００３７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００３８】
１． 信号検出回路
図１に、本実施形態における信号検出回路の原理構成図を示す。
【００３９】
この信号検出回路２は、ピークホールド回路４、定電位設定回路６、比較回路８を含む。
【００４０】
ピークホールド回路４は、入力信号のピーク値を所与のノードに保持する。
【００４１】
定電位設定回路６は、ピークホールド回路４によってピーク値を保持する場合に変化する所与のノードの電位を、所与の一定電位に戻す。この際、定電位設定回路６は、ピーク値の保持による電位変化よりも大きな時定数で、一定電位に戻すことができるようになっている。ここで、ピーク値の保持による電位変化とは、ピークホールド回路４による電位の変化である。より具体的には、ピークホールド回路４がピーク値を保持するために、高電位側又は低電位側のいずれか一方に電位を変化させる場合における、そのピークホールド回路４による電位の変化をいう。このような定電位設定回路６は、例えば上述したノードに対して、定電流源で微小な電荷を供給し続ける回路により構成することができる。
【００４２】
比較回路８は、このようにピーク値が保持され、ゆっくりと一定電位に戻されるノードの電位を、所与の基準レベルと比較し、その比較結果を検出信号として出力する。この検出信号によりノードの電位が所与の基準レベルより大きいか否かを判別することができるので、入力信号の有無が検出することができる。
【００４３】
このように、本実施形態ではある時定数で一定電位に戻されるノードに入力信号のピーク値を保持させ、このノードの電位を、所与の基準レベルと比較するようにした。これにより、信号検出回路２は、保持されたピーク値に応じたノードの電位変化を検出することができ、高速かつ微小振幅の入力信号の有無状態を判別することができるようになる。
【００４４】
以下、このような本実施形態における信号検出回路をＵＳＢ（Universal Serial Bus）２．０に適用した場合について、具体的に説明する。
【００４５】
２． ＵＳＢ２．０
ＵＳＢ２．０によれば、ＵＳＢ１．１又はＵＳＢ２．０対応の複数の周辺機器は、ハブ装置を介在させて、バスを管理するホスト装置としてのパーソナルコンピュータに接続することができる。
【００４６】
このようなホスト装置には、ＵＳＢ２．０に対応したホストコントローラが搭載される。ホストコントローラは、接続されている機器がＵＳＢ１．１対応かＵＢＳ２．０対応かを判断して、バスを介したデータ転送を制御する。
【００４７】
またハブ装置には、例えばＵＳＢ２．０に対応したハブコントローラが搭載される。ハブコントローラは、接続される周辺機器がＵＳＢ１．１対応かＵＳＢ２．０対応かを判断して、バス転送方式を制御する。
【００４８】
また、周辺機器にも、ＵＳＢ１．１又はＵＳＢ２．０に対応したデバイスコントローラが搭載される。例えば、デバイスコントローラがＵＳＢ２．０に対応する場合、このデバイスコントローラは、ＵＳＢ１．１及びＵＳＢ２．０のインタフェース規格に対応した物理層回路と、搭載される周辺機器に応じたデータ転送制御を行う論理層回路とを含む。
【００４９】
本実施形態における信号検出回路は、バスを介してＵＳＢ２．０で規定されたデータ転送を行うホストコントローラ、ハブコントローラやデバイスコントローラ等のデータ転送制御装置に含まれるＵＳＢ２．０の物理層回路に適用することができ、ＵＳＢ２．０の規格に準拠した受信信号の検出が可能となる。
【００５０】
２．１ データ転送制御装置
図２に、本実施形態における信号検出回路が適用されたデータ転送制御装置の構成の一例を示す。
【００５１】
このデータ転送制御装置は、論理層回路と物理層回路を含む。
【００５２】
論理層回路は、データハンドラ回路１０、ＨＳ（High Speed）回路２０、ＦＳ（Full Speed）回路３０を含む。物理層回路は、アナログフロントエンド回路４０を含む。なお、このデータ転送制御装置は、図１に示す回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としても良い。
【００５３】
データハンドラ回路（広義には、データ転送を行うための所与の回路）１０は、ＵＳＢ２．０に準拠したデータ転送のための種々の送信処理及び受信処理を行う。より具体的には、データハンドラ回路は、送信時には、送信データにＳＹＮＣ（SYNChronization）、ＳＯＰ（Start Of Packet）、ＥＯＰ（End Of Packet）を付加する処理や、ビットスタッフィング処理等を行う。一方、データハンドラ回路は、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出し、削除する処理や、ビットアンスタッフィング処理などを行う。更に、データハンドラ回路１０は、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。このようなデータハンドラ回路１０は、ＳＩＥ（Serial Interface
Engine）に接続される。
【００５４】
ＳＩＥは、ＵＳＢパケットＩＤやアドレスを識別するためのＳＩＥ制御ロジックと、エンドポイント番号の識別やＦＩＦＯ制御などのエンドポイント処理を行うためのエンドポイントロジックとを含む。
【００５５】
ＨＳ回路２０は、データ転送速度が４８０ＭｂｐｓとなるＨＳ（High Speed）でのデータの送受信を行うためのロジック回路である。
【００５６】
ＦＳ回路３０は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Full Speed）でのデータの送受信を行うためのロジック回路である。
【００５７】
アナログフロントエンド回路４０は、ＦＳやＨＳでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢでは、ＤＰ（Ｄａｔａ＋）とＤＭ（Ｄａｔａ−）を用いた差動対の信号によりデータが送受信される。
【００５８】
本実施形態におけるデータ転送制御装置では、その他にＨＳ回路２０で用いる４８０ＭＨｚのクロックや、装置内部及びＳＩＥで用いる６０ＭＨｚのクロックを生成するクロック回路（図示せず）、アナログフロントエンド回路４０の各種制御信号を生成する制御回路（図示せず）を含む。
【００５９】
ＨＳ回路２０は、ＤＬＬ（Delay Line PLL）回路２２、エラスティシティバッファ（elasticity buffer）２４を含む。
【００６０】
ＤＬＬ回路２２は、図示しないクロック回路によって生成されたクロックと、受信信号とに基づいて、データのサンプリングクロックを生成する。
【００６１】
エラスティシティバッファ２４は、装置内部と、外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。
【００６２】
ＵＳＢ２．０では、ＨＳモード（広義には、第１のモード）とＦＳモード（広義には、第２のモード）が、転送モードとして定義されている。ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。
【００６３】
ＨＳモードでは、ＨＳ回路２０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。
【００６４】
ＦＳモードでは、ＦＳ回路３０を介して、データハンドラ回路１０とアナログフロントエンド回路４０との間で、データの送受信が行われる。
【００６５】
このため、アナログフロントエンド回路４０では、差動対の送受信信号であるＤＰ、ＤＭをＨＳモードで送受信を行うためのＨＳモード用ドライバ及びレシーバ、ＦＳモードで送受信を行うためのＦＳモード用ドライバ及びレシーバが別個に設けられている。
【００６６】
より具体的には、アナログフロントエンド回路４０は、ＦＳドライバ４２、ＦＳ差動データレシーバ４４、ＳＥ（Single Ended）＿ＤＰレシーバ４６、ＳＥ＿ＤＭレシーバ４８、ＨＳカレントドライバ５０、低速用ＨＳ＿ＳＱ（SQuelch）＿Ｌ回路（広義には、信号検出回路）５２、高速用ＨＳ＿ＳＱ回路（広義には、信号検出回路）５４、ＨＳ差動データレシーバ５６を含む。
【００６７】
ＦＳドライバ４２は、ＦＳモードにおいて、ＦＳ回路３０からのＦＳ＿ＤＰｏｕｔ及びＦＳ＿ＤＭｏｕｔからなる差動対の送信信号を、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＦＳドライバ４２は、ＦＳ回路３０からのＦＳ＿ＯｕｔＤｉｓにより出力制御される。
【００６８】
ＦＳ差動レシーバ４４は、ＦＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＦＳ＿ＤａｔａＩｎとしてＦＳ回路３０に対して出力する。このＦＳ差動レシーバ４４は、ＦＳ＿ＣｏｍｐＥｎｂにより増幅制御される。
【００６９】
ＳＥ＿ＤＰレシーバ４６は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＰを増幅し、ＳＥ＿ＤＰｉｎとしてＦＳ回路３０に対して出力する。
【００７０】
ＳＥ＿ＤＭレシーバ４８は、ＦＳモードにおいて、シングルエンドの受信信号であるＤＭを増幅し、ＳＥ＿ＤＭｉｎとしてＦＳ回路３０に対して出力する。
【００７１】
ＨＳカレントドライバ５０は、ＨＳモードにおいて、ＨＳ回路２０からのＨＳ＿ＤＰｏｕｔ及びＨＳ＿ＤＭｏｕｔからなる差動対の送信信号を増幅し、ＤＰ及びＤＭからなる差動対の送信信号として出力する。このＨＳカレントドライバ５０は、ＨＳ回路２０からのＨＳ＿ＯｕｔＤｉｓにより出力制御されると共に、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂにより駆動電流の制御が行われる。
【００７２】
低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、ＦＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号の有無を検出し、信号検出結果としてＨＳ＿ＳＱ＿Ｌを出力する。この低速用ＨＳ＿ＳＱ＿Ｌ回路５２は、ＨＳ＿ＳＱ＿Ｌ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｌ＿Ｐｗｒにより省電力制御される。
【００７３】
高速用ＨＳ＿ＳＱ回路５４は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号の有無を検出し、信号検出結果としてＨＳ＿ＳＱをＨＳ回路２０に対して出力する。この高速用ＨＳ＿ＳＱ回路５４は、ＨＳ回路２０からのＨＳ＿ＳＱ＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｐｗｒにより省電力制御される。
【００７４】
ＨＳ差動データレシーバ５６は、ＨＳモードにおいて、ＤＰ及びＤＭの差動対の受信信号を増幅し、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩｎ＿Ｌを出力する。このＨＳ差動レシーバ５６は、ＨＳ＿ＲｘＥｎｂにより増幅制御される。
【００７５】
差動対の送受信信号ＤＰ、ＤＭのうちＤＰは、ＳＷ１及びプルアップ抵抗Ｒｐｕを介して、電源電圧３．３Ｖに（電気的に）接続される。また、差動対の送受信信号のうちＤＭは、ＳＷ２に接続される。ＳＷ１及びＳＷ２は、ＲｐｕＥｎｂにより制御される。負荷バランスを考慮すると、ＤＭについても、ＳＷ２を介してプルアップ抵抗Ｒｐｕと同等の抵抗を介してプルアップしてもよい。ＲｐｕＥｎｂは、ＦＳモードのとき、少なくともＳＷ１によりＤＰをプルアップ抵抗Ｒｐｕに接続させる。
【００７６】
このようにデータ転送制御装置は、ＨＳモードとＦＳモードの転送速度に対応したドライバ及びレシーバを含んで構成されている。本実施形態における信号検出回路は、低速用ＨＳ＿ＳＱ＿Ｌ回路５２、高速用ＨＳ＿ＳＱ回路５４に適用され、ＤＰ及びＤＭからなる高速かつ小振幅の差動対の受信信号の有無を検出することができるようになっている。
【００７７】
なお、本実施形態では、低速用ＨＳ＿ＳＱ＿Ｌ回路５２、高速用ＨＳ＿ＳＱ回路５４の構成は同様であり、それぞれ検出すべき信号速度に応じてトランジスタサイズが最適化されている。低速用ＨＳ＿ＳＱ＿Ｌ回路５２、高速用ＨＳ＿ＳＱ回路５４は、動作が同様であり、回路を構成するトランジスタサイズが異なるのみであることから、以下では高速用ＨＳ＿ＳＱ回路５４について説明する。
【００７８】
２．２ 信号検出回路
図３に、高速用ＨＳ＿ＳＱ回路５４の原理的な構成を示す。
【００７９】
高速用ＨＳ＿ＳＱ回路５４は、差動アンプ回路６０、第１及び第２のピークホールド回路６２、６４、定電位設定回路６６、比較回路６８を含む。
【００８０】
差動アンプ回路６０は、差動対の入力信号ＤＰ、ＤＭの差分の電圧を増幅し、差動対の出力信号ＧＰ、ＧＭを生成する。
【００８１】
第１のピークホールド回路６２は、差動対の出力信号の一方の出力信号ＧＰのピーク値を検出し、当該ピーク値をノードＰＫＨに保持する。
【００８２】
第２のピークホールド回路６４は、差動対の出力信号の他方の出力信号ＧＭのピーク値を検出し、当該ピーク値をノードＰＫＨに保持する。
【００８３】
定電位設定回路６６は、第１及び第２のピークホールド回路６２、６４によるノードＰＫＨの電位変化よりもゆっくり変化するような時定数で、ノードＰＫＨの電位を信号の未検出状態に対応した一定電位に戻す。
【００８４】
比較回路６８は、基準レベルＲＰの電位とノードＰＫＨの電位とを比較し、その結果をＨＳ＿ＳＱとして出力する。
【００８５】
このように高速用ＨＳ＿ＳＱ回路５４は、差動対の入力信号ＤＰ、ＤＭに基づいて差動対の出力信号ＧＰ、ＧＭを増幅し、各差動対の出力信号のピーク値を、ある時定数で信号未検出状態に関連付けられた電位に戻されるノードＰＫＨに保持するようにした。そして、高速用ＨＳ＿ＳＱ回路５４は、ノードＰＫＨの電位と、基準レベルＲＰの電位と比較するようにした。これにより、差動対の入力信号ＤＰ、ＤＭが高速かつ微小振幅の場合でも、その受信の有無を精度良く判別することができるようになる。
【００８６】
図４に、高速用ＨＳ＿ＳＱ回路５４の機能ブロックの構成を示す。
【００８７】
差動アンプ回路６０は、差動増幅器７０を含む。差動増幅器７０の非反転入力端子（＋端子）にはＤＰが供給され、反転入力端子（−端子）にはＤＭが供給される。
【００８８】
第１のピークホールド回路６２は、演算増幅器７２と、ｎ型ＭＯＳトランジスタ７４を含む。演算増幅器７２の反転入力端子にはＧＰが供給され、非反転入力端子にはノードＰＫＨが接続される。演算増幅器７２の出力端子は、ｎ型ＭＯＳトランジスタ７４のゲート端子に接続される。ｎ型ＭＯＳトランジスタ７４のソース端子は接地レベル（広義には、第２の電源）に接続され、ドレイン端子はノードＰＫＨに接続される。
【００８９】
第２のピークホールド回路６４は、演算増幅器７６と、ｎ型ＭＯＳトランジスタ７８を含む。演算増幅器７６の反転入力端子にはＧＭが供給され、非反転入力端子にはノードＰＫＨが接続される。演算増幅器７６の出力端子は、ｎ型ＭＯＳトランジスタ７８のゲート端子に接続される。ｎ型ＭＯＳトランジスタ７８のソース端子は接地レベルに接続され、ドレイン端子はノードＰＫＨに接続される。
【００９０】
定電位設定回路６６は、定電流源８０と、キャパシタ８２を含む。
【００９１】
定電流源８０は、電源（広義には、第１の電源）からノードＰＫＨに微小な定電流で電荷を供給する。
【００９２】
キャパシタ８２は、接地レベルとノードＰＫＨとの間に挿入される。
【００９３】
このような定電位設定回路６６は、所与の信号未検出状態に関連付けられた電位になるまでノードＰＫＨに微小な電荷を供給し続けるので、所与の時定数でノードＰＫＨを一定電位に戻すことができる。
【００９４】
比較回路６８は、演算増幅器８４を含む。
【００９５】
演算増幅器８４の反転入力端子はノードＰＫＨに接続され、非反転入力端子には基準レベルＲＰが供給される。これにより、演算増幅器８４の出力端子からは、ノードＰＫＨの電位と基準レベルＲＰの電位の差に対応した信号が出力される。この出力信号が、差動対の入力信号の有無状態を示す信号検出信号ＨＳ＿ＳＱとなる。
【００９６】
２．２．１ 構成例
図５に、図４に示した高速用ＨＳ＿ＳＱ回路５４のトランジスタレベルの回路構成の一例を示す。
【００９７】
ただし、図４で示した高速用ＨＳ＿ＳＱ回路５４と同一部分には同一符号を付し、適宜説明を省略する。
【００９８】
ここでは、信号検出信号ＨＳ＿ＳＱを後段に接続されるロジック回路に供給するために論理レベル変換を行い、不安定期間における信号検出信号ＨＳ＿ＳＱの変化が後段に伝搬しないようにマスクする出力回路を設けている。
【００９９】
（差動アンプ回路）
差動アンプ回路６０は、ｐ型ＭＯＳトランジスタ（広義には、第１導電型トランジスタ）１００、１０２、１０４と、ｎ型ＭＯＳトランジスタ（広義には、第２導電型トランジスタ）１０６、１０８を含む。
【０１００】
ｐ型ＭＯＳトランジスタ１００（第１の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１０１】
ｐ型ＭＯＳトランジスタ１０２（第２の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１００のドレイン端子が接続され、ゲート端子にＤＰが供給される。
【０１０２】
ｐ型ＭＯＳトランジスタ１０４（第３の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１００のドレイン端子が接続され、ゲート端子にＤＭが供給される。
【０１０３】
ｎ型ＭＯＳトランジスタ１０６（第１の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子及びドレイン端子にｐ型ＭＯＳトランジスタ１０２のドレイン端子が接続される。
【０１０４】
ｎ型ＭＯＳトランジスタ１０８（第２の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子及びドレイン端子にｐ型ＭＯＳトランジスタ１０４のドレイン端子が接続される。
【０１０５】
ＧＰは、ｎ型ＭＯＳトランジスタ１０６のゲート端子及びドレイン端子から取り出される。
【０１０６】
ＧＭは、ｎ型ＭＯＳトランジスタ１０８のゲート端子及びドレイン端子から取り出される。
【０１０７】
このような構成の差動アンプ回路６０では、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１００にドレイン電流が流れると、ＤＰの電位よりＤＭの電位が低い場合、ｐ型ＭＯＳトランジスタ１０２のドレイン電流よりｐ型ＭＯＳトランジスタ１０４のドレイン電流がより多くなるように、ＧＰの電位に比べてＧＭの電位が高くなる。
【０１０８】
逆に、ＤＰの電位よりＤＭの電位が高い場合、ｐ型ＭＯＳトランジスタ１０４のドレイン電流よりｐ型ＭＯＳトランジスタ１０２のドレイン電流がより多くなるように、ＧＭの電位に比べてＧＰの電位が高くなる。
【０１０９】
差動アンプ回路６０において、ｐ型ＭＯＳトランジスタ１０２及びｎ型ＭＯＳトランジスタ１０６、ｐ型ＭＯＳトランジスタ１０４及びｎ型ＭＯＳトランジスタ１０８の特性によって、差動対の入力信号ＤＰ、ＤＭが同等の場合の電位レベルＶ０が定められる。上述したように差動対の入力信号ＤＰ、ＤＭの電位差の発生により、差動アンプ回路６０では、電位レベルＶ０を基準に、差動対の入力信号ＤＰ、ＤＭの電位差に応じて、ＧＰ及びＧＭの電位レベルが変化する。
【０１１０】
（第１のピークホールド回路）
第１及び第２のピークホールド回路６２、６４は、同様の構成をなし、各トランジスタのサイズも同等である。
【０１１１】
第１のピークホールド回路６２は、ｐ型ＭＯＳトランジスタ１１０、１１２、１１４と、ｎ型ＭＯＳトランジスタ７４、１１６、１１８を含む。
【０１１２】
ｐ型ＭＯＳトランジスタ１１０（第４の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１１３】
ｐ型ＭＯＳトランジスタ１１２（第５の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１１０のドレイン端子が接続され、ゲート端子にＧＰが供給される。
【０１１４】
ｐ型ＭＯＳトランジスタ１１４（第６の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１１０のドレイン端子が接続される。
【０１１５】
ｎ型ＭＯＳトランジスタ１１６（第３の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１１２のドレイン端子が接続される。
【０１１６】
ｎ型ＭＯＳトランジスタ１１８（第４の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１１４のドレイン端子が接続される。
【０１１７】
ｎ型ＭＯＳトランジスタ１１６、１１８のゲート端子は互いに接続されると共に、ｎ型ＭＯＳトランジスタ１１８のドレイン端子にも接続されている。
【０１１８】
ｎ型ＭＯＳトランジスタ７４（第５の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子にｎ型ＭＯＳトランジスタ１１６のドレイン端子が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１１４のゲート端子が接続される。
【０１１９】
このｐ型ＭＯＳトランジスタ１１４のゲート端子は、ノードＰＫＨにも接続される。
【０１２０】
このような構成の第１のピークホールド回路６２は、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１１０にドレイン電流が流れると、保持動作を開始する。
【０１２１】
ノードＰＫＨの電位がＧＰの電位より高い場合、ｐ型ＭＯＳトランジスタ１１２により多くのドレイン電流が流れ、ｎ型ＭＯＳトランジスタ１１６のドレイン端子の電位が高くなる。これにより、ｎ型ＭＯＳトランジスタ７４を介してノードＰＫＨから接地レベルに流れる電流が大きくなる。その結果、ノードＰＫＨの電位が低くなる。
【０１２２】
すなわち、この場合、第１のピークホールド回路６２は、ノードＰＫＨにＧＰの電位の下限値を保持するように動作する。
【０１２３】
一方、ノードＰＫＨの電位がＧＰの電位より低い場合、ｐ型ＭＯＳトランジスタ１１４のドレイン電流がより多く流れ、ｎ型ＭＯＳトランジスタ１１８のドレイン端子の電位が高くなる。これに伴って、ｎ型ＭＯＳトランジスタ１１８とカレントミラー構造をなすｎ型ＭＯＳトランジスタ１１６のドレイン電流が流れ、ｎ型ＭＯＳトランジスタ１１６のドレイン端子の電位が決まる。このとき、ｎ型ＭＯＳトランジスタ７４は、オフ若しくは微小なドレイン電流しか流さない。従って、定電位設定回路６６でノードＰＫＨに微小ずつ電荷を供給することで、ノードＰＫＨの電位が少しずつ高くなる。
【０１２４】
（第２のピークホールド回路）
第２のピークホールド回路６４は、ｐ型ＭＯＳトランジスタ１２０、１２２、１２４と、ｎ型ＭＯＳトランジスタ７８、１２６、１２８を含む。
【０１２５】
ｐ型ＭＯＳトランジスタ１２０（第４の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１２６】
ｐ型ＭＯＳトランジスタ１２２（第５の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１２０のドレイン端子に接続され、ゲート端子にＧＭが供給される。
【０１２７】
ｐ型ＭＯＳトランジスタ１２４（第６の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１２０のドレイン端子が接続される。
【０１２８】
ｎ型ＭＯＳトランジスタ１２６（第３の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１２２のドレイン端子が接続される。
【０１２９】
ｎ型ＭＯＳトランジスタ１２８（第４の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１２４のドレイン端子が接続される。
【０１３０】
ｎ型ＭＯＳトランジスタ１２６、１２８のゲート端子は互いに接続されると共に、ｎ型ＭＯＳトランジスタ１２８のドレイン端子にも接続されている。
【０１３１】
ｎ型ＭＯＳトランジスタ７８（第５の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子にｎ型ＭＯＳトランジスタ１２６のドレイン端子が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１２４のゲート端子が接続される。
【０１３２】
このｐ型ＭＯＳトランジスタ１２４のゲート端子は、ノードＰＫＨにも接続される。
【０１３３】
第２のピークホールド回路６２の動作は、同様の構成の第１のピークホールド回路６２の動作と同様のため説明を省略する。
【０１３４】
このように第１及び第２のピークホールド回路６２、６４は、それぞれＧＰ、ＧＭの電位の下限値をノードＰＫＨに保持する。ノードＰＫＨは、定電位設定回路６６により、微小な電荷が供給されるようになっている。
【０１３５】
（定電位設定回路）
定電位設定回路６６は、ｐ型ＭＯＳトランジスタ１３０と、キャパシタ８２を含む。
【０１３６】
ｐ型ＭＯＳトランジスタ１３０（第１３の第１導電型トランジスタ）は、バルク及びソース端子が電源（第１の電源）に接続され、ソース端子及びソース端子はキャパシタを介して接続されている。
【０１３７】
ｐ型ＭＯＳトランジスタ１３０は、ゲート端子に動作制御信号ＢＰ１が供給され、ドレイン端子にノードＰＫＨが接続されている。
【０１３８】
このような定電位設定回路６６では、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１３０が定電流源として動作し、ノードＰＫＨが所与の未検出状態に対応した電位になるまで、微小な電荷をノードＰＫＨに供給する。ノードＰＫＨは、接地レベル（第２の電源）との間に挿入されたキャパシタ８２により、電荷を保持する。
【０１３９】
ノードＰＫＨは、上述したように第１及び第２のピークホールド回路６２、６４のｎ型ＭＯＳトランジスタ７４、７８によって、ＧＰ若しくはＧＭとの電位差に応じて、適宜放電される。
【０１４０】
（比較回路）
比較回路６８は、ｐ型ＭＯＳトランジスタ１４０、１４２、１４４、ｎ型ＭＯＳトランジスタ１４６、１４８、１５０を含む。
【０１４１】
ｐ型ＭＯＳトランジスタ１４０（第７の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１４２】
ｐ型ＭＯＳトランジスタ１４２（第８の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１４０のドレイン端子が接続され、ゲート端子にノードＰＫＨが接続される。
【０１４３】
ｐ型ＭＯＳトランジスタ１４４（第９の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１４０のドレイン端子が接続され、ゲート端子に基準レベルＲＰが供給される。
【０１４４】
ｎ型ＭＯＳトランジスタ１４６（第６の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１４２のドレイン端子が接続される。
【０１４５】
ｎ型ＭＯＳトランジスタ１４８（第７の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｐ型ＭＯＳトランジスタ１４４のドレイン端子が接続される。
【０１４６】
ｎ型ＭＯＳトランジスタ１４６、１４８のゲート端子は互いに接続されると共に、ｎ型ＭＯＳトランジスタ１４６のドレイン端子にも接続される。
【０１４７】
ｎ型ＭＯＳトランジスタ１５０（第８の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ドレイン端子にｎ型ＭＯＳトランジスタ１４６、１４８のゲート端子が接続される。ｎ型ＭＯＳトランジスタ１５８のゲート端子は、ｎ型ＭＯＳトランジスタ１４８のドレイン端子にも接続される。
【０１４８】
このような比較回路６８において、ｎ型ＭＯＳトランジスタ１４８のドレイン端子から、比較信号Ｎ６が取り出される。
【０１４９】
比較回路６８は、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１３０のドレイン電流が流れると、比較動作を開始する。
【０１５０】
例えば、ノードＰＫＨの電位が基準レベルＲＰの電位より高い場合、ｐ型ＭＯＳトランジスタ１４４に流れるドレイン電流が多くなり、ｎ型ＭＯＳトランジスタ１４８のドレイン端子の電位が高くなる。従って、比較信号Ｎ６の電位が高くなる。
【０１５１】
一方、ノードＰＫＨの電位が基準レベルＲＰの電位より低い場合、ｐ型ＭＯＳトランジスタ１４４のドレイン電流が減り、ｎ型ＭＯＳトランジスタ１４８のドレイン端子の電位が低くなる。従って、比較信号Ｎ６の電位が下降する。
【０１５２】
なお本実施形態における比較回路６８は、ｎ型ＭＯＳトランジスタ１５０を設けることで、ヒステリシス特性を有する。すなわち、比較信号Ｎ６の電位が高くなると、ｎ型ＭＯＳトランジスタ１５０をも介して電流を流し、ｎ型ＭＯＳトランジスタ１４６のドレイン端子の電位下降を早める。これにより、ノードＰＫＨの電位が基準レベルＲＰの電位より高くなる場合と、ノードＰＫＨの電位が基準レベルＲＰの電位より低くなる場合とで、比較信号Ｎ６が変化する閾値を異ならせることができるので、信号検出の信頼性を向上させることができるようになる。
【０１５３】
（基準レベル生成回路）
ところで、ノードＰＫＨの未検出状態に対応した定電位のレベルは、動作制御信号ＢＰ１によりオンとなるｐ型ＭＯＳトランジスタの特性によって定められる。しかしながら、ｐ型ＭＯＳトランジスタの特性は、温度などの動作環境に応じて変化する。そのため、比較回路６８において、一定の基準レベルＲＰを用いてノードＰＫＨの電位を比較すると、動作環境によって信号の検出精度が著しく劣化してしまう。
【０１５４】
そこで、本実施形態では、定電位レベルの変化に応じて基準レベルＲＰも変化させるために、基準レベルＲＰを生成する基準レベル生成回路１６０を設けている。この基準レベル生成回路１６０は、差動アンプ回路６０と同一トランジスタサイズで、同一構成とすることで、差動アンプ回路６０の温度特性を含む電気的特性が同等となるように構成されている。
【０１５５】
従って、温度変化によって定電位レベルが変動しても、これに対応して基準レベルＲＰのレベルも同様の温度特性に従って変化させることができるため、基準レベルとの比較を精度良く行うことができるようになる。
【０１５６】
基準レベル生成回路１６０は、ｐ型ＭＯＳトランジスタ１６２、１６４、１６６、ｎ型ＭＯＳトランジスタ１６８、１７０を含む。
【０１５７】
ｐ型ＭＯＳトランジスタ１６２（第１０の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１５８】
ｐ型ＭＯＳトランジスタ１６４（第１１の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１６２のドレイン端子が接続され、ゲート端子に差動対の検出レベル入力信号ＷＰ、ＷＺのうち、ＷＺが供給される。
【０１５９】
ｐ型ＭＯＳトランジスタ１６６（第１２の第１導電型トランジスタ）は、ソース端子にｐ型ＭＯＳトランジスタ１６２のドレイン端子が接続され、ゲート端子に差動対の検出レベル入力信号ＷＰ、ＷＺのうち、ＷＰが供給される。
【０１６０】
ｎ型ＭＯＳトランジスタ１６８（第９の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子及びドレイン端子にｐ型ＭＯＳトランジスタ１６４のドレイン端子が接続される。
【０１６１】
ｎ型ＭＯＳトランジスタ１７０（第１０の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子及びドレイン端子にｐ型ＭＯＳトランジスタ１６６のドレイン端子が接続される。
【０１６２】
基準レベルＲＰは、ｎ型ＭＯＳトランジスタ１７０のゲート端子及びドレイン端子から取り出される。
【０１６３】
このような基準レベル生成回路１６０は、差動対の検出レベル入力信号ＷＰ、ＷＺの電位差を増幅した基準レベルＲＰを生成する。基準レベル生成回路１６０は、差動アンプ回路６０と同様の電気的特性を有しているため、温度変化などの環境変化に応じて、差動出力信号ＧＰ、ＧＭの電位変動に対応した基準レベルＲＰが生成されることになる。
【０１６４】
（出力回路）
本実施形態では、このような基準レベルＲＰにより比較回路６８により精度良く比較された結果である比較信号Ｎ６を論理レベルに変換するための出力回路１８０を有する。
【０１６５】
出力回路１８０は、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ（或いは、図２に示すＨＳ＿ＳＱ＿Ｅｎｂ）及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のとき、比較信号Ｎ６を論理レベルに変換して比較結果信号ＨＳ＿ＳＱとして出力する。
【０１６６】
信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢは、高速用ＨＳ＿ＳＱ回路５４のイネーブル信号であり、イネーブル信号ＰＤＸは少なくとも受信動作時に論理レベル「Ｈ」になる。信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢとイネーブル信号ＰＤＸとを別個に設けることで、受信動作開始後に高速用ＨＳ＿ＳＱ回路５４が安定して動作するまでの不安定期間に、不安定な比較信号Ｎ６に対応した比較結果信号ＨＳ＿ＳＱが出力されることを防止することができる。
【０１６７】
このような出力回路１８０は、ｐ型ＭＯＳトランジスタ１８２、ｎ型ＭＯＳトランジスタ１８４、３入力１出力ＮＡＮＤ回路１８６、インバータ回路１８８を含む。ここでは、３入力１出力ＮＡＮＤ回路１８６、インバータ回路１８８の構成は、公知のものであるため、トランジスタレベルの図示を省略している。
【０１６８】
ｐ型ＭＯＳトランジスタ１８２（第１４の第１導電型トランジスタ）は、ソース端子に電源レベル（第１の電源）が接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１６９】
ｎ型ＭＯＳトランジスタ１８４（第１１の第２導電型トランジスタ）は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子に比較信号Ｎ６が供給される。
【０１７０】
ｐ型ＭＯＳトランジスタ１８２のドレイン端子と、ｎ型ＭＯＳトランジスタ１８４のドレイン端子とは互いに接続され、比較信号Ｎ７として３入力１出力ＮＡＮＤ回路１８６の入力端子の１つに接続されている。
【０１７１】
３入力１出力ＮＡＮＤ回路１８６の他の入力端子には、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢとイネーブル信号ＰＤＸとが供給される。
【０１７２】
３入力１出力ＮＡＮＤ回路１８６の出力端子は、インバータ回路１８８の入力端子に接続される。
【０１７３】
インバータ回路１８８の出力端子からは、比較結果信号ＨＳ＿ＳＱが出力される。
【０１７４】
このような構成の出力回路１８０は、動作制御信号ＢＰ１によりｐ型ＭＯＳトランジスタ１８２にドレイン電流が流れると、比較信号Ｎ６の電位によって、ｎ型ＭＯＳトランジスタ１８４が制御される。ｎ型ＭＯＳトランジスタ１８４がオンになると、ｎ型ＭＯＳトランジスタ１８４のドレイン端子は接地レベルとなって、比較信号Ｎ７は論理レベル「Ｌ」となる。従って、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のときに、比較結果信号ＨＳ＿ＳＱの論理レベルが「Ｌ」となる。
【０１７５】
一方、ｎ型ＭＯＳトランジスタ１８４がオフの場合、ｎ型ＭＯＳトランジスタ１８４のドレイン端子は電源レベルのままであるため、比較信号Ｎ７は論理レベル「Ｈ」となる。従って、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のときに、比較結果信号ＨＳ＿ＳＱの論理レベルが「Ｈ」となる。
【０１７６】
（動作制御信号生成回路）
本実施形態における高速用ＨＳ＿ＳＱ回路５４を構成する各部の動作は、動作制御信号ＢＰ１により一括的に制御される。この動作制御信号ＢＰ１は、高速用ＨＳ＿ＳＱ回路５４の動作イネーブル信号ＸＩＱ（或いは、図２に示すＨＳ＿ＳＱ＿Ｐｗｒ）により生成される。
【０１７７】
図６に、このような動作イネーブル信号ＸＩＱによる動作制御信号ＢＰ１を生成する動作制御信号生成回路の構成の一例を示す。
【０１７８】
動作制御信号生成回路は、インバータ回路１９０、１９２、ｐ型ＭＯＳトランジスタ１９４、１９６、１９８、ｎ型ＭＯＳトランジスタ２００、２０２を含む。
【０１７９】
インバータ回路１９０の入力端子には動作イネーブル信号ＸＩＱが供給され、その出力端子からは反転イネーブル信号ＰＷＤＮが出力される。反転イネーブル信号ＰＷＤＮは、インバータ１９２の入力端子及びｐ型ＭＯＳトランジスタ１９８のゲート端子に供給される。
【０１８０】
インバータ回路１９２の出力端子からは、イネーブル信号ＰＤＸが出力される。
【０１８１】
イネーブル信号ＰＤＸは、ｐ型ＭＯＳトランジスタ１９４のゲート端子に供給される。
【０１８２】
ｐ型ＭＯＳトランジスタ１９４は、ソース端子に電源レベル（第１の電源）が接続される。ｐ型ＭＯＳトランジスタ１９４のドレイン端子からは、動作制御信号ＢＰ１が取り出される。
【０１８３】
ｐ型ＭＯＳトランジスタ１９６は、ソース端子に電源レベル（第１の電源）が接続される。ｐ型ＭＯＳトランジスタ１９６のドレイン端子にノードＢＰ１Ｄが接続され、ゲート端子に動作制御信号ＢＰ１が供給される。
【０１８４】
ｐ型ＭＯＳトランジスタ１９８は、ソース端子にｐ型ＭＯＳトランジスタ１９４のドレイン端子が接続され、ドレイン端子にノードＢＰ１Ｄが接続される。
【０１８５】
また、外部から供給される動作基準電流ＣＩ５０が、ｎ型ＭＯＳトランジスタ２００のドレイン端子及びゲート端子に供給される。このｎ型ＭＯＳトランジスタ２００のソース端子は、接地レベル（第２の電源）に接続される。
【０１８６】
一方、ｎ型ＭＯＳトランジスタ２０２は、ソース端子に接地レベル（第２の電源）が接続され、ゲート端子にｎ型ＭＯＳトランジスタ２００のゲート端子が接続され、ドレイン端子にノードＢＰ１Ｄが接続される。
【０１８７】
このような構成の動作制御信号生成回路は、ｎ型ＭＯＳトランジスタ２００、２０２によりカレントミラー構成をなしており、ＣＩ５０の電流値のミラー比率倍の電流が、ｎ型ＭＯＳトランジスタ２０２のドレイン電流となる。
【０１８８】
動作イネーブル信号ＸＩＱの論理レベルが「Ｌ」の場合、ｐ型ＭＯＳトランジスタ１９４がオン、ｐ型ＭＯＳトランジスタ１９８がオフとなるため、動作制御信号ＢＰ１は電源レベルとなる。従って、ｐ型ＭＯＳトランジスタのゲート端子に動作制御信号ＢＰ１が供給される高速用ＨＳ＿ＳＱ回路５４の各部は、動作しない。
【０１８９】
一方、動作イネーブル信号ＸＩＱの論理レベルが「Ｈ」の場合、ｐ型ＭＯＳトランジスタ１９４がオフ、ｐ型ＭＯＳトランジスタ１９８がオンとなるため、動作制御信号ＢＰ１は、ｎ型ＭＯＳトランジスタ２０２のドレイン電流に対応した電位となり、ｐ型ＭＯＳトランジスタのゲート端子に動作制御信号ＢＰ１が供給される高速用ＨＳ＿ＳＱ回路５４の各部が動作するようになっている。
【０１９０】
２．２．２ 動作例
次に、上述した構成の高速用ＨＳ＿ＳＱ回路５４の動作例について、図７（Ａ）、（Ｂ）及び図８を用いて説明する。
【０１９１】
本実施形態における高速用ＨＳ＿ＳＱ回路５４は、ＵＳＢ２．０において「Ｈ」データの転送時に接地レベルを基準に４００ｍＶの振幅を有するＤＰと、「Ｌ」データの転送時に接地レベルを基準に４００ｍＶの振幅を有するＤＭとからなる差動対の受信信号の有無を検出する。
【０１９２】
図７（Ａ）に、高速用ＨＳ＿ＳＱ回路５４の各種入出力信号の波形の一例を示す。
【０１９３】
上述したように高速用ＨＳ＿ＳＱ回路５４は、基準レベル生成回路１６０に差動対の検出レベル入力信号ＷＰ、ＷＺを予め供給しておくことで、基準レベルＲＰに基づく信号検出が可能となる。ここでは、ＷＺを接地レベルに接続し、ＷＰに所与の検出レベル電圧を供給する。
【０１９４】
この場合、受信データが「Ｈ、Ｌ、Ｈ、Ｌ、・・・」となるように、差動対の入力信号ＤＰ、ＤＭが交互に４００ｍＶの振幅となるものとすると、例えば各トランジスタサイズの最適化を図ることで、プロセスに依存するものの、３．３Ｖ電源で約４ナノ秒（［ｎｓ］）のディレイでＨＳ＿ＳＱを出力させることができる。
【０１９５】
図７（Ｂ）に、高速用ＨＳ＿ＳＱ回路５４の内部の各ノードの動作波形の一例を示す。
【０１９６】
ここでは、差動アンプ回路６０の差動対の出力信号ＧＰ、ＧＭ、ノードＰＫＨ、基準レベルＲＰ、比較信号Ｎ７を、比較結果信号ＨＳ＿ＳＱと共に示す。
【０１９７】
本実施形態における高速用ＨＳ＿ＳＱ回路５４は、動作基準電流ＣＩ５０として外部の定電流源から所定の定電流値（例えば、５０μＡ）を供給し、動作イネーブル信号ＸＩＱの論理レベルを「Ｈ」にすることで動作を開始する。
【０１９８】
例えば、図７（Ａ）に示すタイミングで差動対の入力信号ＤＰ、ＤＭが入力された場合、差動アンプ回路６０は上述したようにＤＰ、ＤＭの差分の電圧（この場合は、４００ｍＶ）を増幅し、差動対の出力信号ＧＰ、ＧＭを生成する。この差動対の出力信号ＧＰ、ＧＭは、差動アンプ回路６０において動作制御信号ＢＰ１により制御されるｐ型ＭＯＳトランジスタ１００の特性に応じて決められる電位（例えば、１．２Ｖ）を基準に、正側と負側に振れる。
【０１９９】
これに伴い、第１のピークホールド回路６２は、（接地レベルを基準にした）ＧＰの電位の下限値をホールドする。すなわち、上述したように、第１のピークホールド回路６２では、ノードＰＫＨの電位がＧＰの電位より高い場合、ｐ型ＭＯＳトランジスタ１１２に多くの電流を流すために、ｎ型ＭＯＳトランジスタ１１６のドレイン端子の電位が上昇し、ｎ型ＭＯＳトランジスタ７４を介してノードＰＫＨから流れる電流が増え、図８に示すように結果的にノードＰＫＨとＧＰとの電位が同等になる。
【０２００】
第２のピークホールド回路６４は、（接地レベルを基準にした）ＧＭの電位の下限値をホールドする。すなわち、第１のピークホールド回路６２と同様に、ノードＰＫＨの電位をＧＭの電位と同等にする。
【０２０１】
実際には、定電位設定回路６６によって、ノードＰＫＨは微小な電荷供給が定常的に行われ、次第に定電位に戻ることになるが、比較回路６８において、基準レベル生成回路１６０で生成された基準レベルＲＰと比較される。
【０２０２】
比較回路６８は、上述したようにノードＰＫＨの電位が基準レベルＲＰの電位より低い場合、比較信号Ｎ６の電位が低くなり、ノードＰＫＨの電位が基準レベルＲＰの電位より高い場合、比較信号Ｎ６の電位が低くなる。
【０２０３】
従って、出力回路１８０は、比較信号Ｎ６の電位が低くなってｎ型ＭＯＳトランジスタ１８４がオフになると、比較信号Ｎ７が電源レベルとなるため、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のときに、図８に示すように比較結果信号ＨＳ＿ＳＱの論理レベルが「Ｈ」となる。
【０２０４】
一方、出力回路１８０は、図８に示すように、比較信号Ｎ６の電位が高くなってｎ型ＭＯＳトランジスタ１８４がオンになると、比較信号Ｎ７は接地レベルとなって、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢ及びイネーブル信号ＰＤＸの論理レベルが「Ｈ」のときに、図８に示すように比較結果信号ＨＳ＿ＳＱの論理レベルが「Ｌ」となる。
【０２０５】
このように本実施形態では、一定電位に戻されるノードに入力信号のピーク値を保持させ、これにより変動したノードの電位を、所与の基準レベルと比較するようにした。こうすることで、高価な微細プロセスを用いることなく、ＵＳＢ２．０の規格に準拠した高速かつ微小振幅の受信信号の検出を精度良く行うことができる。特に、本実施形態のように、ノードに電荷を供給し、保持するピーク値に応じて適宜電荷を抜くように構成したため、高速な入力信号にも対応でき、応答性を向上させることができる。
【０２０６】
ところで、このような高速用ＨＳ＿ＳＱ回路５４は、図６に示したように、動作イネーブル信号ＸＩＱ及び信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢにより動作制御信号ＢＰ１を生成することによって、動作制御を行って、不安定な比較結果信号ＨＳ＿ＳＱを外部に出力することを防止することができる。
【０２０７】
図９に、このような高速用ＨＳ＿ＳＱ回路５４の動作を示す真理値表を示す。
【０２０８】
ここでは、「Ｈ」は論理レベル「Ｈ」、「Ｌ」は論理レベル「Ｌ」を、「Ｘ」はドントケアであることを示す。
【０２０９】
このように、動作イネーブル信号ＸＩＱ及び信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢの論理レベルが「Ｈ」の場合に限り、比較結果信号ＨＳ＿ＳＱは正常な信号検出結果を出力し、それ以外の場合は比較結果信号ＨＳ＿ＳＱを固定的に論理レベル「Ｌ」を出力することで、後段で比較結果信号ＨＳ＿ＳＱを用いる回路に不安定期間に出力された比較結果信号ＨＳ＿ＳＱが伝搬しないようにしている。
【０２１０】
高速用ＨＳ＿ＳＱ回路５４は、動作イネーブル信号ＸＩＱ及び信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢの論理レベルが「Ｈ」の場合には、基準レベル生成回路１６０に与えられる差動対の検出レベル入力信号ＷＰ、ＷＺの差分と、差動対の入力信号ＤＰ、ＤＭとの差分との比較結果が、比較結果信号ＨＳ＿ＳＱとして出力される。上述したように、高速用ＨＳ＿ＳＱ回路５４では、実際には、差動対の検出レベル入力信号ＷＰ、ＷＺの差分に対応した増幅電圧である基準レベルＲＰと、差動対の入力信号ＤＰ、ＤＭの差分に対応した増幅電圧であるノードＰＫＨとを比較することで、信号検出を行っている。
【０２１１】
このように、基準レベルＲＰを差動アンプ回路６０と同等の電気的特性を有する基準レベル生成回路１６０で生成するようにしたので、回路設計において、基準レベルＲＰの電位を考慮することなく、検出レベルを設定することができる。
【０２１２】
図１０に、高速用ＨＳ＿ＳＱ回路５４の動作制御タイミングの一例を示す。
【０２１３】
例えば、時刻Ｔ１で動作イネーブル信号ＸＩＱを論理レベル「Ｈ」とした後に、時刻Ｔ２で信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢを論理レベル「Ｈ」とすることによって、差動対の入力信号ＤＰ、ＤＭの信号検出が可能となる。従って、時刻Ｔ２から差動対の入力信号ＤＰ、ＤＭの差分が、差動対の検出レベル入力信号ＷＰ、ＷＺの差分を越える時刻Ｔ３までは、比較結果信号ＨＳ＿ＳＱの出力は論理レベル「Ｌ」となるが、時刻Ｔ３以降は比較結果信号ＨＳ＿ＳＱの出力は論理レベル「Ｈ」となる。
【０２１４】
時刻Ｔ４において、信号検出イネーブル信号ＨＳ＿ＳＱＬＥＮＢの論理レベルを「Ｌ」にすることによって、比較結果信号ＨＳ＿ＳＱの出力を論理レベル「Ｌ」に固定し、時刻Ｔ５で動作イネーブル信号ＸＩＱを論理レベル「Ｌ」にすることにより、動作制御信号ＢＰ１による高速用ＨＳ＿ＳＱ回路５４全体の動作を停止させること可能となる。
【０２１５】
なお、ここでは高速用ＨＳ＿ＳＱ回路５４の動作について説明したが、低速用ＨＳ＿ＳＱ＿Ｌ回路５２の動作も同様である。高速用ＨＳ＿ＳＱ回路５４において応答速度を重視してサイズが最適化されたトランジスタとは異なり、低速用ＨＳ＿ＳＱ＿Ｌ回路５２では信号検出感度を重視してサイズを最適化することで実現できる。
【０２１６】
３． 電子機器
次に、上述した本実施形態のデータ転送制御装置を含む電子機器の例について説明する。
【０２１７】
例えば図１１（Ａ）に電子機器の１つであるプリンタの内部ブロック図を示し、図１２（Ａ）にその外観図を示す。ＣＰＵ（マイクロコンピュータ）５１０はシステム全体の制御などを行う。操作部５１１はプリンタをユーザが操作するためのものである。ＲＯＭ５１６には、制御プログラム、フォントなどが格納され、ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能する。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ転送を行うためのＤＭＡコントローラである。表示パネル５１９はプリンタの動作状態をユーザに知らせるためのものである。
【０２１８】
ＵＳＢを介してパーソナルコンピュータなどの他のデバイスから送られてきたシリアルの印字データは、データ転送制御装置５００によりパラレルの印字データに変換される。そして、変換後のパラレル印字データは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理部（プリンタエンジン）５１２に送られる。そして、印字処理部５１２においてパラレル印字データに対して所与の処理が施され、プリントヘッダなどからなる印字部（データの出力処理を行う装置）５１４により紙に印字されて出力される。
【０２１９】
図１１（Ｂ）に電子機器の１つであるスキャナの内部ブロック図を示し、図１２（Ｂ）にその外観図を示す。ＣＰＵ５２０はシステム全体の制御などを行う。操作部５２１はスキャナをユーザが操作するためのものである。ＲＯＭ５２６には制御プログラムなどが格納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域として機能する。ＤＭＡＣ５２８はＤＭＡコントローラである。
【０２２０】
光源、光電変換器などからなる画像読み取り部（データの取り込み処理を行う装置）５２２により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部（スキャナエンジン）５２４により処理される。そして、処理後の画像データは、ＣＰＵ５２０又はＤＭＡＣ５２８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルの画像データをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０２２１】
図１１（Ｃ）に電子機器の１つであるＣＤ−ＲＷドライブの内部ブロック図を示し、図１２（Ｃ）にその外観図を示す。ＣＰＵ５３０はシステム全体の制御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操作するためのものである。ＲＯＭ５３６には制御プログラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコントローラである。
【０２２２】
レーザ、モータ、光学系などからなる読み取り＆書き込み部（データの取り込み処理を行う装置又はデータの記憶処理を行うための装置）５３３によりＣＤ−ＲＷ５３２から読み取られたデータは、信号処理部５３４に入力され、エラー訂正処理などの所与の信号処理が施される。そして、信号処理が施されたデータが、ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルのデータをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０２２３】
一方、ＵＳＢを介して他のデバイスから送られてきたシリアルのデータは、データ転送制御装置５００によりパラレルのデータに変換される。そして、このパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により信号処理部５３４に送られる。そして、信号処理部５３４においてこのパラレルデータに対して所与の信号処理が施され、読み取り＆書き込み部５３３によりＣＤ−ＲＷ５３２に記憶される。
【０２２４】
なお、図１１（Ａ）、（Ｂ）、（Ｃ）において、ＣＰＵ５１０、５２０、５３０の他に、データ転送制御装置５００でのデータ転送制御のためのＣＰＵを別に設けるようにしてもよい。
【０２２５】
本実施形態のデータ転送制御装置を電子機器に用いれば、ＵＳＢ２．０におけるＨＳモードでのデータ転送が可能になる。従って、ユーザがパーソナルコンピュータなどによりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、ＣＤ−ＲＷからのデータの読み取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行うことができるようになる。
【０２２６】
また、本実施形態のデータ転送制御装置を電子機器に用いれば、バスに接続される他の電子機器から、ＨＳモードで転送されるデータの受信を精度良く検出し、例えば受信処理の動作開始を適切に制御することができるので、電子機器の省力化を図れる。
【０２２７】
なお本実施形態のデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサなど種々のものを考えることができる。
【０２２８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２２９】
例えば、本発明のデータ転送制御装置の構成は、図２に示す構成に限定されるものではない。
【０２３０】
また、本発明は、ＵＳＢ２．０でのデータ転送に適用されることが特に望ましいが、これに限定されるものではない。例えばＵＳＢ２．０と同様の思想に基づく規格やＵＳＢ２．０を発展させた規格におけるデータ転送にも本発明は適用できる。
【図面の簡単な説明】
【図１】本実施形態における信号検出回路の原理構成図である。
【図２】本実施形態における信号検出回路が適用されたデータ転送制御装置の構成の一例を示すブロック図である。
【図３】本実施形態における高速用ＨＳ＿ＳＱ回路の原理的な構成を示す構成図である。
【図４】本実施形態における高速用ＨＳ＿ＳＱ回路の機能ブロックの構成を示すブロック図である。
【図５】本実施形態における高速用ＨＳ＿ＳＱ回路のトランジスタレベルの回路構成の一例を示す回路構成図である。
【図６】動作制御信を生成する動作制御信号生成回路の構成の一例を示す構成図である。
【図７】図７（Ａ）は、本実施形態における高速用ＨＳ＿ＳＱ回路の各種入出力信号の波形の一例を示す波形図である。図７（Ｂ）は、本実施形態における高速用ＨＳ＿ＳＱ回路の内部の各ノードの動作波形の一例を示す波形図である。
【図８】本実施形態における高速用ＨＳ＿ＳＱ回路の各信号のタイミング関係を示す波形図である。
【図９】本実施形態における高速用ＨＳ＿ＳＱ回路の動作を示す真理値表である。
【図１０】本実施形態における高速用ＨＳ＿ＳＱ回路の動作制御タイミングの一例を示すタイミング図である。
【図１１】図１１（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の内部ブロック図の例である。
【図１２】図１２（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
２ 信号検出回路
４ ピークホールド回路
６、６６ 定電位設定回路
８、６８ 比較回路
１０ データハンドラ回路
２０ ＨＳ回路
２２ ＤＬＬ回路
２４ エラスティシティバッファ
３０ ＦＳ回路
４０ アナログフロントエンド回路
４２ ＦＳドライバ
４４ ＦＳ差動データレシーバ
４６ ＳＥ＿ＤＰレシーバ
４８ ＳＥ＿ＤＭレシーバ
５０ ＨＳカレントドライバ
５２ 低速用ＨＳ＿ＳＱ＿Ｌ回路
５４ 高速用ＨＳ＿ＳＱ回路
５６ ＨＳ差動データレシーバ５６
６０ 差動アンプ回路
６２ 第１のピークホールド回路
６４ 第２のピークホールド回路
７０ 差動増幅器
７２、７６、８４ 演算増幅器
８０ 定電流源
８２ キャパシタ
１６０ 基準レベル生成回路
１８０ 出力回路
５００ データ転送制御装置
５１１ 操作部
５１２ 印字処理部
５１９ 表示パネル
５２１、５３１ 操作部
５３３ 読み取り＆書き込み部
５３４ 信号処理部
Claims (13)
- 入力信号の有無を検出する信号検出回路であって、
入力信号を検出し所与のノードの電位を変化させるピークホールド回路と、
前記ノードの電位を、前記ピークホールド回路による電位変化後に該電位変化よりも長い時間で変化させる定電位設定回路と、
前記ノードの電位と所与の基準レベルとを比較する比較回路と、
を含み、
前記比較回路の比較結果に基づいて入力信号の有無を検出することを特徴とする信号検出回路。 - 差動対の入力信号の有無を検出する信号検出回路であって、
差動対の入力信号に基づいて増幅した差動対の出力信号を出力する差動増幅器と、
前記差動対の出力信号の各ピーク値を所与のノードに保持する第１及び第２のピークホールド回路と、
前記ピーク値の保持による電位の変化よりも遅く変化するように、前記ノードの電位を所与の定電位に戻す定電位設定回路と、
前記ノードの電位と所与の基準レベルとを比較する比較回路と、
を含み、
前記比較回路の比較結果に基づいて入力信号の有無を検出することを特徴とする信号検出回路。 - 請求項２において、
前記第１及び第２のピークホールド回路は、前記差動対の出力信号の下限値を所与のノードに保持し、
前記定電位設定回路は、前記下限値の保持による電位の変化よりも遅く変化するように、前記ノードに電荷を供給することによって前記ノードの電位を所与の定電位に戻すことを特徴とする信号検出回路。 - 請求項３において、
前記定電位設定回路は、前記下限値の保持による電位の変化よりも遅く変化するような微小な電荷を供給する定電流源を含むことを特徴とする信号検出回路。 - 請求項２乃至４のいずれかにおいて、
前記差動増幅器は、
ソース端子が第１の電源に接続された第１の第１導電型トランジスタと、
ソース端子が前記第１の第１導電型トランジスタのドレイン端子に接続された第２の第１導電型トランジスタと、
ソース端子が前記第１の第１導電型トランジスタのドレイン端子に接続された第３の第１導電型トランジスタと、
ゲート端子及びドレイン端子が、前記第２の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１の第２導電型トランジスタと、
ゲート端子及びドレイン端子が、前記第３の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第２の第２導電型トランジスタと、
を含み、
所与のイネーブル信号が前記第１の第１導電型トランジスタのゲート端子に供給され、
前記差動対の入力信号が前記第２及び第３の第１導電型トランジスタのゲート端子に供給され、
前記差動対の出力信号が前記第１及び第２の第２導電型トランジスタのドレイン端子から出力されることを特徴とする信号検出回路。 - 請求項２乃至５のいずれかにおいて、
前記第１及び第２のピークホールド回路のうち少なくとも一方は、
ソース端子が第１の電源に接続された第４の第１導電型トランジスタと、
ソース端子が前記第４の第１導電型トランジスタのドレイン端子に接続された第５の第１導電型トランジスタと、
ソース端子が前記第４の第１導電型トランジスタのドレイン端子に接続された第６の第１導電型トランジスタと、
ドレイン端子が前記第５の第１導電型トランジスタのドレイン端子に接続され、ゲート端子が前記第６の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第３の第２導電型トランジスタと、
ゲート端子及びドレイン端子が、前記第６の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第４の第２導電型トランジスタと、
ドレイン端子が前記第６の第１導電型トランジスタのゲート端子に接続され、ゲート端子が前記第３の第２導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第５の第２導電型トランジスタと、
を含み、
所与のイネーブル信号が前記第４の第１導電型トランジスタのゲート端子に供給され、
前記差動対の出力信号の一方が前記第５の第１導電型トランジスタのゲート端子に供給され、
前記ノードが前記第６の第１導電型トランジスタのゲート端子に接続されていることを特徴とする信号検出回路。 - 請求項２乃至６のいずれかにおいて、
前記比較回路は、
ソース端子が第１の電源に接続された第７の第１導電型トランジスタと、
ソース端子が前記第７の第１導電型トランジスタのドレイン端子に接続された第８の第１導電型トランジスタと、
ソース端子が前記第７の第１導電型トランジスタのドレイン端子に接続された第９の第１導電型トランジスタと、
ゲート端子及びドレイン端子が前記第８の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第６の第２導電型トランジスタと、
ドレイン端子が前記第９の第１導電型トランジスタのドレイン端子に接続され、ゲート端子が前記第６の第２導電型トランジスタのゲート端子に接続され、ソース端子が第２の電源に接続された第７の第２導電型トランジスタと、
ドレイン端子が前記第６の第２導電型トランジスタのゲート端子に接続され、ゲート端子が前記第７の第２導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第８の第２導電型トランジスタと、
を含み、
所与のイネーブル信号が前記第７の第１導電型トランジスタのゲート端子に供給され、
前記ノードが前記第８の第１導電型トランジスタのゲート端子に接続され、
前記基準レベルが前記第９の第１導電型トランジスタのゲート端子に供給され、
比較結果が前記第７の第２導電型トランジスタのドレイン端子から出力されていることを特徴とする信号検出回路。 - 請求項７において、
ソース端子が第１の電源に接続された第１０の第１導電型トランジスタと、
ソース端子が前記第１０の第１導電型トランジスタのドレイン端子に接続された第１１の第１導電型トランジスタと、
ソース端子が前記第１０の第１導電型トランジスタのドレイン端子に接続された第１２の第１導電型トランジスタと、
ゲート端子及びドレイン端子が前記第１１の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第９の第２導電型トランジスタと、
ゲート端子及びドレイン端子が前記第１２の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１０の第２導電型トランジスタと、
を含み、
所与のイネーブル信号が前記第１０の第１導電型トランジスタのゲート端子に供給され、
検出すべきレベルに対応した差動対の検出レベル信号が、前記第１１及び第１２の第１導電型トランジスタのゲート端子にそれぞれ供給され、
前記基準レベルが前記第１０の第２導電型トランジスタのドレイン端子から出力される基準レベル生成回路を含み、
前記基準レベル生成回路は、前記差動増幅器と同等の電気的特性を有していることを特徴とする信号検出回路。 - 請求項２乃至８のいずれかにおいて、
前記定電位設定回路は、
ソース端子が第１の電源に接続され、ドレイン端子が前記ノードに接続された第１３の第１導電型トランジスタと、
前記ノードと第２の電源との間に挿入されたキャパシタと、
を含み、
所与のイネーブル信号が前記第１３の第１導電型トランジスタのゲート端子に供給されることを特徴とする信号検出回路。 - 請求項２乃至９のいずれかにおいて、
ソース端子が第１の電源に接続された第１４の第１導電型トランジスタと、
ドレイン端子が前記第１４の第１導電型トランジスタのドレイン端子に接続され、ソース端子が第２の電源に接続された第１１の第２導電型トランジスタと、
を含み、
所与のイネーブル信号が前記第１４の第１導電型トランジスタのゲート端子に供給され、
前記比較回路の出力信号が前記第１１の第２導電型トランジスタのゲート端子に供給され、
前記第１１の第２導電型トランジスタのドレイン端子から、前記比較回路の出力信号に対応した論理レベルの信号を出力する出力回路を含むことを特徴とする信号検出回路。 - 請求項２乃至１０のいずれかにおいて、
前記差動対の入力信号は、ＵＳＢ（Universal Serial Bus）の規格に準拠した信号であることを特徴とする信号検出回路。 - 請求項１乃至１１のいずれか記載の信号検出回路と、
前記信号検出回路によって検出された信号に基づいて所与の受信処理を行う回路と、
を含むことを特徴とするデータ転送制御装置。 - 請求項１２記載のデータ転送制御装置と、
前記データ転送制御装置及びバスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、
を含むことを特徴とする電子機器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001143635A JP3678169B2 (ja) | 2001-05-14 | 2001-05-14 | 信号検出回路、データ転送制御装置及び電子機器 |
| US10/142,047 US6653870B2 (en) | 2001-05-14 | 2002-05-10 | Signal detection circuit, data transfer control device and electronic equipment |
| CNB021231362A CN1181615C (zh) | 2001-05-14 | 2002-05-14 | 信号检测电路、数据传送控制装置和电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001143635A JP3678169B2 (ja) | 2001-05-14 | 2001-05-14 | 信号検出回路、データ転送制御装置及び電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002344541A JP2002344541A (ja) | 2002-11-29 |
| JP3678169B2 true JP3678169B2 (ja) | 2005-08-03 |
Family
ID=18989748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001143635A Expired - Fee Related JP3678169B2 (ja) | 2001-05-14 | 2001-05-14 | 信号検出回路、データ転送制御装置及び電子機器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6653870B2 (ja) |
| JP (1) | JP3678169B2 (ja) |
| CN (1) | CN1181615C (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3651410B2 (ja) * | 2001-05-14 | 2005-05-25 | セイコーエプソン株式会社 | 送信回路、データ転送制御装置及び電子機器 |
| JP2005086646A (ja) | 2003-09-10 | 2005-03-31 | Renesas Technology Corp | スケルチ検出回路 |
| JP2005251671A (ja) * | 2004-03-08 | 2005-09-15 | Fuji Photo Film Co Ltd | 表示装置 |
| JP4401236B2 (ja) | 2004-05-07 | 2010-01-20 | 富士通マイクロエレクトロニクス株式会社 | 信号検出回路および信号検出方法 |
| US7135892B2 (en) * | 2004-06-29 | 2006-11-14 | Hewlett-Packard Development Company, L.P. | Peak detector systems and methods with leakage compensation |
| US7348808B2 (en) * | 2005-04-27 | 2008-03-25 | Pmc-Sierra, Inc. | Method and apparatus for detection of high-speed electrical signals |
| US20070076006A1 (en) * | 2005-09-30 | 2007-04-05 | Knepper Lawrence E | Detection of displays for information handling system |
| US20070076005A1 (en) * | 2005-09-30 | 2007-04-05 | Knepper Lawrence E | Robust hot plug detection for analog displays using EDID |
| JP4886435B2 (ja) | 2006-09-05 | 2012-02-29 | 株式会社東芝 | 差動信号振幅の自動調整回路 |
| US8791691B2 (en) * | 2011-03-24 | 2014-07-29 | Lsi Corporation | Fully differential signal peak detection architecture |
| US8421501B1 (en) * | 2011-12-07 | 2013-04-16 | Arm Limited | Digital data handling in a circuit powered in a high voltage domain and formed from devices designed for operation in a lower voltage domain |
| JP6480114B2 (ja) * | 2014-07-09 | 2019-03-06 | ルネサスエレクトロニクス株式会社 | 固体撮像装置、画像データ伝送方法、およびカメラシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790295A (en) * | 1995-08-28 | 1998-08-04 | Apple Computer, Inc. | Gated integrator preamplifier for infrared data networks |
| US6366484B1 (en) * | 2001-10-08 | 2002-04-02 | Broadband Telcom Power, Inc. | Cross current sensing in power conversion |
-
2001
- 2001-05-14 JP JP2001143635A patent/JP3678169B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-10 US US10/142,047 patent/US6653870B2/en not_active Expired - Fee Related
- 2002-05-14 CN CNB021231362A patent/CN1181615C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1385964A (zh) | 2002-12-18 |
| US20020167341A1 (en) | 2002-11-14 |
| JP2002344541A (ja) | 2002-11-29 |
| US6653870B2 (en) | 2003-11-25 |
| CN1181615C (zh) | 2004-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3651411B2 (ja) | 信号受信回路、データ転送制御装置及び電子機器 | |
| US6707314B2 (en) | Integrated circuit device, electronic equipment, and method of placement of an integrated circuit device | |
| EP3830706B1 (en) | Embedded universal serial bus 2 repeater | |
| JP3678169B2 (ja) | 信号検出回路、データ転送制御装置及び電子機器 | |
| US7218136B2 (en) | Transmission circuit, data transfer control device and electronic equipment | |
| US6664804B2 (en) | Transmission circuit, data transfer control device, and electronic equipment | |
| US6356582B1 (en) | Universal serial bus transceiver | |
| US6762619B2 (en) | Semiconductor integrated device and electronic equipment | |
| US7383371B2 (en) | Physical layer circuit, data transfer control device, and electronic instrument | |
| US10922255B2 (en) | Embedded universal serial bus 2 repeater | |
| US5248905A (en) | High speed, master/slave latch transceiver having a directly-driven slave stage | |
| JP2005086646A (ja) | スケルチ検出回路 | |
| WO2021196958A1 (zh) | 一种电容隔离电路、接口模块、芯片和系统 | |
| WO2020033421A1 (en) | Embedded universal serial bus 2 repeater | |
| CN110622011A (zh) | 用于使用电流检测器和控制逻辑电路的开漏通信系统的中继器 | |
| US11573268B1 (en) | Skew detection system and method to remove unwanted noise due to skewed signals | |
| US20240184730A1 (en) | Eusb repeater for passing repeating mode packets between a differential bus and a single-ended bus | |
| KR20210038142A (ko) | 이퀄라이징 회로를 포함하는 전자 장치 및 그 동작 방법 | |
| JP4792691B2 (ja) | 集積回路装置及び電子機器 | |
| CN117691987A (zh) | 信号驱动器电路 | |
| CN114079449A (zh) | 信号输出装置及方法 | |
| JP2001148719A (ja) | デ−タ受信装置 | |
| CN118132483A (zh) | 用于在差分总线和单端总线之间传递中继模式分组的eUSB中继器 | |
| JP2001211210A (ja) | デ−タ受信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050201 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050401 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050419 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050502 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090520 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100520 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110520 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120520 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130520 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |