JP4401236B2 - 信号検出回路および信号検出方法 - Google Patents

Description

本発明は、データレシーバでの入力信号の検出に関するものであり、特に差動入力信号の有無を検出する信号検出回路および信号検出方法に関するものである。

差動入力信号を用いたシリアルバスのデータレシーバにおいて、差動入力信号の入力の有無を検出する回路が必要な場合がある。このとき信号検出方法として、差動入力信号の差電圧の振幅値が基準電圧値未満の場合は信号なしと判断し、基準電圧値以上の場合は信号ありと判断する方法が挙げられる。以上のような動作を行う回路である、従来の信号検出回路１００を図１０に示す。

信号検出回路１００は増幅部１０１、比較部１０２を備える。比較部１０２にはギルバートセル回路１０４、比較回路１０５が備えられる。ギルバートセル回路１０４には４入力２出力の差動増幅器１１２および１１３が備えられる。データプラス信号ＤＰ、データマイナス信号ＤＭ、高基準電圧ＲＨ、低基準電圧ＲＬはそれぞれ増幅部１０１によって差動増幅され、それぞれ増幅データプラス信号ＧＤＰ、増幅データマイナス信号ＧＤＭ、増幅高基準電圧ＧＲＨ、増幅低基準電圧ＧＲＬとされた上で、差動増幅器１１２および１１３に入力される。ここでデータプラス信号ＤＰ、データマイナス信号ＤＭは差動入力信号である。また高基準電圧ＲＨ、低基準電圧ＲＬは、あらかじめ所定値に設定される基準電圧である。

ギルバートセル回路１０４を具体的な回路構成例で示した図を図１１に示す。ギルバートセル回路１０４は第１ギルバートセル１２０、第２ギルバートセル１２１、第１増幅部１２２、第２増幅部１２３を備える。第１ギルバートセル１２０において、トランジスタＭ１０１のゲートに入力された増幅データプラス信号ＧＤＰとトランジスタＭ１０３のゲートに入力された増幅データマイナス信号ＧＤＭとが比較される。またトランジスタＭ１０２のゲートに入力された増幅高基準電圧ＧＲＨとトランジスタＭ１０４のゲートに入力された増幅低基準電圧ＧＲＬとが比較される。ここで第１ギルバートセル１２０では、トランジスタＭ１０１とＭ１０２とのドレイン端子が接続され、トランジスタＭ１０３とＭ１０４とのドレイン端子が接続されているため、電流加算が行われる。これによりそれぞれの比較結果の和が得られる。そして、第１ギルバートセル１２０で電流和で求められた比較結果が、第１増幅部１２２において電圧に変換された増幅信号ＮＮ１、ＮＮ２として出力される。また第２ギルバートセル１２１においても同様の動作が行われることで、第２増幅部１２３からは増幅信号ＮＮ３およびＮＮ４が出力される。

図１０において増幅信号ＮＮ１乃至ＮＮ４は比較回路１０５に入力される。比較回路１０５には比較器１１４および１１５が備えられる。比較器１１４の非反転入力端子および反転入力端子にはそれぞれ増幅信号ＮＮ１およびＮＮ２が入力され、比較器１１４からは比較結果信号ＣＰＨ１が出力される。また比較器１１５の非反転入力端子および反転入力端子にはそれぞれ増幅信号ＮＮ３およびＮＮ４が入力され、比較器１１５からは比較結果信号ＣＰＬ１が出力される。そして比較結果信号ＣＰＨ１および比較結果信号ＣＰＬ１の結果に基づいて、データレシーバへの入力信号の有無が検出される。
Ｂｅｈｚａｄ Ｒａｚａｖｉ著、黒田忠広監訳、「アナログＣＭＯＳ集積回路の設計」、丸善株式会社、平成１５年３月３０日、Ｐ．１５５−１５７

しかしながら従来の比較部１０２が備えるギルバートセル回路１０４は、図１１に示したようにカレントミラー等のトランジスタの対称性を要する回路が多数備えられるため、トランジスタ性能ばらつきの影響を受けやすく、性能が低下しやすい傾向がある。そのため本信号検出回路の性能がギルバートセル回路１０４の性能ばらつきに律則されるおそれや、ギルバートセル回路１０４の歩留まりに律則されて信号検出回路の歩留まりを向上させることが困難になるおそれがある。またギルバートセル回路１０４では、差動電圧を電流に変換して電流加算した後に電圧に再変換する構成を有している。よって電圧と電流との変換に時間がかかり速度が出ないため、高速での差動入力信号の送受信（例えばＵＳＢ２．０規格のハイスピードモード（４８０Ｍｂｐｓ））に対して入力信号電圧の振幅を正確に検知できない結果、入力信号の有無を検出できないおそれがあるため問題である。

本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、トランジスタ特性ばらつきの影響による信号検出性能ばらつきの発生や、信号検出回路の歩留まり低下の発生を防止し、また高速の差動入力信号の入力に対応することが可能な信号検出回路および信号検出方法を提供することを目的とする。

前記目的を達成するために、本発明に係る信号検出回路は、差動入力信号の入力の有無を検出する信号検出回路において、差動基準電圧および差動入力信号を差動増幅する増幅部と、差動増幅後の差動基準電圧の高基準電圧と差動増幅後の差動入力信号とが入力され、差動増幅後の該差動入力信号のうち少なくとも一方の入力信号が差動増幅後の高基準電圧よりも高い場合の検出を行う第１比較回路と、差動増幅後の差動基準電圧の低基準電圧と差動増幅後の差動入力信号とが入力され、差動増幅後の該差動入力信号のうち少なくとも一方の入力信号が差動増幅後の低基準電圧よりも低い場合の検出を行う第２比較回路とのうち少なくとも何れか一方の比較回路を備える比較部とを備えることを特徴とする。

差動基準電圧は高基準電圧と低基準電圧との２値の電圧値からなる基準電圧である。差動基準電圧の一方の電圧値はグランドレベルであってもよい。比較部は、差動基準電圧の差電圧値と差動入力信号の振幅値との大小を比較し比較結果を出力する。比較部は第１比較回路と第２比較回路とのうち少なくとも一方の比較回路を備える。第１比較回路は、差動入力信号の少なくとも一方が高基準電圧よりも高い場合を検出する。第２比較回路は、差動入力信号の少なくとも一方が低基準電圧よりも低い場合を検出する。

これにより、差動出力信号が高基準電圧よりも高い場合、または低基準電圧よりも低い場合を検出することで、差動基準電圧の差電圧値と差動入力信号の振幅値との大小比較を行うことができ、差動入力信号の有無を検出することができる。なお、第１比較回路と第２比較回路とのうちの一方の比較回路を備える場合においても、差動入力信号の有無を検出することができ、回路の簡易化を図ることができる利点がある。

また本発明の信号検出回路では、第１比較回路は、高基準電圧が入力される第１トランジスタと、差動入力信号が入力される第２トランジスタ及び第３トランジスタとで構成される差動対を備え、第２比較回路は、低基準電圧が入力される第４トランジスタと、差動入力信号が入力される第５トランジスタ及び第６トランジスタとで構成される差動対を備え、第１乃至第３トランジスタはそれぞれ同一サイズとされ、また第４乃至第６トランジスタはそれぞれ同一サイズとされることを特徴とする。

第１乃至第３トランジスタ、第４乃至第６トランジスタはそれぞれ同一サイズのトランジスタで構成される。差動対の一方は並列接続される第２及び第３トランジスタ、または第５及び第６トランジスタで構成され、差動出力信号がそれぞれのゲートに入力される。また差動対の他方のトランジスタのゲートには基準電圧が入力される。第１比較回路の第
１トランジスタのゲートに高基準電圧が、第２比較回路の第４トランジスタのゲートには低基準電圧が入力される。

差動出力信号と高基準電圧との大小、また差動出力信号と低基準電圧との大小を比較する動作を、ギルバートセル回路に代表される従来の回路では電流加算によって行っていたが、本発明の比較部では電流加算を使用せずに行うことができる。またギルバートセル回路に代表される電流加算による従来の回路が差動増幅器と比較器との２段構成を備えていたことに比して、本発明の比較部では、比較部のみの１段構成が可能であるため回路構成を簡易化することができる。よってトランジスタの対称性を要する回路を減少させることができるため、トランジスタの性能ばらつきの影響を受けにくくなり、本信号検出回路の歩留まりを向上させることが可能となる。また電流加算を介さないことや、回路構成段数を減少させることができ、動作速度を確保できるため、高速度・高周波数の差動入力信号に対応することが可能となる。

また本発明の信号検出回路では、増幅部は、ＮＭＯＳトランジスタから構成され、差動入力信号または差動基準電圧が入力される第１差動対と、ＰＭＯＳトランジスタから構成され、差動入力信号または差動基準電圧が入力される第２差動対と、第１差動対と第２差動対との動作電流を合成して合成電流を生成する電流合成部と、第１差動対と第２差動対とが共に飽和領域で動作するときに、該第１差動対または該第２差動対の少なくとも一方の動作電流に相当する電流を合成電流から相殺する電流相殺回路とを有するレールトゥレールアンプを備えることを特徴とする。

レールトゥレールアンプは第１差動対、第２差動対、電流合成部、電流相殺回路を備える。第１差動対はＮＭＯＳトランジスタから構成され、第２差動対はＰＭＯＳトランジスタから構成される。レールトゥレールアンプが第１差動増幅器に備えられる場合には、第１、第２差動対には差動入力信号が入力される。またレールトゥレールアンプが第２差動増幅器に備えられる場合には、第１、第２差動対には差動基準電圧が入力される。電流合成部は第１差動対の動作電流と第２差動対の動作電流とを合成して合成電流を生成する。そして第１差動増幅器および第２差動増幅器からは合成電流に応じた出力電圧が出力される。電流相殺回路は、第１差動対と第２差動対とが共に動作状態のときに、第１差動対または第２差動対の一方の動作電流に相当する電流を合成電流から相殺する動作を行う。よって第１差動対と第２差動対とが共に動作状態の場合には、第１差動対と第２差動対とのどちらか一方のみが動作状態の場合の合成電流に比して、合成電流が増加してしまうことを防止できる。

これにより、第１差動対と第２差動対とが共に動作状態の場合であっても、電流相殺回路により合成電流の増加を防止できる。よって、差動入力信号および差動基準電圧の入力レベルに関わらず、第１差動増幅器および第２差動増幅器のゲインを一定とすることができるため、安定した信号検出を行うことが可能となる。

また第１差動増幅器および第２差動増幅器は、第１差動対（高入力レベル時に動作する）と第２差動対（低入力レベル時に動作する）との両差動対を有するレールトゥレールアンプが備えられるため、入力信号のレベルが高低に変動する場合にも、入力信号に対応して差動増幅を行うことができる。また第１差動増幅器への信号入力レベルが高く第２差動増幅器への信号入力レベルが低い場合、逆に第１差動増幅器への信号入力レベルが低く第２差動増幅器への信号入力レベルが高い場合にも対応して差動増幅を行うことができる。これにより、様々な差動入力信号および差動基準電圧の入力信号レベルに対しても差動増幅動作を行うことが可能となるため、信号検出動作を確実に行うことが可能となる。

本発明の信号検出回路および信号検出方法によれば、比較部の回路構成を簡易化することができるため、トランジスタ性能ばらつきの影響を受けにくくなり、本信号検出回路の歩留まりを向上させることが可能となる。また動作速度を確保することができるため、高速度・高周波数の差動入力信号に対応することが可能となる。また増幅部において、同一の回路構成を有する差動増幅器を用いることで、差動増幅後の差動入力信号の中央電圧値と差動増幅後の差動基準電圧の中央電圧値とを揃えることができるため、差動入力信号や差動基準電圧の電圧レベルが変動する場合においても、安定して比較動作を行うことができ、確実に信号検出動作を行うことが可能となる。

以下、本発明の信号検出回路について具体化した実施形態を図１乃至図８に基づき図面を参照しつつ詳細に説明する。本発明の第１実施形態を図１および図３を用いて説明する。図１に示す本発明の信号検出回路４は増幅部１、比較部２、出力部３を備える。増幅部１には差動増幅器１０および１１が備えられる。差動増幅器１０には差動入力信号（データプラス信号ＤＰおよびデータマイナス信号ＤＭ）が入力される。差動増幅器１０の非反転入力端子にはデータプラス信号ＤＰが入力され、反転入力端子にはデータマイナス信号ＤＭが入力される。そして差動増幅器１０からは、差動増幅された差動出力信号（増幅データプラス信号ＧＤＰおよび増幅データマイナス信号ＧＤＭ）が出力される。また差動増幅器１１の非反転入力端子には高基準電圧ＲＨが入力され、反転入力端子には低基準電圧ＲＬが入力される。そして差動増幅器１１からは、差動増幅された増幅高基準電圧ＧＲＨおよび増幅低基準電圧ＧＲＬが出力される。

比較部２には３入力１出力の比較器１２および１３が備えられる。比較器１２の非反転入力端子には増幅データプラス信号ＧＤＰおよび増幅データマイナス信号ＧＤＭが入力され、反転入力端子には増幅高基準電圧ＧＲＨが入力される。そして比較器１２からは比較結果信号ＣＰＨが出力される。比較器１３の非反転入力端子には増幅データプラス信号ＧＤＰおよび増幅データマイナス信号ＧＤＭが入力され、反転入力端子には増幅低基準電圧ＧＲＬが入力される。そして比較器１３からは比較結果信号ＣＰＬが出力される。

出力部３には信号変換部１６と積分演算部１７とが備えられる。信号変換部１６には２段のインバータからなるバッファ１８と１段のインバータからなるバッファ１９とが備えられ、各バッファの出力端はオアゲート２０に接続される。バッファ１８に入力された比較結果信号ＣＰＨは、波形整形された上でロジック信号ＬＧＨとして出力され、バッファ１９に入力された比較結果信号ＣＰＬは波形整形され反転された上でロジック信号ＬＧＬとして出力される。ロジック信号ＬＧＨ、ＬＧＬはオアゲート２０に入力され、オアゲート２０からは比較信号ＣＯＭＰが出力される。比較信号ＣＯＭＰは積分演算部１７へ入力され、積分演算部１７からは検出信号ＨＳ＿ＥＮＶ＿ＯＵＴが出力される。

検出信号ＨＳ＿ＥＮＶ＿ＯＵＴは信号検出の報知に用いられる信号である。そして例えばＵＳＢ２．０規格のバストランシーバにおいてはＳｑｕｅｌｃｈ信号として用いられ、当該Ｓｑｕｅｌｃｈ信号がローレベル時は有効な信号の入力があり、ハイレベル時は有効な信号の入力がないことがＵＳＢレシーバに認識される。

信号検出回路４の動作を説明する。比較器１２からは、増幅データプラス信号ＧＤＰと増幅データマイナス信号ＧＤＭとの少なくとも一方が増幅高基準電圧ＧＲＨよりも高い期間において、ハイレベルの比較結果信号ＣＰＨが出力される。また比較器１３からは、増幅データプラス信号ＧＤＰと増幅データマイナス信号ＧＤＭとの少なくとも一方が増幅低基準電圧ＧＲＬよりも低い期間において、ローレベルの比較結果信号ＣＰＬが出力される。比較結果信号ＣＰＨおよび比較結果信号ＣＰＬは信号変換部１６へ入力される。信号変換部１６に備えられるバッファ１８、１９では、アナログ的な波形を有する比較結果信号
ＣＰＨおよびＣＰＬが波形整形されて、ロジック信号ＬＧＨおよびＬＧＬとされる。オアゲート２０に入力されたロジック信号ＬＧＨおよびＬＧＬが合成され、オアゲート２０からは比較信号ＣＯＭＰが出力される。積分演算部１７では比較信号ＣＯＭＰの積分によりノイズが除去され、積分演算部１７からは検出信号ＨＳ＿ＥＮＶ＿ＯＵＴが出力される。

図１を具体的な回路構成例で示した図を図２に示す。増幅部１に備えられる差動増幅器１０と差動増幅器１１とは、同サイズのトランジスタを有する同一の回路構成で構成されている。差動増幅器１０および差動増幅器１１は、トランジスタＭ１及びトランジスタＭ６にバイアスＢＩ１が与えられることにより駆動する。

差動増幅器１０はＰＭＯＳトランジスタＭ１乃至Ｍ３、ＮＭＯＳトランジスタＭ４およびＭ５を備える。トランジスタＭ１のソースは電源ＶＤＤへ接続され、トランジスタＭ１のドレインはトランジスタＭ２およびＭ３のソースに共通に接続される。トランジスタＭ４、Ｍ５のドレインはそれぞれノードＮ１、Ｎ２を介してトランジスタＭ２、Ｍ３のドレインに接続される。トランジスタＭ４、Ｍ５のソースは共に電源ＶＳＳへ接続される。トランジスタＭ２のゲートにはデータマイナス信号ＤＭが入力され、トランジスタＭ３のゲートにはデータプラス信号ＤＰが入力される。トランジスタＭ４のゲートはノードＮ１に接続され、トランジスタＭ５のゲートはノードＮ２に接続される。ノードＮ１およびＮ２は比較部２の比較器１２および１３の両者に接続される。トランジスタＭ１にバイアスＢＩ１が与えられることにより、差動増幅器１０では差動増幅動作が行われ、データプラス信号ＤＰとデータマイナス信号ＤＭとの差電圧が差動増幅される。そしてノードＮ１からは増幅データプラス信号ＧＤＰ、ノードＮ２からは増幅データマイナス信号ＧＤＭがそれぞれ出力される。

また差動増幅器１１は、差動増幅器１０のトランジスタＭ１乃至Ｍ５と全く同じサイズのトランジスタＭ６乃至Ｍ１０から構成され、回路構成も同一である。よってここでは説明を省略する。トランジスタＭ７のゲートには低基準電圧ＲＬが入力され、トランジスタＭ８のゲートには高基準電圧ＲＨが入力される。ノードＮ３およびＮ４は比較部２の比較器１２および１３の両者に接続される。トランジスタＭ６にバイアスＢＩ１が与えられることにより、差動増幅器１１では差動増幅動作が行われ、高基準電圧ＲＨと低基準電圧ＲＬとの差電圧が差動増幅される。そしてノードＮ３からは増幅高基準電圧ＧＲＨ、ノードＮ２からは増幅低基準電圧ＧＲＬがそれぞれ出力される。

比較器１２はＰＭＯＳトランジスタＭ１１およびＭ１２、ＮＭＯＳトランジスタＭ１３乃至Ｍ１６を備える。トランジスタＭ１１およびＭ１２のソースは電源ＶＤＤへ接続される。トランジスタＭ１１のドレインはノードＮ５を介してトランジスタＭ１３およびＭ１４のドレインに共通に接続される。またトランジスタＭ１２のドレインはノードＮ６を介してトランジスタＭ１５のドレインに接続される。なおトランジスタＭ１３乃至Ｍ１５は同一サイズであり同一特性を有するトランジスタである。トランジスタＭ１６のドレインはトランジスタＭ１３乃至Ｍ１５のソースに共通に接続され、トランジスタＭ１６のソースは電源ＶＳＳに接続される。トランジスタＭ１３のゲートには増幅データマイナス信号ＧＤＭが入力され、トランジスタＭ１４のゲートには増幅データプラス信号ＧＤＰが入力され、トランジスタＭ１５のゲートには増幅高基準電圧ＧＲＨが入力される。ノードＮ５がトランジスタＭ１１およびＭ１２のゲートに共通に接続されることで、トランジスタＭ１１およびＭ１２でカレントミラー回路による能動負荷が構成される。ノードＮ６はバッファ１８に接続され、ノードＮ６の電圧は比較結果信号ＣＰＨとしてバッファ１８に入力される。トランジスタＭ１６にバイアスＢＩ２が与えられることにより、比較器１２では比較動作が行われる。なお、トランジスタＭ１３およびＭ１４への信号入力は逆も可能であり、トランジスタＭ１３のゲートには増幅データプラス信号ＧＤＰが入力され、トランジスタＭ１４のゲートには増幅データマイナス信号ＧＤＭが入力されるとしてもよい。

比較器１３は、ＰＭＯＳトランジスタＭ１７乃至Ｍ２０、ＮＭＯＳトランジスタＭ２１、Ｍ２２を備える。トランジスタＭ１７のソースは電源ＶＤＤへ接続され、ドレインはトランジスタＭ１８乃至２０のソースに共通に接続される。トランジスタＭ１８、Ｍ１９のドレインは共通にノードＮ７を介してトランジスタＭ２１のドレインに接続される。トランジスタＭ２０のドレインはノードＮ８を介してトランジスタＭ２２のドレインに接続される。トランジスタＭ２１、Ｍ２２のソースは共に電源ＶＳＳへ接続される。トランジスタＭ１８のゲートには増幅データプラス信号ＧＤＰが入力され、トランジスタＭ１９のゲートには増幅データマイナス信号ＧＤＭが入力され、トランジスタＭ２０のゲートには増幅低基準電圧ＧＲＬが入力される。なおトランジスタＭ１８乃至Ｍ２０は同一サイズであり同一特性を有するトランジスタである。ノードＮ７がトランジスタＭ２１およびＭ２２のゲートに共通に接続されることでカレントミラー回路による能動負荷が構成される。ノードＮ８はバッファ１９に接続され、ノードＮ８の電圧は比較結果信号ＣＰＬとしてバッファ１９に入力される。トランジスタＭ１７にバイアスＢＩ３が与えられることにより、比較器１３では比較動作が行われる。なお、トランジスタＭ１８およびＭ１９への信号入力は逆も可能であり、トランジスタＭ１８のゲートには増幅データマイナス信号ＧＤＭが入力され、トランジスタＭ１９のゲートには増幅データプラス信号ＧＤＰが入力されるとしてもよい。

出力部３には信号変換部１６と積分演算部１７とが備えられる。信号変換部１６において、バッファ１８とバッファ１９との出力端がオアゲート２０の入力端に接続される。バッファ１８、１９からはロジック信号ＬＧＨ、ＬＧＬが出力される。オアゲート２０の出力端は出力部３のトランジスタＭ３０に接続され、オアゲート２０から出力された比較信号ＣＯＭＰはトランジスタＭ３０のゲートに入力される。

積分演算部１７は積分回路２１、シュミットトリガ回路２２およびインバータ２３を備える。積分回路２１において、トランジスタＭ３０のドレインはノードＮ１０および定電流源ＣＣ１を介して電源ＶＤＤへ接続され、電流が電源ＶＤＤからトランジスタＭ３０方向へ流れる。またトランジスタＭ３０のソースは定電流源ＣＣ２を介して電源ＶＳＳへ接続され、電流がトランジスタＭ３０から電源ＶＳＳ方向へ流れる。ノードＮ１０はノードＮ１１と接続される。ノードＮ１１はコンデンサＣＮ１を介して電源ＶＤＤへ接続されると共に、コンデンサＣＮ２を介して電源ＶＳＳへ接続される。ノードＮ１１の電圧は積分比較信号ＣＯＭＰＮとされ、シュミットトリガ回路２２に入力される。シュミットトリガ回路２２はインバータ部２４に分流用のＰＭＯＳトランジスタＭ２８とＮＭＯＳトランジスタＭ２９とを備える構成を有する。トランジスタＭ２８とＭ２９とで分流部が構成される。シュミットトリガ回路２２の出力信号はインバータ２３へ入力され、インバータ２３からは検出信号ＨＳ＿ＥＮＶ＿ＯＵＴが出力される。なおシュミットトリガ回路２２はヒステリシスバッファ部の一例である。

図３のタイミングチャートを用いて図２の本発明に係る信号検出回路の動作を説明する。図３（Ａ）に示すように、差動入力信号であるデータプラス信号ＤＰおよびデータマイナス信号ＤＭは、トランジスタＭ３およびＭ２（図２）のゲートに入力される。また高基準電圧ＲＨおよびグランドレベルの低基準電圧ＲＬがトランジスタＭ８およびＭ７のゲートに入力される。ここで差動入力信号の振幅値（｜ＤＰ−ＤＭ｜）と差動基準電圧の差電圧値（｜ＲＨ−ＲＬ｜）との比較を直接行い、差動入力信号の振幅値のほうが差動基準電圧の差電圧値よりも大きい場合には差動入力信号の入力ありと判断することもできる。例えばＵＳＢ２．０の規格に準じた信号検出回路を構成する場合に、差動入力信号の振幅値｜ＤＰ−ＤＭ｜の規格値≧１５０ｍＶである場合には、差動基準電圧の差電圧値｜ＲＨ−ＲＬ｜＜１５０ｍＶの値に設定すれば、ＵＳＢ２．０規格に準じた差動入力信号の信号検出を行うことができる。しかし差動入力信号や差動基準電圧の電圧レベルが変動する場合においても、安定して比較動作を行うことができるようにするため、以下に説明するような信号検出動作が行われる。

時間Ｔ１において、信号検出回路４にデータプラス信号ＤＰおよびデータマイナス信号ＤＭが入力開始されると、データプラス信号ＤＰとデータマイナス信号ＤＭとは差動増幅器１０によって差動増幅され、図３（Ｂ）に示すように中央電圧値ＣＶに対して対称な波形を有する増幅データプラス信号ＧＤＰおよび増幅データマイナス信号ＧＤＭが得られる。また高基準電圧ＲＨおよび低基準電圧ＲＬは差動増幅器１１によって差動増幅され、図３（Ｂ）に示すように、中央電圧値ＣＶに対して対称な増幅高基準電圧ＧＲＨおよび増幅低基準電圧ＧＲＬとされる。ここで差動増幅器１０と差動増幅器１１とは全く同じサイズのトランジスタから構成され、同一の回路構成を有する増幅器であるため、増幅データプラス信号ＧＤＰおよび増幅データマイナス信号ＧＤＭの中央値と、増幅高基準電圧ＧＲＨおよび増幅低基準電圧ＧＲＬの中央値とは同一の中央電圧値ＣＶとされる。すなわち差動入力信号および差動基準電圧を同一構成の増幅器でそれぞれ差動増幅することにより、当該差動入力信号や差動基準電圧の入力レベルが変動する場合においても、両者の中央電圧値ＣＶを揃えることができるため、確実に比較動作・信号検出動作を行うことが可能となる。

そして比較器１２において増幅データプラス信号ＧＤＰおよび増幅データマイナス信号ＧＤＭの電圧値と増幅高基準電圧ＧＲＨとの比較が、また比較器１３において増幅データプラス信号ＧＤＰおよび増幅データマイナス信号ＧＤＭの電圧値と増幅低基準電圧ＧＲＬとの比較がそれぞれ行われる。図３（Ｃ）に示すように比較器１２からは、増幅データプラス信号ＧＤＰが増幅高基準電圧ＧＲＨよりも高い期間（矢印Ｙ１）、および増幅データマイナス信号ＧＤＭが増幅高基準電圧ＧＲＨよりも高い期間（矢印Ｙ２）においてハイレベルの比較結果信号ＣＰＨが出力される。すなわち増幅データプラス信号ＧＤＰと増幅データマイナス信号ＧＤＭとの少なくとも一方が増幅高基準電圧ＧＲＨよりも高い期間には、ハイレベルの比較結果信号ＣＰＨがノードＮ６を介して比較器１２から出力される。

また比較器１３からは、増幅データプラス信号ＧＤＰが増幅低基準電圧ＧＲＬよりも低い期間（矢印Ｙ３）、および増幅データマイナス信号ＧＤＭが比較結果信号ＣＰＬよりも低い期間（矢印Ｙ４）においてローレベルの比較結果信号ＣＰＬが出力される。すなわち増幅データプラス信号ＧＤＰと増幅データマイナス信号ＧＤＭとの少なくとも一方が増幅低基準電圧ＧＲＬよりも低い期間には、ローレベルの比較結果信号ＣＰＬがノードＮ８を介して比較器１３から出力される。

比較結果信号ＣＰＨおよび比較結果信号ＣＰＬは信号変換部１６へ入力される。信号変換部１６に備えられるバッファ１８、１９では、アナログ的な波形を有する比較結果信号ＣＰＨおよびＣＰＬ（図３（Ｃ））が波形整形されて、ロジック信号ＬＧＨおよびＬＧＬ（図３（Ｄ））とされる。ロジック信号ＬＧＨおよびＬＧＬはオアゲート２０に入力され信号が合成される。そしてオアゲート２０からは比較信号ＣＯＭＰが出力される（図３（Ｅ））。比較信号ＣＯＭＰでは、増幅データプラス信号ＧＤＰおよび増幅データマイナス信号ＧＤＭとのクロスポイントの部分に対応して（矢印Ｙ５）、信号レベルがローレベルへ変化している領域ＡＡ１が多数存在する。これらの領域はノイズとなる。比較信号ＣＯＭＰは出力部３の積分回路２１に備えられるＮＭＯＳトランジスタＭ３０のゲートへ入力される。

積分回路２１では比較信号ＣＯＭＰの積分が行われ、ノイズ除去動作が行われる。積分回路２１において定電流源ＣＣ２が定電流源ＣＣ１よりも大きい電流を流す場合を説明する。入力される比較信号ＣＯＭＰがハイレベルの期間は、ＮＭＯＳトランジスタＭ３０が導通状態とされるため電源ＶＤＤから定電流源ＣＣ１、ノードＮ１０、定電流源ＣＣ２を介して電源ＶＳＳへの電流パスが形成される。このとき定電流源ＣＣ２の電流の方が大きいため、コンデンサＣＮ１は充電、ＣＮ２は放電状態とされ、ノードＮ１１の電圧はローレベルに維持される。一方、入力される比較信号ＣＯＭＰがローレベルの期間は、ＮＭＯＳトランジスタＭ３０が非導通状態とされるため電源ＶＤＤから定電流源ＣＣ１、ノードＮ１０、ノードＮ１１、コンデンサＣＮ２、電源ＶＳＳへの電流パスが形成される。よってコンデンサＣＮ１は放電状態、ＣＮ２は充電状態とされノードＮ１１の電圧が上昇するが、このときコンデンサＣＮ１、ＣＮ２の容量を調整し時定数を最適化することにより、次にＮＭＯＳトランジスタＭ３０が導通状態とされるまでの間、ノードＮ１１を論理的ローレベルに維持させることができる。ノードＮ１１の電圧値は積分比較信号ＣＯＭＰＮとして出力される。これにより図３（Ｆ）に示すように、差動入力信号のクロスポイントの影響による電圧変動の影響を受けず、論理的ローレベルが維持された積分比較信号ＣＯＭＰＮを得ることが可能となる。すなわち積分回路２１では、入力信号に短い時間でパルス状に発生するノイズ信号を除去するローパスフィルタの動作が行われる。

積分比較信号ＣＯＭＰＮはシュミットトリガ回路２２に入力される。シュミットトリガ回路２２はヒステリシス特性を有し、積分比較信号ＣＯＭＰＮのノイズの影響を除去して雑音余裕度を増加させるための回路である。ローレベルの積分比較信号ＣＯＭＰＮがシュミットトリガ回路２２に入力されている場合を説明する。この場合インバータ部２４のノードＮ１２からはハイレベルに反転された信号が出力され、またＮＭＯＳトランジスタＭ２９は導通状態とされて分流電流が流れている状態である。このときトランジスタＭ２９に流れる分流によりスレッショルドレベルが押し上げられ、不感帯が広くなっており、当該スレッショルドレベル以下のノイズ信号が積分比較信号ＣＯＭＰＮに発生してもシュミットトリガ回路２２の出力信号は反転されないため、雑音余裕度が増加する。同様にしてハイレベルの積分比較信号ＣＯＭＰＮがシュミットトリガ回路２２に入力されている場合には、ＰＭＯＳトランジスタＭ２８に流れる分流によりスレッショルドレベルが押し下げられることで不感帯が広くされ、雑音余裕度が増加する。シュミットトリガ回路２２の出力信号はインバータ２３へ入力される。インバータ２３からはシュミットトリガ回路２２からの出力が反転された検出信号ＨＳ＿ＥＮＶ＿ＯＵＴが出力される（図３（Ｇ））。

以上により第１実施形態の回路構成によれば、従来の比較部が比較結果信号を得るためにギルバートセル回路１０４と比較回路１０５との２段の差動増幅器を用いていたのに比して、本発明の比較部２では１２および比較器１３からなる１段の比較器で比較結果信号を得ることが可能であるため、回路構成を簡易化することができる。また従来の比較部１０２が備えるギルバートセル回路１０４は、図１１に示したようにカレントミラー等のトランジスタの対称性を要する回路が多数備えられるため、トランジスタ性能ばらつきの影響を受けやすく、性能が低下しやすい傾向があるが、本発明の比較部２は、図２の比較器１２、１３に示すように従来の回路に比して対称性を必要とするトランジスタ数が少なく簡素な回路構成を備えている。よってトランジスタ性能ばらつきの影響を受けにくくなるとともに、本信号検出回路の歩留まりを向上させることが可能となる。

また従来の信号検出回路の比較部１０２に備えられるギルバートセル回路１０４（図１１）では、差動電圧を電流に変換して加算した後に電圧に再変換する構成を有しているため、電圧と電流との変換に時間がかかるため速度が出ず、高周波の差動入力信号に対応できないおそれがある。これに比して本発明の比較部２（図１）では、電流加算を行うことなく比較動作が行われるため動作速度の確保が可能であり、高速度・高周波数の差動入力信号に対応することが可能となる。よってＵＳＢ２．０規格のハイスピードモード（４８０Ｍｂｐｓ）転送などに代表される高速差動入力信号の送受信に対して、入力信号電圧の振幅を正確に検知でき、入力信号の有無を検出することが可能となる。

また入力段である増幅部１において、全く同じサイズのトランジスタから構成され、同一の回路構成を有する差動増幅器を用いて差動入力信号と差動基準電圧とを差動増幅することにより、差動増幅後の中央電圧値を揃えることができる。よってデータプラス信号ＤＰおよびデータマイナス信号ＤＭの電圧レベルが変動する場合や、低基準電圧ＲＬおよび高基準電圧ＲＨの電圧レベルが変動する場合においても、信号検出動作を安定して行うことが可能となる。

また積分演算部１７において比較信号ＣＯＭＰの積分が行われ、ノイズが除去されることにより、差動入力信号のクロスポイントの影響による電圧変動によっても論理的ローレベルが維持された積分比較信号ＣＯＭＰＮを得ることが可能となり、ノイズに強い安定した信号検出動作を行うことが可能となる。

本発明の第２実施形態を説明する。第２実施形態は、図２に示す本発明の信号検出回路４において、差動増幅器１０および１１に代えて、制御信号生成回路３１を備えたレールトゥレールアンプ３０（図４）を用いた形態である。レールトゥレールアンプ３０は、入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧の変動に関わらず出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２のゲインを一定とすることができるアンプである。なおレールトゥレールアンプ３０の入力信号Ｖｉｎ１、Ｖｉｎ２としては、データプラス信号ＤＰとデータマイナス信号ＤＭ、または高基準電圧ＲＨと低基準電圧ＲＬとが入力される。また出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２として、増幅データプラス信号ＧＤＰと増幅データマイナス信号ＧＤＭ、または増幅高基準電圧ＧＲＨと増幅低基準電圧ＧＲＬとが出力される。

以下、レールトゥレールアンプ３０の回路構成を詳細に説明する。レールトゥレールアンプ３０は差動増幅部２９と制御信号生成回路３１とを備える。差動増幅部２９の回路構成を説明する。トランジスタＭ３１、Ｍ３２のソースにはトランジスタＭ３６のドレインが接続される。トランジスタＭ３６のソースには電源ＶＳＳが供給される。トランジスタＭ３３、Ｍ３４のソースは共にトランジスタＭ３５のドレインに接続される。トランジスタＭ３５のソースは電源ＶＤＤに接続される。トランジスタＭ３３のドレインはトランジスタＭ４０のドレイン及びゲートに接続され、トランジスタＭ４０のソースは電源ＶＳＳに接続される。トランジスタＭ３５、Ｍ３６は定電流源の動作を行う。また、トランジスタＭ３４のドレインはトランジスタＭ４２のドレイン及びゲートに接続され、トランジスタＭ４２のソースは電源ＶＳＳに接続される。トランジスタＭ４０のゲートには、ＮＭＯＳトランジスタＭ４１のゲートが接続される。トランジスタＭ４１のソースは電源ＶＳＳに接続される。トランジスタＭ４１のドレインは出力トランジスタＭ４４のゲートに接続されるとともに、ノードＮ２０を介してドレインに接続される。また、トランジスタＭ４４のドレインはトランジスタＭ３１のドレインに接続され、ソースは電源ＶＤＤに接続される。トランジスタＭ４２のゲートには、トランジスタＭ４３のゲートが接続される。トランジスタＭ４３のソースは電源ＶＳＳに接続される。トランジスタＭ４３のドレインは出力トランジスタＭ４５のゲートに接続されるとともに、ノードＮ２１を介してドレインに接続される。また、トランジスタＭ４５のドレインはトランジスタＭ３２のドレインに接続され、ソースは電源ＶＤＤに接続される。トランジスタＭ４６はトランジスタＭ４０に対し並列に接続され、トランジスタＭ４７はトランジスタＭ４２に対し並列に接続される。トランジスタＭ４６、Ｍ４７のゲートには、制御信号生成回路３１で生成される制御信号ＣＬ３、ＣＬ４が入力される。トランジスタＭ４１の動作電流Ｉｎｍ１がトランジスタＭ４４に流れ、トランジスタＭ４３の動作電流Ｉｎｍ２がトランジスタＭ４５に流れる。そして、ノードＮ２０、Ｎ２１からそれぞれ出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が出力される。なおトランジスタＭ３１とＭ３２とで第１差動対が、トランジスタＭ３３とＭ３４とで第２差動対が、トランジスタＭ４０乃至Ｍ４５によって電流合成部が、トランジスタＭ４６、Ｍ４７と制御信号生成回路３１とで電流相殺回路が構成される。

制御信号生成回路３１の回路構成を説明する。ＮＭＯＳトランジスタＭ４８、Ｍ４９のソースはトランジスタＭ３７のドレインに接続される。トランジスタＭ３７のソースには電源ＶＳＳが供給される。トランジスタＭ３７は定電流源の動作を行う。トランジスタＭ４８のゲートには入力信号Ｖｉｎ１が入力され、トランジスタＭ４９のゲートには入力信号Ｖｉｎ２が入力される。トランジスタＭ４８のドレインは、ＰＭＯＳトランジスタＭ５０のドレイン及びゲートに接続されるとともに、ＰＭＯＳトランジスタＭ５２のゲートに接続される。またトランジスタＭ４９のドレインは、ＰＭＯＳトランジスタＭ５１のドレイン及びゲートに接続されるとともに、ＰＭＯＳトランジスタＭ５４のゲートに接続される。トランジスタＭ５０乃至Ｍ５４のソースは電源ＶＤＤに接続される。トランジスタＭ５２のドレインはＮＭＯＳトランジスタＭ５３のドレイン及びゲートに接続され、トランジスタＭ５４のドレインは、ＮＭＯＳトランジスタＭ５５のドレイン及びゲートに接続される。トランジスタＭ５３およびＭ５５のソースは電源ＶＳＳに接続される。またトランジスタＭ５３およびＭ５５のゲートは、トランジスタＭ４６およびＭ４７のゲートにそれぞれ接続される。トランジスタＭ５３およびＭ５５のゲート電圧が、制御信号ＣＬ３およびＣＬ４としてトランジスタＭ４６およびＭ４７のゲートに入力される。

レールトゥレールアンプ３０の動作を説明する。トランジスタＭ４８とＭ３１とは同一サイズで形成され、電流源として動作するトランジスタＭ３６とＭ３７とを流れる電流値は同一である。よってトランジスタＭ４８とＭ３１とのゲートに入力信号Ｖｉｎ１が印加されると、トランジスタＭ４８とトランジスタＭ３１とには同一の大きさの動作電流Ｉｎｒ１と動作電流Ｉｎ１とが流れる。またトランジスタＭ５０およびＭ５２によってカレントミラー回路が構成されるため、トランジスタＭ５２の動作に基づいて、トランジスタＭ４８と同一の動作電流Ｉｎｒ１がトランジスタＭ５３に流れる。そしてさらにトランジスタＭ５３とＭ４６とによってカレントミラー回路が構成されるため、トランジスタＭ４６に動作電流Ｉｎｒ１に等しい動作電流Ｉｎｃ１が流れる。また同様にして、入力信号Ｖｉｎ２に基づいてトランジスタＭ４９に動作電流Ｉｎｒ２が流れると、トランジスタＭ５１とＭ５４とのカレントミラー動作およびトランジスタＭ５５とＭ４７とのカレントミラー動作によって、動作電流Ｉｎｒ２に等しい動作電流Ｉｎｃ２がトランジスタＭ４７に流れる。

入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧が、電源ＶＤＤと電源ＶＳＳとの中間レベルである場合を説明する。この場合、入力差動対であるトランジスタＭ３１およびＭ３２、トランジスタＭ３３およびＭ３４、トランジスタＭ４８およびＭ４９はそれぞれ飽和状態で動作し、動作電流Ｉｎ１およびＩｎ２、動作電流Ｉｐ１およびＩｐ２、動作電流Ｉｎｒ１およびＩｎｒ２が流れる。そしてトランジスタＭ４６およびＭ４７には、動作電流Ｉｎｒ１およびＩｎｒ２と等しい動作電流Ｉｎｃ１およびＩｎｃ２が上述したカレントミラー動作によって流れる。

トランジスタＭ４０、Ｍ４２には動作電流（Ｉｐ１−Ｉｎｃ１）、（Ｉｐ２−Ｉｎｃ２）が流れるが、動作電流Ｉｐ１、Ｉｐ２と動作電流Ｉｎｃ１、Ｉｎｃ２とはほぼ同等であるため、これらの動作電流はほとんど流れない。するとカレントミラー動作によって、トランジスタＭ４１、Ｍ４３にも動作電流Ｉｎｍ１、Ｉｎｍ２がほとんど流れない状態とされる。すなわち電流相殺回路（トランジスタＭ４６、Ｍ４７、制御信号生成回路３１）の制御信号生成回路３１で生成された動作電流Ｉｎｒ１、Ｉｎｒ２によって、動作電流Ｉｐ１、Ｉｐ２を相殺することができる。よって電流合成部（トランジスタＭ４０乃至Ｍ４５）において動作電流Ｉｐ２、Ｉｐ１が出力電流Ｉｏ１、Ｉｏ２に合成されることがない。この結果、電流相殺回路によって電流合成部の動作がキャンセルされ、出力電流Ｉｏ１、Ｉｏ２は動作電流Ｉｎ１、Ｉｎ２とされる。

一方、入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧が、電源ＶＤＤ、電源ＶＳＳの中間レベルより高く、ＰＭＯＳトランジスタＭ３３、Ｍ３４が非飽和領域で動作する場合を説明する。このときトランジスタＭ３３、Ｍ３４には動作電流Ｉｐ１、Ｉｐ２が流れないため、トランジスタＭ４１、Ｍ４３にも動作電流Ｉｎｍ１、Ｉｎｍ２が流れない。すなわち電流相殺回路（トランジスタＭ４６、Ｍ４７、制御信号生成回路３１）、電流合成部（トランジスタＭ４０乃至Ｍ４５）は動作しない。この結果、出力電流Ｉｏ１、Ｉｏ２は動作電流Ｉｎ１、Ｉｎ２とされる。

また一方、入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧が、電源ＶＤＤ、電源ＶＳＳの中間レベルより低く、ＮＭＯＳトランジスタＭ３１、Ｍ３２、Ｍ４８、Ｍ４９が非飽和領域で動作する場合を説明する。このとき動作電流Ｉｎｒ１、Ｉｎｒ２が流れないため動作電流Ｉｎｃ１、Ｉｎｃ２も流れない。しかしＰＭＯＳトランジスタＭ３３、Ｍ３４は飽和領域で動作し、動作電流Ｉｐ１、Ｉｐ２が流れる。するとカレントミラー動作によってトランジスタＭ４１、Ｍ４３に、動作電流Ｉｐ１、Ｉｐ２と同等の動作電流Ｉｎｍ１、Ｉｎｍ２が流れる。そしてＮＭＯＳトランジスタＭ３１、Ｍ３２は非飽和領域で動作していることから、出力電流Ｉｏ１、Ｉｏ２は動作電流Ｉｎｍ１、Ｉｎｍ２と同等とされる。すなわち電流相殺回路（トランジスタＭ４６、Ｍ４７と制御信号生成回路３１）は動作しないが、電流合成部（トランジスタＭ４０乃至Ｍ４５）が動作することで、出力電流Ｉｏ１、Ｉｏ２は動作電流Ｉｐ１、Ｉｐ２とされる。

ここで比較として従来のレールトゥレールアンプを考える。従来のレールトゥレールアンプとしては、図４の回路において制御信号生成回路３１およびトランジスタＭ４６、Ｍ４７を省略した構成が挙げられる。このような従来のレールトゥレールアンプにおいて、入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧が電源ＶＤＤと電源ＶＳＳとの中間レベルより低い場合には、ＮＭＯＳトランジスタＭ３１、Ｍ３２が非飽和領域で動作し、出力電流Ｉｏ１、Ｉｏ２は動作電流Ｉｐ１、Ｉｐ２とほぼ等しくされる。また入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧が電源ＶＤＤと電源ＶＳＳとの中間レベルより高い場合には、ＰＭＯＳトランジスタＭ３３、Ｍ３４が非飽和領域で動作し、出力電流Ｉｏ１、Ｉｏ２は動作電流Ｉｎ１、Ｉｎ２とほぼ等しくされる。しかし入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧が電源ＶＤＤと電源ＶＳＳとの中間レベル近傍である場合には、トランジスタＭ３１、Ｍ３２、Ｍ３３、Ｍ３４は全て飽和領域に維持され、出力電流Ｉｏ１は動作電流Ｉｎ１とＩｎｍ１（すなわちＩｐ１）との和とされ、出力電流Ｉｏ２は動作電流Ｉｎ２とＩｎｍ２（すなわちＩｐ２）との和とされてしまう。よって入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧が電源ＶＤＤと電源ＶＳＳとの中間レベルの場合と、高レベルおよび低レベルの場合とで、出力電流Ｉｏ１、Ｉｏ２の値が変動する。すると出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２のゲインが変動することになるため問題である。

しかし本発明で用いる図４のレールトゥレールアンプ３０では、入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧が電源ＶＤＤと電源ＶＳＳとの中間レベルである場合には、トランジスタＭ３３、Ｍ３４を流れる動作電流Ｉｐ１、Ｉｐ２は、制御信号生成回路３１によって生成された動作電流Ｉｎｃ１、Ｉｎｃ２によって相殺されるため、出力電流Ｉｏ１、Ｉｏ２は動作電流Ｉｎ１、Ｉｎ２とほぼ等しくされる。よって入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧が電源ＶＤＤと電源ＶＳＳとの中間レベルの場合と、高レベルおよび低レベルの場合とで、出力電流Ｉｏ１、Ｉｏ２の値が大きく変動することが防止され、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２のゲインの変動が抑えられる。以上より本発明のレールトゥレールアンプ３０によって、入力信号Ｖｉｎ１、Ｖｉｎ２の電圧の変動に関わらず、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２のゲインを一定とすることができるため、安定した信号検出を行うことが可能となる。

本発明の第３実施形態を図５乃至図７を用いて説明する。第３実施形態は、出力部３の回路に変更を加えた実施形態である。第１の具体例として用いられる積分演算部１７ａを図５に示す。積分演算部１７ａは補数変換器４０、加減算器４１、フリップフロップ４２、比較器４３を備える。補数変換器４０には比較信号ＣＯＭＰが入力される。補数変換器４０から出力された補数データＨＤは加減算器４１に入力され、加減算器４１からは加減算データＡＤが出力される。フリップフロップ４２には、加減算データＡＤおよびクロック信号ＣＬＫが入力され、加減算データＡＤがラッチデータＬＤとしてラッチされる。フリップフロップ４２から出力されたラッチデータＬＤは、加減算器４１へ入力されフィードバック回路が構成される。比較器４３にはラッチデータＬＤおよびリファレンス値Ｒｅｆが入力される。比較器４３からは検出信号ＨＳ＿ＥＮＶ＿ＯＵＴが出力される。

補数変換器４０では、比較信号ＣＯＭＰを、４ビットで表現された２の補数に変換する動作が行われる。比較信号ＣＯＭＰが所定の周期でサンプリングされ、ハイ／ローレベルが判断される。ハイレベルの比較信号ＣＯＭＰは１０進数の“＋１”に該当し、 “＋１”が２進数の４ビット表現における２の補数“１１１１”に変換される。またローレベルの比較信号ＣＯＭＰは１０進数の“−１”に該当し、 “−１”が２進数の４ビット表現における２の補数“０００１”に変換される。変換後のデータは補数データＨＤとして補数変換器４０から出力される。

加減算器４１では、補数変換器４０から出力された補数データＨＤと、フリップフロップ４２からフィードバックされたラッチデータＬＤとが加減算される。なお補数データＨＤおよびラッチデータＬＤは２の補数であるため、加算処理によって加算と減算の両者を行うことができる。フィードバックにより累積的に補数データＨＤの“＋１” と“−１”とが加算されて加減算データＡＤとされる。よって加減算データＡＤの正負は、補数データＨＤの“＋１” と“−１”との割合で定まる。すなわち比較信号ＣＯＭＰにおいてハイレベルの割合が高いほど加減算データＡＤは正の方向へ大きくなり、ローレベルの割合が高いほど加減算データＡＤは負の方向へ大きくなる。

フリップフロップ４２では、更新された加減算データＡＤが加減算器４１から入力されるたびに、クロック信号ＣＬＫに応じて、該加減算データＡＤをラッチする動作が行われる。ラッチされたデータはラッチデータＬＤとして加減算器４１へフィードバックされると共に、比較器４３へ入力される。

比較器４３ではラッチデータＬＤとリファレンス値Ｒｅｆとの比較が行われる。例えばリファレンス値Ｒｅｆが“０”の場合には、ラッチデータＬＤが０以上の値である場合にはローレベルの信号が比較器４３から出力され、ラッチデータＬＤが０より小さい値である場合にはハイレベルの信号が比較器４３から出力される。ここで例として、差動入力信号のクロスポイントの影響を受けたパルス状のノイズ信号である領域ＡＡ１（図３（Ｅ））を多数有する比較信号ＣＯＭＰが、積分演算部１７ａに入力された場合を説明する。図３（Ｅ）の比較信号ＣＯＭＰは、領域ＡＡ１のようなローレベル期間に比して、ハイレベル期間の割合が高い信号である。よって加減算器４１に入力される補数データＨＤは、“＋１”の方が “−１”よりも多いため、フィードバックによりラッチデータＬＤは正の方向へ大きくなる。すると常に０以上のラッチデータＬＤが比較器４３に入力され、比較器４３からは常にローレベルの信号が出力される。すなわち比較器４３からは、クロスポイントの影響による電圧変動の影響による電圧変動の影響を受けず、論理的ローレベルが維持された検出信号ＨＳ＿ＥＮＶ＿ＯＵＴが出力される。同様にして、加減算器４１に入力される補数データＨＤが“＋１”の方が “−１”よりも少ないときには、比較器４３からは論理的ハイレベルが維持された検出信号ＨＳ＿ＥＮＶ＿ＯＵＴが出力される。これにより、積分演算部１７ａの回路によって積分動作を行うことにより、差動入力信号に短い時間でパルス状に発生するノイズ信号を除去するローパスフィルタの動作を行うことができ、差動入力信号のクロスポイントによる電圧変動の影響を排除することが可能であることが分かる。

なお、補数変換器４０で変換される２の補数は４ビットに限られない。ビット数を大きくするほど、ラッチデータＬＤの桁上がりによる最上位ビットの符号反転が発生しにくくなる利点がある。そして例えば、桁上がりによる最上位ビットの符号反転防止処理を所定周期ごとに行うような場合においては、ビット数を大きくするほど処理周期を延ばせる利点がある。またリファレンス値Ｒｅｆは“０”に限られず、回路の規格に合わせて設定することができる。例えばリファレンス値Ｒｅｆを負の方向の値に大きく設定するほど、補数データＨＤでの“−１”の割合が高くなる場合（入力信号に対するノイズの割合が増加する場合）でも、当該ノイズの影響を受けにくくすることが可能である。

第２の具体例として、積分演算部１７ｂを図６に示す。積分演算部１７ｂにはＤフリップフロップＦＦ０乃至ＦＦ７、オアゲート５０およびインバータ５１が備えられる。ＤフリップフロップＦＦ０乃至ＦＦ７には、比較信号ＣＯＭＰおよび８相のクロック信号ＣＬＫ０乃至ＣＬＫ７が入力される。ＤフリップフロップＦＦ０乃至ＦＦ７の出力端は全てオアゲート５０の入力端に接続される。オアゲート５０から出力された積分比較信号ＣＯＭＰＮ２はインバータ５１に入力され、インバータ５１からは検出信号ＨＳ＿ＥＮＶ＿ＯＵＴが出力される。

図７のタイミングチャートを用いて積分演算部１７ｂの動作を説明する。比較信号ＣＯＭＰの期間ＬＬ１およびＬＬ２は、差動入力信号のクロスポイントの影響により、信号がローレベルとなる期間である。なお図７の比較信号ＣＯＭＰは、クロスポイントの影響を最も受けるワーストケースの場合の波形である。ＤフリップフロップＦＦ０乃至ＦＦ７は、クロック信号ＣＬＫ０乃至ＣＬＫ７の立ち上がりエッジで比較信号ＣＯＭＰを取り込み、取り込んだ信号を出力する。期間ＬＬ１にはクロック信号ＣＬＫ６、ＣＬＫ７、ＣＬＫ０の立ち上がりエッジが存在するため（矢印Ｙ１０、Ｙ１１）、ＤフリップフロップＦＦ６、ＦＦ７、ＦＦ０にはローレベルの比較信号ＣＯＭＰが取り込まれて出力される。一方、クロック信号ＣＬＫ１乃至ＣＬＫ５の立ち上がりエッジではハイレベルの比較信号ＣＯＭＰが取り込まれて出力される。そしてオアゲート５０（図６）で、ＤフリップフロップＦＦ０乃至ＦＦ７からの出力信号の論理和がとられることにより、出力期間ＴＣ６、ＴＣ７、ＴＣ０においてＤフリップフロップＦＦ６、ＦＦ７、ＦＦ０から出力されたローレベルの信号の影響は打ち消される。よって比較信号ＣＯＭＰにおける期間ＬＬ１および期間ＬＬ２のローレベル信号の影響は、オアゲート５０で打ち消され、その影響が積分比較信号ＣＯＭＰＮ２に現れることが防止される。そして積分比較信号ＣＯＭＰＮ２はインバータ５１に入力され反転された上で、インバータ５１から検出信号ＨＳ＿ＥＮＶ＿ＯＵＴとして出力される。

よって積分演算部１７ｂを備えることにより、期間ＬＬ１、ＬＬ２のような差動入力信号のクロスポイントの影響による電圧変動の影響を受けず、論理的ローレベルが維持された検出信号ＨＳ＿ＥＮＶ＿ＯＵＴを得ることが可能となる。

よって以上より、本発明の信号検出回路および信号検出方法によれば、入力される差動入力信号や差動基準電圧の電圧レベルが変動する場合であっても、それぞれ差動増幅することで、比較部２で両者を比較する時点では中央電圧値ＣＶが揃った状態で比較動作を行うことができるため、入力時の入力レベルの変動の影響を排除することができる。よって安定・確実に信号検出動作を行うことが可能となる。

また比較部２において、比較器１２と比較器１３とのうちの一方の比較器を備える場合においても、比較動作を行い差動入力信号の有無を検出することができるため、この場合は比較部２の回路の簡易化を図ることができる利点がある。

またギルバートセル回路に代表される従来の回路が、差動増幅器と比較器との２段構成を必要としたのに比して、本発明の比較部２では、比較器１２と比較器１３とを備える１段の回路構成で比較・検出動作が可能であるため、回路構成を簡易化することができる。よってトランジスタの対称性を要する回路を減少させることができるため、トランジスタの性能ばらつきの影響を受けにくくなり、本信号検出回路４の歩留まりを向上させることが可能となる。

また本発明の回路では、電流加算を介さないことや、回路構成段数を減少させることで動作速度を確保できるため、高速度・高周波数の差動入力信号に対応することが可能となる。よってＵＳＢ２．０規格に準じた高速度の差動入力信号の有無を検出することができ、ＵＳＢ２．０規格に対応したデータレシーバ等を作成することが可能となる。

また第２実施形態において、レールトゥレールアンプ３０を備えることにより、第１差動対（トランジスタＭ３１とＭ３２）と第２差動対（トランジスタＭ３３とＭ３４）とが共に動作状態の場合であっても、電流相殺回路（トランジスタＭ４６、Ｍ４７、制御信号生成回路３１）により出力電流Ｉｏ１、Ｉｏ２の増加を防止できる。よって、差動入力信号および差動基準電圧の入力レベルに関わらず、差動増幅器１０および差動増幅器１１のゲインを一定とすることができるため、安定した信号検出を行うことが可能となる。またレールトゥレールアンプ３０を備える差動増幅器１０および差動増幅器１１は、差動入力信号および差動基準電圧のレベルが変動する場合にも対応して差動増幅を行うことができる。また差動増幅器１０への信号入力レベルが高く差動増幅器１１への信号入力レベルが低い場合、逆に差動増幅器１０への信号入力レベルが低く差動増幅器１１への信号入力レベルが高い場合にも対応して差動増幅を行うことができる。これにより、様々な差動入力信号および差動基準電圧の入力信号レベルに対しても差動増幅動作を行うことが可能となるため、信号検出動作を確実に行うことが可能となる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。増幅部１に備えられた差動入力信号用の差動増幅器１０と、差動基準電圧用の差動増幅器１１との２つの差動増幅器は、第２実施形態に示すようにＮ型の制御信号生成回路３１を備えたレールトゥレールアンプ３０で構成される場合があるとしたが、これに限られない。例えばＰ型の制御信号生成回路３１ｐを備えたレールトゥレールアンプ３０ｐ（図８）によって、差動増幅器１０および１１が構成されてもよい。

ここでＰ型の制御信号生成回路を備えたレールトゥレールアンプ３０ｐについて図８を用いて説明する。レールトゥレールアンプ３０ｐは、図４におけるＮ型の制御信号生成回路３１を備えるレールトゥレールアンプ３０に代えて、Ｐ型の制御信号生成回路３１ｐを備える構成を有する。Ｐ型の制御信号生成回路３１ｐ（図８）は、Ｎ型の制御信号生成回路３１（図４）の回路において、各トランジスタの電源ＶＤＤから電源ＶＳＳまでの接続順および各トランジスタの極性を反転させた構成を有する。また差動出力部３２ｐ（図８）は、差動出力部３２（図４）の電源への接続およびトランジスタの極性が反転されて電源ＶＳＳへ接続されている構成を有し、また相殺部３３ｐ（図８）は、相殺部３３（図４）の電源への接続およびトランジスタの極性が反転されて電源ＶＤＤへ接続されている構成を有する。またその他の構成についてはレールトゥレールアンプ３０（図４）と同様であるため説明を省略する。

レールトゥレールアンプ３０ｐの動作を説明する。なお詳細な動作についてはレールトゥレールアンプ３０（図４）と同様なため省略する。入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧が、電源ＶＤＤ、電源ＶＳＳの中間レベルになって、入力差動対であるトランジスタＭ３１、Ｍ３２及びトランジスタＭ３３、Ｍ３４が飽和状態で動作するとき、トランジスタＭ６８、Ｍ６９も飽和状態で動作して動作電流Ｉｐｒ１、Ｉｐｒ２が流れる。そしてカレントミラー動作によって、動作電流Ｉｐｒ１、Ｉｐｒ２と等しい動作電流Ｉｐｃ１、Ｉｐｃ２がトランジスタＭ６６、Ｍ６７に流れる。すると出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を生成するトランジスタＭ６４、Ｍ６５には、トランジスタＭ３３、Ｍ３４に流れる動作電流Ｉｐ１、Ｉｐ２のみが出力電流Ｉｏ１、Ｉｏ２として流れる。また、相補信号である入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧が、電源ＶＤＤ、電源ＶＳＳの中間レベルより低下すると、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を生成するトランジスタＭ６４、Ｍ６５には、トランジスタＭ３３、Ｍ３４に流れる動作電流Ｉｐ１、Ｉｐ２のみが出力電流Ｉｏ１、Ｉｏ２として流れる。一方、入力信号Ｖｉｎ１、Ｖｉｎ２の中心電圧が、電源ＶＤＤ、電源ＶＳＳの中間レベルより上昇して、トランジスタＭ３３、Ｍ３４、Ｍ６８、Ｍ６９が非飽和領域で動作するとき、トランジスタＭ３１、Ｍ３２は飽和領域で動作する。そしてトランジスタＭ６４、Ｍ６５には、トランジスタＭ３１、Ｍ３２に流れる動作電流Ｉｎ１、Ｉｎ２に相当する電流のみが出力電流Ｉｏ１、Ｉｏ２として流れる。これにより、レールトゥレールアンプ３０ｐを用いれば、入力信号Ｖｉｎ１、Ｖｉｎ２の電圧の変動に関わらず、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２のゲインを一定とすることができるため、安定した信号検出を行うことが可能となる。

また第１実施形態において、図２に示す増幅部１に変えて、図９に示す変形した増幅部１ａを用いる場合を説明する。増幅部１ａには差動増幅器１０ａおよび１１ａが備えられる。差動増幅器１０ａは、第１実施形態における差動増幅器１０に、補助増幅部１０ｂおよび１０ｃが追加された構成である。補助増幅部１０ｂにおいて、トランジスタＭ７１のソースは電源ＶＤＤへ接続され、ゲートおよびドレインはノードＮ１ａに接続される。補助増幅トランジスタＭ７３のソースは電源ＶＳＳへ接続され、ドレインはノードＮ１ａに接続される。ノードＮ１ａの電圧値は強化増幅データプラス信号ＡＧＤＰとして出力される。また補助増幅部１０ｂと同様にして補助増幅部１０ｃには、トランジスタＭ７２、補助増幅トランジスタＭ７４が備えられ、ノードＮ２ａの電圧値が強化増幅データマイナス信号ＡＧＤＭとして出力される。そして補助増幅部１０ｂおよび１０ｃのトランジスタＭ７３、Ｍ７４のトランジスタのサイズは、差動増幅器１０のトランジスタＭ４、Ｍ５のサイズに比して大きいものが用いられる。なおトランジスタＭ７１、Ｍ７２は補助増幅トランジスタＭ７３、Ｍ７４に流れる増幅電流を電圧に変換する電圧変換部として働く。

また差動増幅器１０ａの構成と同様にして、差動増幅器１１ａは、差動増幅器１１に補助増幅部１１ｂおよび１１ｃが追加された構成を備える。補助増幅部１１ｂにはトランジスタＭ７５、トランジスタＭ７７が備えられ、ノードＮ３ａの電圧値が強化増幅高基準電圧ＡＧＲＨとして出力される。補助増幅部１１ｃにはトランジスタＭ７６、トランジスタＭ７８が備えられ、ノードＮ４ａの電圧値が強化増幅低基準電圧ＡＧＲＬとして出力される。そして補助増幅部１１ｂおよび１１ｃのトランジスタＭ７７、Ｍ７８のトランジスタのサイズは、差動増幅器１１のトランジスタＭ９、Ｍ１０のサイズに比して大きいものが用いられる。

動作を説明する。差動増幅器１０と補助増幅部１０ｂとの組み合わせに注目すると、差動増幅器１０の差動対に備えられる負荷トランジスタであるトランジスタＭ４と、補助増幅トランジスタＭ７３とによって、電流増幅を図ったカレントミラー回路が構成されている。補助増幅トランジスタＭ７３のサイズはトランジスタＭ４のサイズより大きく設定されているため、トランジスタＭ４を流れる電流に比して、補助増幅トランジスタＭ７３に流れる電流が大きくされる。そして増幅された電流がトランジスタＭ７１で電流から電圧に変換され、ノードＮ１ａからは強化増幅データプラス信号ＡＧＤＰが出力される。また同様にして差動増幅器１０と補助増幅部１０ｃとの組み合わせに注目すると、差動増幅器１０の差動対に備えられる負荷トランジスタであるトランジスタＭ５と、補助増幅トランジスタＭ７４とによってカレントミラー回路が構成され、補助増幅トランジスタＭ７４のサイズはトランジスタＭ５より大きく設定されているため、トランジスタＭ５を流れる電
流に比して、補助増幅トランジスタＭ７４に流れる電流が大きくされる。そしてトランジスタＭ７２で電流は電圧に変換され、ノードＮ２ａからは強化増幅データマイナス信号ＡＧＤＭが出力される。これにより、差動増幅器１０によって差動増幅された信号を、さらに補助増幅部１０ｂ、１０ｃを介して増幅して、強化増幅データプラス信号ＡＧＤＰおよび強化増幅データマイナス信号ＡＧＤＭとして出力することが可能となる。

また同様にして、差動増幅器１１、補助増幅部１１ｂおよび補助増幅部１１ｃとの組み合わせにおいても、トランジスタＭ９を流れる電流に比してトランジスタＭ７７に流れる電流が大きくされ、トランジスタＭ１０を流れる電流に比してトランジスタＭ７８に流れる電流が大きくされる。これにより、差動増幅器１１によって増幅された信号をさらに増幅することが可能となり、強化増幅高基準電圧ＡＧＲＨ、強化増幅低基準電圧ＡＧＲＬが、それぞれノードＮ３ａ、Ｎ４ａから出力される。

そして、強化増幅データプラス信号ＡＧＤＰ、強化増幅データマイナス信号ＡＧＤＭ、強化増幅高基準電圧ＡＧＲＨ、強化増幅低基準電圧ＡＧＲＬは次段の比較部２（図２）へ入力され、比較動作が行われる。比較器１２では、第１実施形態における増幅高基準電圧ＧＲＨと増幅データプラス信号ＧＤＰ、増幅データマイナス信号ＧＤＭとの比較に代わって、強化増幅高基準電圧ＡＧＲＨと強化増幅データプラス信号ＡＧＤＰ、強化増幅データマイナス信号ＡＧＤＭとの比較が行われる。するとより増幅されている信号同士を比較することになり、両者の差電圧値が大きくされるため、信号比較動作がより確実により速く行うことが可能とされる。また同様にして比較器１３では、強化増幅低基準電圧ＡＧＲＬと強化増幅データプラス信号ＡＧＤＰ、強化増幅データマイナス信号ＡＧＤＭとの比較が行われ、両者の差電圧値が大きくなるため、信号比較動作がより確実により速く行うことが可能とされる。これにより、信号検出回路４における信号検出動作の確実性および応答性をより向上させることが可能となる。

また第１実施形態では差動増幅器１０、１１はともにＰＭＯＳトランジスタの差動対を備えるＰ型の差動増幅器で構成されるとしたが、これに限られない。例えば差動入力信号や差動基準電圧の入力信号レベルが電源ＶＤＤと電源ＶＳＳとの中間レベルに対して高いときは、増幅部１の差動増幅器１０および１１がともにＮ型の差動増幅器で構成される構成としてもよい。これにより、差動入力信号および差動基準電圧の入力信号レベルの高低に応じて、差動増幅器を変更することで対応することができ、増幅部１における差動増幅動作を確実に行うことが可能となる。

また比較部２に備えられた２つの比較器１２および１３は、第１実施形態の図２において、比較器１２にＮ型比較器、比較器１３にＰ型比較器が用いられる場合を説明したが、これに限られない。比較部２の比較器１２および比較器１３は、Ｎ型比較器とＰ型比較器との任意の組み合わせで構成されてもよいことは言うまでもない。この場合、比較部２でのＮ型比較器とＰ型比較器との組み合わせは、増幅部１から入力される入力信号の入力レベルによって定められる。例えば比較部２に入力される増幅データプラス信号ＧＤＰ、増幅データマイナス信号ＧＤＭ、増幅高基準電圧ＧＲＨ、増幅低基準電圧ＧＲＬの入力信号のレベルが電源電圧の中間レベルに対して全体的に低い場合には、比較器１２および１３にはＰ型比較器を使用し、逆に入力信号のレベルが全体的に高い場合には比較器１２および１３にはＮ型比較器を使用すればよい。また比較部２への入力信号のレベルが電源ＶＤＤと電源ＶＳＳとの中間レベル近傍の場合には、比較器１２にＮ型比較器、比較器１３にＰ型比較器を使用すればよい。

以上により、増幅部１に入力される差動入力信号および差動基準電圧の入力信号レベルに応じて増幅部１に備えられる差動増幅器の種類を変更し、さらに増幅部１から比較部２へ入力される入力信号レベルに応じて比較器１２および１３の導電型を対応させることにより、様々な差動入力信号および差動基準電圧の入力信号レベルに対しても信号検出動作を確実に行える信号検出回路を構成することが可能となる。そして増幅部１の差動増幅器１０および１１に適用される差動増幅器は次の４種類（Ｎ型差動増幅器、Ｐ型差動増幅器、Ｎ型の制御信号生成回路３１を備えるレールトゥレールアンプ３０、Ｐ型の制御信号生成回路３１ｐを備えるレールトゥレールアンプ３０ｐ）から選択が可能であり、比較部２の比較器１２および１３に適用される比較器は、増幅部１の出力レベルに応じて次の４種類の組み合わせ（比較器１２および１３が、Ｎ−Ｎ型比較器、Ｐ−Ｐ型比較器、Ｐ−Ｎ型比較器、Ｎ−Ｐ型比較器で構成される）から選択が可能である。よって増幅部１と比較部２との回路構成の組み合わせは全１６通り存在し、この組み合わせから最適なものを選択することが可能である。

また第１実施形態の図２において、比較部２には比較器１２と１３との２つの比較器が備えられるとしたが、この形態に限られず、少なくともいずれか一方の比較器が比較部２に備えられればよい。例えば比較部２には比較器１２のみが備えられ、比較器１２の出力はバッファ１８を介してロジック信号ＬＧＨとして出力され、当該ロジック信号ＬＧＨが積分演算部１７で演算されて検出信号ＨＳ＿ＥＮＶ＿ＯＵＴが得られる構成としても信号検出回路を構成することが可能である。また逆に、比較部２には比較器１３のみが備えられ、ロジック信号ＬＧＨが積分演算部１７で演算されて検出信号ＨＳ＿ＥＮＶ＿ＯＵＴが得られる構成としても信号検出回路を構成することが可能である。これにより、比較部２の回路構成を簡略化することや、信号を合成するためのオアゲート２０を省略することが可能となり、回路面積の縮小化を図ることができる。

また第１実施形態において低基準電圧ＲＬはグランドレベルであるとしたが、これに限られず、所定の電圧値とされていてもよい。

なおトランジスタＭ１５は第１トランジスタの一例、トランジスタＭ１３およびＭ１４は第２および第３トランジスタの一例、トランジスタＭ２０は第４トランジスタの一例、トランジスタＭ１８およびＭ１９は第５および第６トランジスタの一例、オアゲート２０は論理和演算部の一例、インバータ部２４は否定演算部の一例である。

本発明の信号検出回路４を示した図である。 本発明の信号検出回路４の具体的な回路構成例を示した図である。 本発明に係る信号検出回路の動作を示すタイミングチャートである。 レールトゥレールアンプ３０の回路図である。 第３実施形態における積分演算部１７ａを示す図である。 第３実施形態における積分演算部１７ｂを示す図である。 第３実施形態における積分演算部１７ｂの動作を説明するタイミングチャートである。 レールトゥレールアンプ３０ｐの回路図である。 増幅部１ａの回路図である。 従来の比較部１０２を示す図である。 従来のギルバートセル回路１０４の回路図である。

１ 増幅部
２ 比較部
３ 出力部
４ 信号検出回路
１０、１１ 差動増幅器
１２、１３ 比較器
１６ 信号変換部
１７ 積分演算部
１８、１９ バッファ
２１ 積分回路
２２ シュミットトリガ回路
ＤＰ データプラス信号
ＤＭ データマイナス信号
ＲＬ 低基準電圧
ＲＨ 高基準電圧
ＧＲＨ 増幅高基準電圧
ＧＲＬ 増幅低基準電圧
ＧＤＰ 増幅データプラス信号
ＧＤＭ 増幅データマイナス信号
ＣＰＨ、ＣＰＬ 比較結果信号
ＬＧＨ、ＬＧＬ ロジック信号
ＣＯＭＰ 比較信号
ＣＯＭＰＮ 積分比較信号
ＨＳ＿ＥＮＶ＿ＯＵＴ 検出信号

Claims (9)

1. 差動入力信号の入力の有無を検出する信号検出回路において、
   差動基準電圧および前記差動入力信号を差動増幅する増幅部と、
   差動増幅後の差動基準電圧の高基準電圧と差動増幅後の前記差動入力信号とが入力され、差動増幅後の該差動入力信号のうち少なくとも一方の入力信号が差動増幅後の前記高基準電圧よりも高い場合の検出を行う第１比較回路と、差動増幅後の差動基準電圧の低基準電圧と差動増幅後の前記差動入力信号とが入力され、差動増幅後の該差動入力信号のうち少なくとも一方の入力信号が差動増幅後の前記低基準電圧よりも低い場合の検出を行う第２比較回路とのうち少なくとも何れか一方の比較回路を備える比較部と
   を備えることを特徴とする信号検出回路。
2. 前記第１比較回路は、前記高基準電圧が入力される第１トランジスタと、前記差動入力信号が入力される第２トランジスタ及び第３トランジスタとで構成される差動対を備え、
   前記第２比較回路は、前記低基準電圧が入力される第４トランジスタと、前記差動入力信号が入力される第５トランジスタ及び第６トランジスタとで構成される差動対を備え、
   前記第１乃至第６トランジスタは同一サイズであることを特徴とする請求項１に記載の信号検出回路。
3. 前記増幅部は、
   該増幅部の差動対に備えられる各々の負荷トランジスタとの間で、電流増幅用のカレントミラー部を構成する補助増幅トランジスタと、
   前記補助増幅トランジスタに流れる電流を電圧に変換する電圧変換部とを備えた補助増幅部を備えることを特徴とする請求項１に記載の信号検出回路。
4. 前記増幅部は、
   ＮＭＯＳトランジスタから構成され、前記差動入力信号または前記差動基準電圧が入力される第１差動対と、
   ＰＭＯＳトランジスタから構成され、前記差動入力信号または前記差動基準電圧が入力される第２差動対と、
   前記第１差動対と前記第２差動対との動作電流を合成して合成電流を生成する電流合成部と、
   前記第１差動対と前記第２差動対とが共に飽和領域で動作するときに、該第１差動対または該第２差動対の少なくとも一方の動作電流に相当する電流を前記合成電流から相殺する電流相殺回路と
   を有するレールトゥレールアンプを備えることを特徴とする請求項１に記載の信号検出回路。
5. 前記比較部から出力される信号を積分する積分回路と、該積分回路に直列に接続され該積分回路から入力される信号に存在するノイズを除去するヒステリシス特性を備えるヒステリシスバッファ部とを備える出力部を備えることを特徴とする請求項１に記載の信号検出回路。
6. 前記出力部は、
   第１比較回路の出力信号と前記第２比較回路の出力信号とが入力される論理和演算部を備えることを特徴とする請求項５に記載の信号検出回路。
7. 前記ヒステリシスバッファ部は、
   前記積分回路の出力信号が入力される否定演算部と、
   前記否定演算部に入力される信号がローレベル時においては前記否定演算部に備えられたＮＭＯＳトランジスタに流れる電流をバイパスさせ、前記否定演算部に入力される信号
   がハイレベル時においては前記否定演算部に備えられたＰＭＯＳトランジスタに流れる電流をバイパスさせる分流部と
   を備えることを特徴とする請求項５および請求項６に記載の信号検出回路。
8. 前記差動入力信号は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）規格に準拠した信号であることを特徴とする請求項１乃至請求項７の何れか１項に記載の信号検出回路。
9. 差動入力信号の入力の有無を検出する信号検出方法において、
   差動基準電圧および前記差動入力信号の差動増幅を行い、
   差動増幅後の前記差動入力信号のうち少なくとも一方の入力信号が、差動増幅後の前記差動基準電圧の高基準電圧よりも高い場合の検出と、
   差動増幅後の前記差動入力信号のうち少なくとも一方の入力信号が、差動増幅後の前記差動基準電圧の低基準電圧よりも低い場合の検出とのうち少なくとも何れか一方の検出を行うことを特徴とする信号検出方法。

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