CN113067557A - 一种带电平转换的高速全差分比较器电路 - Google Patents

一种带电平转换的高速全差分比较器电路 Download PDF

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Abstract

本发明提供一种带电平转换的高速全差分比较器电路，主要解决了现有的比较器电路由于不具备能够接入多种电压环境的数字电路功能，从而导致使用场合受限的问题。同时，本发明还解决现有由预防大型锁存比较器电路功耗高、响应慢的问题。本发明提供的带电平转换的高速全差分比较器电路，包括依次电连接的前置放大级电路、锁存比较级电路、电平转换电路和数字整形级电路。

Description

一种带电平转换的高速全差分比较器电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种带电平转换的高速全差分比较器电路。
背景技术
比较器是现代电路的一个基本模块，广泛应用于模拟信号到数字信号转换的过程，尤其是模数转换器中，它可以比较两个输入的模拟信号并且产生一个二进制输出的电路，当输入信号比参考电压高时输出高电平，当输入信号比参考电压低时，输出低电平，从而实现对两个电压大小的比较功能。
比较器的精度、速度以及功耗直接决定模数转换器的性能。在进行比较器的设计时，首要考虑的条件是速度、精度、失调、功耗、输入电压范围、噪声等。按照电路结构，锁存型通常通过锁存电路的正反馈来提高电路增益，依据使用方式可以分为三类：
①静态型预放大比较器；
②甲乙型预放大比较器；
③动态型比较器。
前面两类的比较器统称为预防大型比较器，其中前面两类的比较器静态功耗，而基动态型比较器具有很高的比较速度、零静态功耗和所占面积小的优点。但是第一类电路的输入、输出端互相影响小，相比于其他两种结构，该电路的回踢噪声较小，因此在高速低功耗的模数转换器中得到广泛的运用。由此可见，提高预防大型比较器的速度对于要求低回踢噪声下工作的ADC的各方面性能具有非常重要的意义。
但目前市场上的比较器电路，均不具有接入多种电压环境的数字电路功能，因此，使用场合受到了一定的限制；同时，现有电路由于设计细节的问题，依然存在功耗高、响应慢的问题。
发明内容
本发明提供一种带电平转换的高速全差分比较器电路，主要解决了现有比较器电路由于不具备能够接入多种电压环境的数字电路功能，从而导致使用场合受限的问题。
同时，本发明进一步地目的在于解决现有锁存型比较器电路功耗高、响应慢的问题。
本发明的技术方案是：
该带电平转换的高速全差分比较器电路，包括依次电连接的前置放大级电路、锁存比较级电路和数字整形级电路；
锁存比较级电路和数字整形级电路之间还设置有电平转换电路，所述电平转换电路用于衔接前序输入的模拟电路和后续输出的数字电路，对锁存比较级电路输出的逻辑信号进行电平转换后输出；所述前置放大级电路用于接收输入的全差分输入电压和全差分参考电压信号，并将全差分输入电压和全差分参考电压转换为电流信号输出至锁存比较级电路；所述锁存比较级电路用于对前置放大级电路输入的电流信号大小进行比较，并且生成相应的逻辑信号输出至电平转换电路；所述锁存比较级电路内设置有用于提升响应速度的反馈回路和复位电路；所述数字整形级电路对电平转换电路输出的信号进行整形，滤除无用信号，当输入信号比参考电压高时输出高电平，当输入信号比参考电压低时输出低电平。
进一步地，所述电平转换电路是与非门SR锁存器。电平转换电路可以选择的结构形式较多，但与非门SR锁存器作为对脉冲电平敏感的存储单元电路，可以在特定输入脉冲电平作用下改变状态，功耗相对较低。
具体地，与非门SR锁存器包含PMOS管M21、M22、M23和M24，NMOS管M25、M26、M27和M28，所述PMOS管M21的栅极连接PMOS管M27的栅极同时也是输入端，PMOS管M24的栅极连接M28的栅极同时也是输入端，PMOS管M21、M22、M23和M24的源级相连，PMOS管M21、M22的漏极和PMOS管M23和NMOS管M26栅极相连同时也是信号输出端；PMOS管M23、M24的漏极与PMOS管M22和NMOS管M25的栅极相连同时也是信号输出端，NMOS管M27的漏极接NMOS管M25的源级，NMOS管M27的源级接地，NMOS管M28的漏极接NMOS管M26的源级，NMOS管M28的源级接地。该结构作为优选方案之一，具有功耗极低的特性。
进一步地，所述PMOS管M21、PMOS管M24、NMOS管M27和M28为3.3V的MOS管，PMOS管M22、PMOS管M23、NMOS管M25和M26是1.8V的MOS管。电压方案的选定，综合考虑了功耗、响应速度以及成本问题。
进一步地，所述锁存比较级电路的反馈回路包括交叉互连的四个PMOS管M14、M15、NMOS管M17和M18，构成两个首尾相连的反向器，其中PMOS管M14的漏极接NMOS管M17的漏极，PMOS管M15的漏极接NMOS管M18的漏极，PMOS管M14的栅级接NMOS管M18的漏极和NMOS管M17的栅极，PMOS管M15的栅极接NMOS管M17的源级与NMOS管M18的栅极，NMOS管M17和NMOS管M18的源级接地，PMOS管M14和PMOS管M15的源级接信号输入。反馈回路的增设，能够有效提升相应速度。
进一步地，所述复位电路包括NMOS管M16、M19和M20，其中NMOS管M16的栅级接CLK，NMOS管M16的漏极接PMOS管M14的漏极和NMOS管M17的漏极，NMOS管M16的源级接PMOS管M15的漏极和NMOS管M18的漏极；NMOS管M19的漏极接NMOS管M17的栅极和NMOS管M18的漏极，NMOS管M19的源级接地，NMOS管M20的漏极接NMOS管M18的栅极和NMOS管M17的漏极，NMOS管M20的源级接地。复位电路的增设，目的在于进一步提高电路的比较速度。同时，该具体的复位电路，不但比较速度相对更快，结构也更为简单，使用非常可靠。
进一步地，所述前置放大级电路包括PMOS管M2和M3，NMOS管M1、M4、M5、M6、M7、M8和M9，Vin,Vip为电路的全差分输入信号，Vrn,Vrp为电路的全差分参考电压；所述PMOS管M2和M3将电流大小信息传入锁存比较级电路；所述NMOS管M1、M8和M9构成电流镜结构，为前置放大级电路提供偏置电流；其中NMOS管M1的栅级接M8和M9的栅级，NMOS管M1、M8和M9的源级接模拟地AGND，NMOS管M8和M9利用镜像电流源精确复制偏置输入电流BIAS；NMOS管M4、M5、M6和M7构成了前置放大级电路的输入级，其中NMOS管M4的栅极接Vin，NMOS管M5的栅极接Vrn，NMOS管M6的栅极接Vrp，NMOS管M7的栅极接Vip，NMOS管M4和M5的源级接M8的漏极，NMOS管M6和M7的源级接NMOS管M9的漏极。
进一步地，所述前置放大级电路中NMOS管M1、M8和M9的宽长比应满足(W/L)1＝n(W/L)8＝n(W/L)9。
进一步地，所述锁存比较级除反馈回路和复位电路外还包含PMOS管M10和M11、M12、M13；所述PMOS管M10和M11用于复制PMOS管M2和M3的电流，并通过PMOS管M10和M11的漏极传入PMOS管M12和M13的源级；PMOS管M12和M13的栅极与时钟信号CLK相连。其中，PMOS管M17和M18可以将前置放大级与锁存比较级隔离，减少了回踢噪声的影响。
进一步地，数字整形电路的增设，剔除了由于前一集电路复位产生的无用信号。由于数字整形电路的具体形式较多，下面优选一种较佳的电路结构：所述数字整形电路是由两个与非门、一个或非门构成的SR锁存器和两个反向器依次串联构成；所述与非门的输入一端接高，另一端接输入，两个与非门的输出分别接入或非门构成的SR锁存器。也可以根据实际情况，仅设置两个串联的反相器。
与现有技术相比，本发明的优点在于：
1、本发明在现有高速全差分比较器电路中增加了电平转换电路，可接入多种电压环境的数字电路，极大地增加了比较器的应用场合，减少了设计成本。
2、本发明提供的带电平转换的高速全差分比较器电路，对电路细节进行了进一步地优化设计，有效提升了电路整体的响应速度，并降低了功耗。
附图说明
图1是本发明带电平转换的高速全差分比较器电路的结构示意图；
图2是本发明带电平转换的高速全差分比较器电路的仿真图；
图3是现有比较器电路的仿真图；
在图1中：
AVDD为3.3V模拟电路电源电压；
AGND为模拟电路地电压；
BIAS为电路提供电流偏置；
Vin,Vip为电路的全差分输入信号。
Vrn,Vrp为电路的全差分参考电压。
具体实施方式
以下结合具体实施例及附图对本发明作详细说明。
如图1所示，本发明所提供的电平转换的高速全差分比较器电路，包括依次电连接的前置放大级电路、锁存比较级电路、电平转换电路和数字整形级电路；所述锁存比较级电路和数字整形级电路之间还设置有电平转换电路，所述电平转换电路用于衔接前序输入的模拟电路和后续输出的数字电路，对锁存比较级电路输出的逻辑信号进行电平转换后输出；所述前置放大级电路用于接收输入的全差分输入电压和全差分参考电压信号，并将全差分输入电压和全差分参考电压转换为电流信号输出至锁存比较级电路；所述锁存比较级电路用于对前置放大级电路输入的电流信号大小进行比较，并且生成相应的逻辑信号输出至电平转换电路；所述锁存比较级电路内设置有用于提升响应速度的反馈回路和复位电路；所述数字整形级电路对电平转换电路输出的信号进行整形，滤除无用信号，当输入信号比参考电压高时输出高电平，当输入信号比参考电压低时输出低电平。
其中，前置放大级包括PMOS管M2和M3，NMOS管M1、M4、M5、M6、M7、M8和M9，Vin,Vip为电路的全差分输入信号，Vrn，Vrp为电路的全差分参考电压。
其中，PMOS管M2和M3将电流大小信息传入锁存比较级电路；
NMOS管M1、M8和M9构成电流镜结构，为前置放大级电路提供偏置电流；NMOS管M1的栅级接M8和M9的栅级，NMOS管M1、M8和M9的源级接模拟地AGND，NMOS管M8和M9利用镜像电流源精确复制偏置输入电流BIAS。
电路中晶体管的宽长比(W/L)1＝(W/L)8＝(W/L)9。
设电流偏置电流为I，既流过M1管的电流为I，M8管支路的电流：
Figure BDA0003003652000000051
其中M9管支路的电流：
Figure BDA0003003652000000052
可得I8＝I9＝I。
NMOS管M4、M5、M6和M7构成了前置放大级电路的输入级，其中NMOS管M4的栅极接Vin，NMOS管M5的栅极接Vrn，NMOS管M6的栅极接Vrp，NMOS管M7的栅极接Vip，NMOS管M4和M5的源级接M8的漏极，NMOS管M6和M7的源级接NMOS管M9的漏极。其中NMOS管M4、M5、M6和M7采用了低阈值电压晶体管(Nmosnvt，Native NMOS transistor)，可以在更低电压下开启，满足更苛刻的输入电压条件，增大输入电压摆幅。
设流过M4、M5、M6和M7的电流分别为Ii_n、Ir_n、Ir_p和Ii_p，设流过M2和M3的电流分别为I1和I2，根据KCL可得：
Ii_n+Ir_n＝I (1)
Ir_p+Ii_p＝I (2)
Ii_n+Ir_p＝I1 (3)
Ir_n+Ii_p＝I2 (4)
(1)-(2)得
Ii_n-Ii_p＝Ir_p-Ir_n
(3)-(4)得
Ii_n-Ii_p＝I1-I2+Ir_n-Ir_p
Figure BDA0003003652000000053
当Ii_n-Ii_p>Ir_n-Ir_p时，
Figure BDA0003003652000000054
即
I1>I2
同理，当Ii_n-Ii_p>Ir_n-Ir_p时，I1<I2。
这样便可以将全差分输入信号和全差分参考信号通过电流的大小体现出来。
其中NMOS管M2和M3通过电流镜结构把电流大小信息传入下一级。
锁存比较级包含PMOS管M10和M11、M12、M13、M14、M15，NMOS管M16、M17、M18、M19和M20，其中M10和M11用于复制M2和M3的电流，并通过M10和M11的漏极传入M12和M13的源级；M12和M13的栅极与时钟信号CLK相连，为在传统结构上增加的一对隔离管，当CLK为低电平时，M12和M13导通，电流可以流过M12和M13，传入支路进行电流大小的比较。当CLK为高电平时，隔离管M12和M13断开，将比较电路与输出电路进行隔离，减少了回踢噪声的影响。
锁存比较级电路的反馈回路包括交叉互连的四个PMOS管M14、M15、NMOS管M17和M18，构成两个首尾相连的反向器，即，构成了两路正反馈回路。其中PMOS管M14的漏极接NMOS管M17的漏极，PMOS管M15的漏极接NMOS管M18的漏极，PMOS管M14的栅级接NMOS管M18的漏极和NMOS管M17的栅极，PMOS管M15的栅极接NMOS管M17的源级与NMOS管M18的栅极，NMOS管M17和NMOS管M18的源级接地，PMOS管M14和PMOS管M15的源级接信号输入。
当M14所在支路上的电流比M15所在电流大时，M18比M17先导通，M18导通后其漏极被拉低，由于NMOS是高电平导通的，所以M17通过正反馈机制使M18的漏极电压为低，M17的漏极电压为低。M14和M15为增加的正反馈回路，当M18的漏电流拉低时，相应M14被导通，M17的漏极电压拉高时，M15关断，两个正反馈回路加速了M17和M18漏极电压的变化，加快了相应速度；
M16，M19和M20构成了锁存比较级的复位电路，其中NMOS管M16的栅级接CLK，NMOS管M16的漏极接PMOS管M14的漏极和NMOS管M17的漏极，NMOS管M16的源级接PMOS管M15的漏极和NMOS管M18的漏极；NMOS管M19的漏极接NMOS管M17的栅极和NMOS管M18的漏极，NMOS管M19的源级接地，NMOS管M20的漏极接NMOS管M18的栅极和NMOS管M17的漏极，NMOS管M20的源级接地。
当时钟CLK为高电位时，M16被导通，M16的源漏端电平电位相同，反馈回路被复位，同时M19和M20导通，漏极电平被拉低，当CLK时钟为低电平时，复位电路不工作，同时隔离管M12、M13导通，锁存比较器进入比较阶段。
电平转换电路包含PMOS管M21、M22、M23和M24，NMOS管M25、M26、M27和M28，构成了一个与非门SR锁存器。其中PMOS管M21的栅极连接PMOS管M27的栅极同时也是输入端，PMOS管M24的栅极连接M28的栅极同时也是输入端，PMOS管M21、M22、M23和M24的源级相连，PMOS管M21、M22的漏极和PMOS管M23和NMOS管M26栅极相连同时也是信号输出端；PMOS管M23、M24的漏极与PMOS管M22和NMOS管M25的栅极相连同时也是信号输出端，NMOS管M27的漏极接NMOS管M25的源级，NMOS管M27的源级接地，NMOS管M28的漏极接NMOS管M26的源级，NMOS管M28的源级接地。
这个电路中M21、M24、M27和M28为3.3V的MOS管，M22、M23、M25和M26是1.8V的MOS管，这样便可以输入3.3V的电压，输出1.8V的电压，达到逻辑处理并且电平转换的功能。
与非门构成的SR锁存器真值表如下表所示。
SD RD Q Q＊
1 1 0 0
1 1 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
0 0 0 1
0 0 1 1
输出与输入的关系为幅值相反，电压从3.3V转换为1.8V。
数字整形电路是由两个与非门、一个或非门构成的SR锁存器和两个反向器构成。或非门构成的SR锁存器真值表如下。
Figure BDA0003003652000000071
Figure BDA0003003652000000081
当然，数字整形电路也可以根据实际情况，仅设置两个串联的反相器。
电平转换电路输出的信号经过两个与非门后，电平反转，通过SR锁存器构成的整形电路，当前面的复位信号00进入时，输出1，10输出1，01输出0，即当输入电压比参考电压大时，输出高电平，当输入电压比参考电压小时，输出低电平，去除了锁存级复位信息。
最后通过两个反向器缓冲之后输出比较结果。
下面就本发明提供的电路与传统电路在相同测试环境下进行比较：
在62Mhz时钟下，输入阶跃信号，在相同测试环境下不加入复位电路隔离电路和额外的反馈回路时，本设计的延时为945.27915ps，传统电路为10.658876ns，仿真结果如图2、图3所示。

Claims (10)

1.一种带电平转换的高速全差分比较器电路，包括依次连接的前置放大级电路、锁存比较级电路和数字整形级电路；
其特征在于：所述锁存比较级电路和数字整形级电路之间还设置有电平转换电路，所述电平转换电路用于衔接用于输入的模拟电路和后续输出的数字电路，对锁存比较级电路输出的逻辑信号进行电平转换后输出；
所述前置放大级电路用于接收输入的全差分输入电压和全差分参考电压信号，并将全差分输入电压和全差分参考电压转换为电流信号输出至锁存比较级电路；
所述锁存比较级电路用于对前置放大级电路输入的电流信号大小进行比较，并且生成相应的逻辑信号输出至电平转换电路；所述锁存比较级电路内设置有用于提升响应速度的反馈回路和复位电路；
所述数字整形级电路对电平转换电路输出的信号进行整形，滤除无用信号，当输入信号比参考电压高时输出高电平，当输入信号比参考电压低时输出低电平。
2.根据权利要求1所述的带电平转换的高速全差分比较器电路，其特征在于：
所述电平转换电路是与非门SR锁存器。
3.根据权利要求2所述的带电平转换的高速全差分比较器电路，其特征在于：
所述与非门SR锁存器包含PMOS管M21、M22、M23和M24，NMOS管M25、M26、M27和M28，所述PMOS管M21的栅极连接PMOS管M27的栅极同时也是输入端，PMOS管M24的栅极连接M28的栅极同时也是输入端，PMOS管M21、M22、M23和M24的源级相连，PMOS管M21、M22的漏极和PMOS管M23和NMOS管M26栅极相连并作为信号输出端；PMOS管M23、M24的漏极与PMOS管M22和NMOS管M25的栅极相连并作为信号输出端，NMOS管M27的漏极接NMOS管M25的源级，NMOS管M27的源级接地，NMOS管M28的漏极接NMOS管M26的源级，NMOS管M28的源级接地。
4.根据权利要求3所述的带电平转换的高速全差分比较器电路，其特征在于：
所述PMOS管M21、PMOS管M24、NMOS管M27和M28为3.3V的MOS管，PMOS管M22、PMOS管M23、NMOS管M25和M26是1.8V的MOS管。
5.根据权利要求4所述的带电平转换的高速全差分比较器电路，其特征在于：
所述锁存比较级电路的反馈回路包括交叉互连的四个PMOS管M14、M15、NMOS管M17和M18，构成两个首尾相连的反向器，其中PMOS管M14的漏极接NMOS管M17的漏极，PMOS管M15的漏极接NMOS管M18的漏极，PMOS管M14的栅级接NMOS管M18的漏极和NMOS管M17的栅极，PMOS管M15的栅极接NMOS管M17的源级与NMOS管M18的栅极，NMOS管M17和NMOS管M18的源级接地，PMOS管M14和PMOS管M15的源级接信号输入。
6.根据权利要求5所述的带电平转换的高速全差分比较器电路，其特征在于：
所述锁存比较级电路的复位电路包括NMOS管M16、M19和M20，其中NMOS管M16的栅级接CLK，NMOS管M16的漏极接PMOS管M14的漏极和NMOS管M17的漏极，NMOS管M16的源级接PMOS管M15的漏极和NMOS管M18的漏极；NMOS管M19的漏极接NMOS管M17的栅极和NMOS管M18的漏极，NMOS管M19的源级接地，NMOS管M20的漏极接NMOS管M18的栅极和NMOS管M17的漏极，NMOS管M20的源级接地。
7.根据权利要求4所述的带电平转换的高速全差分比较器电路，其特征在于：
所述前置放大级电路包括PMOS管M2和M3，NMOS管M1、M4、M5、M6、M7、M8和M9，Vin,Vip为电路的全差分输入信号，Vrn,Vrp为电路的全差分参考电压；所述PMOS管M2和M3将电流大小信息传入锁存比较级电路；所述NMOS管M1、M8和M9构成电流镜结构，为前置放大级电路提供偏置电流；其中NMOS管M1的栅级接M8和M9的栅级，NMOS管M1、M8和M9的源级接模拟地AGND，NMOS管M8和M9利用镜像电流源精确复制偏置输入电流BIAS；NMOS管M4、M5、M6和M7构成了前置放大级电路的输入级，其中NMOS管M4的栅极接Vin，NMOS管M5的栅极接Vrn，NMOS管M6的栅极接Vrp，NMOS管M7的栅极接Vip，NMOS管M4和M5的源级接M8的漏极，NMOS管M6和M7的源级接NMOS管M9的漏极。
8.根据权利要求7所述的带电平转换的高速全差分比较器电路，其特征在于：所述前置放大级电路中NMOS管M1、M8和M9的宽长比应满足(W/L)1＝n(W/L)8＝n(W/L)9。
9.根据权利要求6至8任一所述的带电平转换的高速全差分比较器电路，其特征在于：
所述锁存比较级除反馈回路和复位电路外还包含PMOS管M10、M11、M12和M13；所述PMOS管M10和M11用于复制PMOS管M2和M3的电流，并通过PMOS管M10和M11的漏极传入PMOS管M12和M13的源级；PMOS管M12和M13的栅极与时钟信号CLK相连。
10.根据权利要求9所述的带电平转换的高速全差分比较器电路，其特征在于：所述数字整形电路是由两个与非门、一个或非门构成的SR锁存器和两个反向器依次串联构成；所述与非门的输入一端接高，另一端接输入，两个与非门的输出分别接入或非门构成的SR锁存器。
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