CN112350696B - 一种双反馈回路比较器 - Google Patents

Abstract

本发明公开了一种双反馈回路比较器，包括两个输入端口INP和INN，用于接收输入电压；两个输入端口OUTP和OUTN，用于输出电压；时序开关S1、S2、S3、S4、S5、S6、S7和S8，用于控制电路的时序；每个时序开关中均具有两个反向时钟，分别通过接收不同的时钟信号CLK、CLKB来控制时序开关的通断；NMOS晶体管M1、M2、M4、M6，以及PMOS晶体管M3、M5，与所述的时序开关共同构成双反馈回路。本发明采用开关控制时序输入输出，去掉预放大级，省掉尾MOS管，从而降低功耗。同时，在比较器比较阶段，通过开关引入双正反馈放大回路，从而保证足够比较器比较速率与分辨率。

Description

一种双反馈回路比较器

技术领域

本发明涉及模拟集成电路技术领域，特别涉及一种双反馈回路比较器，作为模拟集成电路的模数转换部分，可广泛应用于A/D转换器、D/A转换器、动态存储器等集成电路系统以及物联网等新兴技术应用中。

背景技术

随着物联网和生物医学应用场景的出现和发展，以及下一代功率感知应用的高需求(如长电池运行时便携式设备和无线传感器网络)，对电路功耗有了更高的要求。模数转换器(ADC)是现实世界中模拟世界通向数字信号的桥梁，在物联网和生物医学应用场景广泛应用。逐次逼近型模数转换器(SARADC)因为其在能量效率、转换精度以及设计复杂度之间的良好折中。

比较器(亦可称为电压比较器)是集成电路中的一种。比较器电路是SAR ADC电路系统中的关键单元电路模块，它可以比较输入信号与输入的参考电压之间的差值。电压比较器比较两个输入电压的大小，并判断出其中哪一个电压高。

常见的比较器主要有两种：开环比较器和动态锁存比较器，开环比较器是工作在开环状态下的运算放大器，动态锁存比较器是利用差分输入的放大及交叉耦合MOS管的正反馈实现对模拟信号的比较。开环比较器相比动态锁存比较器具有更大的带宽，更快的输出响应，但是开环比较器在工作状态下始终存在静态电流，功耗较大。动态锁存比较器速度快，精度较高，功耗低。对输入模拟电压量化时，可分为复位阶段和比较阶段。复位阶段，在时钟控制下，OUTP与OUTN被拉倒同一电位(VDD或GND)，在正反馈的作用下，量化速度指数倍增加，只在比较阶段才存在动态电流，所以目前低功耗器件主要采用动态比较器。

现有的动态比较器技术，为增大比较速度，主要采用预防大加锁存结构，从VDD到地最少有三级MOS管堆叠，其中需要有两级MOS管用作正反馈，剩下一级，用作尾电流管，控制电路运行。由于两级放大器的存在，需要更多的MOS管堆叠，从而导致功耗增大。

发明内容

本发明的目的是提供一种开关控制时序比较器，不需要预防大结构，使其能够在低电源电压情况，降低功耗，并保证一定的比较速度，使其更适合物联网等新兴技术的应用。

为了实现上述任务，本发明采用以下技术方案：

一种双反馈回路比较器，包括两个输入端口INP和INN，用于接收输入电压；两个输入端口OUTP和OUTN，用于输出电压；时序开关S1、S2、S3、S4、S5、S6、S7和S8，用于控制电路的时序；每个时序开关中均具有两个反向时钟，分别通过接收不同的时钟信号CLK、CLKB来控制时序开关的通断；

NMOS晶体管M1、M2、M4、M6，以及PMOS晶体管M3、M5，其中：

输入端口INP通过时序开关S1连接NMOS晶体管M1的栅极，输入端口INN通过时序开关S8连接NMOS晶体管M6的栅极；输出端口OUTP与NMOS晶体管M4的漏极、PMOS晶体管M5的漏极、NMOS晶体管M6的漏极连接，同时通过时序开关S5连接NMOS晶体管M2的栅极、连接PMOS晶体管M3的栅极，并通过时序开关S2连接NMOS晶体管M1的栅极；输出端口OUTN与NMOS晶体管M1的漏极、NMOS晶体管M2的漏极以及PMOS晶体管M3的漏极连接，同时通过时序开关S6连接NMOS晶体管M4的栅极、PMOS晶体管M5的栅极，并通过时序开关S7连接NMOS晶体管M6的栅极，从而形成双反馈回路；电源VDD连接PMOS晶体管M3的源极、PMOS晶体管M5的源极，并分别通过时序开关S3连接PMOS晶体管M3的栅极和NMOS晶体管M2的栅极，通过时序开关S4连接PMOS晶体管M5的的栅极、NMOS晶体管M4的栅极。

进一步地，时钟信号CLK经过PMOS晶体管M7、NMOS晶体管M8产生时钟信号CLKB，其中，时钟信号CLK连接M7的栅极和M8的栅极，M7的源极连接电源VDD，M8的源极接地端VSS，M7的漏极连接M8的漏极并输出所述时钟信号CLKB。

进一步地，所述分别通过接收不同的时钟信号CLK、CLKB来控制时序开关的通断，具体为：

当时钟信号CLK为低而CLKB为高时，时序开关S1、S3、S4、S8闭合，时序开关S2、S5、S6、S7断开；

当时钟信号CLK为高而CLKB为低时，时序开关S1、S3、S4、S8断开，时序开关S2、S5、S6、S7闭合。

进一步地，所述NMOS晶体管、PMOS晶体管的宽均为2μm，长为180nm。

进一步地，所述比较器在复位阶段的工作方法为：

进入复位阶段，设置时钟信号CLK为低，时钟信号CLKB为高，则S1、S8闭合，S2、S7断开，将输入保存在M1、M6的栅极；同时，S3、S4闭合，S5、S6断开，将M2至M5的栅极拉到电源VDD，则M3、M5断开，M2、M4闭合，将OUTP、OUTN拉到地端。

进一步地，所述比较器在比较阶段的工作方法为：

进入比较阶段，设置时钟信号CLK为高，CLKB为低，则S1、S8断开，S2、S7闭合，将M1、M6的栅极最终拉倒地端，断开M1、M6；同时，S3、S4断开，S5、S6闭合，将M2至M5形成正反馈，OUTP、OUTN在复位阶段为低，CLK从低变到高的过程中，由于INN与INP的不同，会让M1、M6开关程度不一致，继而细微影响的OUTP与OUTN的变化，从而经过正反馈，影响最终OUTP与OUTN输出值，并形成一高一低两个电平输出。

一种集成电路系统，所述集成电路中的比较器采用所述的双反馈回路比较器。

进一步地，所述系统为A/D转换器、D/A转换器或动态存储器。

与现有技术相比，本发明具有以下技术特点：

1.本发明提出一种新型的比较器结构，较现有电路结构更加简单，采用开关控制时序输入输出，去掉预放大级，省掉尾电流源MOS管，从而降低功耗。

2.本发明在比较器比较阶段，通过开关引入双正反馈放大回路，从而保证足够的比较器比较速率与分辨率。

附图说明

图1为本发明的电路结构原理图；

图2为本发明电路在复位阶段的示意图；

图3为本发明电路在比较阶段的示意图；

图4为本发明的功能仿真结果示意图；

图5为本发明的延时仿真结果示意图；

图6本发明的与传统双尾比较器仿真VDD端电流情况对比图；

图7为本发明与传统双尾比较器分辨率测试情况对比图。

具体实施方式

本发明提出一种新型的比较器结构，采用开关控制时序输入输出，去掉预放大级，省掉尾MOS管，从而降低功耗。同时，在比较器比较阶段，通过开关引入双正反馈放大回路，从而保证足够比较器比较速率与分辨率。

本发明采用开关控制信号输入，本发明可在在时钟1M，电源电压0.7～1.8V进行工作；或可在时钟10M，电源电压0.9V～1.8V进行工作；其电路结构如图1所示：

一种双反馈回路比较器，包括两个输入端口INP和INN，用于接收输入电压；两个输入端口OUTP和OUTN，用于输出电压；时序开关S1、S2、S3、S4、S5、S6、S7和S8，用于控制电路的时序；每个时序开关中均具有两个反向时钟，分别通过接收不同的时钟信号CLK、CLKB来控制时序开关的通断；

NMOS晶体管M1、M2、M4、M6，以及PMOS晶体管M3、M5，其中：

输入端口INP通过时序开关S1连接NMOS晶体管M1的栅极，输入端口INN通过时序开关S8连接NMOS晶体管M6的栅极；输出端口OUTP与NMOS晶体管M4的漏极、PMOS晶体管M5的漏极、NMOS晶体管M6的漏极连接，同时通过时序开关S5连接NMOS晶体管M2的栅极、连接PMOS晶体管M3的栅极，并通过时序开关S2连接NMOS晶体管M1的栅极；输出端口OUTN与NMOS晶体管M1的漏极、NMOS晶体管M2的漏极以及PMOS晶体管M3的漏极连接，同时通过时序开关S6连接NMOS晶体管M4的栅极、PMOS晶体管M5的栅极，并通过时序开关S7连接NMOS晶体管M6的栅极，从而形成双反馈回路；电源VDD连接PMOS晶体管M3的源极、PMOS晶体管M5的源极，并分别通过时序开关S3连接PMOS晶体管M3的栅极和NMOS晶体管M2的栅极，通过时序开关S4连接PMOS晶体管M5的的栅极、NMOS晶体管M4的栅极。为公平比较起见，本方案与传统双尾电流比较器，均采用最小尺寸MOS管。本例中采用的工艺是TSMC18，NMOS、PMOS均宽为2μm，长为180nm。

参见图1，时钟信号CLK经过PMOS晶体管M7、NMOS晶体管M8产生时钟信号CLKB，其中，时钟信号CLK连接M7的栅极和M8的栅极，M7的源极连接电源VDD，M8的源极接地端VSS，M7的漏极连接M8的漏极并输出所述时钟信号CLKB。

进一步地，所述分别通过接收不同的时钟信号CLK、CLKB来控制时序开关的通断，具体为：

当时钟信号CLK为低而CLKB为高时，时序开关S1、S3、S4、S8闭合，时序开关S2、S5、S6、S7断开；

当时钟信号CLK为高而CLKB为低时，时序开关S1、S3、S4、S8断开，时序开关S2、S5、S6、S7闭合。

本发明电路的具体工作原理为：

首先进入复位阶段，时钟信号CLK为低，时钟信号CLKB为高，则S1、S8闭合，S2、S7断开，将输入保存在M1、M6的栅极。同时，S3、S4闭合，S5、S6断开，将M2至M5的栅极拉到电源VDD，则M3、M5断开，M2、M4闭合，将OUTP、OUTN拉到地端。如图2所示，带箭头黑色加粗线路为闭合通路，其余器件为断开的状态。

接着进入比较阶段，时钟信号CLK为高，CLKB为低，则S1、S8断开，S2、S7闭合，将M1、M6的栅极最终拉倒地端，断开M1、M6；同时，S3、S4断开，S5、S6闭合，将M2至M5形成正反馈，OUTP、OUTN在复位阶段为低，CLK从低变到高的过程中，由于INN与INP的不同，会让M1、M6开关程度不一致，继而细微影响的OUTP与OUTN的变化，从而经过正反馈，影响最终OUTP与OUTN输出值，并形成一高一低两个电平输出。如图3所示，黑色加粗线路为闭合通路，虚线框内电路为正反馈电路。其中M2、M3、M4、M5构成一个正反馈回路，即当R2增大，OUTP减小，从而L2减小，OUTN增大，进而R2增大；其中M1、M5、M6、M3形成另一路正反馈回路，即当OUP增大，M1栅极电压变高，拉低OUTN电压，M5栅极电压变低，则OUTP增高，同时当OUTN变低，M6栅极电压变低，则OUTP变高，即M3栅极变高，进而OUTN变得更低。

实施例：

本发明使用Cadence软件进行了仿真，在采用标准的0.18μm工艺下，仿真结果显示本发明在低压具有较低功耗与较好的分辨率。

(1)比较器功能仿真

在VDD＝0.9V，时钟频率为10M，仿真结果如图4所示：输入INP>INN时，输出OUTP>OUTN，反之结果依然成立，比较器实现功能。

(2)比较器功能仿真

比较器的延时，在VDD＝0.9V，时钟频率为10M，延时为9.51nS。采用仿真结果如图5所示。

(3)比较器功耗测量

在VDD＝0.9V，时钟频率为10M，仿真时间为20us，同时仿真测试Double TailComparator和本发明提供的比较器，选择其VDD上的电流乘以工作电压，上其功耗分别为：1.152uW和0.751uW。仿真结果如图6所示。

因为本发明取消了预防大级，在低电压，低时钟频率的情况下，更具低功耗优势，在时钟频率为1M HZ情况下，测得以下数据，其中VDD为0.7V-1.0V时，本设计比较器电路功耗比Double Tail Comparator功耗低。

(4)分辨率测量

在VDD＝0.9V，时钟频率为10M，输入电压INP为振幅为10mV的三角波(最小值895mV，最大值905mV)，INN为900mV恒定值。首先截取到OUTP跳跃到VDD/2的时间点，再选取对应的INP值减去VDD/2，所得结果为分辨率12.667uV。

(5)仿真结果

与传统双尾比较器相比而言，在低电压低时钟频率情况下，功耗较低，在时钟频率为10M的情况下，测得以下数据：

参数	双尾比较器	本发明比较器
			工艺	180nm	180nm
电源电压	0.9V	0.9V
			延时	5.15ns	13.38ns
分辨率	3.833uV	12.667uV
			功耗	1.152uW	0.751uW

通过比较可以看到，本发明比较器相比于传统比较器，在保证一定分辨率的情况下，降低了功耗。

以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (7)

1.一种双反馈回路比较器，其特征在于，包括两个输入端口INP和INN，用于接收输入电压；两个输入端口OUTP和OUTN，用于输出电压；时序开关S1、S2、S3、S4、S5、S6、S7和S8，用于控制电路的时序；每个时序开关中均具有两个反向时钟，分别通过接收不同的时钟信号CLK、CLKB来控制时序开关的通断；NMOS晶体管M1、M2、M4、M6，以及PMOS晶体管M3、M5，其中：

输入端口INP通过时序开关S1连接NMOS晶体管M1的栅极，输入端口INN通过时序开关S8连接NMOS晶体管M6的栅极；输出端口OUTP与NMOS晶体管M4的漏极、PMOS晶体管M5的漏极、NMOS晶体管M6的漏极连接；输出端口OUTP通过时序开关S5连接NMOS晶体管M2的栅极、PMOS晶体管M3的栅极；输出端口OUTP通过时序开关S2连接NMOS晶体管M1的栅极；输出端口OUTN与NMOS晶体管M1的漏极、NMOS晶体管M2的漏极以及PMOS晶体管M3的漏极连接；输出端口OUTN通过时序开关S6连接NMOS晶体管M4的栅极、PMOS晶体管M5的栅极；输出端口OUTN通过时序开关S7连接NMOS晶体管M6的栅极；从而形成双反馈回路；电源VDD连接PMOS晶体管M3的源极、PMOS晶体管M5的源极；电源VDD分别通过时序开关S3连接PMOS晶体管M3的栅极和NMOS晶体管M2的栅极；电源VDD通过时序开关S4连接PMOS晶体管M5的栅极、NMOS晶体管M4的栅极；

所述分别通过接收不同的时钟信号CLK、CLKB来控制时序开关的通断，具体为：

当时钟信号CLK为低而CLKB为高时，时序开关S1、S3、S4、S8闭合，时序开关S2、S5、S6、S7断开；

当时钟信号CLK为高而CLKB为低时，时序开关S1、S3、S4、S8断开，时序开关S2、S5、S6、S7闭合。

2.根据权利要求1所述的双反馈回路比较器，其特征在于，时钟信号CLK经过PMOS晶体管M7、NMOS晶体管M8产生时钟信号CLKB，其中，时钟信号CLK连接M7的栅极和M8的栅极，M7的源极连接电源VDD，M8的源极接地端VSS，M7的漏极连接M8的漏极并输出所述时钟信号CLKB。

3.根据权利要求1所述的双反馈回路比较器，其特征在于，所述NMOS晶体管、PMOS晶体管的宽均为2μm，长为180nm。

4.根据权利要求1所述的双反馈回路比较器，其特征在于，所述比较器在复位阶段的工作方法为：

进入复位阶段，设置时钟信号CLK为低，时钟信号CLKB为高，则S1、S8闭合，S2、S7断开，将输入保存在M1、M6的栅极；同时，S3、S4闭合，S5、S6断开，将M2至M5的栅极拉到电源VDD，则M3、M5断开，M2、M4闭合，将OUTP、OUTN拉到地端。

5.根据权利要求1所述的双反馈回路比较器，其特征在于，所述比较器在比较阶段的工作方法为：

进入比较阶段，设置时钟信号CLK为高，CLKB为低，则S1、S8断开，S2、S7闭合，将M1、M6的栅极最终拉倒地端，断开M1、M6；同时，S3、S4断开，S5、S6闭合，将M2至M5形成正反馈，OUTP、OUTN在复位阶段为低，CLK从低变到高的过程中，由于INN与INP的不同，会让M1、M6开关程度不一致，继而细微影响的OUTP与OUTN的变化，从而经过正反馈，影响最终OUTP与OUTN输出值，并形成一高一低两个电平输出。

6.一种集成电路系统，其特征在于，所述集成电路中的比较器采用根据权利要求1至5中任一权利要求所述的双反馈回路比较器。

7.根据权利要求6所述的集成电路系统，其特征在于，所述系统为A/D转换器、D/A转换器或动态存储器。

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