WO2012035882A1 - コンパレータ及びそれを備えるａｄ変換器 - Google Patents

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文裕 井上
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    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals

Definitions

  • the present invention provides a switch that is turned on / off in synchronization with a clock signal, a differential pair that performs a comparison operation in synchronization with the on / off of the switch, and a positive feedback unit that outputs a comparison result by the differential pair, And a AD converter including the comparator.
  • FIG. 1 is a configuration diagram of a conventional dynamic comparator 1.
  • the dynamic comparator 1 includes two CMOS inverters IV1 and IV2 to which positive feedback is applied, a differential pair D1 for determining the magnitude of the input voltages IN + and IN ⁇ , and a switch for switching on / off the dynamic comparator 1 according to the clock signal CLK. M0.
  • the first CMOS inverter IV1 includes a PMOS transistor M3 and an NMOS transistor M4, and the second CMOS inverter IV2 includes a PMOS transistor M5 and an NMOS transistor M6.
  • the differential pair D1 includes an NMOS transistor M1 and an NMOS transistor M2.
  • Patent Document 1 is known as a prior art document relating to a dynamic comparator.
  • the power supply voltage is Vdd
  • the threshold voltages of the PMOS transistors M3 and M5 are Vth_p
  • the threshold voltages of the NMOS transistors M4 and M6 are Vth_n
  • the power supply voltage Vdd operates as low as Vdd ⁇ Vth_p + Vth_n.
  • the output is not switched even if positive feedback is applied, and the size determination cannot be performed normally.
  • FIG. 2 shows a state where the input and output of the CMOS inverter are balanced.
  • Veff_p represents the overdrive voltage of the PMOS transistor M3
  • Veff_n represents the overdrive voltage of the NMOS transistor M4.
  • Vdd the power supply voltage
  • the PMOS transistor M3 is turned on by applying a drive voltage (Vth_p + Veff_p) between the gate and source of the PMOS transistor M3, and the drive voltage (Vth_n + Veff_n) is applied between the gate and source of the NMOS transistor M4.
  • Vth_p + Veff_p the drive voltage
  • Vth_n + Veff_n the drive voltage
  • Is applied the NMOS transistor M4 is turned on.
  • the power supply voltage Vdd becomes too low, the drive voltage that can turn on the transistors M3 and M4 is insufficient, so that the drain current Id cannot flow through the transistors M3 and M4. I can't.
  • an object of the present invention is to provide a comparator that can operate normally even in a low power supply voltage state such as when Vdd ⁇ Vth_p + Vth_n, and an AD converter including the comparator.
  • a comparator includes: A switch that is turned on / off in synchronization with the clock signal; A differential pair that performs a comparison operation in synchronization with on / off of the switch; A comparator having a positive feedback unit for outputting a comparison result by the differential pair,
  • the positive feedback section is A first resistor inserted between the first PMOS transistor and the first NMOS transistor; and a second resistor inserted between the second PMOS transistor and the second NMOS transistor;
  • the gate of the second PMOS transistor is connected to the low potential side of the first resistor, the gate of the second NMOS transistor is connected to the high potential side of the first resistor, and the second resistor
  • the gate of the first PMOS transistor is connected to the low potential side, and the gate of the first NMOS transistor is connected to the high potential side of the second resistor.
  • an AD converter according to the present invention includes a comparator according to the present invention.
  • FIG. 1 is a configuration diagram of a conventional dynamic comparator 1.
  • FIG. The state where the input / output of the CMOS inverter is balanced is shown. It is the figure which showed the determination time in the case of a prior art.
  • It is a block diagram of the dynamic comparator 2 which is the 1st Embodiment of this invention. It is the figure which showed the determination time at the time of applying this invention.
  • It is a block diagram of the dynamic comparator 3 which is the 2nd Embodiment of this invention.
  • 1 is a configuration diagram of a ⁇ AD converter that is an embodiment of the present invention.
  • FIG. It is a block diagram of the dynamic comparator 5 which is the 4th Embodiment of this invention.
  • a transistor whose gate is circled represents a P-channel MOS transistor, and a transistor whose gate is not circled represents an N-channel MOS transistor.
  • FIG. 4 is a configuration diagram of the dynamic comparator 2 according to the first embodiment of the present invention.
  • the dynamic comparator 2 includes a transistor M0 that functions as a switch that is turned on / off in synchronization with the clock signal CLK, a differential pair D1 that performs a comparison operation in synchronization with the on / off of the transistor M0, and a comparison by the differential pair D1. It has a positive feedback part F1 for outputting the result, and is integrated in a semiconductor integrated circuit including a CMOS process.
  • the transistor M0 is turned on when the clock signal CLK supplied to the gate is at a high level, and turned off when the clock signal CLK supplied to the gate is at a low level.
  • the transistor M0 When the transistor M0 is on, the differential pair D1 can perform a comparison operation, and when the transistor M0 is off, the differential pair D1 cannot perform a comparison operation.
  • the transistor M0 has a source connected to the ground and a drain connected to the source of the differential pair D1.
  • the differential pair D1 is composed of a pair of transistors M1 and M2 whose sources are commonly connected at the node a.
  • the input voltage IN + is supplied to the gate of the transistor M1
  • the input voltage IN ⁇ is supplied to the gate of the transistor M2.
  • the differential pair D1 compares the magnitude relationship between the input voltages IN + and IN ⁇ .
  • the positive feedback section F1 includes transistors M3 and M4 that constitute the first CMOS inverter, a first resistor R1 inserted between the transistors M3 and M4, and transistors M5 and M6 that constitute the second CMOS inverter. And a second resistor R2 inserted between the transistors M5 and M6.
  • the positive feedback part F1 is arranged between the power supply voltage Vdd and the drain of the differential pair D1.
  • the sources of the transistors M3 and M5 are connected to the power supply voltage Vdd
  • the source of the transistor M4 is connected to the drain of the transistor M1 at the node b
  • the source of the transistor M6 is connected to the drain of the transistor M2 at the node c. .
  • the gate of the transistor M5 is connected to the drain of the transistor M4 connected to the low potential side of the resistor R1.
  • the gate of the transistor M6 is connected to the drain of the transistor M3 connected to the node d on the high potential side of the resistor R1.
  • the gate of the transistor M2 is connected to the drain of the transistor M6 connected to the low potential side of the resistor R2.
  • the gate of the transistor M4 is connected to the drain of the transistor M5 connected to the node e on the high potential side of the resistor R2.
  • the output voltage OUT ⁇ is taken out from the connection point between the resistor R1 and the drain of the transistor M4, and the output voltage OUT + is taken out from the connection point between the resistor R2 and the drain of the transistor M6.
  • the positive feedback portion F1 Since the positive feedback portion F1 has such a configuration, a sufficient voltage can be applied to each gate of the CMOS inverter even when the power supply voltage Vdd is in a low voltage state. Therefore, as shown in FIG. In comparison with this, it is possible to shorten the settling time of the output in the low voltage operation, and to determine the magnitude of the input voltages IN + and IN ⁇ within a desired time.
  • the gate potential of the transistor M6 can be raised and the gate potential of the transistor M5 can be lowered by the voltage across the resistor R1 generated by the current flowing through the resistor R1.
  • the gate potential of the transistor M4 can be raised and the gate potential of the transistor M3 can be lowered by the voltage across the resistor R2 generated by the current flowing through the resistor R2.
  • the gate drive voltage applied between the gate and source of each of the transistors M3, M4, M5, and M6 can be increased, so that the positive feedback functions correctly even when the power supply voltage Vdd is in a low voltage state. Can do.
  • FIG. 6 is a configuration diagram of the dynamic comparator 3 according to the second embodiment of the present invention. The description of the same configuration as in FIG. 4 is omitted.
  • the resistor inserted between the PMOS transistor and NMOS transistor of the CMOS inverter may be a normal resistor as shown in FIG. 4, but the positive feedback section F2 of the dynamic comparator 3 in FIG.
  • a configuration in which a PMOS transistor connected to (for example, ground) and an NMOS transistor whose gate is connected to a high potential (for example, power supply voltage Vdd) are combined in parallel is used as a resistor.
  • a parallel transistor PT1 is composed of transistors M7 and M8, and the parallel transistor PT2 is composed of transistors M9 and M10.
  • the parallel transistors PT1 and PT2 function as variable resistors having a high resistance value in a low power supply voltage state and a low resistance value in a high power supply voltage state. This is because if the power supply voltage Vdd is lowered to some extent, the gate-source voltage of the parallel transistors PT1 and PT2 cannot be sufficiently secured, the ON resistance of the parallel transistors PT1 and PT2 increases, and current flows in the parallel transistors PT1 and PT2. This is because it becomes difficult to flow.
  • both ends of the resistors (that is, between the drain and source of the parallel transistors PT1 and PT2) are sufficient even in a low power supply voltage state where almost no current flows through the CMOS inverter. Therefore, the dynamic comparator 3 can operate normally when the power supply voltage Vdd is lower than in the case of FIG.
  • the parallel transistor PT1 is replaced with a transistor M7 whose gate is connected to a high potential
  • the parallel transistor PT2 is replaced with a transistor M9 whose gate is connected to a high potential.
  • a configuration may be adopted (the transistors M8 and M10 are deleted).
  • the parallel transistor PT1 is replaced with a transistor M8 whose gate is connected to a low potential
  • the parallel transistor PT2 is replaced with a transistor M10 whose gate is connected to a low potential.
  • a configuration may be adopted (the transistors M7 and M9 are deleted).
  • FIG. 7 is a configuration diagram of the dynamic comparator 4 according to the third embodiment of the present invention. The description of the same configuration as that of the above-described embodiment is omitted.
  • the dynamic comparator 4 has a configuration in which the CR filter FL1 is connected to the transistor M1, and the CR filter FL2 is connected to the gate of the transistor M2. By configuring such a CR filter, when the dynamic comparator 4 determines the size in synchronization with the input clock signal CLK (specifically, when the voltage level of the node a is inverted), the difference is obtained. Noise superimposed on the input voltages IN + and IN ⁇ through the gate capacitance of the moving pair D1 can be suppressed.
  • the CR filter FL1 includes a resistor R3 connected in series to the gate of the transistor M1, and a capacitor C1 disposed between the gate of the transistor M1 and the ground.
  • the CR filter FL2 includes a resistor R4 connected in series to the gate of the transistor M2 and a capacitor C2 disposed between the gate of the transistor M2 and the ground.
  • a noise filter Specifically, by providing the CR filters FL1 and FL2), it is possible to suppress noise transmitted to the output of the integrator, so that it is possible to suppress a decrease in AD conversion accuracy. Further, even when noise is transmitted to the output of the integrator, it is possible to shorten the time until the operation of the operational amplifier A2 used in the integrator is restored to a normal operation.
  • a noise filter at a location where the output fluctuates during sampling, such as a connection part between integrators.
  • CR filters FL3 and FL4 are inserted between the operational amplifier A1 of the first-stage integrator and the sample-hold circuit SH2 of the second-stage integrator.
  • the CR filter FL3 includes a resistor R5 arranged in series between the first output unit of the operational amplifier A1 and the first input unit of the sample hold circuit SH2, the first input unit of the sample hold circuit SH2, and the ground. And a capacitor C15 disposed between the two.
  • the CR filter FL4 includes a resistor R6 arranged in series between the second output unit of the operational amplifier A1 and the second input unit of the sample hold circuit SH2, a second input unit of the sample hold circuit SH2, and the ground. And a capacitor C16 disposed between the two.
  • the ⁇ AD converter 10 converts the analog differential input voltages Input + and Input ⁇ into high-level or low-level digital differential output signals Q and QX.
  • the signal Q corresponds to the output voltage OUT + of the dynamic comparator
  • the signal QX corresponds to the output voltage OUT ⁇ of the dynamic comparator.
  • the sample and hold circuit SH1 samples and holds the differential input voltages Input + and Input ⁇ according to the differential output signals Q and QX, and supplies the sampled and held voltage to the first-stage integrator.
  • the first-stage integrator includes a differential input differential output type operational amplifier A1 and capacitors C11 and C12 connected between differential input / output units of the operational amplifier A1.
  • the output of the first-stage integrator is input to the sample and hold circuit SH2 via the CR filters FL3 and FL4.
  • the sample and hold circuit SH2 samples and holds the output of the first-stage integrator input via the CR filters FL3 and FL4 in accordance with the differential output signals Q and QX, and the sample-and-hold voltage is used as the second-stage integrator. To supply.
  • the second-stage integrator includes a differential input differential output type operational amplifier A2 and capacitors C13 and C14 connected between differential input / output units of the operational amplifier A2.
  • the output of the second-stage integrator is input to the dynamic comparator via the CR filters FL1 and FL2.
  • FIG. 9 is a configuration diagram of the dynamic comparator 5 according to the fourth embodiment of the present invention. The description of the same configuration as that of the above-described embodiment is omitted.
  • the transistor M0 is eliminated and the reference electrode of the differential pair D1 receiving the differential input (in the case of FIG. 9, the source electrodes of the transistors M1 and M2) is a constant low potential with respect to the configuration of FIG. (For example, ground).
  • the parallel transistors PT1 and PT2 for enabling the low-voltage operation of the dynamic comparator 5 receive the clock signals CLK and CLK_N whose levels are inverted with each other, so that the function of the variable resistance is the same as in the case of FIG.
  • a function of switching whether to execute the comparison operation of the differential pair D1 is also provided.
  • the common clock signal CLK is input to the gates of the NMOS transistors M7 and M9, and the common clock signal CLK_N is input to the gates of the PMOS transistors M8 and M10. .
  • the transistors M7 and M8 are turned on at the same timing. The same applies to the transistors M9 and M10.
  • the transistors M7 and M9 are turned on when the clock signal CLK is at a high level and turned off when the clock signal CLK is at a low level.
  • the transistors M8 and M10 are turned off when the clock signal CLK_N is at a high level and turned on when the clock signal CLK_N is at a low level.
  • the parallel transistors PT1 and PT2 are both turned off, so that the differential pair D1 cannot perform a comparison operation. Conversely, when the clock signal CLK is at a high level and the clock signal CLK_N is at a low level, the parallel transistors PT1 and PT2 are both turned on, so that the differential pair D1 can perform a comparison operation.
  • the high level of the clock signals CLK and CLK_N may be set to the level of the power supply voltage Vdd, and the low level of the clock signals CLK and CLK_N may be set to the ground level.
  • the on-resistances of the parallel transistors PT1 and PT2 increase as the power supply voltage Vdd decreases. Therefore, when the levels of the clock signals CLK and CLK_N enable the comparison operation of the differential pair D1, the gate potentials of the transistors M4 and M6 are raised by increasing the on-resistances of the parallel transistors PT1 and PT2, and the transistor M3 , M5 can be lowered. As a result, the gate drive voltage applied between the gate and source of each of the transistors M3, M4, M5, and M6 can be increased, so that the positive feedback functions correctly even when the power supply voltage Vdd is in a low voltage state. Can do.
  • FIG. 9 illustrates the standby circuit SB1.
  • the standby circuit SB1 includes NMOS transistors M11 and M12 to which a clock signal CLK_N is input to the gate.
  • the sources of the transistors M11 and M12 are connected to the ground.
  • the drain of the transistor M11 is connected to the gate of the transistor M5 (ie, the output point of the comparison result between the parallel transistor PT1 and the drain of the transistor M4).
  • the drain of the transistor M12 is connected to the gate of the transistor M3 (that is, the output point of the comparison result between the parallel transistor PT2 and the drain of the transistor M6).
  • the standby circuit SB1 does not affect the comparison operation of the differential pair D1 when the clock signal CLK_N is at a low level.
  • the transistors M11 and M12 are turned on.
  • the connection node between the parallel transistor PT1, the transistor M4, and the transistor M5 and the connection node between the parallel transistor PT2, the transistor M6, and the transistor M3 are both set to a low level (ground level).
  • the transistors M11 and M12 are turned on, the transistors M3 and M5 are turned on. Therefore, the connection node d between the parallel transistor PT1, the transistor M3, and the transistor M6 and the connection node e between the parallel transistor PT2, the transistor M5, and the transistor M4 are both. Becomes high level (level of power supply voltage Vdd).
  • each connection node can be initialized to a certain level.
  • a dynamic comparator having a differential pair composed of a pair of NMOS transistors has been shown.
  • the present invention also applies to a dynamic comparator having a differential pair composed of a pair of PMOS transistors. Can be applied.
  • the present invention provides a switch element (typically, a short circuit between the drain and source of each transistor in each of the slung transistors (for example, M3, M4, M5, and M6 in the case of FIG. 4).
  • the transistor can be applied to a configuration in which transistors are connected in parallel.
  • ⁇ type AD converter is shown as an embodiment of the present invention, the present invention can also be applied to other types of AD converters such as a pipeline type, a successive approximation type, and a flash type.

Abstract

　クロック信号ＣＬＫに同期してオン／オフするトランジスタＭ０と、トランジスタＭ０のオン／オフに同期して比較動作を行う差動対（Ｍ１，Ｍ２）と、差動対（Ｍ１，Ｍ２）による比較結果を出力する正帰還部Ｆ１とを有する、コンパレータであって、正帰還部Ｆ１が、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４との間に挿入された抵抗Ｒ１と、ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６との間に挿入された抵抗Ｒ２とを備え、抵抗Ｒ１の低電位側にＰＭＯＳトランジスタＭ５のゲートが接続され、抵抗Ｒ１の高電位側にＮＭＯＳトランジスタＭ６のゲートが接続され、抵抗Ｒ２の低電位側にＰＭＯＳトランジスタＭ３のゲートが接続され、抵抗Ｒ２の高電位側にＮＭＯＳトランジスタＭ４のゲートが接続されている、コンパレータ。

Description

コンパレータ及びそれを備えるＡＤ変換器
　本発明は、クロック信号に同期してオン／オフするスイッチと、前記スイッチのオン／オフに同期して比較動作を行う差動対と、前記差動対による比較結果を出力する正帰還部とを有するコンパレータ、及びそれを備えるＡＤ変換器に関する。
　図１は、従来のダイナミックコンパレータ１の構成図である。ダイナミックコンパレータ１は、正帰還をかけた２つのＣＭＯＳインバータＩＶ１，ＩＶ２と、入力電圧ＩＮ＋とＩＮ－の大小判別を行う差動対Ｄ１と、クロック信号ＣＬＫに従ってダイナミックコンパレータ１のオン／オフを切り替えるスイッチＭ０とを有している。第１のＣＭＯＳインバータＩＶ１は、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４から構成され、第２のＣＭＯＳインバータＩＶ２は、ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ６から構成される。差動対Ｄ１は、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２から構成される。ダイナミックコンパレータ１がスイッチＭ０によってオンすると、差動対Ｄ１に供給されている入力電圧ＩＮ＋とＩＮ－の差分に応じた電流差が生ずることにより、負荷として接続された第１のＣＭＯＳインバータＩＶ１と第２のＣＭＯＳインバータＩＶ２との間に能力差が発生することで、入力電圧ＩＮ＋とＩＮ－の大小判別が可能となる。
　なお、ダイナミックコンパレータに関する先行技術文献として、例えば特許文献１が知られている。
日本国公開特許公報第２００７－３１８４５７号
　ところが、電源電圧をVdd，ＰＭＯＳトランジスタＭ３，Ｍ５の閾値電圧をVth_p，ＮＭＯＳトランジスタＭ４，Ｍ６の閾値電圧をVth_nとすると、Vdd<Vth_p+Vth_nのときのような低電圧の電源電圧Vddで動作する場合、ＣＭＯＳインバータＩＶ１，ＩＶ２に十分な電流を流す能力が発生しないため、正帰還をかけても出力が切り替わらず、正常に大小判別を行うことができない。
　例えば、図２は、ＣＭＯＳインバータの入出力が釣り合った状態を示している。Veff_pは、ＰＭＯＳトランジスタＭ３のオーバードライブ電圧を表し、Veff_nは、ＮＭＯＳトランジスタＭ４のオーバードライブ電圧を表している。電源電圧Vddが高いときには、ＰＭＯＳトランジスタＭ３のゲート－ソース間に駆動電圧(Vth_p+Veff_p)を印加することによりＰＭＯＳトランジスタＭ３はオンし、ＮＭＯＳトランジスタＭ４のゲート－ソース間に駆動電圧(Vth_n+Veff_n)を印加することによりＮＭＯＳトランジスタＭ４はオンする。しかしながら、電源電圧Vddが低くなりすぎると、トランジスタＭ３とＭ４をオン可能な駆動電圧が不足することにより、トランジスタＭ３とＭ４にドレイン電流Idを流すことができなくなるため、正帰還を正しく機能させることができない。
　すなわち、電源電圧Vddの状態がオーバードライブ電圧Veffを十分確保できない低電圧状態のときには、図３に示されるように、クロック信号ＣＬＫがハイレベルになっても、正帰還をかけた２つのＣＭＯＳインバータの出力電圧ＯＵＴ＋とＯＵＴ－が容易に静定しないため、所望の時間内に入力電圧ＩＮ＋とＩＮ－の大小判別を行うことができない（入力電圧ＩＮ＋とＩＮ－の大小の判定時間が延びてしまう）。
　そこで、本発明は、Vdd<Vth_p+Vth_nのときのような低電源電圧状態においても、正常に動作することが可能なコンパレータ及びそれを備えるＡＤ変換器の提供を目的とする。
　上記目的を達成するため、本発明に係るコンパレータは、
　クロック信号に同期してオン／オフするスイッチと、
　前記スイッチのオン／オフに同期して比較動作を行う差動対と、
　前記差動対による比較結果を出力する正帰還部とを有する、コンパレータであって、
　前記正帰還部が、
　第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの間に挿入された第１の抵抗と、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間に挿入された第２の抵抗とを備え、
　前記第１の抵抗の低電位側に前記第２のＰＭＯＳトランジスタのゲートが接続され、前記第１の抵抗の高電位側に前記第２のＮＭＯＳトランジスタのゲートが接続され、前記第２の抵抗の低電位側に前記第１のＰＭＯＳトランジスタのゲートが接続され、前記第２の抵抗の高電位側に前記第１のＮＭＯＳトランジスタのゲートが接続されている、ことを特徴とするものである。
　また、上記目的を達成するため、本発明に係るＡＤ変換器は、本発明に係るコンパレータを備えるものである。
　本発明によれば、Vdd<Vth_p+Vth_nのときのような低電源電圧状態においても、正常に動作することができる。
従来のダイナミックコンパレータ１の構成図である。 ＣＭＯＳインバータの入出力が釣り合った状態を示している。 従来技術の場合の判定時間を示した図である。 本発明の第１の実施形態であるダイナミックコンパレータ２の構成図である。 本発明を適用した場合の判定時間を示した図である。 本発明の第２の実施形態であるダイナミックコンパレータ３の構成図である。 本発明の第３の実施形態であるダイナミックコンパレータ４の構成図である。 本発明の実施形態であるΔΣ型ＡＤ変換器の構成図である。 本発明の第４の実施形態であるダイナミックコンパレータ５の構成図である。
　以下、図面を参照して、本発明を実施するための形態の説明を行う。なお、各図面において、ゲートに丸印を付したトランジスタはＰチャネル型ＭＯＳトランジスタを表し、ゲートに丸印を付していないトランジスタはＮチャネル型ＭＯＳトランジスタを表す。
　図４は、本発明の第１の実施形態であるダイナミックコンパレータ２の構成図である。ダイナミックコンパレータ２は、クロック信号ＣＬＫに同期してオン／オフするスイッチとして機能するトランジスタＭ０と、トランジスタＭ０のオン／オフに同期して比較動作を行う差動対Ｄ１と、差動対Ｄ１による比較結果を出力する正帰還部Ｆ１とを有し、ＣＭＯＳプロセスを含む半導体集積回路に集積されている。
　トランジスタＭ０は、ゲートに供給されるクロック信号ＣＬＫがハイレベルのときオンし、ゲートに供給されるクロック信号ＣＬＫがローレベルのときオフする。トランジスタＭ０がオン状態で、差動対Ｄ１は比較動作を行うことが可能となり、トランジスタＭ０がオフ状態で、差動対Ｄ１は比較動作を行うことが不可能となる。トランジスタＭ０は、ソースがグランドに接続され、ドレインが差動対Ｄ１のソースに接続されている。
　差動対Ｄ１は、ソースがノードａで共通接続された一対のトランジスタＭ１とＭ２によって構成されている。トランジスタＭ１のゲートに入力電圧ＩＮ＋が供給され、トランジスタＭ２のゲートに入力電圧ＩＮ－が供給される。差動対Ｄ１は、入力電圧ＩＮ＋とＩＮ－の大小関係を比較する。
　正帰還部Ｆ１は、第１のＣＭＯＳインバータを構成するトランジスタＭ３，Ｍ４と、トランジスタＭ３とＭ４との間に挿入された第１の抵抗Ｒ１と、第２のＣＭＯＳインバータを構成するトランジスタＭ５，Ｍ６と、トランジスタＭ５とＭ６との間に挿入された第２の抵抗Ｒ２とを備えている。正帰還部Ｆ１は、電源電圧Vddと差動対Ｄ１のドレインとの間に配置されている。トランジスタＭ３とＭ５のソースは、電源電圧Vddに接続され、トランジスタＭ４のソースは、トランジスタＭ１のドレインにノードｂで接続され、トランジスタＭ６のソースは、トランジスタＭ２のドレインにノードｃで接続されている。
　また、抵抗Ｒ１の低電位側に接続されたトランジスタＭ４のドレインに、トランジスタＭ５のゲートが接続されている。抵抗Ｒ１の高電位側のノードｄに接続されたトランジスタＭ３のドレインに、トランジスタＭ６のゲートが接続されている。抵抗Ｒ２の低電位側に接続されたトランジスタＭ６のドレインに、トランジスタＭ２のゲートが接続されている。抵抗Ｒ２の高電位側のノードｅに接続されたトランジスタＭ５のドレインに、トランジスタＭ４のゲートが接続されている。
　出力電圧ＯＵＴ－は、抵抗Ｒ１とトランジスタＭ４のドレインとの接続点から取り出され、出力電圧ＯＵＴ＋は、抵抗Ｒ２とトランジスタＭ６のドレインとの接続点から取り出される。
　正帰還部Ｆ１がこのような構成を有することにより、電源電圧Vddが低電圧状態であっても、ＣＭＯＳインバータの各ゲートに十分な電圧が印加できるため、図５に示されるように、図３に比べて、低電圧動作における出力の静定時間を短縮することができ、所望の時間内に入力電圧ＩＮ＋とＩＮ－の大小判別を行うことができる。
　すなわち、抵抗Ｒ１に流れる電流によって発生する抵抗Ｒ１の両端電圧により、トランジスタＭ６のゲート電位を持ち上げるとともに、トランジスタＭ５のゲート電位を引き下げることができる。同様に、抵抗Ｒ２に流れる電流によって発生する抵抗Ｒ２の両端電圧により、トランジスタＭ４のゲート電位を持ち上げるとともに、トランジスタＭ３のゲート電位を引き下げることができる。その結果、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６それぞれのゲート－ソース間に印加されるゲート駆動電圧を上げることができるので、電源電圧Vddが低電圧状態であっても、正帰還を正しく機能させることができる。
　図６は、本発明の第２の実施形態であるダイナミックコンパレータ３の構成図である。図４と同様の構成については、その説明を省略する。ＣＭＯＳインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に挿入される抵抗は、図４に示したような通常の抵抗体でもよいが、図６のダイナミックコンパレータ３の正帰還部Ｆ２は、ゲートを低電位（例えば、グランド）に接続したＰＭＯＳトランジスタとゲートを高電位（例えば、電源電圧Vdd）に接続したＮＭＯＳトランジスタとを並列に組み合わせた構成を抵抗として使用する構成である。以下、このように並列に組み合わせた構成を「並列トランジスタ」という。並列トランジスタＰＴ１は、トランジスタＭ７とＭ８から構成され、並列トランジスタＰＴ２は、トランジスタＭ９とＭ１０から構成される。
　この場合、並列トランジスタＰＴ１及びＰＴ２は、低電源電圧状態では抵抗値が高くなり、高電源電圧状態では抵抗値が低くなるような可変抵抗として機能する。なぜならば、電源電圧Vddがある程度下がると、並列トランジスタＰＴ１及びＰＴ２のゲート－ソース間電圧を十分に確保できなくなり、並列トランジスタＰＴ１及びＰＴ２のオン抵抗が増加して、並列トランジスタＰＴ１及びＰＴ２に電流が流れにくくなるからである。並列トランジスタＰＴ１及びＰＴ２が可変抵抗として機能することで、ＣＭＯＳインバータにほとんど電流が流れないような低電源電圧状態においても、抵抗の両端（すなわち、並列トランジスタＰＴ１及びＰＴ２のドレイン－ソース間）に十分な電位差を発生させることができるので、図４の場合よりも電源電圧Vddが低電圧の状態で、ダイナミックコンパレータ３の正常動作が可能となる。
　なお、図６に図示した構成に対して、並列トランジスタＰＴ1を、ゲートが高電位に接続されたトランジスタＭ７に置き換え、且つ、並列トランジスタＰＴ２を、ゲートが高電位に接続されたトランジスタＭ９に置き換えた構成でもよい（トランジスタＭ８，Ｍ１０を削除）。また、図６に図示した構成に対して、並列トランジスタＰＴ1を、ゲートが低電位に接続されたトランジスタＭ８に置き換え、且つ、並列トランジスタＰＴ２を、ゲートが低電位に接続されたトランジスタＭ１０に置き換えた構成でもよい（トランジスタＭ７，Ｍ９を削除）。しかしながら、並列トランジスタＰＴ１及びＰＴ２のオン抵抗は、一方のトランジスタのみの構成に比べて、電源電圧Vddの変化に対する変動が小さいため、図６に図示した構成は、電源電圧Vddが低電圧の状態でダイナミックコンパレータの動作が安定するという点で有利である。
　図７は、本発明の第３の実施形態であるダイナミックコンパレータ４の構成図である。上述の実施形態と同様の構成については、その説明を省略する。ダイナミックコンパレータ４は、トランジスタＭ１にＣＲフィルタＦＬ１が接続され、トランジスタＭ２のゲートにＣＲフィルタＦＬ２が接続された構成を有している。このようなＣＲフィルタを構成することによって、入力されたクロック信号ＣＬＫに同期してダイナミックコンパレータ４が大小判別を行うときに（具体的には、ノードａの電圧レベルが反転するときに）、差動対Ｄ１のゲート容量を介して入力電圧ＩＮ＋，ＩＮ－に重畳するノイズを抑えることができる。
　ＣＲフィルタＦＬ１は、トランジスタＭ１のゲートに直列接続された抵抗Ｒ３と、トランジスタＭ１のゲート－グランド間に配置されたキャパシタＣ１とから構成される。ＣＲフィルタＦＬ２は、トランジスタＭ２のゲートに直列接続された抵抗Ｒ４と、トランジスタＭ２のゲート－グランド間に配置されたキャパシタＣ２とから構成される。
　例えば、図８に示したΔΣ型ＡＤ変換器１０のように、積分器の出力電圧がダイナミックコンパレータの差動対に入力される構成の場合、積分器と差動対との間にノイズフィルタ（具体的には、ＣＲフィルタＦＬ１及びＦＬ２）を設けることによって、積分器の出力に伝わるノイズを抑えることができるので、ＡＤ変換精度が低下することを抑えることができる。また、積分器の出力にノイズが伝わっても、積分器に用いているオペアンプＡ２の動作が正常動作に回復するまでの時間を短縮することができる。
　また、２次以上のΔΣ型ＡＤ変換器において、積分器間の接続部など、サンプリング時に出力が変動する箇所に、ノイズフィルタを挿入することによって、ＡＤ変換精度の低下を抑えることができる。図８の場合、１段目の積分器のオペアンプＡ１と２段目の積分器のサンプルホールド回路ＳＨ２との間に、ＣＲフィルタＦＬ３及びＦＬ４が挿入されている。
　ＣＲフィルタＦＬ３は、オペアンプＡ１の第１の出力部とサンプルホールド回路ＳＨ２の第１の入力部との間に直列に配置された抵抗Ｒ５と、サンプルホールド回路ＳＨ２の第１の入力部とグランドとの間に配置されたキャパシタＣ１５とから構成される。ＣＲフィルタＦＬ４は、オペアンプＡ１の第２の出力部とサンプルホールド回路ＳＨ２の第２の入力部との間に直列に配置された抵抗Ｒ６と、サンプルホールド回路ＳＨ２の第２の入力部とグランドとの間に配置されたキャパシタＣ１６とから構成される。
　ΔΣ型ＡＤ変換器１０は、アナログの差動入力電圧Ｉｎｐｕｔ＋，Ｉｎｐｕｔ－を、ハイレベル又はローレベルのデジタルの差動出力信号Ｑ，ＱＸに変換する。信号Ｑは、ダイナミックコンパレータの出力電圧ＯＵＴ＋に相当し、信号ＱＸは、ダイナミックコンパレータの出力電圧ＯＵＴ－に相当する。
　サンプルホールド回路ＳＨ１は、差動入力電圧Ｉｎｐｕｔ＋，Ｉｎｐｕｔ－を差動出力信号Ｑ，ＱＸに従ってサンプルホールドし、そのサンプルホールドした電圧を１段目の積分器に供給する。１段目の積分器は、差動入力差動出力型のオペアンプＡ１と、オペアンプＡ１の差動入出力部間に接続されたキャパシタＣ１１，Ｃ１２とを備える。１段目の積分器の出力は、ＣＲフィルタＦＬ３，ＦＬ４を介して、サンプルホールド回路ＳＨ２に入力される。サンプルホールド回路ＳＨ２は、ＣＲフィルタＦＬ３，ＦＬ４を介して入力された１段目の積分器の出力を差動出力信号Ｑ，ＱＸに従ってサンプルホールドし、そのサンプルホールドした電圧を２段目の積分器に供給する。２段目の積分器は、差動入力差動出力型のオペアンプＡ２と、オペアンプＡ２の差動入出力部間に接続されたキャパシタＣ１３，Ｃ１４とを備える。２段目の積分器の出力は、ＣＲフィルタＦＬ１，ＦＬ２を介して、ダイナミックコンパレータに入力される。
　図９は、本発明の第４の実施形態であるダイナミックコンパレータ５の構成図である。上述の実施形態と同様の構成については、その説明を省略する。
　ダイナミックコンパレータ５は、図６の構成に対して、トランジスタＭ０が削除され、差動入力を受ける差動対Ｄ１の基準電極（図９の場合、トランジスタＭ１，Ｍ２のソース電極）が一定の低電位（例えば、グランド）に固定されている。そして、ダイナミックコンパレータ５の低電圧動作を可能にするための並列トランジスタＰＴ１及びＰＴ２は、互いにレベルが反転したクロック信号ＣＬＫとＣＬＫ＿Ｎが入力されることで、図６の場合と同様の可変抵抗の機能に加えて、差動対Ｄ１の比較動作の実行可否を切り替える機能も備えている。
　図６の構成の場合、上述したように、ノードａがスイッチＭ０によってグランドに接続される時、差動対Ｄ１のゲート－ソース間容量を通して過渡的に電流が流れて、入力電圧ＩＮ＋，ＩＮ－にノイズが重畳するおそれがある。しかしながら、図９の構成のように、差動対Ｄ１のソース電極が定電位に固定されることで、差動対Ｄ１のゲート－ソース間電圧の変動が抑えられるため、入力電圧ＩＮ＋，ＩＮ－に重畳するノイズを抑制できる。また、重畳ノイズを抑制できるため、入力電圧ＩＮ＋，ＩＮ－を供給する前段の回路の安定性が向上する。
　図９のダイナミックコンパレータ５の正帰還部Ｆ３の場合、ＮＭＯＳトランジスタＭ７，Ｍ９のゲートそれぞれに共通のクロック信号ＣＬＫが入力され、ＰＭＯＳトランジスタＭ８，Ｍ１０のゲートそれぞれに共通のクロック信号ＣＬＫ＿Ｎが入力される。トランジスタＭ７にクロック信号ＣＬＫが入力され、トランジスタＭ８にクロック信号ＣＬＫ＿Ｎが入力されることで、トランジスタＭ７，Ｍ８は同じタイミングでオンする。トランジスタＭ９，Ｍ１０についても同様である。トランジスタM７，M９は、クロック信号ＣＬＫがハイレベルのときオンし、ローレベルのときオフする。トランジスタM８，M１０は、クロック信号ＣＬＫ＿Ｎがハイレベルのときオフし、ローレベルのときオンする。
　クロック信号ＣＬＫがローレベルであり且つクロック信号ＣＬＫ＿Ｎがハイレベルのとき、並列トランジスタＰＴ１及びＰＴ２は共にオフするため、差動対Ｄ１は比較動作を行うことが不可能となる。逆に、クロック信号ＣＬＫがハイレベルであり且つクロック信号ＣＬＫ＿Ｎがローレベルのとき、並列トランジスタＰＴ１及びＰＴ２は共にオンするため、差動対Ｄ１は比較動作を行うことが可能となる。クロック信号ＣＬＫ及びＣＬＫ＿Ｎのハイレベルは、電源電圧Vddのレベルに設定すればよく、クロック信号ＣＬＫ及びＣＬＫ＿Ｎのローレベルはグランドレベルに設定すればよい。
　クロック信号ＣＬＫのハイレベルを電源電圧Vddのレベルに設定すると、電源電圧Vddが減少するにつれて、並列トランジスタＰＴ１及びＰＴ２のオン抵抗が増加する。そのため、クロック信号ＣＬＫ，ＣＬＫ＿Ｎのレベルが差動対Ｄ１の比較動作を可能にするレベルのとき、並列トランジスタＰＴ１及びＰＴ２のオン抵抗の増加によって、トランジスタＭ４，Ｍ６のゲート電位を持ち上げるとともに、トランジスタＭ３，Ｍ５のゲート電位を引き下げることができる。その結果、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６それぞれのゲート－ソース間に印加されるゲート駆動電圧を上げることができるので、電源電圧Vddが低電圧状態であっても、正帰還を正しく機能させることができる。
　また、トランジスタＭ３とＭ５を、クロック信号ＣＬＫ＿Ｎに応じて、オン／オフさせるスタンバイ回路を設けてもよい。図９には、スタンバイ回路ＳＢ１が例示されている。スタンバイ回路ＳＢ１は、クロック信号ＣＬＫ＿Ｎがゲートに入力されるＮＭＯＳトランジスタＭ１１とＭ１２から構成される。このようなスタンバイ回路を設けることで、各トランジスタのノードの電荷（例えば、トランジスタのソース（又は、ドレイン）と基板との間の寄生容量の電荷）をクロック信号ＣＬＫ＿Ｎのクロック周期毎に初期化できる。つまり、各トランジスタのノードの電荷が変化しても、その電荷をクロック信号ＣＬＫ＿Ｎのクロック周期毎に一定の値に戻すことができるので、ダイナミックコンパレータの比較精度を向上できる。
　図９のスタンバイ回路ＳＢ１の場合、トランジスタＭ１１，Ｍ１２のソースは、グランドに接続されている。トランジスタＭ１１のドレインは、トランジスタＭ５のゲート（すなわち、並列トランジスタＰＴ１とトランジスタＭ４のドレインとの間の比較結果の出力点）に接続されている。トランジスタＭ１２のドレインは、トランジスタＭ３のゲート（すなわち、並列トランジスタＰＴ２とトランジスタＭ６のドレインとの間の比較結果の出力点）に接続される。
　クロック信号ＣＬＫ＿Ｎのレベルが差動対Ｄ１の比較動作が行われるローレベルのとき、トランジスタＭ１１，Ｍ１２はオフする。そのため、スタンバイ回路ＳＢ１は、クロック信号ＣＬＫ＿Ｎがローレベルのときには、差動対Ｄ１の比較動作に作用しない。
　一方、クロック信号ＣＬＫ＿Ｎのレベルが差動対Ｄ１の比較動作が行われないハイレベルのとき、トランジスタＭ１１，Ｍ１２はオンする。トランジスタＭ１１，Ｍ１２がオンすると、並列トランジスタＰＴ１とトランジスタＭ４とトランジスタＭ５との接続ノード及び並列トランジスタＰＴ２とトランジスタＭ６とトランジスタＭ３との接続ノードが共にローレベル（グランドレベル）になる。また、トランジスタＭ１１，Ｍ１２がオンすると、トランジスタＭ３，Ｍ５はオンするので、並列トランジスタＰＴ１とトランジスタＭ３とトランジスタＭ６との接続ノードｄ及び並列トランジスタＰＴ２とトランジスタＭ５とトランジスタＭ４との接続ノードｅが共にハイレベル（電源電圧Vddのレベル）になる。このように、クロック信号ＣＬＫ＿Ｎがローレベルからハイレベルに切り替わるたびに、各接続ノードを一定のレベルに初期化できる。
　以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
　例えば、本発明の実施形態として、一対のＮＭＯＳトランジスタで構成された差動対を有するダイナミックコンパレータを示したが、本発明は、一対のＰＭＯＳトランジスタで構成された差動対を有するダイナミックコンパレータにも適用することができる。
　また、本発明は、襷掛けされたトランジスタ（例えば、図４の場合、Ｍ３，Ｍ４，Ｍ５，Ｍ６）のそれぞれに、各トランジスタのドレイン－ソース間を短絡可能なスイッチ素子（典型的には、トランジスタ）を、並列に接続した構成にも適用できる。
　また、本発明の実施形態として、ΔΣ型ＡＤ変換器を示したが、本発明は、パイプライン型、逐次比較型、フラッシュ型などの他の形式のＡＤ変換器にも適用できる。
　本国際出願は、２０１０年９月１５日に出願した日本国特許出願第２０１０－２０７２２６号に基づく優先権を主張するものであり、日本国特許出願第２０１０－２０７２２６号の全内容を本国際出願に援用する。
　１，２，３，４，５　ダイナミックコンパレータ
　１０　ΔΣ型ＡＤ変換器
　Ａ＊　オペアンプ
　Ｃ＊　キャパシタ
　Ｄ１　差動対
　Ｆ＊　正帰還部
　ＦＬ＊　ＣＲフィルタ
　ＩＶ１，ＩＶ２　ＣＭＯＳインバータ
　Ｍ＊　ＭＯＳＦＥＴ
　ＰＴ１，ＰＴ２　並列トランジスタ
　Ｒ＊　抵抗
　ＳＢ１　スタンバイ回路
　ＳＨ＊　サンプルホールド回路
　＊は数字

Claims (7)

  1. 　クロック信号に同期してオン／オフするスイッチと、
    　前記スイッチのオン／オフに同期して比較動作を行う差動対と、
    　前記差動対による比較結果を出力する正帰還部とを有する、コンパレータであって、
    　前記正帰還部が、
    　第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの間に挿入された第１の抵抗と、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間に挿入された第２の抵抗とを備え、
    　前記第１の抵抗の低電位側に前記第２のＰＭＯＳトランジスタのゲートが接続され、前記第１の抵抗の高電位側に前記第２のＮＭＯＳトランジスタのゲートが接続され、前記第２の抵抗の低電位側に前記第１のＰＭＯＳトランジスタのゲートが接続され、前記第２の抵抗の高電位側に前記第１のＮＭＯＳトランジスタのゲートが接続されている、ことを特徴とする、コンパレータ。
  2. 　前記第１の抵抗及び前記第２の抵抗の抵抗値が、前記正帰還部の電源電圧が低くなるにつれて高くなる、請求項１に記載のコンパレータ。
  3. 　前記第１の抵抗及び前記第２の抵抗が、ゲートを低電位に接続したＰＭＯＳトランジスタ、ゲートを高電位に接続したＮＭＯＳトランジスタ又はそれらのトランジスタの並列構成である、請求項２に記載のコンパレータ。
  4. 　前記スイッチは、前記第１の抵抗及び前記第２の抵抗であり、
    　前記第１の抵抗及び前記第２の抵抗は、第１のクロック信号がゲートに入力されるＮＭＯＳトランジスタと、前記第１のクロック信号に対してレベルが反転した第２のクロック信号がゲートに入力されるＰＭＯＳトランジスタとの並列構成を有し、
    　前記差動対の基準電極が定電位に固定された、請求項２に記載のコンパレータ。
  5. 　前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタを、前記第２のクロック信号に応じて、オン／オフさせる回路を有する、請求項４に記載のコンパレータ。
  6. 　前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタが、第１のＣＭＯＳインバータの構成素子であり、
    　前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタが、第２のＣＭＯＳインバータの構成素子である、請求項１に記載のコンパレータ。
  7. 　請求項１に記載のコンパレータを備える、ＡＤ変換器。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016058775A (ja) * 2014-09-05 2016-04-21 国立大学法人山梨大学 １ビットａｄ変換器、それを用いた受信機及び無線通信システム
JP2019198046A (ja) * 2018-05-11 2019-11-14 オムロン株式会社 信号処理回路
CN112350696A (zh) * 2020-10-23 2021-02-09 广东工业大学 一种双反馈回路比较器
US10998895B2 (en) 2019-09-09 2021-05-04 Kabushiki Kaisha Toshiba Electronic circuit
CN115296672A (zh) * 2022-08-05 2022-11-04 珠海城市职业技术学院 一种基于单极性晶体管的σδ调制器
US11698400B2 (en) 2019-09-09 2023-07-11 Kabushiki Kaisha Toshiba Electronic circuit

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9130547B1 (en) * 2014-07-17 2015-09-08 Realtek Semiconductor Corp. Rail-to-rail comparator circuit and method thereof
US9419638B1 (en) * 2015-06-01 2016-08-16 Nvidia Corporation High speed comparator with digitally calibrated threshold
JP2017112537A (ja) * 2015-12-17 2017-06-22 シナプティクス・ジャパン合同会社 インバータ回路
TWI652904B (zh) 2018-01-10 2019-03-01 威盛電子股份有限公司 高速內遲滯型比較器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04195891A (ja) * 1990-11-27 1992-07-15 Nec Ic Microcomput Syst Ltd 増幅回路
JPH0774600A (ja) * 1993-08-31 1995-03-17 Yokogawa Electric Corp コンパレータ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5272395A (en) 1991-04-05 1993-12-21 Analog Devices, Inc. CMOS strobed comparator
GB9926070D0 (en) * 1999-11-03 2000-01-12 Sgs Thomson Microelectronics Complementary logic circuit
JP3998553B2 (ja) * 2002-09-30 2007-10-31 Ｎｅｃエレクトロニクス株式会社 差動出力回路，及びそれを用いた回路
US7514966B2 (en) * 2005-06-02 2009-04-07 Via Technologies, Inc. Fast, low offset ground sensing comparator
JP2007318457A (ja) 2006-05-25 2007-12-06 Sony Corp コンパレータ並びにａ／ｄ変換器
CN1949668B (zh) * 2006-10-25 2011-09-14 华中科技大学 一种单端输入的迟滞比较电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04195891A (ja) * 1990-11-27 1992-07-15 Nec Ic Microcomput Syst Ltd 増幅回路
JPH0774600A (ja) * 1993-08-31 1995-03-17 Yokogawa Electric Corp コンパレータ

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016058775A (ja) * 2014-09-05 2016-04-21 国立大学法人山梨大学 １ビットａｄ変換器、それを用いた受信機及び無線通信システム
JP2019198046A (ja) * 2018-05-11 2019-11-14 オムロン株式会社 信号処理回路
JP7238269B2 (ja) 2018-05-11 2023-03-14 オムロン株式会社 信号処理回路
US10998895B2 (en) 2019-09-09 2021-05-04 Kabushiki Kaisha Toshiba Electronic circuit
US11698400B2 (en) 2019-09-09 2023-07-11 Kabushiki Kaisha Toshiba Electronic circuit
CN112350696A (zh) * 2020-10-23 2021-02-09 广东工业大学 一种双反馈回路比较器
CN112350696B (zh) * 2020-10-23 2023-01-20 广东工业大学 一种双反馈回路比较器
CN115296672A (zh) * 2022-08-05 2022-11-04 珠海城市职业技术学院 一种基于单极性晶体管的σδ调制器

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