JPH04195891A - 増幅回路 - Google Patents
増幅回路Info
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- JPH04195891A JPH04195891A JP2327739A JP32773990A JPH04195891A JP H04195891 A JPH04195891 A JP H04195891A JP 2327739 A JP2327739 A JP 2327739A JP 32773990 A JP32773990 A JP 32773990A JP H04195891 A JPH04195891 A JP H04195891A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、MOS型電界効果トランジスタによって構成
された増幅回路に関する。
された増幅回路に関する。
[従来の技術]
従来、この種の増幅回路は、半導体メモリにおいてはセ
ンスアンプ、データアンプ等の微小差信号増幅に用いら
れ、高速動作、高センス感度、低消費電力および占有面
積の少なさが要求されている。特に、ダイナミック型の
RAMに用いられる場合には、アクセス時間の高速化の
ための最大の障害となるのがセルおよび、データバスの
微小差信号増幅回路であるセンスアンプおよびデータア
ンプである。しかも、センスアンプは、セルアレイ内の
回路となるため、素子数、トランジスタサイズの上での
制約が大きく、安易な高速化は行ない得ない。また、同
一型式、同一サイズのセンスアンプにおいても、センス
タイミングにより、スビードとセンスマージンのトレー
ドオフが行なわれるだけであり、容易にスピード、セン
スマージン、感度、面積をすべて満足することはできな
い状態となっている。
ンスアンプ、データアンプ等の微小差信号増幅に用いら
れ、高速動作、高センス感度、低消費電力および占有面
積の少なさが要求されている。特に、ダイナミック型の
RAMに用いられる場合には、アクセス時間の高速化の
ための最大の障害となるのがセルおよび、データバスの
微小差信号増幅回路であるセンスアンプおよびデータア
ンプである。しかも、センスアンプは、セルアレイ内の
回路となるため、素子数、トランジスタサイズの上での
制約が大きく、安易な高速化は行ない得ない。また、同
一型式、同一サイズのセンスアンプにおいても、センス
タイミングにより、スビードとセンスマージンのトレー
ドオフが行なわれるだけであり、容易にスピード、セン
スマージン、感度、面積をすべて満足することはできな
い状態となっている。
次に、微小差信号増幅回路の動作の概略を、ダイナミッ
クRAMのセンスアンプの場合を用いて説明する。なお
、ここでは、ダイナミックRAMのセンスアンプを代表
として説明するが、本発明の増幅回路は、ダイナミック
RAMのセンスアンプとして用いられるのみでなく、デ
ータアンプやスタティックRAMのセンスアンプ、その
他にも適用可能であり、使用範囲を制限するものではな
い。
クRAMのセンスアンプの場合を用いて説明する。なお
、ここでは、ダイナミックRAMのセンスアンプを代表
として説明するが、本発明の増幅回路は、ダイナミック
RAMのセンスアンプとして用いられるのみでなく、デ
ータアンプやスタティックRAMのセンスアンプ、その
他にも適用可能であり、使用範囲を制限するものではな
い。
第4図は従来のセンスアンプの最も単純で、しかも代表
的な回路図である。この回路は、相互にクロス接続され
たP−ch トランジスタQ、、Q2およびN−ch
トランジスタQ、、Q42対により構成されたフリップ
フロップ回路であり、P−ch側およびN−ch側の活
性化信号である信号φ、およびφ7が、それぞれのドレ
インおよびソースに接続されている。
的な回路図である。この回路は、相互にクロス接続され
たP−ch トランジスタQ、、Q2およびN−ch
トランジスタQ、、Q42対により構成されたフリップ
フロップ回路であり、P−ch側およびN−ch側の活
性化信号である信号φ、およびφ7が、それぞれのドレ
インおよびソースに接続されている。
第3図はセンス動作のタイミング図を示す図であり、以
下この図を用いて、第4図の増幅回路の動作を説明する
。
下この図を用いて、第4図の増幅回路の動作を説明する
。
時刻t。以前において、ワード線はロウレt\ル、デイ
ジット線ペアD、■は互いにバランス]/2Vccレベ
ル、センスアンプの活性化信号φP1φ、も互いにバラ
ンスしてデイジット線り、Dと同様の1/2Vccレベ
ルとなっている。したがって、MOSトランジスタQ、
、Q2.Q3.Q4はすへてオフ状態となっている。時
刻toにおいて、ワード線が活性化され、ハイレベルと
なると、第12図に示す様なダイナミックRA、 Mの
メモリセルのトラスファトランジスタQzはオン状態と
なり、節点N、に蓄えられていた電荷かデイジット線り
に伝達され、メモリセル容量C1と、デイジット線りの
浮遊容量C2との容量分割によってデイジット線りのレ
ベルは変化し、レファレンス側のデイジット線りとの間
に差電位が生じる。一般にこの差電位は数+mVから数
百mVであり、この差電位をセンスアンプによって増幅
して、セルアレイ外部に伝達することになる。
ジット線ペアD、■は互いにバランス]/2Vccレベ
ル、センスアンプの活性化信号φP1φ、も互いにバラ
ンスしてデイジット線り、Dと同様の1/2Vccレベ
ルとなっている。したがって、MOSトランジスタQ、
、Q2.Q3.Q4はすへてオフ状態となっている。時
刻toにおいて、ワード線が活性化され、ハイレベルと
なると、第12図に示す様なダイナミックRA、 Mの
メモリセルのトラスファトランジスタQzはオン状態と
なり、節点N、に蓄えられていた電荷かデイジット線り
に伝達され、メモリセル容量C1と、デイジット線りの
浮遊容量C2との容量分割によってデイジット線りのレ
ベルは変化し、レファレンス側のデイジット線りとの間
に差電位が生じる。一般にこの差電位は数+mVから数
百mVであり、この差電位をセンスアンプによって増幅
して、セルアレイ外部に伝達することになる。
時刻t2において、センスアンプの活性化信号φ、およ
びφ9が活性化すると、センスアンプのフリップフロッ
プの28点り、D間に△Vの差電位が生じているため、
トランジスタQ、、Q2.Q3゜Q4はいずれもオン状
態となるが、オンの度合いに差が生じ、D、D間の差電
位は加速度的に増大されることになる。今、選択された
ワード線上のメモリのセルデータがハイレベルであった
と仮定した場合、デイジットD側のレベルば、ワード線
選択時に△Vだけ上昇して]/2Vcc+△■となるが
、レファレンス側のデイジット線nはI/2Vccのま
まとなっている。したがって、トランジスタQ1のゲー
トレベルはI/2Vcc、ソースは!/2Vcc+△V
となり、一方、トランジスタQ2のゲートレベルは1/
2Vcc+Δ■、ソースレベルはI/2Vccとなって
いるため、P−ch側センスアンプ活性化信号φ1カ月
/2Vccレベルから上昇すると、デイジット側りには
トランジスタQ1を通して多量の電荷か供給され、一方
、デイジット線百側にはトランジスタQ2を通して少量
の電荷のみ供給されることになる。N−ch側のトラン
ジスタQ、、Q4についても、同様に、トランジスタQ
、のゲートが1/2Vccレベル、トレイン力月/2V
cc+ΔV、トランジスタQ4のゲートが1/2Vcc
+八■レベル、トレインが1/2Vccレベルとなって
いるため、N−ch側のセンスアンプ活性化信号φ8の
活性化時には、トランジスタQ3を通しての電荷の引き
抜きは小量となり、トランジスタQ4を通しての電荷の
引き抜きは多量となる。この動作によりセンスアンプに
よるセルデータの増幅が行なわれ、デイジット線りの電
位はVccへ、デイジット線″5電位はGNDレベルへ
と遷移する。時刻t8において、デイジット線り、Dの
間に十分な差電位が生じた後、列デコーダの選択信号で
あるφ、が活性化すると、デイジット線対り、Dのセル
情報はトランジスタQ5Qaを通して、I/i]バスに
伝達されることとなる。
びφ9が活性化すると、センスアンプのフリップフロッ
プの28点り、D間に△Vの差電位が生じているため、
トランジスタQ、、Q2.Q3゜Q4はいずれもオン状
態となるが、オンの度合いに差が生じ、D、D間の差電
位は加速度的に増大されることになる。今、選択された
ワード線上のメモリのセルデータがハイレベルであった
と仮定した場合、デイジットD側のレベルば、ワード線
選択時に△Vだけ上昇して]/2Vcc+△■となるが
、レファレンス側のデイジット線nはI/2Vccのま
まとなっている。したがって、トランジスタQ1のゲー
トレベルはI/2Vcc、ソースは!/2Vcc+△V
となり、一方、トランジスタQ2のゲートレベルは1/
2Vcc+Δ■、ソースレベルはI/2Vccとなって
いるため、P−ch側センスアンプ活性化信号φ1カ月
/2Vccレベルから上昇すると、デイジット側りには
トランジスタQ1を通して多量の電荷か供給され、一方
、デイジット線百側にはトランジスタQ2を通して少量
の電荷のみ供給されることになる。N−ch側のトラン
ジスタQ、、Q4についても、同様に、トランジスタQ
、のゲートが1/2Vccレベル、トレイン力月/2V
cc+ΔV、トランジスタQ4のゲートが1/2Vcc
+八■レベル、トレインが1/2Vccレベルとなって
いるため、N−ch側のセンスアンプ活性化信号φ8の
活性化時には、トランジスタQ3を通しての電荷の引き
抜きは小量となり、トランジスタQ4を通しての電荷の
引き抜きは多量となる。この動作によりセンスアンプに
よるセルデータの増幅が行なわれ、デイジット線りの電
位はVccへ、デイジット線″5電位はGNDレベルへ
と遷移する。時刻t8において、デイジット線り、Dの
間に十分な差電位が生じた後、列デコーダの選択信号で
あるφ、が活性化すると、デイジット線対り、Dのセル
情報はトランジスタQ5Qaを通して、I/i]バスに
伝達されることとなる。
第5図以下第11図まではその他の従来の増幅回路の回
路例を示す。
路例を示す。
これらの増幅回路は、センス速度の高速化とセンス感度
の同士をねらったものであり、主として、トランスファ
ートランジスタQ7.Qaの追加により、大きな負荷容
量をもつデイジット線り。
の同士をねらったものであり、主として、トランスファ
ートランジスタQ7.Qaの追加により、大きな負荷容
量をもつデイジット線り。
Dと、センスアンプの増幅節点とを切り離すことによっ
て増幅節点の負荷を軽くし、高速化と高感度化をはかっ
たものである。これらのトランスファトランジスタQ、
、Q、は、最適チャネル幅の範囲がそれほど大きくない
、すなわち、あまり大きなトランジスタを用いると抵抗
としての効果が少なく、また、あまり小さすぎる場合に
はデイジット線り、Dとセンスアンプ間の抵抗が増大す
るため、逆に、書込み時のスピード低下およびセンス時
の感度悪化も招きかねない。また、アレイ内のセルサイ
ズにより決定されるアレイ部側部の素子サイズによって
も限定される。ダイナミックRAMの場合、第12図に
示す様に、N−ch トランジスタによってトランスフ
ァトランジスタが構成されているメモリセルおよびデイ
ジット線り、Dへの電荷の供給はセンスアンプより行な
われるのが一般的であり、上述の様なデイジット線り、
Dとセンスアンプ間に接続されるトランスファトランジ
スタを用いる場合、そのトランジスタの閾値電圧■アが
問題となる。N−ch トランジスタを用いる場合には
、セルハイ側のりストアレベル、P−chトランジスタ
を用いる場合には、セルロウ側のりストアレベルが不利
となる。一般的に、ワード線レベルを電源レベルまでと
する場合には、デイジット線の電位レベルは、Vcc−
Vrh以上であれば良く、セル情報量が効率よく利用さ
れる。セル容量C1とデイジット線容量C2との比Cz
/C+の小さな場合等では、第5図に示す様な、ゲー1
−を電源レベルに固定したトランスファトランジスタQ
、、Q8を用いた増幅回路がよく用いられる。
て増幅節点の負荷を軽くし、高速化と高感度化をはかっ
たものである。これらのトランスファトランジスタQ、
、Q、は、最適チャネル幅の範囲がそれほど大きくない
、すなわち、あまり大きなトランジスタを用いると抵抗
としての効果が少なく、また、あまり小さすぎる場合に
はデイジット線り、Dとセンスアンプ間の抵抗が増大す
るため、逆に、書込み時のスピード低下およびセンス時
の感度悪化も招きかねない。また、アレイ内のセルサイ
ズにより決定されるアレイ部側部の素子サイズによって
も限定される。ダイナミックRAMの場合、第12図に
示す様に、N−ch トランジスタによってトランスフ
ァトランジスタが構成されているメモリセルおよびデイ
ジット線り、Dへの電荷の供給はセンスアンプより行な
われるのが一般的であり、上述の様なデイジット線り、
Dとセンスアンプ間に接続されるトランスファトランジ
スタを用いる場合、そのトランジスタの閾値電圧■アが
問題となる。N−ch トランジスタを用いる場合には
、セルハイ側のりストアレベル、P−chトランジスタ
を用いる場合には、セルロウ側のりストアレベルが不利
となる。一般的に、ワード線レベルを電源レベルまでと
する場合には、デイジット線の電位レベルは、Vcc−
Vrh以上であれば良く、セル情報量が効率よく利用さ
れる。セル容量C1とデイジット線容量C2との比Cz
/C+の小さな場合等では、第5図に示す様な、ゲー1
−を電源レベルに固定したトランスファトランジスタQ
、、Q8を用いた増幅回路がよく用いられる。
第6図の増幅回路は、N−ch トランスファトランジ
スタQ、、Q、のゲートレベルを制御信号φTとし、リ
ストア期間中に、この信号φ1のレベルを電源レベル以
上とし、トランジスタQ、、Q、の閾値電圧によるレベ
ル低下を防いでいる。この場合、ワード線のレベルも電
源電圧以上が必要となる。
スタQ、、Q、のゲートレベルを制御信号φTとし、リ
ストア期間中に、この信号φ1のレベルを電源レベル以
上とし、トランジスタQ、、Q、の閾値電圧によるレベ
ル低下を防いでいる。この場合、ワード線のレベルも電
源電圧以上が必要となる。
第7図の増幅回路は、トランスファトランジスタQ、、
Q、をセンスアンプのP−ch トランジスタQ 1.
Q 2とN−ch トランジスタQ3.Q4間に入れ
たものであり、第5図同様にセンス時、特にN−ch側
によるセンス時の負荷を軽減して、高感度と高速センス
を実現しているもので、同時に、P−ch )ランジス
タをトランスファトランジスタQ7.Qaのデイジット
線り側に配置しているためトランスファトランジスタQ
、Q、1の閾値電圧を補償する回路となっている。
Q、をセンスアンプのP−ch トランジスタQ 1.
Q 2とN−ch トランジスタQ3.Q4間に入れ
たものであり、第5図同様にセンス時、特にN−ch側
によるセンス時の負荷を軽減して、高感度と高速センス
を実現しているもので、同時に、P−ch )ランジス
タをトランスファトランジスタQ7.Qaのデイジット
線り側に配置しているためトランスファトランジスタQ
、Q、1の閾値電圧を補償する回路となっている。
第8図の増幅回路は、トランスファトランジスタQ、、
Q8のゲートレベルを制御信号φ丁によって制御する増
幅回路であり、−時的にφ子信号をGNDレベルとして
デイジット線とセンスアンプを完全に分離して、高速セ
ンスを行なうものである。
Q8のゲートレベルを制御信号φ丁によって制御する増
幅回路であり、−時的にφ子信号をGNDレベルとして
デイジット線とセンスアンプを完全に分離して、高速セ
ンスを行なうものである。
第9図から第11図に示す増幅回路は、さらにセンス感
度のアップと高速化を自損した回路であり、第5図およ
び第6図に示すトランスファ使用の増幅回路にデイジッ
ト!D、Dへのフィードバックを行なうものである。第
9図の増幅回路は、フィードバック用トランジスタQ9
.Q+oを相対的に能力の大きいN−ch トランジス
タにしたものであり、デイジット線り、百聞の差電位増
幅を高速に行なうことを目的としたものである。トラン
スファトランジスタQ、、Q8のゲートには制御信号φ
1が入力され、第3図のタイミング図に示す様な、−時
的なカットオフによるセンスアンプへのセルデータのラ
ッチと増幅および電源レベル以上のブーストによるディ
ジット線レベル補償が必要となる。第1○図の増幅回路
は、フィードバックトランジスタにP−ch トランジ
スタを用いた増幅回路であり、ディジット線差電位の増
幅の高速化とともに、デイジット線へのりストアレベル
の補償をも行なうものである。第11図の増幅回路はさ
らにトランスファトランジスタQ、、Q、のゲート信号
を制御信号φτとしたものであり、この場合は、信号φ
1のブーストは不要となり、−時的なデータのラッチを
目的とした信号波形で良いこととなる。
度のアップと高速化を自損した回路であり、第5図およ
び第6図に示すトランスファ使用の増幅回路にデイジッ
ト!D、Dへのフィードバックを行なうものである。第
9図の増幅回路は、フィードバック用トランジスタQ9
.Q+oを相対的に能力の大きいN−ch トランジス
タにしたものであり、デイジット線り、百聞の差電位増
幅を高速に行なうことを目的としたものである。トラン
スファトランジスタQ、、Q8のゲートには制御信号φ
1が入力され、第3図のタイミング図に示す様な、−時
的なカットオフによるセンスアンプへのセルデータのラ
ッチと増幅および電源レベル以上のブーストによるディ
ジット線レベル補償が必要となる。第1○図の増幅回路
は、フィードバックトランジスタにP−ch トランジ
スタを用いた増幅回路であり、ディジット線差電位の増
幅の高速化とともに、デイジット線へのりストアレベル
の補償をも行なうものである。第11図の増幅回路はさ
らにトランスファトランジスタQ、、Q、のゲート信号
を制御信号φτとしたものであり、この場合は、信号φ
1のブーストは不要となり、−時的なデータのラッチを
目的とした信号波形で良いこととなる。
[発明が解決しようとする課題]
上述した従来の増幅回路は、それぞれ回路素子の低減、
センス感度の向上、センス速度の高速化を目的としてい
るが、それぞれ次のような欠点がある。
センス感度の向上、センス速度の高速化を目的としてい
るが、それぞれ次のような欠点がある。
第4図に示す増幅回路は、素子数は最小であるが、セン
ス時に負荷の大きいデイジット線を直接ドライブしなけ
ればならず、低速で、しかもセンス感度が悪い。第5図
、第6図に示す増幅回路は、負荷の大きなデイジット線
からセンスアンプをある程度切り離しているため、セン
スアンプ内節点のf’j 1. N 2の増幅は速く、
ある程度の高速センスは可能であるが、デイジット線を
含めた全体での増幅はそれほど速くはなく、第5図の増
幅回路は情報量の絶対値が少なく、第6図の増幅回路は
、トランスファトランジスタの制御信号φ1の信号制御
かブーストアップを必要とするため複雑となる。第7図
、第8図に示す増幅回路は、トランスファトランジスタ
Q、、Q、がセンスアンプのクロスカップルトランジス
タQ、、Q2.Q3.Q4のP−ch側とN−ch側と
の中間に入っているため、デイジット線のりストアレベ
ルの心配をする必要は無いが、トランスファトランジス
タQ、、Q、で分離されたセンスアンプ節点N、、N2
の増幅は主としてN−ch側で行なわれるため、第5図
、第6図の増幅回路はとの高速性は無い。また、第9図
、第10図および第11図に示す増幅回路は、高感度、
高速センス可能な増幅回路であるか、素子数が多いとい
う欠点がある。
ス時に負荷の大きいデイジット線を直接ドライブしなけ
ればならず、低速で、しかもセンス感度が悪い。第5図
、第6図に示す増幅回路は、負荷の大きなデイジット線
からセンスアンプをある程度切り離しているため、セン
スアンプ内節点のf’j 1. N 2の増幅は速く、
ある程度の高速センスは可能であるが、デイジット線を
含めた全体での増幅はそれほど速くはなく、第5図の増
幅回路は情報量の絶対値が少なく、第6図の増幅回路は
、トランスファトランジスタの制御信号φ1の信号制御
かブーストアップを必要とするため複雑となる。第7図
、第8図に示す増幅回路は、トランスファトランジスタ
Q、、Q、がセンスアンプのクロスカップルトランジス
タQ、、Q2.Q3.Q4のP−ch側とN−ch側と
の中間に入っているため、デイジット線のりストアレベ
ルの心配をする必要は無いが、トランスファトランジス
タQ、、Q、で分離されたセンスアンプ節点N、、N2
の増幅は主としてN−ch側で行なわれるため、第5図
、第6図の増幅回路はとの高速性は無い。また、第9図
、第10図および第11図に示す増幅回路は、高感度、
高速センス可能な増幅回路であるか、素子数が多いとい
う欠点がある。
本発明の目的は、素子数か少なく、増幅動作か高速で、
センス感度が良い増幅回路を提供することである。
センス感度が良い増幅回路を提供することである。
[課題を解決するための手段」
本発明の増幅回路は、第1)第2、第3、第4の節点と
、第1および第2の制御信号と、第1の節点と第1の制
御信号との間に接続され、ゲートが第4の節点の電位に
より制御される第1の導電型の第1の電界効果トランジ
スタと、第2の節点と第1の制御信号との間に接続され
ゲートが第3の節点の電位により制御される第1の導電
型の第2の電界効果トランジスタと、第3の節点と第2
の制御信号との間に接続され、ゲートが第2の節点の電
位により制御される第2の導電型の第3の電界効果トラ
ンジスタと、第4の節点と第2の制御信号との間に接続
され、ゲートが第1の節点の電位により制御される第2
の導電型の第4の電界効果トランジスタと、第1の節点
と第3の節点との間に接続された第2の導電型の第5の
電界効果トランジスタと、第2の節点と第4の節点との
間に接続された第2の導電型の第6の電界効果トランジ
スタとを有する6 [作用コ 第5、第6のトランジスタのオン抵抗による電圧降下分
をaとすると、第1の電界効果トランジスタのゲートレ
ベルは第2の節点に接続される場合よりもaたけ低く、
第2の電界効果1〜ランシスタのゲートレベルも第]の
節点に接続される場合より低い。すなわち、第1)第2
の電界効果トランジスタの電流能力は、ゲート電位の0
分だけ上っていることになる。また、第3の電界効果ト
ランジスタのゲートレベルは第4の節点に接続される場
合よりaだけ高く、第4の電界効果トランジスタのゲー
トレベルも第3の節点に接続される場合よりもaだけ高
くなっているため、第3、第4の電界効果トランジスタ
も、電流能力はゲート電位の0分だけ上ることになる。
、第1および第2の制御信号と、第1の節点と第1の制
御信号との間に接続され、ゲートが第4の節点の電位に
より制御される第1の導電型の第1の電界効果トランジ
スタと、第2の節点と第1の制御信号との間に接続され
ゲートが第3の節点の電位により制御される第1の導電
型の第2の電界効果トランジスタと、第3の節点と第2
の制御信号との間に接続され、ゲートが第2の節点の電
位により制御される第2の導電型の第3の電界効果トラ
ンジスタと、第4の節点と第2の制御信号との間に接続
され、ゲートが第1の節点の電位により制御される第2
の導電型の第4の電界効果トランジスタと、第1の節点
と第3の節点との間に接続された第2の導電型の第5の
電界効果トランジスタと、第2の節点と第4の節点との
間に接続された第2の導電型の第6の電界効果トランジ
スタとを有する6 [作用コ 第5、第6のトランジスタのオン抵抗による電圧降下分
をaとすると、第1の電界効果トランジスタのゲートレ
ベルは第2の節点に接続される場合よりもaたけ低く、
第2の電界効果1〜ランシスタのゲートレベルも第]の
節点に接続される場合より低い。すなわち、第1)第2
の電界効果トランジスタの電流能力は、ゲート電位の0
分だけ上っていることになる。また、第3の電界効果ト
ランジスタのゲートレベルは第4の節点に接続される場
合よりaだけ高く、第4の電界効果トランジスタのゲー
トレベルも第3の節点に接続される場合よりもaだけ高
くなっているため、第3、第4の電界効果トランジスタ
も、電流能力はゲート電位の0分だけ上ることになる。
この接続により、トランスファトランジスタの負荷軽減
効果と、トランジスタの能力アップによる高速センス動
作および高感度化がはかれることになる。
効果と、トランジスタの能力アップによる高速センス動
作および高感度化がはかれることになる。
[実施例]
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第1の実施例の増幅回路の回路図であ
る。
る。
本実施例は、ダイナミックRAMのセンスアンブの場合
を示しており、デイジット線り、Dと、節点N、〜N4
、電界効果トランジスタQ1〜Q8及びセンスアンプ活
性化信号φP、φ、と入出力バスであるIlo、 Il
oとから構成されており、列デコーダによる選択情報信
号であるφア、この列側信号φ1をうけてオン/オフす
るY−スイッチトランジスタQ 5. Q−も有してい
る。
を示しており、デイジット線り、Dと、節点N、〜N4
、電界効果トランジスタQ1〜Q8及びセンスアンプ活
性化信号φP、φ、と入出力バスであるIlo、 Il
oとから構成されており、列デコーダによる選択情報信
号であるφア、この列側信号φ1をうけてオン/オフす
るY−スイッチトランジスタQ 5. Q−も有してい
る。
本実施例においては、トランスファトランジスタQ、、
Q、のゲルトレベルは電源レベル固定であり、常時オン
状態となっているが、トランジスタサイズの設定よりオ
ン時の抵抗も大きくなっているため、センスアンプ活性
化信号φ9の活性化時に1ま、大きな負荷をもつデイジ
ット線り、Dとは一時的な切り離し状態となり、高速セ
ンスが行なわれる。
Q、のゲルトレベルは電源レベル固定であり、常時オン
状態となっているが、トランジスタサイズの設定よりオ
ン時の抵抗も大きくなっているため、センスアンプ活性
化信号φ9の活性化時に1ま、大きな負荷をもつデイジ
ット線り、Dとは一時的な切り離し状態となり、高速セ
ンスが行なわれる。
第7図に示す、本実施例の増幅回路に近い従来例に対し
、トランジスタQ1のゲートをデイジット線■ではなく
、トランスファトランジスタQ8のもう一方の節点N4
に接続し、トランジスタQ2も同様にゲートをデイジッ
ト線りてはなく、トランスファトランジスタQ7のもう
一方の節点N3に接続し、またN−ch側のトランジス
タQ3も、節点N4ではなく節点N2 (デイジット
線■)にゲートを接続し、トランジスタQ4も節点N1
ではなくデイジット線りに接続している。この接続方法
により、フリップフロップを構成するQ、からQ4まで
のトランジスタは、ゲートレベルが、デイジット線り、
Dの差電位情報をつけつつトランスファトランジスタQ
フ、Qaの抵抗による電位降下分だけの能力アップがは
かられている。すなわち、第3図におけるセンス系のタ
イミング図中の時刻t。以前での電位レベルはφ、。
、トランジスタQ1のゲートをデイジット線■ではなく
、トランスファトランジスタQ8のもう一方の節点N4
に接続し、トランジスタQ2も同様にゲートをデイジッ
ト線りてはなく、トランスファトランジスタQ7のもう
一方の節点N3に接続し、またN−ch側のトランジス
タQ3も、節点N4ではなく節点N2 (デイジット
線■)にゲートを接続し、トランジスタQ4も節点N1
ではなくデイジット線りに接続している。この接続方法
により、フリップフロップを構成するQ、からQ4まで
のトランジスタは、ゲートレベルが、デイジット線り、
Dの差電位情報をつけつつトランスファトランジスタQ
フ、Qaの抵抗による電位降下分だけの能力アップがは
かられている。すなわち、第3図におけるセンス系のタ
イミング図中の時刻t。以前での電位レベルはφ、。
φs、 N +、 N 2の各節点がすへて]/2Vc
cてあり、時刻t。以降ワード線が選択され上昇すると
、メモリセルの節点Nに蓄えられていたセルデークかデ
イジット線百またはDに伝達され、デイジット線り、0
間に電位差が発生する。今、注目するメモリセルがデイ
ジット線り側に接続されており、しかもメモリセル情報
がハイレベルであったとすると、時刻t1以降の各節点
の電位は、D−]/2Vcc+△■、D = 1/2V
cc、 N s = ]/2Vcc+△■−a 、
Na = I/2Vcc −aとそれぞれなっている
。
cてあり、時刻t。以降ワード線が選択され上昇すると
、メモリセルの節点Nに蓄えられていたセルデークかデ
イジット線百またはDに伝達され、デイジット線り、0
間に電位差が発生する。今、注目するメモリセルがデイ
ジット線り側に接続されており、しかもメモリセル情報
がハイレベルであったとすると、時刻t1以降の各節点
の電位は、D−]/2Vcc+△■、D = 1/2V
cc、 N s = ]/2Vcc+△■−a 、
Na = I/2Vcc −aとそれぞれなっている
。
ここで、△■は、セル容量C1とデイジット線審MC2
との容量分割による電位上昇分てあり、aは、トランス
ファトランジスタQ、、Q8のオン抵抗による電位降下
分である。
との容量分割による電位上昇分てあり、aは、トランス
ファトランジスタQ、、Q8のオン抵抗による電位降下
分である。
したがって、トランジスタQ1のゲートレベルはデイジ
ット線百に接続される場合よりもaだけ低く、トランジ
スタQ2のゲートレベルもデイジット線りに接続される
場合よりもαだけ低い。
ット線百に接続される場合よりもaだけ低く、トランジ
スタQ2のゲートレベルもデイジット線りに接続される
場合よりもαだけ低い。
・すなわち、P−ch トランジスタQ 3. Q 2
の電流能力は、ゲート電位の0分だけ上っていることに
なる。また、トランジスタQ3のゲートレベルはデイジ
ット線lに接続される場合よりaだけ高く、トランジス
タQ4のゲートレベルもデイジット線りに接続される場
合よりもαだけ高くなっているため、N−ch トラン
ジスタQ、、Q4も、電流能力はゲート電位の0分だけ
上ることになる。この接続により、トランスファトラン
ジスタの負荷軽減効果と、トランジスタの能力アップに
よる高速センス動作及び高感度化かはかれることになる
。
の電流能力は、ゲート電位の0分だけ上っていることに
なる。また、トランジスタQ3のゲートレベルはデイジ
ット線lに接続される場合よりaだけ高く、トランジス
タQ4のゲートレベルもデイジット線りに接続される場
合よりもαだけ高くなっているため、N−ch トラン
ジスタQ、、Q4も、電流能力はゲート電位の0分だけ
上ることになる。この接続により、トランスファトラン
ジスタの負荷軽減効果と、トランジスタの能力アップに
よる高速センス動作及び高感度化かはかれることになる
。
第2図は本発明の第2の実施例の増幅回路の回路図であ
る。
る。
本実施例では、第8図に示す従来回路例に対し、第1の
実施例と同様に、フリップフロップを構成する4つのト
ランジスタQ、、Q2.Q3.Q4のゲートレベルを、
トランスファトランジスタQ7゜Q8を互いに越えた節
点N 4. N 3. N 2. N + に接続する
ことにより、ゲート電位の0分だけ能力の向上がはかれ
ている。さらに、本実施例では、トランスファトランジ
スタQ、、Q8のゲートレベルを制御信号φアにより制
御し、増幅節点N+、 N2の負荷軽減をはかり、さら
なる高速化、高感度化を行っている。
実施例と同様に、フリップフロップを構成する4つのト
ランジスタQ、、Q2.Q3.Q4のゲートレベルを、
トランスファトランジスタQ7゜Q8を互いに越えた節
点N 4. N 3. N 2. N + に接続する
ことにより、ゲート電位の0分だけ能力の向上がはかれ
ている。さらに、本実施例では、トランスファトランジ
スタQ、、Q8のゲートレベルを制御信号φアにより制
御し、増幅節点N+、 N2の負荷軽減をはかり、さら
なる高速化、高感度化を行っている。
本実施例では、トランスフアト・ランジスタ01゜Q8
の位置をフリップフロップを構成するP−ch。
の位置をフリップフロップを構成するP−ch。
N−ch トランジスタQ、〜Q4の中間に配しており
、P−ch トランジスタはデイジット線り、D側にし
ているため、デイジット線のりストアレベルを気にする
必要は無いため、トランスファトランジスタQ1.Qa
の制御信号φ1は、電源レベル以上にする必要は無い。
、P−ch トランジスタはデイジット線り、D側にし
ているため、デイジット線のりストアレベルを気にする
必要は無いため、トランスファトランジスタQ1.Qa
の制御信号φ1は、電源レベル以上にする必要は無い。
第3図における時刻t3以前では、制御信号φ丁は電源
レベルとなっており、ワード上昇によるセルデータのデ
イジット線への伝達後、時刻t4のセンスアンプ活性化
時間より前の時刻t3において、制御信号φ↑を下降さ
せ、デイジット線り、Dと節点N、、N2とを切り離し
、負荷軽減を行ない節点N r 、 N 2の増幅時間
の短縮と、高感度化を実現し、この後時刻t6において
制御信号φアのレベルを上昇させ電源レベルとすること
により、増幅を完了することになる。
レベルとなっており、ワード上昇によるセルデータのデ
イジット線への伝達後、時刻t4のセンスアンプ活性化
時間より前の時刻t3において、制御信号φ↑を下降さ
せ、デイジット線り、Dと節点N、、N2とを切り離し
、負荷軽減を行ない節点N r 、 N 2の増幅時間
の短縮と、高感度化を実現し、この後時刻t6において
制御信号φアのレベルを上昇させ電源レベルとすること
により、増幅を完了することになる。
[発明の効果]
以上説明したように本発明は、フリップフロップを構成
する4つのトランジスタQ、、Q2.Q3゜Q4のゲー
ト接続方法を、トランスファトランジスタの存在と、こ
のオン抵抗による電位降下を利用したものとし、互いに
、トランスファトランジスタを越えた節点との接続とす
ることにより、4つのトランジスタをともにゲートレベ
ルの0分だけ能力の向上をはかり、増幅動作の高速化と
センス感度の向上を、トランジスタ数の増大を行なうこ
となく、しかも、トランスファトランジスタの制御信号
のレベルを電源レベル以上:こする必要のない状態で行
うことができる効果がある。
する4つのトランジスタQ、、Q2.Q3゜Q4のゲー
ト接続方法を、トランスファトランジスタの存在と、こ
のオン抵抗による電位降下を利用したものとし、互いに
、トランスファトランジスタを越えた節点との接続とす
ることにより、4つのトランジスタをともにゲートレベ
ルの0分だけ能力の向上をはかり、増幅動作の高速化と
センス感度の向上を、トランジスタ数の増大を行なうこ
となく、しかも、トランスファトランジスタの制御信号
のレベルを電源レベル以上:こする必要のない状態で行
うことができる効果がある。
第1図は本発明の第1の実施例増幅回路の回路図、第2
図は本発明の第2の実施例増幅回路の回路図、第3図は
、本発明の増幅回路をダイナミックRAMのセンスアン
プとして利用した場合のセンス系のタイミング図、第4
図から第11図までは、従来の増幅回路の回路図、第1
2図はダイナミックRAMの1トランジスタ構成のメモ
リセル部の回路図である。 Q、、Q2・・・P−ch トランジスタQ3.Q、・
・・N−ch トランジスタQ6.Q、・・・Yスイッ
チトランジスタQ、、Q、・・・トランスファトランジ
スタD、D・・・デイジット線 φP、φ8・・・センスアンプ活性化信号N1.Nz、
Ns、N、・・・節点 I10. Ilo・・・I10バス
図は本発明の第2の実施例増幅回路の回路図、第3図は
、本発明の増幅回路をダイナミックRAMのセンスアン
プとして利用した場合のセンス系のタイミング図、第4
図から第11図までは、従来の増幅回路の回路図、第1
2図はダイナミックRAMの1トランジスタ構成のメモ
リセル部の回路図である。 Q、、Q2・・・P−ch トランジスタQ3.Q、・
・・N−ch トランジスタQ6.Q、・・・Yスイッ
チトランジスタQ、、Q、・・・トランスファトランジ
スタD、D・・・デイジット線 φP、φ8・・・センスアンプ活性化信号N1.Nz、
Ns、N、・・・節点 I10. Ilo・・・I10バス
Claims (1)
- 1)第1、第2、第3および第4の節点と、第1の制御
信号と、第2の制御信号と、第1の節点と第1の制御信
号との間に接続され、ゲートが第4の節点の電位により
制御される第1の導電型の第1の電界効果トランジスタ
と、第2の節点と第1の制御信号との間に接続され、ゲ
ートが第3の節点の電位により制御される第1の導電型
の第2の電界効果トランジスタと、第3の節点と第2の
制御信号との間に接続され、ゲートが第2の節点の電位
により制御される第2の導電型の第3の電界効果トラン
ジスタと、第4の節点と第2の制御信号との間に接続さ
れ、ゲートが第1の節点の電位により制御される第2の
導電型の第4の電界効果トランジスタと、第1の節点と
第3の節点との間に接続された第2の導電型の第5の電
界効果トランジスタと、第2の節点と第4の節点との間
に接続された第2の導電型の第6の電界効果トランジス
タとを有する増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2327739A JPH04195891A (ja) | 1990-11-27 | 1990-11-27 | 増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2327739A JPH04195891A (ja) | 1990-11-27 | 1990-11-27 | 増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04195891A true JPH04195891A (ja) | 1992-07-15 |
Family
ID=18202444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2327739A Pending JPH04195891A (ja) | 1990-11-27 | 1990-11-27 | 増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04195891A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012035882A1 (ja) * | 2010-09-15 | 2012-03-22 | ミツミ電機株式会社 | コンパレータ及びそれを備えるad変換器 |
-
1990
- 1990-11-27 JP JP2327739A patent/JPH04195891A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012035882A1 (ja) * | 2010-09-15 | 2012-03-22 | ミツミ電機株式会社 | コンパレータ及びそれを備えるad変換器 |
US8884653B2 (en) | 2010-09-15 | 2014-11-11 | Mitsumi Electric Co., Ltd. | Comparator and ad converter provided therewith |
JP5648690B2 (ja) * | 2010-09-15 | 2015-01-07 | ミツミ電機株式会社 | コンパレータ及びそれを備えるad変換器 |
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