JPH04195891A - 増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ＭＯＳ型電界効果トランジスタによって構成
された増幅回路に関する。

［従来の技術］ 従来、この種の増幅回路は、半導体メモリにおいてはセ
ンスアンプ、データアンプ等の微小差信号増幅に用いら
れ、高速動作、高センス感度、低消費電力および占有面
積の少なさが要求されている。特に、ダイナミック型の
ＲＡＭに用いられる場合には、アクセス時間の高速化の
ための最大の障害となるのがセルおよび、データバスの
微小差信号増幅回路であるセンスアンプおよびデータア
ンプである。しかも、センスアンプは、セルアレイ内の
回路となるため、素子数、トランジスタサイズの上での
制約が大きく、安易な高速化は行ない得ない。また、同
一型式、同一サイズのセンスアンプにおいても、センス
タイミングにより、スビードとセンスマージンのトレー
ドオフが行なわれるだけであり、容易にスピード、セン
スマージン、感度、面積をすべて満足することはできな
い状態となっている。

次に、微小差信号増幅回路の動作の概略を、ダイナミッ
クＲＡＭのセンスアンプの場合を用いて説明する。なお
、ここでは、ダイナミックＲＡＭのセンスアンプを代表
として説明するが、本発明の増幅回路は、ダイナミック
ＲＡＭのセンスアンプとして用いられるのみでなく、デ
ータアンプやスタティックＲＡＭのセンスアンプ、その
他にも適用可能であり、使用範囲を制限するものではな
い。

第４図は従来のセンスアンプの最も単純で、しかも代表
的な回路図である。この回路は、相互にクロス接続され
たＰ−ｃｈ　トランジスタＱ、、Ｑ２およびＮ−ｃｈ　
トランジスタＱ、、Ｑ４２対により構成されたフリップ
フロップ回路であり、Ｐ−ｃｈ側およびＮ−ｃｈ側の活
性化信号である信号φ、およびφ７が、それぞれのドレ
インおよびソースに接続されている。

第３図はセンス動作のタイミング図を示す図であり、以
下この図を用いて、第４図の増幅回路の動作を説明する
。

時刻ｔ。以前において、ワード線はロウレｔ＼ル、デイ
ジット線ペアＤ、■は互いにバランス］／２Ｖｃｃレベ
ル、センスアンプの活性化信号φＰ１φ、も互いにバラ
ンスしてデイジット線り、Ｄと同様の１／２Ｖｃｃレベ
ルとなっている。したがって、ＭＯＳトランジスタＱ、
、Ｑ２．Ｑ３．Ｑ４はすへてオフ状態となっている。時
刻ｔｏにおいて、ワード線が活性化され、ハイレベルと
なると、第１２図に示す様なダイナミックＲＡ、　Ｍの
メモリセルのトラスファトランジスタＱｚはオン状態と
なり、節点Ｎ、に蓄えられていた電荷かデイジット線り
に伝達され、メモリセル容量Ｃ１と、デイジット線りの
浮遊容量Ｃ２との容量分割によってデイジット線りのレ
ベルは変化し、レファレンス側のデイジット線りとの間
に差電位が生じる。一般にこの差電位は数＋ｍＶから数
百ｍＶであり、この差電位をセンスアンプによって増幅
して、セルアレイ外部に伝達することになる。

時刻ｔ２において、センスアンプの活性化信号φ、およ
びφ９が活性化すると、センスアンプのフリップフロッ
プの２８点り、Ｄ間に△Ｖの差電位が生じているため、
トランジスタＱ、、Ｑ２．Ｑ３゜Ｑ４はいずれもオン状
態となるが、オンの度合いに差が生じ、Ｄ、Ｄ間の差電
位は加速度的に増大されることになる。今、選択された
ワード線上のメモリのセルデータがハイレベルであった
と仮定した場合、デイジットＤ側のレベルば、ワード線
選択時に△Ｖだけ上昇して］／２Ｖｃｃ＋△■となるが
、レファレンス側のデイジット線ｎはＩ／２Ｖｃｃのま
まとなっている。したがって、トランジスタＱ１のゲー
トレベルはＩ／２Ｖｃｃ、ソースは！／２Ｖｃｃ＋△Ｖ
となり、一方、トランジスタＱ２のゲートレベルは１／
２Ｖｃｃ＋Δ■、ソースレベルはＩ／２Ｖｃｃとなって
いるため、Ｐ−ｃｈ側センスアンプ活性化信号φ１カ月
／２Ｖｃｃレベルから上昇すると、デイジット側りには
トランジスタＱ１を通して多量の電荷か供給され、一方
、デイジット線百側にはトランジスタＱ２を通して少量
の電荷のみ供給されることになる。Ｎ−ｃｈ側のトラン
ジスタＱ、、Ｑ４についても、同様に、トランジスタＱ
、のゲートが１／２Ｖｃｃレベル、トレイン力月／２Ｖ
ｃｃ＋ΔＶ、トランジスタＱ４のゲートが１／２Ｖｃｃ
＋八■レベル、トレインが１／２Ｖｃｃレベルとなって
いるため、Ｎ−ｃｈ側のセンスアンプ活性化信号φ８の
活性化時には、トランジスタＱ３を通しての電荷の引き
抜きは小量となり、トランジスタＱ４を通しての電荷の
引き抜きは多量となる。この動作によりセンスアンプに
よるセルデータの増幅が行なわれ、デイジット線りの電
位はＶｃｃへ、デイジット線″５電位はＧＮＤレベルへ
と遷移する。時刻ｔ８において、デイジット線り、Ｄの
間に十分な差電位が生じた後、列デコーダの選択信号で
あるφ、が活性化すると、デイジット線対り、Ｄのセル
情報はトランジスタＱ５Ｑａを通して、Ｉ／ｉ］バスに
伝達されることとなる。

第５図以下第１１図まではその他の従来の増幅回路の回
路例を示す。

これらの増幅回路は、センス速度の高速化とセンス感度
の同士をねらったものであり、主として、トランスファ
ートランジスタＱ７．Ｑａの追加により、大きな負荷容
量をもつデイジット線り。

Ｄと、センスアンプの増幅節点とを切り離すことによっ
て増幅節点の負荷を軽くし、高速化と高感度化をはかっ
たものである。これらのトランスファトランジスタＱ、
、Ｑ、は、最適チャネル幅の範囲がそれほど大きくない
、すなわち、あまり大きなトランジスタを用いると抵抗
としての効果が少なく、また、あまり小さすぎる場合に
はデイジット線り、Ｄとセンスアンプ間の抵抗が増大す
るため、逆に、書込み時のスピード低下およびセンス時
の感度悪化も招きかねない。また、アレイ内のセルサイ
ズにより決定されるアレイ部側部の素子サイズによって
も限定される。ダイナミックＲＡＭの場合、第１２図に
示す様に、Ｎ−ｃｈ　トランジスタによってトランスフ
ァトランジスタが構成されているメモリセルおよびデイ
ジット線り、Ｄへの電荷の供給はセンスアンプより行な
われるのが一般的であり、上述の様なデイジット線り、
Ｄとセンスアンプ間に接続されるトランスファトランジ
スタを用いる場合、そのトランジスタの閾値電圧■アが
問題となる。Ｎ−ｃｈ　トランジスタを用いる場合には
、セルハイ側のりストアレベル、Ｐ−ｃｈトランジスタ
を用いる場合には、セルロウ側のりストアレベルが不利
となる。一般的に、ワード線レベルを電源レベルまでと
する場合には、デイジット線の電位レベルは、Ｖｃｃ−
Ｖｒｈ以上であれば良く、セル情報量が効率よく利用さ
れる。セル容量Ｃ１とデイジット線容量Ｃ２との比Ｃｚ
／Ｃ＋の小さな場合等では、第５図に示す様な、ゲー１
−を電源レベルに固定したトランスファトランジスタＱ
、、Ｑ８を用いた増幅回路がよく用いられる。

第６図の増幅回路は、Ｎ−ｃｈ　トランスファトランジ
スタＱ、、Ｑ、のゲートレベルを制御信号φＴとし、リ
ストア期間中に、この信号φ１のレベルを電源レベル以
上とし、トランジスタＱ、、Ｑ、の閾値電圧によるレベ
ル低下を防いでいる。この場合、ワード線のレベルも電
源電圧以上が必要となる。

第７図の増幅回路は、トランスファトランジスタＱ、、
Ｑ、をセンスアンプのＰ−ｃｈ　トランジスタＱ　１．
　Ｑ　２とＮ−ｃｈ　トランジスタＱ３．Ｑ４間に入れ
たものであり、第５図同様にセンス時、特にＮ−ｃｈ側
によるセンス時の負荷を軽減して、高感度と高速センス
を実現しているもので、同時に、Ｐ−ｃｈ　）ランジス
タをトランスファトランジスタＱ７．Ｑａのデイジット
線り側に配置しているためトランスファトランジスタＱ
、Ｑ、１の閾値電圧を補償する回路となっている。

第８図の増幅回路は、トランスファトランジスタＱ、、
Ｑ８のゲートレベルを制御信号φ丁によって制御する増
幅回路であり、−時的にφ子信号をＧＮＤレベルとして
デイジット線とセンスアンプを完全に分離して、高速セ
ンスを行なうものである。

第９図から第１１図に示す増幅回路は、さらにセンス感
度のアップと高速化を自損した回路であり、第５図およ
び第６図に示すトランスファ使用の増幅回路にデイジッ
ト！Ｄ、Ｄへのフィードバックを行なうものである。第
９図の増幅回路は、フィードバック用トランジスタＱ９
．Ｑ＋ｏを相対的に能力の大きいＮ−ｃｈ　トランジス
タにしたものであり、デイジット線り、百聞の差電位増
幅を高速に行なうことを目的としたものである。トラン
スファトランジスタＱ、、Ｑ８のゲートには制御信号φ
１が入力され、第３図のタイミング図に示す様な、−時
的なカットオフによるセンスアンプへのセルデータのラ
ッチと増幅および電源レベル以上のブーストによるディ
ジット線レベル補償が必要となる。第１○図の増幅回路
は、フィードバックトランジスタにＰ−ｃｈ　トランジ
スタを用いた増幅回路であり、ディジット線差電位の増
幅の高速化とともに、デイジット線へのりストアレベル
の補償をも行なうものである。第１１図の増幅回路はさ
らにトランスファトランジスタＱ、、Ｑ、のゲート信号
を制御信号φτとしたものであり、この場合は、信号φ
１のブーストは不要となり、−時的なデータのラッチを
目的とした信号波形で良いこととなる。

［発明が解決しようとする課題］ 上述した従来の増幅回路は、それぞれ回路素子の低減、
センス感度の向上、センス速度の高速化を目的としてい
るが、それぞれ次のような欠点がある。

第４図に示す増幅回路は、素子数は最小であるが、セン
ス時に負荷の大きいデイジット線を直接ドライブしなけ
ればならず、低速で、しかもセンス感度が悪い。第５図
、第６図に示す増幅回路は、負荷の大きなデイジット線
からセンスアンプをある程度切り離しているため、セン
スアンプ内節点のｆ’ｊ　１．　Ｎ　２の増幅は速く、
ある程度の高速センスは可能であるが、デイジット線を
含めた全体での増幅はそれほど速くはなく、第５図の増
幅回路は情報量の絶対値が少なく、第６図の増幅回路は
、トランスファトランジスタの制御信号φ１の信号制御
かブーストアップを必要とするため複雑となる。第７図
、第８図に示す増幅回路は、トランスファトランジスタ
Ｑ、、Ｑ、がセンスアンプのクロスカップルトランジス
タＱ、、Ｑ２．Ｑ３．Ｑ４のＰ−ｃｈ側とＮ−ｃｈ側と
の中間に入っているため、デイジット線のりストアレベ
ルの心配をする必要は無いが、トランスファトランジス
タＱ、、Ｑ、で分離されたセンスアンプ節点Ｎ、、Ｎ２
の増幅は主としてＮ−ｃｈ側で行なわれるため、第５図
、第６図の増幅回路はとの高速性は無い。また、第９図
、第１０図および第１１図に示す増幅回路は、高感度、
高速センス可能な増幅回路であるか、素子数が多いとい
う欠点がある。

本発明の目的は、素子数か少なく、増幅動作か高速で、
センス感度が良い増幅回路を提供することである。

［課題を解決するための手段」 本発明の増幅回路は、第１）第２、第３、第４の節点と
、第１および第２の制御信号と、第１の節点と第１の制
御信号との間に接続され、ゲートが第４の節点の電位に
より制御される第１の導電型の第１の電界効果トランジ
スタと、第２の節点と第１の制御信号との間に接続され
ゲートが第３の節点の電位により制御される第１の導電
型の第２の電界効果トランジスタと、第３の節点と第２
の制御信号との間に接続され、ゲートが第２の節点の電
位により制御される第２の導電型の第３の電界効果トラ
ンジスタと、第４の節点と第２の制御信号との間に接続
され、ゲートが第１の節点の電位により制御される第２
の導電型の第４の電界効果トランジスタと、第１の節点
と第３の節点との間に接続された第２の導電型の第５の
電界効果トランジスタと、第２の節点と第４の節点との
間に接続された第２の導電型の第６の電界効果トランジ
スタとを有する６ ［作用コ 第５、第６のトランジスタのオン抵抗による電圧降下分
をａとすると、第１の電界効果トランジスタのゲートレ
ベルは第２の節点に接続される場合よりもａたけ低く、
第２の電界効果１〜ランシスタのゲートレベルも第］の
節点に接続される場合より低い。すなわち、第１）第２
の電界効果トランジスタの電流能力は、ゲート電位の０
分だけ上っていることになる。また、第３の電界効果ト
ランジスタのゲートレベルは第４の節点に接続される場
合よりａだけ高く、第４の電界効果トランジスタのゲー
トレベルも第３の節点に接続される場合よりもａだけ高
くなっているため、第３、第４の電界効果トランジスタ
も、電流能力はゲート電位の０分だけ上ることになる。

この接続により、トランスファトランジスタの負荷軽減
効果と、トランジスタの能力アップによる高速センス動
作および高感度化がはかれることになる。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の増幅回路の回路図であ
る。

本実施例は、ダイナミックＲＡＭのセンスアンブの場合
を示しており、デイジット線り、Ｄと、節点Ｎ、〜Ｎ４
、電界効果トランジスタＱ１〜Ｑ８及びセンスアンプ活
性化信号φＰ、φ、と入出力バスであるＩｌｏ、　Ｉｌ
ｏとから構成されており、列デコーダによる選択情報信
号であるφア、この列側信号φ１をうけてオン／オフす
るＹ−スイッチトランジスタＱ　５．　Ｑ−も有してい
る。

本実施例においては、トランスファトランジスタＱ、、
Ｑ、のゲルトレベルは電源レベル固定であり、常時オン
状態となっているが、トランジスタサイズの設定よりオ
ン時の抵抗も大きくなっているため、センスアンプ活性
化信号φ９の活性化時に１ま、大きな負荷をもつデイジ
ット線り、Ｄとは一時的な切り離し状態となり、高速セ
ンスが行なわれる。

第７図に示す、本実施例の増幅回路に近い従来例に対し
、トランジスタＱ１のゲートをデイジット線■ではなく
、トランスファトランジスタＱ８のもう一方の節点Ｎ４
に接続し、トランジスタＱ２も同様にゲートをデイジッ
ト線りてはなく、トランスファトランジスタＱ７のもう
一方の節点Ｎ３に接続し、またＮ−ｃｈ側のトランジス
タＱ３も、節点Ｎ４ではなく節点Ｎ２　　（デイジット
線■）にゲートを接続し、トランジスタＱ４も節点Ｎ１
ではなくデイジット線りに接続している。この接続方法
により、フリップフロップを構成するＱ、からＱ４まで
のトランジスタは、ゲートレベルが、デイジット線り、
Ｄの差電位情報をつけつつトランスファトランジスタＱ
フ、Ｑａの抵抗による電位降下分だけの能力アップがは
かられている。すなわち、第３図におけるセンス系のタ
イミング図中の時刻ｔ。以前での電位レベルはφ、。

φｓ、　Ｎ　＋、　Ｎ　２の各節点がすへて］／２Ｖｃ
ｃてあり、時刻ｔ。以降ワード線が選択され上昇すると
、メモリセルの節点Ｎに蓄えられていたセルデークかデ
イジット線百またはＤに伝達され、デイジット線り、０
間に電位差が発生する。今、注目するメモリセルがデイ
ジット線り側に接続されており、しかもメモリセル情報
がハイレベルであったとすると、時刻ｔ１以降の各節点
の電位は、Ｄ−］／２Ｖｃｃ＋△■、Ｄ　＝　１／２Ｖ
ｃｃ、　　Ｎ　ｓ　　＝　］／２Ｖｃｃ＋△■−ａ　、
　Ｎａ　＝　Ｉ／２Ｖｃｃ　−ａとそれぞれなっている
。

ここで、△■は、セル容量Ｃ１とデイジット線審ＭＣ２
との容量分割による電位上昇分てあり、ａは、トランス
ファトランジスタＱ、、Ｑ８のオン抵抗による電位降下
分である。

したがって、トランジスタＱ１のゲートレベルはデイジ
ット線百に接続される場合よりもａだけ低く、トランジ
スタＱ２のゲートレベルもデイジット線りに接続される
場合よりもαだけ低い。

・すなわち、Ｐ−ｃｈ　トランジスタＱ　３．　Ｑ　２
の電流能力は、ゲート電位の０分だけ上っていることに
なる。また、トランジスタＱ３のゲートレベルはデイジ
ット線ｌに接続される場合よりａだけ高く、トランジス
タＱ４のゲートレベルもデイジット線りに接続される場
合よりもαだけ高くなっているため、Ｎ−ｃｈ　トラン
ジスタＱ、、Ｑ４も、電流能力はゲート電位の０分だけ
上ることになる。この接続により、トランスファトラン
ジスタの負荷軽減効果と、トランジスタの能力アップに
よる高速センス動作及び高感度化かはかれることになる
。

第２図は本発明の第２の実施例の増幅回路の回路図であ
る。

本実施例では、第８図に示す従来回路例に対し、第１の
実施例と同様に、フリップフロップを構成する４つのト
ランジスタＱ、、Ｑ２．Ｑ３．Ｑ４のゲートレベルを、
トランスファトランジスタＱ７゜Ｑ８を互いに越えた節
点Ｎ　４．　Ｎ　３．　Ｎ　２．　Ｎ　＋　に接続する
ことにより、ゲート電位の０分だけ能力の向上がはかれ
ている。さらに、本実施例では、トランスファトランジ
スタＱ、、Ｑ８のゲートレベルを制御信号φアにより制
御し、増幅節点Ｎ＋、　Ｎ２の負荷軽減をはかり、さら
なる高速化、高感度化を行っている。

本実施例では、トランスフアト・ランジスタ０１゜Ｑ８
の位置をフリップフロップを構成するＰ−ｃｈ。

Ｎ−ｃｈ　トランジスタＱ、〜Ｑ４の中間に配しており
、Ｐ−ｃｈ　トランジスタはデイジット線り、Ｄ側にし
ているため、デイジット線のりストアレベルを気にする
必要は無いため、トランスファトランジスタＱ１．Ｑａ
の制御信号φ１は、電源レベル以上にする必要は無い。

第３図における時刻ｔ３以前では、制御信号φ丁は電源
レベルとなっており、ワード上昇によるセルデータのデ
イジット線への伝達後、時刻ｔ４のセンスアンプ活性化
時間より前の時刻ｔ３において、制御信号φ↑を下降さ
せ、デイジット線り、Ｄと節点Ｎ、、Ｎ２とを切り離し
、負荷軽減を行ない節点Ｎ　ｒ　、　Ｎ　２の増幅時間
の短縮と、高感度化を実現し、この後時刻ｔ６において
制御信号φアのレベルを上昇させ電源レベルとすること
により、増幅を完了することになる。

［発明の効果］ 以上説明したように本発明は、フリップフロップを構成
する４つのトランジスタＱ、、Ｑ２．Ｑ３゜Ｑ４のゲー
ト接続方法を、トランスファトランジスタの存在と、こ
のオン抵抗による電位降下を利用したものとし、互いに
、トランスファトランジスタを越えた節点との接続とす
ることにより、４つのトランジスタをともにゲートレベ
ルの０分だけ能力の向上をはかり、増幅動作の高速化と
センス感度の向上を、トランジスタ数の増大を行なうこ
となく、しかも、トランスファトランジスタの制御信号
のレベルを電源レベル以上：こする必要のない状態で行
うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例増幅回路の回路図、第２
図は本発明の第２の実施例増幅回路の回路図、第３図は
、本発明の増幅回路をダイナミックＲＡＭのセンスアン
プとして利用した場合のセンス系のタイミング図、第４
図から第１１図までは、従来の増幅回路の回路図、第１
２図はダイナミックＲＡＭの１トランジスタ構成のメモ
リセル部の回路図である。 Ｑ、、Ｑ２・・・Ｐ−ｃｈ　トランジスタＱ３．Ｑ、・
・・Ｎ−ｃｈ　トランジスタＱ６．Ｑ、・・・Ｙスイッ
チトランジスタＱ、、Ｑ、・・・トランスファトランジ
スタＤ、Ｄ・・・デイジット線 φＰ、φ８・・・センスアンプ活性化信号Ｎ１．Ｎｚ、
Ｎｓ、Ｎ、・・・節点 Ｉ１０．　Ｉｌｏ・・・Ｉ１０バス

Claims (1)

【特許請求の範囲】
1. １）第１、第２、第３および第４の節点と、第１の制御
   信号と、第２の制御信号と、第１の節点と第１の制御信
   号との間に接続され、ゲートが第４の節点の電位により
   制御される第１の導電型の第１の電界効果トランジスタ
   と、第２の節点と第１の制御信号との間に接続され、ゲ
   ートが第３の節点の電位により制御される第１の導電型
   の第２の電界効果トランジスタと、第３の節点と第２の
   制御信号との間に接続され、ゲートが第２の節点の電位
   により制御される第２の導電型の第３の電界効果トラン
   ジスタと、第４の節点と第２の制御信号との間に接続さ
   れ、ゲートが第１の節点の電位により制御される第２の
   導電型の第４の電界効果トランジスタと、第１の節点と
   第３の節点との間に接続された第２の導電型の第５の電
   界効果トランジスタと、第２の節点と第４の節点との間
   に接続された第２の導電型の第６の電界効果トランジス
   タとを有する増幅回路。