CN107800413B - 一种低失调高速动态比较器 - Google Patents
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Abstract
一种低失调高速动态比较器，包括，一级预放大电路，其接收同相输入信号、反相输入信号、共模信号、同相补偿控制信号、反相补偿控制信号、第一时钟控制信号，输出第一同相输出信号、第一反相输出信号、第一、二、三时钟信号；时钟控制电路，其接收外部时钟信号，输出第一时钟控制信号和第二时钟控制信号；失调校准电路，其接收第二同相输出信号、第二反相输出信号、第二时钟控制信号，输出同相补偿控制信号和反相补偿控制信号；快速锁存电路，其接收第一同相输出信号、第一反相输出信号、第一、二、三时钟信号，输出第二同相输出信号、第二反相输出信号。本发明的低失调高速动态比较器，大幅度提高了比较器的比较速度，减小比较器失调电压的影响。
Description
技术领域
本发明涉及一种动态比较器，特别是涉及一种适用于高速模数转换器的低失调高速动态比较器。
背景技术
随着现代通信技术的进一步发展，数据传输量大幅增加，传输速度不断提高，对高速模数转换器的设计提出了更高的要求。比较器作为高速模数转换器组成的关键模块，其速度、精度以及功耗等性能指标对整个模数转换器都有着很大影响。对于传统的基于动态锁存比较结构的高速比较器，由于锁存过程中从复位状态到正反馈状态有很大的延时，严重限制了比较器的响应速度，从而限制了动态比较器在高速模数转换器中的应用。
适用于高速模数转换器的高速比较器成为亟待解决的问题，同时，较大的失调电压会影响比较器的精度，因而，提出一种低失调高速动态比较器，实现更高性能的高速模数转换器。
发明内容
本发明的目的在于提供一种新型低失调高速动态比较器，能够显著提高比较器的速度，并且能够校准失调电压，实现了模数转换器的高速应用。
为实现上述目的，本发明提供的低失调高速动态比较器，包括，一级预放大电路、失调校准电路、时钟控制电路、快速锁存电路，其中，
所述一级预放大电路，其接收同相输入信号、反相输入信号、共模信号、同相补偿控制信号、反相补偿控制信号、第一时钟控制信号，输出第一同相输出信号、第一反相输出信号、第一时钟信号、第二时钟信号、第三时钟信号；
所述时钟控制电路，其接收外部时钟信号，输出第一时钟控制信号和第二时钟控制信号；
所述失调校准电路，其接收第二同相输出信号、第二反相输出信号、第二时钟控制信号，输出同相补偿控制信号和反相补偿控制信号；
所述快速锁存电路，其接收第一同相输出信号、第一反相输出信号、第一时钟信号、第二时钟信号、第三时钟信号，输出第二同相输出信号、第二反相输出信号。
进一步地，所述的低失调高速动态比较器，包括，第一开关、第二开关、第三开关、第四开关及第五开关，
所述第一开关、所述第三开关接收外部输入的同相输入信号及共模信号；
所述第二开关、所述第四开关接收外部输入的反相输入信号及共模信号；
所述第五开关的两端分别连接所述一级预放大电路的同相输出端及所述反相输入端。
进一步地，所述一级预放大电路的时钟电路，包括，
依次串联连接的第一反相器、第二反相器及第三反相器，其中，
所述第一反相器的输入端，接收所述第一时钟控制信号，输出第三时钟信号给所述第二反相器；所述第二反相器输出第二时钟信号给所述第三反相器，所述第三反相器输出第一时钟信号。
进一步地，所述一级预放大电路，包括，第一晶体管、第二晶体管、第三晶体管、与所述第一晶体管相并联的第一晶体管组、与所述第二晶体管相并联的第二晶体管组，其中，
所述第一晶体管、所述第二晶体管、所述第一晶体管组、所述第二晶体管组的源极，及所述第三晶体管的漏极相连接；
所述第三晶体管的栅极接收第一时钟信号；
所述第三晶体管源极接地；
所述第一晶体管、所述第一晶体管组的漏极连接，输出第一同相输出信号；
所述第二晶体管、所述第二晶体管组的漏极连接，输出第一反相输出信号；
所述第一晶体管组中晶体管的栅极分别接收所述失调校准电路输出的同相补偿控制信号；
所述第二晶体管组中晶体管的栅极分别接收所述比较器校准电路输出的反相补偿控制信号；
所述第一晶体管、所述第二晶体管的栅极分别作为所述一级预放大电路的所述同相输入端及所述反相输入端。
进一步地，所述第一晶体管组及所述第二晶体管组中晶体管组的组数相同。
进一步地，所述第一晶体管组中每组晶体管组的数量均为2N，并且递增，其中，N为正整数；
所述第二晶体管组中每组晶体管组的数量均为2N，并且递增，其中，N为正整数。
更进一步地，所述快速锁存电路，包括，
第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第四反相器、第五反相器、第六反相器，以及第七反相器，其中，
所述第八晶体管、所述第十晶体管、第十一晶体管、第十四晶体管及所述第十五晶体管的漏极，及所述第九晶体管及所述第十二晶体管的栅极，及所述第六反相器相连接，连接到所述快速锁存电路的同相输入端；
所述第八晶体管及所述第十一晶体管的栅极，及所述第九晶体管、所述第十二晶体管、所述第十三晶体管、所述第十六晶体管及所述第十七晶体管的漏极，及所述第四反相器相连接，连接到所述快速锁存电路的反相输入端；
所述第七晶体管的漏极及所述第八晶体管、所述第九晶体管的源极相连接；
所述第七晶体管、所述第十晶体管及所述第十三晶体管的栅极接收第二时钟信号；
所述第七晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管及所述第十七晶体管的源极接地；
所述第十四晶体管、所述第十七晶体管的栅极接收第一时钟信号；
所述第十五晶体管、所述第十六晶体管的栅极分别接收所述快速锁存电路的同相输出信号和反相输出信号；
所述第十晶体管、所述第十一晶体管、所述第十二晶体管及所述第十三晶体管的源极分别连接电源；
所述第四反相器及所述第五反相器串联连接；
所述第六反相器及所述第七反相器串联连接；
所述第四反相器、所述第五反相器的连接点与所述第十九晶体管的漏极相连接；
所述第六反相器、所述第七反相器的连接点与所述第十八晶体管的漏极相连接；
所述第五反相器、所述第七反相器的输出端分别作为所述快速锁存电路的同相输出端及反相输出端输出第二同相输出信号和第二反相输出信号；
所述第十八晶体管、所述第十九晶体管的栅极分别接收第三时钟信号；
所述第十八晶体管、所述第十九晶体管的源极分别接地。
本发明的低失调高速动态比较器适用于高速模数转换器，通过增加锁存电路中的阈值调整电路，能够快速实现锁存器的快速翻转，大幅度地增加了比较器的比较速度，同时，通过增加数字失调电路，减小了比较器失调电压的影响。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为根据本发明的低失调高速动态比较器原理图；
图2为根据本发明的一级预放大电路的时钟电路原理图；
图3为根据本发明的一级预放大电路的输入电路原理图；
图4为根据本发明的快速锁存电路原理图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
本发明的新型低失调高速动态比较器能够显著提高比较器的速度，减小比较器失调电压的影响，十分适用于高速模数转换器的失调校准。
图1为根据本发明的低失调高速动态比较器原理图，如图1所示，本发明的低失调高速动态比较器，包括：一级预放大电路101、失调校准电路102、时钟控制电路103、快速锁存电路104、第一开关S1、第二开关S2、第三开关S3、第四开关S4及第五开关S5，其中，
一级预放大电路101具有时钟输入端11、同相输入端12、反相输入端13、同相补偿控制输入端14、反相补偿控制输入端15、同相输出端16、反相输出端17、第一时钟输出端18、第二时钟输出端19、第三时钟输出端10。
一级预放大电路101的同相输入端12分别通过第一开关S1、第三开关S3接收外部输入的同相输入信号VIP及共模信号VCM；
一级预放大电路101的反相输入端13分别通过第二开关S2、第四开关S4接收外部输入的反相输入信号VIN及共模信号VCM；
一级预放大电路101的同相补偿控制输入端14、反相补偿控制输入端15分别接收失调校准电路102的同相补偿输出端23及反相补偿输出端24提供的同相补偿控制信号CALP<5:0>及反相补偿控制信号CALN<5:0>；
一级预放大电路101的时钟输入端11接收时钟控制电路103的第一时钟输出端32提供第一时钟控制信号CLK_COMP；
一级预放大电路101的同相输出端16、反相输出端17分别输出第一同相输出信号W1及第一反相输出信号W2给快速锁存电路104的同相输入端41、反相输入端42；
一级预放大电路101的第一时钟输出端18、第二时钟输出端19、第三时钟输出端10分别输出第一时钟信号、第二时钟信号和第三时钟信号给快速锁存电路104的第一时钟输入端43、第二时钟输入端46、第三时钟输入端47；
第五开关S5的两端分别连接一级预放大电路101的同相输出端12及反相输入端13。
失调校准电路102具有时钟输入端21、复位使能输入端22、同相补偿控制输出端23、反相补偿控制输出端24、同相输入端25及反相出入端26。
失调校准电路102的复位使能输入端22接收外部输入的复位使能信号RST；
失调校准电路102的同相输入端25、反相输入端26分别接收快速锁存电路104的同相输出端45及反相输出端44输出的第二同相输出信号VOP及第二反相输出信号VON。
时钟控制电路103具有时钟输入端31、第一时钟输出端32及第二时钟输出端33。
时钟控制电路103的时钟输入端31接收外部输入的时钟信号CLK；
时钟控制电路103的第一时钟输出端32提供第一时钟控制信号CLK_COMP给一级预放大电路101的时钟输入端11；
时钟控制电路103的第二时钟输出端33提供第二时钟控制信号CLK_CAL给失调校准电路102的时钟输入端21。
快速锁存电路104具有第一时钟输入端43、第二时钟输入端46、第三时钟输入端47、同相输入端41、反相输入端42、同相输出端45及反相输出端44。
快速锁存电路104的同相输入端41、反相输入端42分别接收一级预放大电路101的同相输出端16及反相输出端17输出的第一同相输出信号及第一反相输出信号；
快速锁存电路104的同相输出端45、反相输出端44分别输出第二同相输出信号VOP及第二反相输出信号VON。
快速锁存电路104的第一时钟输入端43接收一级预放大电路101第一时钟输出端18的第一时钟信号CLKB；
快速锁存电路104的第二时钟输入端46接收一级预放大电路101第二时钟输出端19的第二时钟信号CLKD；
快速锁存电路104的第三时钟输入端47接收一级预放大电路101第三时钟输出端10的第三时钟信号CLKB1；
本发明的新型低失调高速动态比较器通过快速锁存电路104，在比较过程中，能够快速实现高低电平的切换，有效的提高比较器的比较速度，同时，通过失调校准电路102进行失调电压的调整，有效降低比较器失调电压的影响，可以大幅提高高速数模转换器的性能。
图2为根据本发明的一级预放大电路的时钟电路原理图，如图2所示，本发明的一级预放大电路101的时钟电路，包括，依次串联连接的第一反相器INV1、第二反相器INV2及第三反相器INV3，其中，
第一反相器INV1的输入端作为一级预放大电路101的时钟输入端11接收时钟控制电路103的第一时钟输出端32提供第一时钟控制信号CLK_COMP，并且输出端输出第三时钟信号CLKB1给第二反相器INV2，第二反相器INV2输出第二时钟信号CLKD给第三反相器INV3，第三反相器INV3的输出端输出第一时钟信号CLKB。
图3为根据本发明的一级预放大电路的输入电路的原理图，如图3所示，本发明的一级预放大电路101的输入电路，包括,第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M30、第五晶体管组M31<1:0>、第六晶体管组M32<3:0>、第七晶体管组M33<7:0>、第八晶体管组M34<15:0>、第九晶体管组M35<31:0>、第十晶体管M40、第十一晶体管组M41<1:0>、第十二晶体管组M42<3:0>、第十三晶体管组M43<7:0>、第十四晶体管组M44<15:0>、第十五晶体管组M45<31:0>，其中，
第一晶体管M1、第四晶体管M30、第五晶体管组M31<1:0>、第六晶体管组M32<3:0>、第七晶体管组M33<7:0>、第八晶体管组M34<15:0>、第九晶体管组M35<31:0>的源极，及第三晶体管M3的漏极相连接；
第二晶体管M2、第十晶体管M40、第十一晶体管组M41<1:0>、第十二晶体管组M42<3:0>、第十三晶体管组M43<7:0>、第十四晶体管组M44<15:0>、第十五晶体管组M45<31:0>的源极，及第三晶体管M3的漏极相连接；
第三晶体管M3的源极接地，栅极接收第三反相器INV3的第一时钟信号CLKB；
第一晶体管M1、第四晶体管M30、第五晶体管组M31<1:0>、第六晶体管组M32<3:0>、第七晶体管组M33<7:0>、第八晶体管组M34<15:0>及第九晶体管组M35<31:0>的漏极相连接，连接到一级预放大电路101的同相输出端16；
第二晶体管M2、第十晶体管M40、第十一晶体管组M41<1:0>、第十二晶体管组M42<3:0>、第十三晶体管组M43<7:0>、第十四晶体管组M44<15:0>及第十五晶体管组M45<31:0>的漏极相连接，连接到一级预放大电路101的反相输出端17；
第四晶体管M30、第五晶体管组M31<1:0>、第六晶体管组M32<3:0>、第七晶体管组M33<7:0>、第八晶体管组M34<15:0>及第九晶体管组M35<31:0>的栅极分别接收失调校准电路102输出的同相补偿控制信号CALP<5:0>；
第十晶体管M40、第十一晶体管组M41<1:0>、第十二晶体管组M42<3:0>、第十三晶体管组M43<7:0>、第十四晶体管组M44<15:0>及第十五晶体管组M45<31:0>的栅极分别接收失调校准电路102输出的反相补偿控制信号CALN<5:0>；
第一晶体管M1、第二晶体管M2的栅极分别作为一级预放大电路101的同相输入端12及反相输入端13，接收外部输入的同相输入信号VIP及反相输入信号VIN；
与第四晶体管M30相并联的晶体管组的组数同与第十晶体管M40相并联的晶体管组的组数相一致。
当然，与第四晶体管M30相并联的晶体管组的组数，不仅仅限定为5组（由第五晶体管组M31<1:0>、第六晶体管组M32<3:0>、第七晶体管组M33<7:0>、第八晶体管组M34<15:0>及第九晶体管组M35<31:0>构成），也可以根据需要进行调整；并且与第十晶体管M40相并联的晶体管组的组数，也不仅仅限定为5组（由第十一晶体管组M41<1:0>、第十二晶体管组M42<3:0>、第十三晶体管组M43<7:0>、第十四晶体管组M44<15:0>及第十五晶体管组M45<31:0>构成），也可以根据需要进行调整。
其中，
第五晶体管组M31<1:0>、第六晶体管组M32<3:0>、第七晶体管组M33<7:0>、第八晶体管组M34<15:0>及第九晶体管组M35<31:0>中晶体管的数量均为2N，并且递增，优选地，第五晶体管组M31<1:0>、第六晶体管组M32<3:0>、第七晶体管组M33<7:0>、第八晶体管组M34<15:0>及第九晶体管组M35<31:0>中晶体管的数量依次为2、4、8、16、32。
第十一晶体管组M41<1:0>、第十二晶体管组M42<3:0>、第十三晶体管组M43<7:0>、第十四晶体管组M44<15:0>及第十五晶体管组M45<31:0>中晶体管的数量均为2N，并且递增，优选地，第十一晶体管组M41<1:0>、第十二晶体管组M42<3:0>、第十三晶体管组M43<7:0>、第十四晶体管组M44<15:0>及第十五晶体管组M45<31:0>中晶体管的数量依次为2、4、8、16、32。
当然，上述晶体管组中晶体管的数量，不仅限于2N，可以根据实际需要进行调整。
图4为根据本发明的快速锁存电路原理图，如图4所示，本发明的一级预放大电路101的锁存电路，包括，第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第四反相器INV4、第五反相器INV5、第六反相器INV6，以及第七反相器INV7，其中，
第八晶体管M8、第十晶体管M10、第十一晶体管M11、第十四晶体管M14及第十五晶体管M15的漏极，以及第九晶体管M9及第十二晶体管M12的栅极相连接，连接到快速锁存电路104的同相输入端41；
第八晶体管M8及第十一晶体管M11的栅极，以及第九晶体管M9、第十二晶体管M12、第十三晶体管M13、第十六晶体管M16及第十七晶体管M17的漏极相连接，连接到快速锁存电路104的反相输入端42；
第七晶体管M7的漏极与第八晶体管M8、第九晶体管M9的源极相连接；
第七晶体管M7、第十晶体管M10及第十三晶体管M13的栅极接收第二反相器INV2的输出第二时钟信号CLKD；
第七晶体管M7、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16及第十七晶体管M17的源极接地；
第十四晶体管M14及第十七晶体管M17的栅极接收第三反相器INV3的输出第一时钟信号CLKB；
第十五晶体管M15及第十六晶体管M16的栅极分别接收第五反相器INV5的第二同相输出信号VOP及第七反相器INV7的第二反相输出信号VON；
第十晶体管M10、第十一晶体管M11、第十二晶体管M12及第十三晶体管M13的源极分别连接电源VDD。
第四反相器INV4、第五反相器INV5的连接点与第十九晶体管M19的漏极相连接；
第六反相器INV6、第七反相器INV7的连接点与第十八晶体管M18的漏极相连接；
第四反相器INV4的输入端，连接到快速锁存电路104的反相输入端42，接收一级预放大电路101的反相输出端17输出的第一反相输出信号W2；
第六反相器INV6的输入端，连接到快速锁存电路104的同相输入端41，接收一级预放大电路101的同相输出端16输出的第一同相输出信号W1；
第五反相器INV5、第七反相器INV7的输出端分别作为快速锁存电路104的同相输出端45及反相输出端44分别输出第二同相输出信号VOP和第二反相输出信号VON；
第十八晶体管M18、第十九晶体管M19的栅极分别接收第一反相器INV1的输出第三时钟信号CLKB1；
第十八晶体管M18、第十九晶体管M19的源极分别接地。
下面结合图1至图4，详细介绍本发明的低失调高速动态比较器的工作原理。
失调校准电路102的复位使能信号RST将其输出的补偿控制信号CALP<5:0>及CALN<5:0>全部复位为低电平。当一级预放大电路101接收的第一时钟控制信号CLK_COMP=1时，第三开关S3、第四开关S4及第五开关S5闭合，一级预放大电路101的输入端（12、13）连接到共模电平VCM，由于存在失调的影响，快速锁存电路104输出端（45、44）的输出信号VOP和VON，一端输出高电平，另一端输出低电平。
当失调校准电路102接收的第二时钟控制信号CLK_CAL=1时，失调校准电路102检测到快速锁存电路104输出端（45、44）输出信号VOP和VON的电平，控制其输出的补偿控制信号CALP<5:0>或CALN<5:0>逐次递增，从而控制与一级预放大电路101同相输入端12连接的第一晶体管M1及并联的第四晶体管M30、第五晶体管组M31<1:0>、第六晶体管组M32<3:0>、第七晶体管组M33<7:0>、第八晶体管组M34<15:0>及第九晶体管组M35<31:0>的栅极，或与一级预放大电路101反相输入端13连接的第二晶体管M2及并联的第十晶体管M40、第十一晶体管组M41<1:0>、第十二晶体管组M42<3:0>、第十三晶体管组M43<7:0>、第十四晶体管组M44<15:0>及第十五晶体管组M45<31:0>的栅极，对一级预放大电路101的失调电压逐次进行补偿。直到快速锁存电路104输出端（45、44）的输出信号VOP和VON的值发生翻转，完成失调校准过程。
完成失调校准过程后，失调校准电路102的输出的补偿控制信号CALP<5:0>及CALN<5:0>锁存为失调校准完成时的状态。当一级预放大电路101接收的第一时钟控制信号CLK_COMP=0时，CLKD=0、CLKB=1，一级预放大电路101的第三晶体管M3及快速锁存电路104的第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十七晶体管M17、第十五晶体管M15及第十六晶体管M16打开，第一点W1，第二点W2被同时复位到低于电源电压VDD的电压水平，为锁存器的快速反应做好准备。
当一级预放大电路101接收的第一时钟控制信号CLK_COMP=1时，第一开关S1、第二开关S2闭合，第三开关S3，第四开关S4及第五开关S5断开，一级预放大电路101的输入端（12、13）连接到差分输入信号VIP及VIN。当时钟控制信号CLK_COMP=1时,CLKD=1、CLKB=0，一级预放大电路101的第三晶体管M3关闭，一级预放大电路101进入预放大阶段，快速锁存电路104的第十晶体管M10、第十三晶体管M13、第十四晶体管M14、第十七晶体管M17关断，第十五晶体管M15及第十六晶体管M16在快速锁存电路同相输出端及反相输出端输出结果前保持打开状态，迅速将第一点W1及第二点W2电压下拉到低于电源电压VDD一个阈值电压（第十一晶体管M11及第十二晶体管M12阈值电压）的水平，快速比较出结果。同时，快速锁存电路104的同相输出端输出的信号VOP及反相输出端输出的信号VON分别反馈到第十五晶体管M15、第十六晶体管M16的栅端，加速锁存。
本发明的低失调高速动态比较器通过快速锁存电路104，在比较过程中，能够快速实现高低电平的切换，有效的提高比较器的比较速度，同时，通过失调校准电路102进行失调电压的调整，有效降低比较器失调电压的影响，可以大幅提高高速数模转换器的性能。
本发明的低失调高速动态比较器适用于高速模数转换器，通过增加反馈逻辑实现锁存电路的快速锁存，大幅度增大了比较器的比较速度，同时通过增加基于数字代码实现的失调校准电路，大幅度地减小了动态差分比较器失调电压的影响。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种低失调高速动态比较器，包括，一级预放大电路、失调校准电路、时钟控制电路、快速锁存电路，其特征在于，
所述一级预放大电路，其接收同相输入信号、反相输入信号、共模信号、同相补偿控制信号、反相补偿控制信号、第一时钟控制信号，输出第一同相输出信号、第一反相输出信号、第一时钟信号、第二时钟信号、第三时钟信号；
所述时钟控制电路，其接收外部时钟信号，输出第一时钟控制信号和第二时钟控制信号；
所述失调校准电路，其接收第二同相输出信号、第二反相输出信号、第二时钟控制信号，输出同相补偿控制信号和反相补偿控制信号；
所述快速锁存电路，其接收第一同相输出信号、第一反相输出信号、第一时钟信号、第二时钟信号、第三时钟信号，输出第二同相输出信号、第二反相输出信号，
所述快速锁存电路，包括，
第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第四反相器、第五反相器、第六反相器，以及第七反相器，其中，
所述第八晶体管、所述第十晶体管、第十一晶体管、第十四晶体管及所述第十五晶体管的漏极，及所述第九晶体管及所述第十二晶体管的栅极，及所述第六反相器相连接，连接到所述快速锁存电路的同相输入端；
所述第八晶体管及所述第十一晶体管的栅极，及所述第九晶体管、所述第十二晶体管、所述第十三晶体管、所述第十六晶体管及所述第十七晶体管的漏极，及所述第四反相器相连接，连接到所述快速锁存电路的反相输入端；
所述第七晶体管的漏极及所述第八晶体管、所述第九晶体管的源极相连接；
所述第七晶体管、所述第十晶体管及所述第十三晶体管的栅极接收第二时钟信号；
所述第七晶体管、所述第十四晶体管、所述第十五晶体管、所述第十六晶体管及所述第十七晶体管的源极接地；
所述第十四晶体管、所述第十七晶体管的栅极接收第一时钟信号；
所述第十五晶体管、所述第十六晶体管的栅极分别接收所述快速锁存电路的同相输出信号和反相输出信号；
所述第十晶体管、所述第十一晶体管、所述第十二晶体管及所述第十三晶体管的源极分别连接电源；
所述第四反相器及所述第五反相器串联连接；
所述第六反相器及所述第七反相器串联连接；
所述第四反相器、所述第五反相器的连接点与所述第十九晶体管的漏极相连接；
所述第六反相器、所述第七反相器的连接点与所述第十八晶体管的漏极相连接；
所述第五反相器、所述第七反相器的输出端分别作为所述快速锁存电路的同相输出端及反相输出端输出第二同相输出信号和第二反相输出信号；
所述第十八晶体管、所述第十九晶体管的栅极分别接收第三时钟信号；
所述第十八晶体管、所述第十九晶体管的源极分别接地。
2.根据权利要求1所述的低失调高速动态比较器，其特征在于，所述的低失调高速动态比较器，包括，第一开关、第二开关、第三开关、第四开关及第五开关，
所述第一开关、所述第三开关接收外部输入的同相输入信号及共模信号；
所述第二开关、所述第四开关接收外部输入的反相输入信号及共模信号；
所述第五开关的两端分别连接所述一级预放大电路的同相输出端及所述反相输入端。
3.根据权利要求1所述的低失调高速动态比较器，其特征在于，所述一级预放大电路的时钟电路，包括，
依次串联连接的第一反相器、第二反相器及第三反相器，其中，
所述第一反相器的输入端，接收所述第一时钟控制信号，输出第三时钟信号给所述第二反相器；所述第二反相器输出第二时钟信号给所述第三反相器，所述第三反相器输出第一时钟信号。
4.根据权利要求3所述的低失调高速动态比较器，其特征在于，所述一级预放大电路，包括，第一晶体管、第二晶体管、第三晶体管、与所述第一晶体管相并联的第一晶体管组、与所述第二晶体管相并联的第二晶体管组，其中，
所述第一晶体管、所述第二晶体管、所述第一晶体管组、所述第二晶体管组的源极，及所述第三晶体管的漏极相连接；
所述第三晶体管的栅极接收第一时钟信号；
所述第三晶体管源极接地；
所述第一晶体管、所述第一晶体管组的漏极连接，输出第一同相输出信号；
所述第二晶体管、所述第二晶体管组的漏极连接，输出第一反相输出信号；
所述第一晶体管组中晶体管的栅极分别接收所述失调校准电路输出的同相补偿控制信号；
所述第二晶体管组中晶体管的栅极分别接收所述失调校准电路输出的反相补偿控制信号；
所述第一晶体管、所述第二晶体管的栅极分别作为所述一级预放大电路的所述同相输入端及所述反相输入端。
5.根据权利要求4所述的低失调高速动态比较器，其特征在于，所述第一晶体管组及所述第二晶体管组中晶体管组的组数相同。
6.根据权利要求4所述的低失调高速动态比较器，其特征在于，
所述第一晶体管组中每组晶体管组的数量均为2N，并且递增，其中，N为正整数；
所述第二晶体管组中每组晶体管组的数量均为2N，并且递增，其中，N为正整数。
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