CN111130511B - 一种全数字低压低功耗钟控电压比较器 - Google Patents

一种全数字低压低功耗钟控电压比较器 Download PDF

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Abstract

本发明涉及一种全数字低压低功耗钟控电压比较器，包括：反相器、延迟线、电源输入端、接地端、时钟信号端、同相电压输入端、反相电压输入端、同相电压输出端、反相电压输出端；其中，所述时钟信号端分别与所述反相器、所述延迟线连接，所述延迟线分别与所述同相电压输入端、所述反相电压输入端连接，所述电源输入端分别与所述反相器、所述延迟线连接，所述接地端分别与所述反相器、所述延迟线连接。该全数字低压低功耗钟控电压比较器，不仅能够缓解常规钟控电压比较器设计的困难，电路性能也能够通过充分利用先进纳米工艺的优点而得到提升。

Description

一种全数字低压低功耗钟控电压比较器
技术领域
本发明属于模拟集成电路领域，具体涉及一种全数字低压低功耗钟控电压比较器。
背景技术
钟控电压比较器作为模拟集成电路的关键电路单元，广泛应用于A/D(模拟/数字)转换器和D/A转换器混合信号集成电路设计中。
目前常用的钟控比较器是通过预放大电路与动态锁存比较器极联来设计实现。但是，由于晶体管本征跨导和小信号阻抗随着工艺的特征尺寸的减小而减小，通过预放大电路与动态锁存比较器极联来实现钟控比较器的设计方法随着CMOS工艺特征尺寸的日益减小变得越来越困难。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种全数字低压低功耗钟控电压比较器。本发明要解决的技术问题通过以下技术方案实现：
本发明的一个实施例提供了一种全数字低压低功耗钟控电压比较器，包括：
反相器、延迟线、电源输入端、接地端、时钟信号端、同相电压输入端、反相电压输入端、同相电压输出端、反相电压输出端；其中，
所述时钟信号端分别与所述反相器、所述延迟线连接，所述延迟线分别与所述同相电压输入端、所述反相电压输入端连接，所述电源输入端分别与所述反相器、所述延迟线连接，所述接地端分别与所述反相器、所述延迟线连接。
在本发明的一个实施例中，所述反相器包括：反相器输入端、反相器输出端、电源输入端、接地端、第一NMOS晶体管、第一PMOS晶体管；其中，
所述第一PMOS晶体管的源极与所述电源输入端连接，所述第一PMOS晶体管的漏极分别与所述第一NMOS晶体管的漏极、所述反相器输出端连接，所述第一NMOS晶体管的漏极与所述反相器输出端连接，所述第一PMOS晶体管的栅极分别与所述第一NMOS晶体管的栅极、所述反相器输入端连接，所述第一NMOS晶体管的栅极与所述反相器输入端连接，所述第一NMOS晶体管的源极与所述接地端连接。
在本发明的一个实施例中，所述延迟线包括：同相输出延迟线和反相输出延迟线；其中，
所述同相输出延迟线、所述反相输出延迟线均与所述反相器输出端连接，所述同相输出延迟线分别与所述反相输出延迟线、所述同相电压输出端连接，所述同相输出延迟线分别与所述反相输出延迟线、所述反相电压输出端连接，所述同相输出延迟线、所述反相输出延迟线均与所述时钟信号端连接，所述同相输出延迟线、所述反相输出延迟线均与所述同相电压输入端连接，所述同相输出延迟线、所述反相输出延迟线均与反相电压输入端连接。
在本发明的一个实施例中，所述同相输出延迟线包括：第一与非门、第一延迟单元、第二延迟单元；其中，
所述第一与非门与所述第一延迟单元连接，所述第一延迟单元与所述第二延迟单元连接，所述第一与非门分别与所述第二延迟单元、所述反相输出延迟线、所述反相电压输出端连接，所述第二延迟单元分别与所述反相输出延迟线、所述同相电压输出端连接，所述第一延迟单元、所述第二延迟单元均与所述同相电压输入端、所述反相电压输入端、时钟信号端、所述反相器输出端连接。
在本发明的一个实施例中，所述第一与非门包括第一输入端、第二输入端、电源输入端、接地端、第一输出端、第二NMOS晶体管、第三NMOS晶体管、第二PMOS晶体管、第三PMOS晶体管；其中，
所述第一输入端与所述时钟信号端连接，所述第二输入端分别与所述第二延迟单元、所述反相输出延迟线、所述反相电压输出端连接，所述第一输出端与所述第一延迟单元连接；
所述第二PMOS晶体管的源极分别与所述第三PMOS晶体管的源极、所述电源输入端连接，所述第二PMOS晶体管的漏极分别与所述第三NMOS晶体管的漏极、所述第三PMOS晶体管的漏极、所述第一输出端连接，所述第二PMOS晶体管的栅极分别与所述第二NMOS晶体管的栅极、所述第一输入端连接，所述第三PMOS晶体管的栅极分别与所述第三NMOS晶体管的栅极、所述第二输入端连接，所述第二NMOS晶体管的源极与所述接地端连接，所述第二NMOS晶体管的漏极与所述第三NMOS晶体管的源极连接。
在本发明的一个实施例中，所述第一延迟单元包括：第一输入控制端、第二输入控制端、第三输入端、第二输出端、第一同相时钟端、第一反相时钟端、电源输入端、接地端、第四NMOS晶体管、第五NMOS晶体、第六NMOS晶体、第七NMOS晶体、第八NMOS晶体、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八PMOS晶体管；其中，
所述第一输入控制端与所述同相电压输入端连接，所述第二输入控制端与所述反相电压输入端连接，所述第一同相时钟端与所述时钟信号端连接，所述第一反相时钟端与所述反相器输出端连接，所述第三输入端与所述第一输出端连接，所述第二输出端与所述第二延迟单元连接；
所述第四PMOS晶体管的源极分别与所述第六PMOS晶体管的源极、所述第八PMOS晶体管的源极、所述电源输入端连接，所述第四PMOS晶体管的漏极与所述第五PMOS晶体管的源极连接，所述第四PMOS晶体管的栅极分别与所述第四NMOS晶体管的栅极、所述第一输入控制端连接，所述第五PMOS晶体管的漏极分别与所述第五NMOS晶体的漏极、所述第七NMOS晶体的栅极、所述第七PMOS晶体管的栅极、所述第八NMOS晶体的漏极连接，所述第五PMOS晶体管的栅极分别与所述第五NMOS晶体的栅极、所述第三输入端连接，所述第六PMOS晶体管的漏极与所述第七PMOS晶体管的源极连接，所述第六PMOS晶体管的栅极分别与所述第六NMOS晶体的栅极、所述第二输入控制端连接，所述第七PMOS晶体管的漏极分别与所述第七NMOS晶体的漏极、所述第八PMOS晶体管的漏极、所述第二输出端连接，所述第八PMOS晶体管的栅极与所述第一同相时钟端连接，所述第四NMOS晶体管的漏极与所述第五NMOS晶体的源极连接，所述第四NMOS晶体管的源极分别与所述第六NMOS晶体的源极、所述第八NMOS晶体的源极、所述接地端连接，所述第六NMOS晶体的漏极与所述第七NMOS晶体的源极连接，所述第八NMOS晶体的栅极所述第一反相时钟端连接。
在本发明的一个实施例中，所述第二延迟单元包括：第三输入控制端、第四输入控制端、第四输入端、第五输入端、第三输出端、第二同相时钟端、第二反相时钟端、电源输入端、接地端、第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管、第十三NMOS晶体管、第十四NMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第十一PMOS晶体管、第十二PMOS晶体管、第十三PMOS晶体管、第十四PMOS晶体管；其中，
所述第三输入控制端与所述同相电压输入端连接，所述第四输入控制端与所述反相电压输入端连接，所述第二同相时钟端与所述时钟信号端连接，所述第二反相时钟端与所述反相器输出端连接，所述第四输入端与所述第二输出端连接，所述第五输入端分别与所述第二输入端、所述反相输出延迟线、所述反相电压输出端连接，所述第三输出端分别与所述反相输出延迟线、所述同相电压输出端连接。
所述第九PMOS晶体管的源极分别与所述第十一PMOS晶体管的源极、所述第十三PMOS晶体管的源极、所述第十四PMOS晶体管的源极、所述电源输入端连接，所述第九PMOS晶体管的漏极与所述第十PMOS晶体管的源极连接，所述第九PMOS晶体管的栅极分别与所述第九NMOS晶体管的栅极、所述第三输入控制端连接，所述第十PMOS晶体管的漏极分别与所述第十NMOS晶体管的漏极、所述第十二PMOS晶体管的栅极、所述第十二NMOS晶体管的栅极、所述第十四NMOS晶体管的漏极连接，所述第十PMOS晶体管的栅极分别与所述第十NMOS晶体管的栅极、所述第四输入端连接，所述第十一PMOS晶体管的漏极与所述第十二PMOS晶体管的源极连接，所述第十一PMOS晶体管的栅极分别与所述第十一NMOS晶体管的栅极、所述第四输入控制端连接，所述第十二PMOS晶体管的漏极分别与所述第十二NMOS晶体管的漏极、所述第十三PMOS晶体管的漏极、所述第十四PMOS晶体管的漏极、所述第三输出端连接，所述第十三PMOS晶体管的栅极分别与所述第十三NMOS晶体管的栅极、所述第五输入端连接，所述第十四PMOS晶体管的栅极与所述第二同相时钟端连接，所述第九NMOS晶体管的源极分别与所述第十四NMOS晶体管的源极、所述第十一NMOS晶体管的源极、所述接地端连接，所述第九NMOS晶体管的漏极与所述第十NMOS晶体管的源极连接，所述第十一NMOS晶体管的漏极与所述第十三NMOS晶体管的源极连接，所述第十二NMOS晶体管的源极与所述第十三NMOS晶体管的漏极连接，所述第十四NMOS晶体管的栅极与所述第二反相时钟端连接。
在本发明的一个实施例中，所述反相输出延迟线包括：第二与非门、第三延迟单元、第四延迟单元；其中，
所述第二与非门与所述第三延迟单元连接，所述第三延迟单元与所述第四延迟单元连接，所述第二与非门分别与所述第四延迟单元、所述第三输出端、所述同相电压输出端连接，所述第四延迟单元分别与所述第二输入端、所述第五输入端、所述反相电压输出端连接，所述第三延迟单元、所述第四延迟单元均与所述同相电压输入端、所述反相电压输入端、时钟信号端、所述反相器输出端连接。
与现有技术相比，本发明的有益效果：
1.本发明通过利用数字单元设计实现钟控电压比较器的方法不仅能够缓解常规钟控电压比较器设计的困难，电路性能也能够通过充分利用先进纳米工艺的优点而得到提升；
2.本设计提出的全数字钟控比较器通过采用数字单元来实现模拟输入电压的比较，与深亚微米数字集成电路兼容性高，突破半导体制造工艺对模拟电压比较器电路设计的瓶颈；
3.本发明回避了晶体管跨导和输出阻抗对电压比较器的分辨率和比较速度的限制，通过利用深亚微米工艺下数字晶体管的高切换速度来实现电压比较器高分辨率、高比较速度的设计目标。
附图说明
图1为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的电路结构示意图；
图2为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的反相器的电路结构示意图；
图3为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的第一与非门的电路结构示意图；
图4为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的第一延迟单元的电路结构示意图；
图5为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的第二延迟单元的电路结构示意图；
图6为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的第二与非门的电路结构示意图；
图7为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的第三延迟单元的电路结构示意图；
图8为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的第四延迟单元的电路结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
为了便于理解本发明的具体实施例，下面对本发明中所涉及的专业术语进行说明：
PMOS：P-channel Metal Oxide Semiconductor FET，P沟道金属氧化物半导体场效应晶体管；
NMOS：N-channel Metal Oxide Semiconductor FET，N沟道金属氧化物半导体场效应晶体管。
请参见图1，图1为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的电路结构示意图。图中，CKB为反相器INV传输反相时钟信号的传输线名称。
一种全数字低压低功耗钟控电压比较器，包括：
反相器INV、延迟线DL、电源输入端VDD、接地端GND、时钟信号端CK、同相电压输入端VIP、反相电压输入端VIN、同相电压输出端OUTP、反相电压输出端OUTN；其中，
时钟信号端CK分别与反相器INV、延迟线DL连接，延迟线DL分别与同相电压输入端VIP、反相电压输入端VIN连接，电源输入端VDD分别与反相器INV、延迟线DL连接，接地端GND分别与反相器INV、延迟线DL连接。
反相器INV，用于接收时钟信号并转换成反相时钟信号；
延迟线DL，用于接收时钟信号并进行比较，同时接收反相时钟信号对时钟信号进行控制。
进一步地，请参见图2，图2为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的反相器的电路结构示意图。反相器INV包括：反相器输入端INI、反相器输出端OI、电源输入端VDD、接地端GND、第一NMOS晶体管NINV、第一PMOS晶体管P1NV；其中，
第一PMOS晶体管PINV的源极与电源输入端VDD连接，第一PMOS晶体管PINV的漏极分别与第一NMOS晶体管NINV的漏极、反相器输出端OI连接，第一NMOS晶体管NINV的漏极与反相器输出端OI连接，第一PMOS晶体管PINV的栅极分别与第一NMOS晶体管NINV的栅极、反相器输入端INI连接，第一NMOS晶体管NINV的栅极与反相器输入端INI连接，第一NMOS晶体管NINV的源极与接地端GND连接。
进一步地，延迟线DL包括：同相输出延迟线DLP和反相输出延迟线DLN；其中，
同相输出延迟线DLP、反相输出延迟线DLN均与反相器输出端OI连接，同相输出延迟线DLP分别与反相输出延迟线DLN、同相电压输出端OUTP连接，同相输出延迟线DLP分别与反相输出延迟线DLN、反相电压输出端OUTN连接，同相输出延迟线DLP、反相输出延迟线DLN均与时钟信号端CK连接，同相输出延迟线DLP、反相输出延迟线DLN均与同相电压输入端VIP连接，同相输出延迟线DLP、反相输出延迟线DLN均与反相电压输入端VIN连接。
进一步地，同相输出延迟线DLP包括：第一与非门NANDP、第一延迟单元D1P、第二延迟单元D2P；其中，
第一与非门NANDP与第一延迟单元D1P连接，第一延迟单元D1P与第二延迟单元D2P连接，第一与非门NANDP分别与第二延迟单元D2P、反相输出延迟线DLN、反相电压输出端OUTN连接，第二延迟单元D2P分别与反相输出延迟线DLN、同相电压输出端OUTP连接，第一延迟单元D1P、第二延迟单元D2P均与同相电压输入端VIP、反相电压输入端VIN、时钟信号端CK、反相器输出端OI连接。
进一步地，请参见图3，图3为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的第一与非门的电路结构示意图。第一与非门NANDP包括第一输入端AP、第二输入端BP、电源输入端VDD、接地端GND、第一输出端OP、第二NMOS晶体管NPG1、第三NMOS晶体管NPG2、第二PMOS晶体管PPG1、第三PMOS晶体管PPG2；其中，
第一输入端AP与时钟信号端CK连接，第二输入端BP分别与第二延迟单元D2P、反相输出延迟线DLN、反相电压输出端OUTN连接，第一输出端OP与第一延迟单元D1P连接；
第二PMOS晶体管PPG1的源极分别与第三PMOS晶体管PPG2的源极、电源输入端VDD连接，第二PMOS晶体管PPG1的漏极分别与第三NMOS晶体管NPG2的漏极、第三PMOS晶体管PPG2的漏极、第一输出端OP连接，第二PMOS晶体管PPG1的栅极分别与第二NMOS晶体管NPG1的栅极、第一输入端AP连接，第三PMOS晶体管PPG2的栅极分别与第三NMOS晶体管NPG2的栅极、第二输入端BP连接，第二NMOS晶体管NPG1的源极与接地端GND连接，第二NMOS晶体管NPG1的漏极与第三NMOS晶体管NPG2的源极连接。
进一步地，请参见图4，图4为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的第一延迟单元的电路结构示意图。第一延迟单元D1P包括：第一输入控制端APD1、第二输入控制端BPD1、第三输入端INP1、第二输出端OPD1、第一同相时钟端CLK1、第一反相时钟端CLKB1、电源输入端VDD、接地端GND、第四NMOS晶体管NP1、第五NMOS晶体NP2、第六NMOS晶体NP3、第七NMOS晶体NP4、第八NMOS晶体NP5、第四PMOS晶体管PP1、第五PMOS晶体管PP2、第六PMOS晶体管PP3、第七PMOS晶体管PP4、第八PMOS晶体管PP5；其中，
第一输入控制端APD1与同相电压输入端VIP连接，第二输入控制端BPD1与反相电压输入端VIN连接，第一同相时钟端CLK1与时钟信号端CK连接，第一反相时钟端CLKB1与反相器输出端OI连接，第三输入端IAPD1与第一输出端OP连接，第二输出端OPD1与第二延迟单元D2P连接；
第四PMOS晶体管PP1的源极分别与第六PMOS晶体管PP3的源极、第八PMOS晶体管PP5的源极、电源输入端VDD连接，第四PMOS晶体管PP1的漏极与第五PMOS晶体管PP2的源极连接，第四PMOS晶体管PP1的栅极分别与第四NMOS晶体管NP1的栅极、第一输入控制端APD1连接，第五PMOS晶体管PP2的漏极分别与第五NMOS晶体NP2的漏极、第七NMOS晶体NP4的栅极、第七PMOS晶体管PP4的栅极、第八NMOS晶体NP5的漏极连接，第五PMOS晶体管PP2的栅极分别与第五NMOS晶体NP2的栅极、第三输入端INPD1连接，第六PMOS晶体管PP3的漏极与第七PMOS晶体管PP4的源极连接，第六PMOS晶体管PP3的栅极分别与第六NMOS晶体NP3的栅极、第二输入控制端BPD1连接，第七PMOS晶体管PP4的漏极分别与第七NMOS晶体NP4的漏极、第八PMOS晶体管PP5的漏极、第二输出端OPD1连接，第八PMOS晶体管PP5的栅极与第一同相时钟端CLK1连接，第四NMOS晶体管NP1的漏极与第五NMOS晶体NP2的源极连接，第四NMOS晶体管NP1的源极分别与第六NMOS晶体NP3的源极、第八NMOS晶体NP5的源极、接地端GND连接，第六NMOS晶体NP3的漏极与第七NMOS晶体NP4的源极连接，第八NMOS晶体NP5的栅极第一反相时钟端CLKB1连接。
进一步地，请参见图5，图5为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的第二延迟单元的电路结构示意图。第二延迟单元D2P包括：第三输入控制端APD2、第四输入控制端BPD2、第四输入端INPD2A、第五输入端INPD2B、第三输出端OPD2、第二同相时钟端CLK2、第二反相时钟端CLKB2、电源输入端VDD、接地端GND、第九NMOS晶体管NP6、第十NMOS晶体管NP7、第十一NMOS晶体管NP8、第十二NMOS晶体管NP9、第十三NMOS晶体管NP10、第十四NMOS晶体管NP11、第九PMOS晶体管PP6、第十PMOS晶体管PP7、第十一PMOS晶体管PP8、第十二PMOS晶体管PP9、第十三PMOS晶体管PP10、第十四PMOS晶体管PP11；其中，
第三输入控制端APD2与同相电压输入端VIP连接，第四输入控制端BPD2与反相电压输入端VIN连接，第二同相时钟端CLK2与时钟信号端CK连接，第二反相时钟端CLKB2与反相器输出端OI连接，第四输入端INPD2A与第二输出端OPD1连接，第五输入端INPD2B分别与第二输入端BP、反相输出延迟线DLN、反相电压输出端OUTN连接，第三输出端OPD2分别与反相输出延迟线DLN、同相电压输出端OUTP连接。
第九PMOS晶体管PP6的源极分别与第十一PMOS晶体管PP8的源极、第十三PMOS晶体管PP10的源极、第十四PMOS晶体管PP11的源极、电源输入端VDD连接，第九PMOS晶体管PP6的漏极与第十PMOS晶体管PP7的源极连接，第九PMOS晶体管PP6的栅极分别与第九NMOS晶体管NP6的栅极、第三输入控制端APD2连接，第十PMOS晶体管PP7的漏极分别与第十NMOS晶体管NP7的漏极、第十二PMOS晶体管PP9的栅极、第十二NMOS晶体管NP9的栅极、第十四NMOS晶体管NP11的漏极连接，第十PMOS晶体管PP7的栅极分别与第十NMOS晶体管NP7的栅极、第四输入端INPD2A连接，第十一PMOS晶体管PP8的漏极与第十二PMOS晶体管PP9的源极连接，第十一PMOS晶体管PP8的栅极分别与第十一NMOS晶体管NP8的栅极、第四输入控制端BPD2连接，第十二PMOS晶体管PP9的漏极分别与第十二NMOS晶体管NP9的漏极、第十三PMOS晶体管PP10的漏极、第十四PMOS晶体管PP11的漏极、第三输出端OPD2连接，第十三PMOS晶体管PP10的栅极分别与第十三NMOS晶体管NP10的栅极、第五输入端INPD2B连接，第十四PMOS晶体管PP11的栅极与第二同相时钟端CLK2连接，第九NMOS晶体管NP6的源极分别与第十四NMOS晶体管NP11的源极、第十一NMOS晶体管NP8的源极、接地端GND连接，第九NMOS晶体管NP6的漏极与第十NMOS晶体管NP7的源极连接，第十一NMOS晶体管NP8的漏极与第十三NMOS晶体管NP10的源极连接，第十二NMOS晶体管NP9的源极与第十三NMOS晶体管NP10的漏极连接，第十四NMOS晶体管NP11的栅极与第二反相时钟端CLKB2连接。
进一步地，反相输出延迟线DLN包括：第二与非门NANDN、第三延迟单元D1N、第四延迟单元D2N；其中，
第二与非门NANDN与第三延迟单元D1N连接，第三延迟单元D1N与第四延迟单元D2N连接，第二与非门NANDN分别与第四延迟单元D2N、第三输出端OPD2、同相电压输出端OUTP连接，第四延迟单元D2N分别与第二输入端BP、第五输入端INPD2B、反相电压输出端OUTN连接，第三延迟单元D1N、第四延迟单元D2N均与同相电压输入端VIP、反相电压输入端VIN、时钟信号端CK、反相器输出端OI连接。
需要说明的是，第一与非门NANDP与第二与非门NANDN具有相同的电路结构，并且版图布局时尽最大可能地实现电路匹配。
需要说明的是，第一延迟单元D1P与第三延迟单元D1N具有相同的电路结构，并且版图布局时尽最大可能地实现电路匹配。
需要说明的是，第二延迟单元D2P与第四延迟单元D2N具有相同的电路结构，并且版图布局时尽最大可能地实现电路匹配。
进一步地，请参见图6，图6为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的第二与非门的电路结构示意图。第二与非门NANDN包括：第六输入端AN、第七输入端BN、电源输入端VDD、接地端GND、第四输出端ON、第十五NMOS晶体管NNG1、第十六NMOS晶体管NNG2、第十五PMOS晶体管PNG1、第十六PMOS晶体管PNG2；其中，
第六输入端AN与时钟信号端CK连接，第七输入端BN分别与第三输出端OPD2、第四延迟单元D2N、同相电压输出端OUTP连接，第四输出端ON与第三延迟单元D1N连接；
第十五PMOS晶体管PNG1的源极分别与第十六PMOS晶体管PNG2的源极、电源输入端VDD连接，第十五PMOS晶体管PNG1的漏极分别与第十六NMOS晶体管NNG2的漏极、第十六PMOS晶体管PNG2的漏极、第四输出端ON连接，第十五PMOS晶体管PNG1的栅极分别与第十五NMOS晶体管NNG1的栅极、第六输入端AN连接，第十六PMOS晶体管PNG2的栅极分别与第十六NMOS晶体管NNG2的栅极、第七输入端BN连接，第十五NMOS晶体管NNG1的源极与接地端GND连接，第十五NMOS晶体管NNG1的漏极与第十六NMOS晶体管NNG2的源极连接。
进一步地，请参见图7，图7为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的第三延迟单元的电路结构示意图。第三延迟单元D1N包括：第五输入控制端AND1、第六输入控制端BND1、第八输入端INND1、第五输出端OND1、第三同相时钟端CLK3、第三反相时钟端CLKB3、电源输入端VDD、接地端GND、第十七NMOS晶体管NN1、第十八NMOS晶体管NN2、第十九NMOS晶体管NN3、第二十NMOS晶体管NN4、第二十一NMOS晶体管NN5、第十七PMOS晶体管PN1、第十八PMOS晶体管PN2、第十九PMOS晶体管PN3、第二十PMOS晶体管PN4、第二十一PMOS晶体管PN5；其中，
第五输入控制端AND1与同相电压输入端VIP连接，第六输入控制端BND1与反相电压输入端VIN连接，第三同相时钟端CLK3与时钟信号端CK连接，第三反相时钟端CLKB3与反相器输出端OI连接，第八输入端INND1与第四输出端ON连接，第五输出端OND1与第四延迟单元D2N连接；
第十七PMOS晶体管PN1的源极分别与第十九PMOS晶体管PN3的源极、第二十一PMOS晶体管PN5的源极、电源输入端VDD连接，第十七PMOS晶体管PN1的漏极与第十八PMOS晶体管PN2的源极连接，第十七PMOS晶体管PN1的栅极分别与第十七NMOS晶体管NN1的栅极、第五输入控制端AND1连接，第十八PMOS晶体管PN2的漏极分别与第十八NMOS晶体管NN2的漏极、第二十PMOS晶体管PN4的栅极、第二十NMOS晶体管NN4的栅极、第二十一NMOS晶体管NN5的漏极连接，第十八PMOS晶体管PN2的栅极分别与第十八NMOS晶体管NN2的栅极、第八输入端INND1连接，第十九PMOS晶体管PN3的漏极与第二十PMOS晶体管PN4的源极连接，第十九PMOS晶体管PN3的栅极分别与第十九NMOS晶体管NN3的栅极、第六输入控制端BND1连接，第二十PMOS晶体管PN4的漏极分别与第二十NMOS晶体管NN4的漏极、第二十一PMOS晶体管PN5的漏极、第五输出端OND1连接，第二十一PMOS晶体管PN5的栅极与第三同相时钟端CLK3连接，第十七NMOS晶体管NN1的源极分别与第二十一NMOS晶体管NN5的源极、第十九NMOS晶体管NN3的源极、与接地端GND连接，第十七NMOS晶体管NN1的漏极与第十八NMOS晶体管NN2的源极连接，第十九NMOS晶体管NN3的漏极与第二十NMOS晶体管NN4的源极连接，第二十一NMOS晶体管NN5的栅极与第三反相时钟端CLKB3连接。
进一步地，请参加图8，图8为本发明实施例提供的一种全数字低压低功耗钟控电压比较器的第四延迟单元的电路结构示意图。第四延迟单元D2N包括：第七输入控制端AND2、第八输入控制端BND2、第九输入端INND2A、第十输入端INND2B、第六输出端OND2、第四同相时钟端CLK4、第四反相时钟端CLKB4、电源输入端VDD、接地端GND、第二十二NMOS晶体管NN6、第二十三NMOS晶体管NN7、第二十四NMOS晶体管NN8、第二十五NMOS晶体管NN9、第二十六NMOS晶体管NN10、第二十七NMOS晶体管NN11、第二十二PMOS晶体管PN6、第二十三PMOS晶体管PN7、第二十四PMOS晶体管PN8、第二十五PMOS晶体管PN9、第二十六PMOS晶体管PN10、第二十七PMOS晶体管PN11；其中，
第七输入控制端AND2与同相电压输入端VIP连接，第八输入控制端BND2与反相电压输入端VIN连接，第四同相时钟端CLK4与时钟信号端CK连接，第四反相时钟端CLKB4与反相器输出端OI连接，第十输入端INND2B分别与第七输入端BN、第三输出端OPD2、同相电压输出端OUTP连接，第六输出端OND2分别与第二输入端BP、第五输入端INPD2B、反相电压输出端OUTN连接，第九输入端INND2A与第五输出端OND1连接；
第二十二PMOS晶体管PN6的源极分别与第二十四PMOS晶体管PN8的源极、第二十六PMOS晶体管PN10的源极、第二十七PMOS晶体管PN11的源极、电源输入端VDD连接，第二十二PMOS晶体管PN6的漏极与第二十三PMOS晶体管PN7的源极连接，第二十二PMOS晶体管PN6的栅极分别与第二十二NMOS晶体管NN6的栅极、第七输入控制端AND2连接，第二十三PMOS晶体管PN7的漏极分别与第二十三NMOS晶体管NN7的漏极、第二十五NMOS晶体管NN9的栅极、第二十五PMOS晶体管PN9的栅极、第二十七NMOS晶体管NN11的漏极连接，第二十三PMOS晶体管PN7的栅极分别与第二十三NMOS晶体管NN7的栅极、第九输入端INND2A连接，第二十四PMOS晶体管PN8的漏极与第二十五PMOS晶体管PN9的源极连接，第二十四PMOS晶体管PN8的栅极分别与第二十四NMOS晶体管NN8的栅极、第八输入控制端BND2连接，第二十五PMOS晶体管PN9的漏极分别与第二十五NMOS晶体管NN9的漏极、第二十六PMOS晶体管PN10的漏极、第二十七PMOS晶体管PN11的漏极、第六输出端OND2连接，第二十六PMOS晶体管PN10的栅极分别与第二十六NMOS晶体管NN10的栅极、第十输入端INND2B连接，第二十七PMOS晶体管PN11的栅极与第四同相时钟端CLK4连接，第二十二NMOS晶体管NN6的源极分别与第二十七NMOS晶体管NN11的源极、第二十四NMOS晶体管NN8的源极、接地端GND连接，第二十二NMOS晶体管NN6的漏极与第二十三NMOS晶体管NN7的源极连接，第二十四NMOS晶体管NN8的漏极与第二十六NMOS晶体管NN10的源极连接，第二十五NMOS晶体管NN9的源极与第二十六NMOS晶体管NN10的漏极连接，第二十七NMOS晶体管NN11的栅极与第四反相时钟端CLKB4连接。
本发明实施例还对本发明的具体工作原理进行了说明。
本发明的全数字低压低功耗钟控电压比较器的工作模式包括两种：复位模式(CK＝0)和比较模式(CK＝1)。
当全数字低压低功耗钟控电压比较器在复位模式工作时，第一延迟单元D1P中的第八PMOS晶体管PP5、第二延迟单元D2P中的第十四PMOS晶体管PP11、第三延迟单元D1N中的第二十一PMOS晶体管PN5、第四延迟单元D2N中的第二十七PMOS晶体管PN11全部被打开，从而通过反相器INV将全数字低压低功耗钟控电压比较器的同相电压输出端OUTP和反相电压输出端OUTN的电压复位为高电平。同时，由于反相器输出端OI的输出电压为高电平，第一延迟单元DIP中的第八NMOS晶体NP5、第三延迟单元D1N中的第二十一NMOS晶体管NN5、第二延迟单元D2P中的第十四NMOS晶体管NP11、第四延迟单元D2N中的第二十七NMOS晶体管NN11也全部被打开，从而将第一延迟单元D1P中的第七NMOS晶体NP4、第三延迟单元D1N中的第二十NMOS晶体管NN4、第二延迟单元D2P中的第十二NMOS晶体管NP9、第四延迟单元D2N中的第二十五NMOS晶体管NN9关断，防止由于漏电引起的额外功耗。
当全数字低压低功耗钟控电压比较器在比较模式进行工作时(CK＝1)，不时一般性，下面我们结合实例，以同相输入电压高于反向输入电压VIN(VIP>VIN)为例来进行说明：
当时钟信号端CK接收的钟控信号的上升沿到来时，第一与非门NANDP的第一输出端OP将下降沿注入到第一延迟单元D1P的第三输入端INPD1，第二与非门NANDN的第四输出端ON将下降沿注入到所述第三延迟单元D1N的第八输入端INND1。由于同相电压输入端VIP的输入电压大于反相电压输入端VIN的输入电压，所以第一延迟单元D1P中第四PMOS晶体管PP1的导通阻抗高于第三延迟单元D1N中第十七PMOS晶体管PN1的导通阻抗，第一延迟单元D1P中第四NMOS晶体管NP1的导通阻抗低于第三延迟单元D1N中第十七NMOS晶体管NN1的导通阻抗，第一延迟单元D1P中第六PMOS晶体管PP3的导通阻抗低于第三延迟单元D1N中第十九PMOS晶体管PN3的导通阻抗，第一延迟单元D1P中第六NMOS晶体管NP3的导通阻抗高于第三延迟单元D1N中NMOS第十九晶体管NN3的导通阻抗。因此，第三延迟单元D1N的第五输出端OND1电压的下降沿先于所述第一延迟单元D1P的第二输出端OPD1电压的下降沿。换句话说，第一延迟单元D1P和第三延迟单元D1N对相同的下降沿信号具有不同的传播速度，当同相电压输入端VIP的输入电压大于反相电压输入端VIN的输入电压时，所述第三延迟单元D1N对输入的下降沿信号的传播速度要快于第一延迟单元D1P对相同输入的下降沿信号的传播速度。
第二延迟单元D2P和第四延迟单元D2N对下降沿信号不同的传播速度类似于第一延迟单元D1P和第三延迟单元D1N。由于第二延迟单元D2P中第九PMOS晶体管PP6的导通阻抗高于第四延迟单元D2N中第二十二PMOS晶体管PN6的导通阻抗，第二延迟单元D2P中第九NMOS晶体管NP6的导通阻抗低于第四延迟单元D2N中第二十二NMOS晶体管NN6的导通阻抗，所述第二延迟单元D2P中第十一PMOS晶体管PP8的导通阻抗低于所述D2N模块中第二十四PMOS晶体管PN8的导通阻抗，第二延迟单元D2P中第十一NMOS晶体管NP8的导通阻抗高于第四延迟单元D2N中第二十四NMOS晶体管NN8的导通阻抗。因此，第四延迟单元D2N对输入的下降沿信号的传播速度要快于第二延迟单元D2P对相同输入的下降沿信号的传播速度。
综上所述，反相输出延迟线DLN下降沿传播路径对通过第二与非门NANDN的第四输出端ON注入的下降沿信号的传播速度要快于同相输出延迟线DLP下降沿传播路径对通过所述第一与非门NANDP的第一输出端OP注入的下降沿信号的传播速度，所以，该全数字低压低功耗钟控电压比较器的反相电压输出端OUTN要先于比较器同相输出端电压OUTP而变为低电平。当所述比较器反相输出端电压OUTN的电压变为低电平后，第二延迟单元D2P中的第十三PMOS晶体管PP10将立即被导通，进而迅速将该全数字低压低功耗钟控电压比较器的同相电压输出端OUTP的输出电压锁定为高电平。至此，该全数字低压低功耗钟控电压比较器的差分比较结果便全部得到确定。
当下一时钟信号的下降沿到来时，全数字低压低功耗钟控电压比较器的输出电压将再次被第一延迟单元D1P中的第八PMOS晶体管PP5、第三延迟单元D1N中的第二十一PMOS晶体管PN5、第二延迟单元D2P中的第十四PMOS晶体管PP11、第四延迟单元D2N中的第二十七PMOS晶体管PN11复位为高电平。
通过同步增加延迟传播路径同相输出延迟线DLP中的第一延迟单元D1P和反相输出延迟线DLN中的第三延迟单元D1N的级数可以增加本申请的全数字低压低功耗钟控电压比较器的比较精度，但是却需要以牺牲比较器的比较速度为代价。本实施例主要以一级第一延迟单元D1P和一级第三延迟单元D1N为例来说明本发明的工作原理，但是本发明的第一延迟单元D1P和第三延迟单元D1N的级数不受此限制。
与现有技术相比，本发明具有以下优点：
1.本发明提供的这种基于数字单元实现的钟控电压比较器的设计方法，能够在完成电压比较器的模拟电路功能的同时，实现与CMOS纳米工艺的高兼容性；
2.本发明提出的全数字钟控比较器通过采用数字单元来实现模拟输入电压的比较，在可实现电压比较器高分辨率、高比较速度的设计目标的同时，仍具有零静态功耗、结构简单等特点，因此，在功耗和芯片面积方面具有极大优势。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (4)

1.一种全数字低压低功耗钟控电压比较器，其特征在于，包括：反相器(INV)、延迟线(DL)、电源输入端(VDD)、接地端(GND)、时钟信号端(CK)、同相电压输入端(VIP)、反相电压输入端(VIN)、同相电压输出端(OUTP)、反相电压输出端(OUTN)；其中，
所述时钟信号端(CK)的输出端分别与所述反相器(INV)的输入端、所述延迟线(DL)连接，所述延迟线(DL)分别与所述同相电压输入端(VIP)、所述反相电压输入端(VIN)连接，所述电源输入端(VDD)分别与所述反相器(INV)、所述延迟线(DL)连接，所述接地端(GND)分别与所述反相器(INV)、所述延迟线(DL)连接，所述反相器(INV)的输出端连接反相时钟信号端(CKB)的输入端；
所述反相器(INV)包括：反相器输入端(INI)、反相器输出端(OI)、电源输入端(VDD)、接地端(GND)、第一NMOS晶体管(NINV)、第一PMOS晶体管(P1NV)；其中，
所述第一PMOS晶体管(PINV)的源极与所述电源输入端(VDD)连接，所述第一PMOS晶体管(PINV)的漏极分别与所述第一NMOS晶体管(NINV)的漏极、所述反相器输出端(OI)连接，所述第一NMOS晶体管(NINV)的漏极与所述反相器输出端(OI)连接，所述第一PMOS晶体管(PINV)的栅极分别与所述第一NMOS晶体管(NINV)的栅极、所述反相器输入端(INI)连接，所述第一NMOS晶体管(NINV)的栅极与所述反相器输入端(INI)连接，所述第一NMOS晶体管(NINV)的源极与所述接地端(GND)连接；
所述延迟线(DL)包括：同相输出延迟线(DLP)和反相输出延迟线(DLN)；其中，
所述同相输出延迟线(DLP)的输入端、所述反相输出延迟线(DLN)的输入端均与所述反相器输出端(OI)连接，所述同相输出延迟线(DLP)的输出端分别与所述反相输出延迟线(DLN)的输出端、所述同相电压输出端(OUTP)连接，所述同相输出延迟线(DLP)的输入端分别与所述反相输出延迟线(DLN)的输入端、所述反相电压输出端(OUTN)的输出端连接，所述同相输出延迟线(DLP)的输入端、所述反相输出延迟线(DLN)的输入端均与所述时钟信号端(CK)连接，所述同相输出延迟线(DLP)、所述反相输出延迟线(DLN)均与所述同相电压输入端(VIP)连接，所述同相输出延迟线(DLP)的输入端、所述反相输出延迟线(DLN)的输入端均与反相电压输入端(VIN)连接；
所述同相输出延迟线(DLP)包括：第一与非门(NANDP)、第一延迟单元(D1P)、第二延迟单元(D2P)；其中，
所述第一与非门(NANDP)的输出端与所述第一延迟单元(D1P)的输入端连接，所述第一延迟单元(D1P)的输出端与所述第二延迟单元(D2P)的输入端连接，所述第一与非门(NANDP)的输入端分别与所述第二延迟单元(D2P)的输入端、所述反相输出延迟线(DLN)的输入端、所述反相电压输出端(OUTN)连接，所述第二延迟单元(D2P)的输出端分别与所述反相输出延迟线(DLN)的输出端、所述同相电压输出端(OUTP)连接，所述第一延迟单元(D1P)、所述第二延迟单元(D2P)均与所述同相电压输入端(VIP)、所述反相电压输入端(VIN)、时钟信号端(CK)、所述反相器输出端(OI)连接；
所述第一延迟单元(D1P)包括：第一输入控制端(APD1)、第二输入控制端(BPD1)、第三输入端(INPD1)、第二输出端(OPD1)、第一同相时钟端(CLK1)、第一反相时钟端(CLKB1)、电源输入端(VDD)、接地端(GND)、第四NMOS晶体管(NP1)、第五NMOS晶体(NP2)、第六NMOS晶体(NP3)、第七NMOS晶体(NP4)、第八NMOS晶体(NP5)、第四PMOS晶体管(PP1)、第五PMOS晶体管(PP2)、第六PMOS晶体管(PP3)、第七PMOS晶体管(PP4)、第八PMOS晶体管(PP5)；其中，
所述第一输入控制端(APD1)与所述同相电压输入端(VIP)连接，所述第二输入控制端(BPD1)与所述反相电压输入端(VIN)连接，所述第一同相时钟端(CLK1)与所述时钟信号端(CK)连接，所述第一反相时钟端(CLKB1)与所述反相器输出端(OI)连接，所述第三输入端(IAPD1)与第一输出端(OP)连接，所述第二输出端(OPD1)与所述第二延迟单元(D2P)连接；
所述第四PMOS晶体管(PP1)的源极分别与所述第六PMOS晶体管(PP3)的源极、所述第八PMOS晶体管(PP5)的源极、所述电源输入端(VDD)连接，所述第四PMOS晶体管(PP1)的漏极与所述第五PMOS晶体管(PP2)的源极连接，所述第四PMOS晶体管(PP1)的栅极分别与所述第四NMOS晶体管(NP1)的栅极、所述第一输入控制端(APD1)连接，所述第五PMOS晶体管(PP2)的漏极分别与所述第五NMOS晶体(NP2)的漏极、所述第七NMOS晶体(NP4)的栅极、所述第七PMOS晶体管(PP4)的栅极、所述第八NMOS晶体(NP5)的漏极连接，所述第五PMOS晶体管(PP2)的栅极分别与所述第五NMOS晶体(NP2)的栅极、所述第三输入端(INPD1)连接，所述第六PMOS晶体管(PP3)的漏极与所述第七PMOS晶体管(PP4)的源极连接，所述第六PMOS晶体管(PP3)的栅极分别与所述第六NMOS晶体(NP3)的栅极、所述第二输入控制端(BPD1)连接，所述第七PMOS晶体管(PP4)的漏极分别与所述第七NMOS晶体(NP4)的漏极、所述第八PMOS晶体管(PP5)的漏极、所述第二输出端(OPD1)连接，所述第八PMOS晶体管(PP5)的栅极与所述第一同相时钟端(CLK1)连接，所述第四NMOS晶体管(NP1)的漏极与所述第五NMOS晶体(NP2)的源极连接，所述第四NMOS晶体管(NP1)的源极分别与所述第六NMOS晶体(NP3)的源极、所述第八NMOS晶体(NP5)的源极、所述接地端(GND)连接，所述第六NMOS晶体(NP3)的漏极与所述第七NMOS晶体(NP4)的源极连接，所述第八NMOS晶体(NP5)的栅极所述第一反相时钟端(CLKB1)连接。
2.根据权利要求1所述的全数字低压低功耗钟控电压比较器，其特征在于，所述第一与非门(NANDP)包括第一输入端(AP)、第二输入端(BP)、电源输入端(VDD)、接地端(GND)、第一输出端(OP)、第二NMOS晶体管(NPG1)、第三NMOS晶体管(NPG2)、第二PMOS晶体管(PPG1)、第三PMOS晶体管(PPG2)；其中，
所述第一输入端(AP)与所述时钟信号端(CK)连接，所述第二输入端(BP)分别与所述第二延迟单元(D2P)、所述反相输出延迟线(DLN)、所述反相电压输出端(OUTN)连接，所述第一输出端(OP)与所述第一延迟单元(D1P)连接；
所述第二PMOS晶体管(PPG1)的源极分别与所述第三PMOS晶体管(PPG2)的源极、所述电源输入端(VDD)连接，所述第二PMOS晶体管(PPG1)的漏极分别与所述第三NMOS晶体管(NPG2)的漏极、所述第三PMOS晶体管(PPG2)的漏极、所述第一输出端(OP)连接，所述第二PMOS晶体管(PPG1)的栅极分别与所述第二NMOS晶体管(NPG1)的栅极、所述第一输入端(AP)连接，所述第三PMOS晶体管(PPG2)的栅极分别与所述第三NMOS晶体管(NPG2)的栅极、所述第二输入端(BP)连接，所述第二NMOS晶体管(NPG1)的源极与所述接地端(GND)连接，所述第二NMOS晶体管(NPG1)的漏极与所述第三NMOS晶体管(NPG2)的源极连接。
3.根据权利要求1所述的全数字低压低功耗钟控电压比较器，其特征在于，所述第二延迟单元(D2P)包括：第三输入控制端(APD2)、第四输入控制端(BPD2)、第四输入端(INPD2A)、第五输入端(INPD2B)、第三输出端(OPD2)、第二同相时钟端(CLK2)、第二反相时钟端(CLKB2)、电源输入端(VDD)、接地端(GND)、第九NMOS晶体管(NP6)、第十NMOS晶体管(NP7)、第十一NMOS晶体管(NP8)、第十二NMOS晶体管(NP9)、第十三NMOS晶体管(NP10)、第十四NMOS晶体管(NP11)、第九PMOS晶体管(PP6)、第十PMOS晶体管(PP7)、第十一PMOS晶体管(PP8)、第十二PMOS晶体管(PP9)、第十三PMOS晶体管(PP10)、第十四PMOS晶体管(PP11)；其中，
所述第三输入控制端(APD2)与所述同相电压输入端(VIP)连接，所述第四输入控制端(BPD2)与所述反相电压输入端(VIN)连接，所述第二同相时钟端(CLK2)与所述时钟信号端(CK)连接，所述第二反相时钟端(CLKB2)与所述反相器输出端(OI)连接，所述第四输入端(INPD2A)与第二输出端(OPD1)连接，所述第五输入端(INPD2B)分别与第二输入端(BP)、所述反相输出延迟线(DLN)、所述反相电压输出端(OUTN)连接，所述第三输出端(OPD2)分别与所述反相输出延迟线(DLN)、所述同相电压输出端(OUTP)连接；
所述第九PMOS晶体管(PP6)的源极分别与所述第十一PMOS晶体管(PP8)的源极、所述第十三PMOS晶体管(PP10)的源极、所述第十四PMOS晶体管(PP11)的源极、所述电源输入端(VDD)连接，所述第九PMOS晶体管(PP6)的漏极与所述第十PMOS晶体管(PP7)的源极连接，所述第九PMOS晶体管(PP6)的栅极分别与所述第九NMOS晶体管(NP6)的栅极、所述第三输入控制端(APD2)连接，所述第十PMOS晶体管(PP7)的漏极分别与所述第十NMOS晶体管(NP7)的漏极、所述第十二PMOS晶体管(PP9)的栅极、所述第十二NMOS晶体管(NP9)的栅极、所述第十四NMOS晶体管(NP11)的漏极连接，所述第十PMOS晶体管(PP7)的栅极分别与所述第十NMOS晶体管(NP7)的栅极、所述第四输入端(INPD2A)连接，所述第十一PMOS晶体管(PP8)的漏极与所述第十二PMOS晶体管(PP9)的源极连接，所述第十一PMOS晶体管(PP8)的栅极分别与所述第十一NMOS晶体管(NP8)的栅极、所述第四输入控制端(BPD2)连接，所述第十二PMOS晶体管(PP9)的漏极分别与所述第十二NMOS晶体管(NP9)的漏极、所述第十三PMOS晶体管(PP10)的漏极、所述第十四PMOS晶体管(PP11)的漏极、所述第三输出端(OPD2)连接，所述第十三PMOS晶体管(PP10)的栅极分别与所述第十三NMOS晶体管(NP10)的栅极、所述第五输入端(INPD2B)连接，所述第十四PMOS晶体管(PP11)的栅极与所述第二同相时钟端(CLK2)连接，所述第九NMOS晶体管(NP6)的源极分别与所述第十四NMOS晶体管(NP11)的源极、所述第十一NMOS晶体管(NP8)的源极、所述接地端(GND)连接，所述第九NMOS晶体管(NP6)的漏极与所述第十NMOS晶体管(NP7)的源极连接，所述第十一NMOS晶体管(NP8)的漏极与所述第十三NMOS晶体管(NP10)的源极连接，所述第十二NMOS晶体管(NP9)的源极与所述第十三NMOS晶体管(NP10)的漏极连接，所述第十四NMOS晶体管(NP11)的栅极与所述第二反相时钟端(CLKB2)连接。
4.根据权利要求1所述的全数字低压低功耗钟控电压比较器，其特征在于，所述反相输出延迟线(DLN)包括：第二与非门(NANDN)、第三延迟单元(D1N)、第四延迟单元(D2N)；其中，
所述第二与非门(NANDN)的输入端与所述第三延迟单元(D1N)的输出端连接，所述第三延迟单元(D1N)的输入端与所述第四延迟单元(D2N)的输出端连接，所述第二与非门(NANDN)的输出端分别与所述第四延迟单元(D2N)的输出端、第三输出端(OPD2)、所述同相电压输出端(OUTP)连接，所述第四延迟单元(D2N)的输入端分别与第二输入端(BP)、第五输入端(INPD2B)、所述反相电压输出端(OUTN)连接，所述第三延迟单元(D1N)、所述第四延迟单元(D2N)均与所述同相电压输入端(VIP)、所述反相电压输入端(VIN)、时钟信号端(CK)、所述反相器输出端(OI)连接。
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