TWI630794B - 位準移位電路及整合電路 - Google Patents

Abstract

本發明實施例提供一種位準移位電路與使用此位準移位電路的整合電路。相對於傳統位準移位電路，此位準移位電路更具有另一對PMOS電經與另一對NMOS電晶體，其中另一對PMOS電晶體連接一對PMOS電晶體，且另一對NMOS電晶體連接一對NMOS電晶體。位準移位電路中的多個PMOS電晶體與多個NMOS電晶體可被保護，使得位準移位電路的使用壽命增加，以及使得位準移位電路的毀損機率降低。被打開的另一對NMOS電晶體可以操作於飽和區而非線性區，如此，可以增加位準移位電路的操作速度。

Description

位準移位電路及整合電路

本發明係關於位準移位電路與使用此位準移位電路的整合電路，其中位準移位電路用以對輸入電壓的第一邏輯高位準進行位準移位以產生輸出電壓的第二邏輯高位準。

在現今整合電路的設計中，邏輯核心與輸入/輸出單元可能透過不同電壓來供應電能。舉例來說，於透過0.13微米製程製造的整合電路中，邏輯核心透過1.2伏特的電壓來供應電能，而輸入/輸出單元透過3.3伏特的電壓來供應電能。因為邏輯核心的信號操作於第一電壓範圍(例如，0至1.2伏特)且輸入/輸出單元的信號操作於第二電壓範圍(例如，0至3.3伏特)，因此通常需要一個位準移位電路以確保在邏輯核心與輸入/輸出單元之間傳遞的信號能夠位於正確的邏輯狀態。

請參照圖1，圖1是傳統位準移位電路的電路圖。傳統位準移位電路1包括一對N型金屬氧化物半導體(NMOS)電晶體N1、N2與一對P型金屬氧化物半導體(PMOS)電晶體P1、P2。輸入電壓IN_1與IN_2被輸入至傳統位準移位電路1，以及傳統位準移位電路1根據輸入電壓IN_1與IN_2產生輸出電壓OUT_1與OUT_2，其中輸入電壓IN_2是輸入電壓IN_1的反向信號，以及輸出電壓OUT_2是輸出電壓OUT_1的反向信號。輸入電壓IN_1與IN_2的第一邏輯高位準不同於輸出電壓OUT_1與OUT_2的第二邏輯 高位準。舉例來說，輸入電壓IN_1與IN_2的第一邏輯高位準為1.2伏特且輸出電壓OUT_1與OUT_2的第二邏輯高位準為3.3伏特。換言之，傳統位準移位電路1用以輸入電壓IN_1與IN_2的第一邏輯高位準進行位準移位以產生輸出電壓OUT_1與OUT_2的第二邏輯高位準。

傳統位準移位電路1的電路結構說明如下。NMOS電晶體N1與N2的源極連接具有邏輯低位準的低電壓，例如，接地電壓GND。NMOS電晶體N1與N2的閘極分別接收輸入電壓IN_1與IN_2。PMOS電晶體P1的汲極連接NMOS電晶體N1的汲極與PMOS電晶體P2的閘極，且PMOS電晶體P2的汲極連接電晶體N2的汲極與PMOS電晶體P1的閘極。PMOS電晶體P1與P2的源極連接具有第二邏輯高位準的高電壓，例如，系統電壓VDD。PMOS電晶體P2的汲極用以傳送輸出電壓OUT_1，以及PMOS電晶體P1的汲極用以傳送輸出電壓OUT_2。

透過上述傳統位準移位電路1的電路結構，於第一情況下的轉態期間，當輸入電壓IN_1從邏輯低位準往第一邏輯高位準變化以及輸入電壓IN_2從第一邏輯高位準往邏輯低位準變化時，NMOS電晶體N1被打開，且NMOS電晶體N2被關閉。由於NMOS電晶體N1被打開，輸出電壓OUT_2從第二邏輯高位準(亦即，VDD)往接地電壓GND被拉低，接著，在輸出電壓OUT_2已降低到系統電壓VDD減去PMOS電晶體P2的門限電壓VTP的位準時，PMOS電晶體P2被打開。由於PMOS電晶體P2被打開，輸出電壓OUT_1從接地電壓GND(亦即，邏輯低位準)往具有第二邏輯高位準的系統電壓VDD被推升，且在輸出電壓OUT_1已增加至系統電壓VDD減去PMOS電晶體P1的門限電壓VTP的位準(亦即，VDD-VTP)時，PMOS電晶體P1被關閉。於輸出電壓OUT_1等於系統電壓VDD且輸出電壓OUT_2等於接地電壓GND後，轉態期間結束，且穩態期間開始。

於第一情況下的穩態期間，關閉之NMOS電晶體N2的汲源極電壓為系統電壓VDD，打開之NMOS電晶體N1的閘源極電壓為第一邏輯高位準，關閉之PMOS電晶體P1的汲源極電壓為系統電壓VDD，且打開之PMOS電晶體P2的閘源極電壓為系統電壓VDD。PMOS電晶體P1承受高的汲源極電壓，PMOS電晶體P2 suffers承受高的閘源極電壓，以及NMOS電晶體N2承受高的汲源極電壓，如此一來，PMOS電晶體P1、P2與NMOS電晶體N2會具有較大的毀損機率，或者PMOS電晶體P1、P2與NMOS電晶體N2的使用壽命可能會減少。

需要注意的是，於第一情況下的轉態期間，在輸出電壓OUT_1已增加至系統電壓VDD減去PMOS電晶體P1的門限電壓VTP的位準(亦即，VDD-VTP)前，PMOS電晶體P1並未被關閉且NMOS電晶體N1被打開，如此一來，輸出電壓OUT_2無法快速地被拉至接地電壓GND，且輸出電壓OUT_1無法快速地被推升至具有第二邏輯高位準的系統電壓VDD。

於第二情況下的穩態期間，輸入電壓IN_2具有第一邏輯高位準且輸入電壓IN_1具有邏輯低位準，NMOS電晶體N2與PMOS電晶體P1被打開，且NMOS電晶體N1與PMOS電晶體P2被關閉，如此一來，輸出電壓OUT_2為具有第二邏輯高位準的系統電壓VDD，且輸出電壓OUT_1為具有邏輯低位準的接地電壓GND。PMOS電晶體P2承受高的汲源極電壓，PMOS電晶體P1承受高的閘源極電壓，且NMOS電晶體N1承受高的汲源極電壓，PMOS電晶體P1、P2與NMOS電晶體N1會具有較大的毀損機率，或者PMOS電晶體P1、P2與NMOS電晶體N1的使用壽命可能會減少。

需要注意的是，於第二情況下的轉態期間，在輸出電壓OUT_2已增加至系統電壓VDD減去PMOS電晶體P2的門限電壓VTP的位準(亦即，VDD-VTP)前，PMOS電晶體P1並未被關閉且NMOS電晶體N2被打開，如此一來，輸出電壓OUT_1無法快速 地被拉至接地電壓GND，且輸出電壓OUT_2無法快速地被推升至具有第二邏輯高位準的系統電壓VDD。

用以解決於上述第一種狀況與第二種狀況下的低操作速度之問題的常見作法為增加PMOS電晶體P1與P2的通道長度。然而，此常見作法將增加傳統位準移位電路1的尺寸。

本發明實施例提供一種位準移位電路，此位準移位電路包括第一至第四NMOS電晶體與第一至第四PMOS電晶體。第一NMOS電晶體具有接收第一輸入電壓的閘極、連接至第一邏輯低位準的源極與汲極。第二NMOS電晶體具有接收第二輸入電壓的閘極、連接至第一邏輯低位準的源極與汲極，其中第二輸入電壓為第一輸入電壓的反向信號。第三NMOS電晶體具有連接至第一邏輯高位準的閘極、連接至第一NMOS電晶體之汲極的源極與汲極。第四NMOS電晶體具有連接至第一邏輯高位準的閘極、連接至第二NMOS電晶體之汲極的源極與汲極。第一PMOS電晶體具有閘極、連接至第二邏輯高位準的源極與汲極。第二PMOS電晶體具有閘極、連接至第二邏輯高位準的源極與汲極，其中第二PMOS電晶體之汲極連接至第一PMOS電晶體的閘極，並用以傳送第一輸出電壓，第一PMOS電晶體之汲極連接至第二PMOS電晶體的閘極，並用以傳送第二輸出電壓，且第二輸出電壓為第一輸出電壓的反向信號。第三PMOS電晶體具有用以接收第二輸入電壓的閘極、連接至第一PMOS電晶體之汲極的源極與連接至第三NMOS電晶體之汲極的汲極。第四PMOS電晶體具有用以接收第一輸入電壓的閘極、連接至第二PMOS電晶體之汲極的源極與連接至第四NMOS電晶體之汲極的汲極。

本發明實施例提供一種整合電路。此整合電路包括使用第一邏輯高位準表示邏輯1的第一功能塊、使用第二邏輯高位準表示 邏輯1的第二功能塊與上述位準移位電路。此位準移位電路連接於第一功能塊與第二功能塊之間，並對所述第一邏輯高位準進行位準移位以產生所述第二邏輯高位準。

本發明實施例的位準移位電路與整合電路具有高操作速度、長使用壽命與低毀損機率。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。

1‧‧‧傳統位準移位電路

2‧‧‧位準移位電路

21‧‧‧位準移位單元

22‧‧‧輸出級電路

3‧‧‧整合電路

31‧‧‧邏輯核心

32‧‧‧位準移位電路

33‧‧‧輸入/輸出單元

C_OUT‧‧‧輸出電容

GND‧‧‧接地電壓

IN_1、IN_2‧‧‧輸入電壓

N1~N5‧‧‧NMOS電晶體

OUT_1、OUT_2‧‧‧輸出電壓

P1~P6‧‧‧PMOS電晶體

VD‧‧‧電壓

VDD‧‧‧系統電壓

圖1是傳統位準移位電路的電路圖。

圖2是本發明實施例提供的位準移位電路的電路圖。

圖3是本發明實施例提供的整合電路的方塊圖。

在下文將參看隨附圖式更充分地描述各種例示性實施例，在隨附圖式中展示一些例示性實施例。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本發明將為詳盡且完整，且將向熟習此項技術者充分傳達本發明概念的範疇。在諸圖式中，可為了清楚而誇示層及區之大小及相對大小。類似數字始終指示類似元件，且本文中所使用的術語「或」視實際情況可能包括相關聯之列出項目中之任一者或者多者之所有組合。

[位準移位電路的實施例]

本發明實施例提供一種位準移位電路。相對於傳統位準移位電路，此位準移位電路更具有另一對PMOS電經與另一對NMOS電晶體，其中另一對PMOS電晶體連接一對PMOS電晶體，且另一對NMOS電晶體連接一對NMOS電晶體。

另一對PMOS電晶體與另一對NMOS電晶體可以用來減少一對PMOS電晶體的汲源極電壓與閘源極電壓，以及減少一對NMOS電晶體的汲源極電壓。除此之外，另一對PMOS電晶體與另一對NMOS電晶體的汲源極電壓與閘源極電壓並不會太大。如此，位準移位電路中的多個PMOS電晶體與多個NMOS電晶體可被保護，使得位準移位電路的使用壽命增加，以及使得位準移位電路的毀損機率降低。

值得注意的是，透過本發明實施例提供的位準移位電路之電路結構，被打開的另一對NMOS電晶體可以操作於飽和區而非線性區，如此，可以增加位準移位電路的操作速度。

另外，位準移位電路更包括輸出級電路，其中輸出級電路包括兩個PMOS電晶體與一個NMOS電晶體。於輸出級電路中，此兩個PMOS電晶體以串接的方式連接，其中一個PMOS電晶體作為二極體使用，且NMOS電晶體連接作為二極體使用的PMOS電晶體。兩個輸入電壓的其中之一被輸入至輸出級電路中NMOS電晶體的閘極，輸出級電路中非作為二極體使用的PMOS電晶體的閘極連接至一對PMOS電晶體中對應一PMOS電晶體之汲極。除此之外，一個輸出電容可以被設置於輸出級電路中兩個PMOS電晶體之間的連接點與接地電壓之間。

請參照圖2，圖2是本發明實施例提供的位準移位電路的電路圖。位準移位電路2包括位準移位單元21、輸出級電路22與輸出電容COUT。輸出級電路22連接位準移位單元21與輸出電容COUT。值得一提的是，輸出級電路22與輸出電容COUT於其他實施例中可以被移除，也就是說，輸出級電路22與輸出電容COUT可以不是位準移位電路2的必要元件。

位準移位單元21接收輸入電壓IN_1與IN_2，且輸入電壓IN_2是輸入電壓IN_1的反向信號。電壓IN_1與IN_2的第一邏輯高位準可以是電壓VD的位準。位準移位單元21用以對第一邏 輯高位準可進行位準移位，以產生輸出電壓OUT_1與OUT_2的第二邏輯高位準，並傳送輸出電壓OUT_1與OUT_2，其中第二邏輯高位準可以是系統電壓VDD的位準，且輸出電壓OUT_2是輸出電壓OUT_1的反向信號。輸出級電路22接收輸出電壓OUT_2與輸入電壓IN_2，並產生輸出電壓OUT_3於輸出電容C_OUT。另外，輸入電壓IN_1與IN_2的第一邏輯低位準可以不同於輸出電壓OUT_1與OUT_2的第二邏輯低位準。

位準移位單元21包括第一對PMOS電晶體P1、P2、第二對PMOS電晶體P3、P4、第一對NMOS電晶體N1、N2與第二對NMOS電晶體N3、N4。第一對PMOS電晶體P1、P2連接至第二對PMOS電晶體P3、P4，第二對PMOS電晶體P3、P4連接至第二對NMOS電晶體N3、N4，以及第二對NMOS電晶體N3、N4連接至第一對NMOS電晶體N1、N2。也就是說，第一對PMOS電晶體P1、P2、第二對PMOS電晶體P3、P4、第二對NMOS電晶體N3、N4與第一對NMOS電晶體N1、N2係以串連連接的方式配置。

第一對PMOS電晶體P1、P2作為閂鎖器，用以產生出輸出電壓OUT_2與OUT_1於第一對PMOS電晶體P1、P2的汲極。第二對PMOS電晶體P3、P4接收輸入電壓IN_2與IN_1，且第一對NMOS電晶體N1、N2接收輸入電壓IN_1與IN_2。第二對NMOS電晶體N3、N4接收具有第一邏輯高位準的電壓VD，並作為兩個二極體使用。

於第一情況下，當輸入電壓IN_1由第一邏輯低位準往第一邏輯高位準變化，輸出電壓OUT_1會從PMOS電晶體P4的門限電壓VTP往具有第二邏輯高位準的系統電壓VDD被推升。於第二情況下，當輸入電壓IN_2由第一邏輯低位準往第一邏輯高位準變化，輸出電壓OUT_2會從PMOS電晶體P3的門限電壓VTP往具有第二邏輯高位準的系統電壓VDD被推升。

詳細地說，NMOS電晶體N1的閘極接收輸入電壓IN_1，NMOS電晶體N2的閘極接收輸入電壓IN_2。NMOS電晶體N1與N2的源極連接至具有邏輯低位準的低電壓，例如，接地電壓GND。NMOS電晶體N1的汲極連接NMOS電晶體N3的源極，NMOS電晶體N2的汲極連接NMOS電晶體N4的源極。NMOS電晶體N3與N4的閘極接收具有第一邏輯高位準的電壓VD。

NMOS電晶體N3的汲極連接至PMOS電晶體P3的汲極，且NMOS電晶體N4的汲極連接至PMOS電晶體P3的汲極。PMOS電晶體P3的閘極接收輸入電壓IN_2，且PMOS電晶體P4的閘極接收輸入電壓IN_1。PMOS電晶體P3的源極連接至PMOS電晶體P1的汲極，且PMOS電晶體P4的源極連接至PMOS電晶體P2的汲極。

PMOS電晶體P2的閘極連接至PMOS電晶體P1的汲極，且PMOS電晶體P1的閘極連接至PMOS電晶體P2的汲極。輸出電壓OUT_1與OUT_2分別於PMOS電晶體P2的汲極與PMOS電晶體P1的汲極被傳送。PMOS電晶體P1與P2的源極連接至具有第二邏輯高位準的系統電壓VDD。NMOS電晶體N1至N4的本體端連接至接地電壓GND，且PMOS電晶體P1至P4的本體端連接至具有第二邏輯高位準的系統電壓VDD。

透過位準移位單元21的線路結構，於第一情況下的轉態期間，當輸入電壓IN_1由第一邏輯低位準(亦即，接地電壓GND的位準)往第一邏輯高位準變化(亦即，電壓VD的位準)且輸入電壓IN_2由第一邏輯高位準往第一邏輯低位準變化，NMOS電晶體N1被打開，且NMOS電晶體N2被關閉。同時，NMOS電晶體N3與PMOS電晶體P3被打開，因此，NMOS電晶體N1之汲極上的電壓(或NMOS電晶體N3之源極上的電壓)由第一邏輯高位準減去NMOS電晶體N3之門限電壓VTN的位準(亦即，VD-VTN)往接地電壓GND被拉低，PMOS電晶體P3與NMOS電晶體N3之汲極 上的電壓由系統電壓VDD往接地電壓GND被拉低，且輸出電壓OUT_2由系統電壓VDD往PMOS電晶體P3的門限電壓VTP被拉低。

當輸出電壓OUT_2已降至系統電壓VDD減去PMOS電晶體P2之門限電壓VTP的位準(亦即，VDD-VTP)時，PMOS電晶體P2被打開，且接著，輸出電壓OUT_1由PMOS電晶體P4之門限電壓VTP往具有第二邏輯高位準之系統電壓VDD被推升。

當輸出電壓OUT_1已增加至第一邏輯高位準加上PMOS電晶體P4的門限電壓VTP的位準(亦即，VD+VTP)時，PMOS電晶體P4與NMOS電晶體N4被打開，如此一來，PMOS電晶體P4與NMOS電晶體N4之汲極上的電壓由接地電壓GND往系統電壓VDD被推升，且NMOS電晶體N4之源極上的電壓(或NMOS電晶體N2之汲極上的電壓)由接地電壓GND往系統電壓VDD減去NMOS電晶體N4的門限電壓之位準(亦即，VD-VTN)被推升。

當輸出電壓OUT_1已增加至系統電壓VDD減去PMOS電晶體P1之門限電壓VTP的位準(亦即，VDD-VTP)時，PMOS電晶體P1被關閉。於輸出電壓OUT_2等於PMOS電晶體P3的門限電壓VTP與輸出電壓OUT_1等於具有第二邏輯高位準的系統電壓VDD後，轉態期間結束，且穩態期間開始。

於第一情況下的穩態期間，輸出電壓OUT_2與OUT_1分別等於PMOS電晶體P3的門限電壓VTP(亦即，第二邏輯低位準)與具有第二邏輯高位準的系統電壓VDD，PMOS電晶體P3之汲極上的電壓(或NMOS電晶體N3之汲極上的電壓)等於接地電壓GND，且NMOS電晶體N3之源極的電壓(或NMOS電晶體N1之汲極的電壓)也等於接地電壓GND。PMOS電晶體P4之汲極上的電壓(或NMOS電晶體N4之汲極上的電壓)等於系統電壓VDD，且NMOS電晶體N4之源極的電壓(或NMOS電晶體N2之汲極的電壓)等於第一邏輯高位準減去NMOS電晶體N4的門限電壓VTN 之位準(亦即，VD-VTN)。

於第一情況下的穩態期間，被關閉之PMOS電晶體P1的汲源極電壓為系統電壓VDD減去PMOS電晶體P3之門限電壓VTP的位準(亦即，VDD-VTP)，以及被打開之PMOS電晶體P2的閘源極電壓為系統電壓VDD減去PMOS電晶體P3之門限電壓VTP的位準(亦即，VDD-VTP)。被打開之PMOS電晶體P3的汲源極電壓與閘源極電壓為PMOS電晶體P3之門限電壓VTP，以及被打開之PMOS電晶體P4的汲源極電壓與閘源極電壓分別為0與系統電壓VDD減去第一邏輯高位準(亦即，VDD-VD)。

被打開之NMOS電晶體N3的汲源極電壓為0，且被打開之NMOS電晶體N3的閘源極電壓為第一邏輯高位準(亦即，VD)。被打開之NMOS電晶體N4的汲源極電壓為系統電壓VDD減去第一邏輯高位準加上NMOS電晶體N4之門限電壓VTN的位準(亦即，VDD-(VD-VTN))，且被打開之NMOS電晶體N4的閘源極電壓為NMOS電晶體N4之門限電壓VTN。被打開之NMOS電晶體N1的汲源極電壓為0，以及被打開之NMOS電晶體N1的閘源極電壓為第一邏輯高位準(亦即，VD)。被關閉之NMOS電晶體N2的汲源極電壓為第一邏輯高位準減去NMOS電晶體N4之門限電壓VTN的位準(亦即，VD-VTN)，且被關閉之NMOS電晶體N2的閘源極電壓為0。

於第二情況下的轉態期間，當輸入電壓IN_2由第一邏輯低位準(亦即，接地電壓GND的位準)往第一邏輯高位準變化(亦即，電壓VD的位準)且輸入電壓IN_1由第一邏輯高位準往第一邏輯低位準變化，NMOS電晶體N2被打開，且NMOS電晶體N1被關閉。同時，NMOS電晶體N4與PMOS電晶體P4被打開，因此，NMOS電晶體N2之汲極上的電壓(或NMOS電晶體N4之源極上的電壓)由第一邏輯高位準減去NMOS電晶體N4之門限電壓VTN的位準(亦即，VD-VTN)往接地電壓GND被拉低，PMOS電晶體P4與 NMOS電晶體N4之汲極上的電壓由系統電壓VDD往接地電壓GND被拉低，且輸出電壓OUT_1由系統電壓VDD往PMOS電晶體P4的門限電壓VTP被拉低。

當輸出電壓OUT_1已降至系統電壓VDD減去PMOS電晶體P1之門限電壓VTP的位準(亦即，VDD-VTP)時，PMOS電晶體P1被打開，且接著，輸出電壓OUT_2由PMOS電晶體P3之門限電壓VTP往具有第二邏輯高位準之系統電壓VDD被推升。

當輸出電壓OUT_2已增加至第一邏輯高位準加上PMOS電晶體P3的門限電壓VTP的位準(亦即，VD+VTP)時，PMOS電晶體P3與NMOS電晶體N3被打開，如此一來，PMOS電晶體P3與NMOS電晶體N3之汲極上的電壓由接地電壓GND往系統電壓VDD被推升，且NMOS電晶體N3之源極上的電壓(或NMOS電晶體N1之汲極上的電壓)由接地電壓GND往系統電壓VDD減去NMOS電晶體N3的門限電壓之位準(亦即，VD-VTN)被推升。

當輸出電壓OUT_2已增加至系統電壓VDD減去PMOS電晶體P2之門限電壓VTP的位準(亦即，VDD-VTP)時，PMOS電晶體P2被關閉。於輸出電壓OUT_1等於PMOS電晶體P4的門限電壓VTP與輸出電壓OUT_2等於具有第二邏輯高位準的系統電壓VDD後，轉態期間結束，且穩態期間開始。

於第二情況下的穩態期間，輸出電壓OUT_1與OUT_2分別等於PMOS電晶體P4的門限電壓VTP(亦即，第二邏輯低位準)與具有第二邏輯高位準的系統電壓VDD，PMOS電晶體P4之汲極上的電壓(或NMOS電晶體N4之汲極上的電壓)等於接地電壓GND，且NMOS電晶體N4之源極的電壓(或NMOS電晶體N2之汲極的電壓)也等於接地電壓GND。PMOS電晶體P3之汲極上的電壓(或NMOS電晶體N3之汲極上的電壓)等於系統電壓VDD，且NMOS電晶體N3之源極的電壓(或NMOS電晶體N1之汲極的電壓)等於第一邏輯高位準減去NMOS電晶體N3的門限電壓VTN 之位準(亦即，VD-VTN)。

於第一情況下的穩態期間，被關閉之PMOS電晶體P2的汲源極電壓為系統電壓VDD減去PMOS電晶體P4之門限電壓VTP的位準(亦即，VDD-VTP)，以及被打開之PMOS電晶體P1的閘源極電壓為系統電壓VDD減去PMOS電晶體P4之門限電壓VTP的位準(亦即，VDD-VTP)。被打開之PMOS電晶體P4的汲源極電壓與閘源極電壓為PMOS電晶體P4之門限電壓VTP，以及被打開之PMOS電晶體P3的汲源極電壓與閘源極電壓分別為0與系統電壓VDD減去第一邏輯高位準(亦即，VDD-VD)。

被打開之NMOS電晶體N4的汲源極電壓為0，且被打開之NMOS電晶體N4的閘源極電壓為第一邏輯高位準(亦即，VD)。被打開之NMOS電晶體N3的汲源極電壓為系統電壓VDD減去第一邏輯高位準加上NMOS電晶體N3之門限電壓VTN的位準(亦即，VDD-(VD-VTN))，且被打開之NMOS電晶體N3的閘源極電壓為NMOS電晶體N3之門限電壓VTN。被打開之NMOS電晶體N2的汲源極電壓為0，以及被打開之NMOS電晶體N2的閘源極電壓為第一邏輯高位準(亦即，VD)。被關閉之NMOS電晶體N1的汲源極電壓為第一邏輯高位準減去NMOS電晶體N3之門限電壓VTN的位準(亦即，VD-VTN)，且被關閉之NMOS電晶體N1的閘源極電壓為0。

明顯地，透過位準移位單元21的電路結構，PMOS電晶體P1與P2承受的汲源極電壓與閘源極電壓可以被減少，以及NMOS電晶體N1與N2承受的汲源極電壓也可以被減少。更進一步地，NMOS電晶體N3、N4與PMOS電晶體P3、P4承受的閘源極電壓與汲源極電壓並不大。因此，位準移位單元21可以使得位準移位電路2具有長使用壽命與低毀損機率。除此之外，NMOS電晶體N3與N4操作於飽和區而非線性區，且PMOS電晶體P3與P4的其中之一也操作飽和區，因此，位準移位單元21與位準移位電路 2的操作速度可以被增加。

輸出級電路22包括PMOS電晶體P5、P6與NMOS電晶體N5。PMOS電晶體P5的源極連接系統電壓VDD，PMOS電晶體P5的閘極接收輸出電壓OUT_2，且PMOS電晶體P5的汲極連接PMOS電晶體P6的源極。PMOS電晶體P6的閘極連接PMOS電晶體P6的汲極，且PMOS電晶體P6的汲極連接NMOS電晶體N5的汲極。NMOS電晶體N5的閘極接收輸入電壓IN_2，且NMOS電晶體N5的源極連接接地電壓GND。PMOS電晶體P5與P6的本體端連接系統電壓VDD，且NMOS電晶體N5的本體端連接接地電壓GND。輸出電容C_OUT的一端連接PMOS電晶體P6的源極與PMOS電晶體P5的汲極，且輸出電容C_OUT的另一端連接接地電壓GND。

於第一情況下的轉態期間，NMOS電晶體N5被關閉，且PMOS電晶體P6被打開作為二極體使用。當輸出電壓OUT_2已降至系統電壓VDD減去PMOS電晶體P5的門限電壓VTP之位準(亦即，VDD-VTP)時，PMOS電晶體P5被打開。輸出電壓OUT_3由PMOS電晶體P6的門限電壓VTP(亦即，第二邏輯低位準)往系統電壓VDD被推升，且PMOS電晶體P6與NMOS電晶體N5的汲極上之電壓由接地電壓GND往系統電壓VDD減去PMOS電晶體P6的門限電壓VTP之位準(亦即，VDD-VTP)被推升。於穩態期間，輸出電壓OUT_3等於具有第二邏輯高位準的系統電壓VDD，且PMOS電晶體P6與NMOS電晶體N5的汲極上之電壓等於系統電壓VDD減去PMOS電晶體P6的門限電壓VTP之位準(亦即，VDD-VTP)。

於第二情況下的轉態期間，NMOS電晶體N5被打開，且PMOS電晶體P6被打開作為二極體使用。當輸出電壓OUT_2已增加至系統電壓VDD減去PMOS電晶體P5的門限電壓VTP之位準(亦即，VDD-VTP)時，PMOS電晶體P5被關閉。輸出電壓OUT_3由 系統電壓VDD往PMOS電晶體P6的門限電壓VTP(亦即，第二邏輯低位準)被拉低，且PMOS電晶體P6與NMOS電晶體N5的汲極上之電壓由系統電壓VDD減去PMOS電晶體P6的門限電壓VTP之位準(亦即，VDD-VTP)往接地電壓GND被拉低。於穩態期間，輸出電壓OUT_3等於PMOS電晶體P6的門限電壓VTP(亦即，第二邏輯低位準)，且PMOS電晶體P6與NMOS電晶體N5的汲極上之電壓等於接地電壓。

簡單地說，輸出級電路22作為緩衝器使用，用以緩衝輸出電壓OUT_2。另外，於第一或第二情況下的穩態期間，被打開之PMOS電晶體P6的閘源極電壓與汲源極電壓皆為PMOS電晶體P6的門限電壓VTP。於第一情況下的穩態期間，被打開之PMOS電晶體P5的汲源極電壓與閘源極電壓分別為0與系統電壓VDD減去PMOS電晶體P3的門限電壓VTP之位準(亦即，VDD-VTP)，且被關閉之NMOS電晶體N5的汲源極電壓與閘源極電壓分別為系統電壓VDD減去PMOS電晶體P6的門限電壓VTP之位準(亦即，VDD-VTP)與0。於第二情況下的穩態期間，被關閉之PMOS電晶體P5的汲源極電壓與閘源極電壓分別為系統電壓VDD減去PMOS電晶體P6的門限電壓VTP之位準(亦即，VDD-VTP)與0，且被打開之NMOS電晶體N5的汲源極電壓與閘源極電壓分別為0與第一邏輯高位準(亦即，VD)。

也就是說，PMOS電晶體P5承受的汲源極電壓與閘源極電壓可以被減少，NMOS電晶體N5承受的汲源極電壓也可以被減少，且PMOS電晶體P6所承受的閘源極電壓與汲源極電壓並不大。如此，輸出級電路能具有長使用壽命與低毀損機率。

[整合電路的實施例]

上述位準移位電路可以用於需要不同邏輯高位準之信號的整合電路中，且整合電路可以例如是記憶體整合電路、語音處理整合電路或者其他類型的整合電路。換言之，位準移位電路用以對 一個功能塊的第一邏輯高位準進行位準移位以產生另一功能塊的第二邏輯高位準，且反之亦然。兩個功能塊可以是邏輯核心與輸入/輸出單元，但本發明並不限制於此。

請參照圖3，圖3是本發明實施例提供的整合電路的方塊圖。整合電路3包括邏輯核心31、位準移位電路32與輸入/輸出單元33。位準移位電路32連接於邏輯核心31與輸入/輸出單元33之間。邏輯核心31使用第一邏輯高位準來表示邏輯1，而輸入/輸出單元33使用第二邏輯高位準來表示邏輯1，其中第一邏輯高位準不同於第二邏輯高位準，且若整合電路3是透過0.13微米製程所製造，則第一邏輯高位準與第二邏輯高位準分別例如為1.2伏特與3.3伏特。

位準移位電路32可以是上述位準移位電路的其中一者，且用於對邏輯核心31的第一邏輯高位準進行位準移位以產生輸入/輸出單元33的第二邏輯高位準，或者，用於對輸入/輸出單元33的第二邏輯高位準進行位準移位以產生邏輯核心31的第一邏輯高位準。因此，於邏輯核心31與輸入/輸出單元33之間傳遞的信號可以位於正確的邏輯狀態。除此之外，位準移位電路32具有高操作速度、長使用壽命與低毀損機率，因此，整合電路3也同樣地具有高操作速度、長使用壽命與低毀損機率。

[技術效果]

綜合以上所述，由於本發明實施例提供之位準移位電路與整合電路中多個NMOS電晶體與多個PMOS電晶體被保護，且部分NMOS電晶體操作於飽和區而非線性區，因此位準移位電路與整合電路具有高操作速度、長使用壽命與低毀損機率。

以上所述，僅為本發明最佳之具體實施例，惟本發明之特徵並不侷限於此，任何熟悉該項技藝者在本發明之領域內，可輕易思及之變化或修飾，皆可涵蓋在以下本案之專利範圍。

Claims (9)

1. 一種位準移位電路，包括：一第一NMOS電晶體，具有接收一第一輸入電壓的一閘極、連接至一第一邏輯低位準的一源極與一汲極；一第二NMOS電晶體具有接收一第二輸入電壓的一閘極、連接至所述第一邏輯低位準的一源極與一汲極，其中所述第二輸入電壓為所述第一輸入電壓的一反向信號；一第三NMOS電晶體，具有連接至一第一邏輯高位準的一閘極、連接至所述第一NMOS電晶體之汲極的一源極與一汲極；一第四NMOS電晶體，具有連接至所述第一邏輯高位準的一閘極、連接至所述第二NMOS電晶體之汲極的一源極與一汲極；一第一PMOS電晶體，具有一閘極、連接至一第二邏輯高位準的一源極與一汲極；一第二PMOS電晶體，具有一閘極、連接至所述第二邏輯高位準的一源極與一汲極，其中所述第二PMOS電晶體之汲極連接至所述第一PMOS電晶體的閘極，並用以傳送一第一輸出電壓，所述第一PMOS電晶體之汲極連接至所述第二PMOS電晶體的閘極，並用以傳送一第二輸出電壓，且所述第二輸出電壓為所述第一輸出電壓的一反向信號；一第三PMOS電晶體，具有用以接收所述第二輸入電壓的一閘極、連接至所述第一PMOS電晶體之汲極的一源極與連接至所述第三NMOS電晶體之汲極的一汲極；一第四PMOS電晶體，具有用以接收所述第一輸入電壓的一閘極、連接至所述第二PMOS電晶體之汲極的一源極與連接至所述第四NMOS電晶體之汲極的一汲極； 一第五PMOS電晶體，具有接收所述第二輸出電壓的一閘極、連接至所述第二邏輯高位準的一源極與用以傳送一第三輸出電壓的一汲極；一第五NMOS電晶體，具有用以接收所述第二輸入電壓的一閘極、連接至所述第一邏輯低位準的一源極與一汲極；以及一第六PMOS電晶體，具有一閘極、連接至所述第五PMOS電晶體之汲極的一源極與連接至所述第六PMOS電晶體之閘極與所述第五NMOS電晶體之汲極的一汲極。
2. 如請求項第1項所述的位準移位電路，更包括：一輸出電容，具有分別連接至所述第五PMOS電晶體之汲極與所述第一邏輯低位準的兩端。
3. 如請求項第1項所述的位準移位電路，其中所述第一至第六PMOS電晶體的多個本體端連接至第二邏輯高位準，以及所述第一至第五NMOS電晶體的多個本體端連接至第一邏輯低位準。
4. 如請求項第1項所述的位準移位電路，其中所述第三NMOS電晶體與所述第四NMOS電晶體操作於一飽和區，以及所述第三PMOS電晶體與第四PMOS電晶體的一者操作於所述飽和區。
5. 如請求項第1項所述的位準移位電路，其中於一第一情況下的一穩態期間，當第一輸入電壓已從第一邏輯低位準變化至第一邏輯高位準且第二輸入電壓已從第一邏輯高位準變化至第一邏輯低位準時，所述第一PMOS電晶體、所述第二NMOS電晶體與所述第五NMOS電晶體被關閉，所述第一NMOS電晶體、所述第三NMOS電晶體、所述第四NMOS電晶體與所述第二至第六PMOS電晶體被打開，如此一來，所述第一輸出電壓與所述第三輸出電壓等於所述第二邏輯高位準，以及所述第二輸出電壓等於所述第三PMOS電晶體的一門限電壓。
6. 如請求項第5項所述的位準移位電路，其中於所述第一情況下的 穩態期間：所述第一PMOS電晶體的一汲源極電壓等於所述第二邏輯高位準減去所述所述第三PMOS電晶體的門限電壓的一位準，以及所述第二PMOS電晶體的一閘源極電壓等於所述第二邏輯高位準減去所述所述第三PMOS電晶體的門限電壓的位準；所述第三PMOS電晶體的一汲源極電壓與一閘源極電壓等於所述第三PMOS電晶體的門限電壓，以及所述第四PMOS電晶體的一汲源極電壓與一閘源極電壓分別為0與所述第二邏輯高位準減去所述第一邏輯高位準的一位準；所述第三NMOS電晶體的一汲源極電壓為0，所述第三NMOS電晶體的一閘源極電壓為所述第一邏輯高位準，所述第四NMOS電晶體的一汲源極電壓為所述第二邏輯高位準減去所述第一邏輯高位準加上所述第四NMOS電晶體的一門限電壓的一位準，以及所述第四NMOS電晶體的一閘源極電壓為所述第四NMOS電晶體的門限電壓；所述第一NMOS電晶體的一汲源極電壓為0，所述第一NMOS電晶體的一閘源極電壓為所述第一邏輯高位準，所述第二NMOS電晶體的一汲源極電壓為所述第一邏輯高位準減去所述第四NMOS電晶體的門限電壓的一位準，以及所述第二NMOS電晶體的一閘源極電壓為0。
7. 如請求項第1項所述的位準移位電路，於一第二情況下的一穩態期間，當第二輸入電壓已從第一邏輯低位準變化至第一邏輯高位準且第一輸入電壓已從第一邏輯高位準變化至第一邏輯低位準時，所述第二PMOS電晶體、所述第一NMOS電晶體與所述第五PMOS電晶體被關閉，所述第二至第五NMOS電晶體、所述第三PMOS電晶體、所述第四PMOS電晶體與所述第六PMOS電晶體被打開，如此一來，所述第二輸出電壓等於所述第二邏輯高位準，所述第一輸出電壓等於所述第四PMOS的一門限電壓，且所述第三輸出電壓等於所述第六PMOS電晶體的一門限 電壓，其中所述第六PMOS電晶體的門限電壓為一第二邏輯低位準。
8. 如請求項第6項所述的位準移位電路，其中於所述第二情況下的穩態期間：所述第二MOS電晶體的一汲源極電壓等於所述第二邏輯高位準減去所述所述第四PMOS電晶體的門限電壓的一位準，以及所述第一PMOS電晶體的一閘源極電壓等於所述第二邏輯高位準減去所述所述第四PMOS電晶體的門限電壓的位準；所述第四PMOS電晶體的一汲源極電壓與一閘源極電壓等於所述第四PMOS電晶體的門限電壓，以及所述第三PMOS電晶體的一汲源極電壓與一閘源極電壓分別為0與所述第二邏輯高位準減去所述第一邏輯高位準的一位準；所述第四NMOS電晶體的一汲源極電壓為0，所述第四NMOS電晶體的一閘源極電壓為所述第一邏輯高位準，所述第三NMOS電晶體的一汲源極電壓為所述第二邏輯高位準減去所述第一邏輯高位準加上所述第三NMOS電晶體的一門限電壓的一位準，以及所述第三NMOS電晶體的一閘源極電壓為所述第三NMOS電晶體的門限電壓；所述第二NMOS電晶體的一汲源極電壓為0，所述第二NMOS電晶體的一閘源極電壓為所述第一邏輯高位準，所述第一NMOS電晶體的一汲源極電壓為所述第一邏輯高位準減去所述第三NMOS電晶體的門限電壓的一位準，以及所述第一NMOS電晶體的一閘源極電壓為0。
9. 一種整合電路，包括：一第一功能塊，使用一第一邏輯高位準表示邏輯1；一第二功能塊，使用一第二邏輯高位準表示邏輯1；以及如請求項第1至8項其中之一所述的位準移位電路，連接所述第一功能塊與所述第二功能塊之間，用以對所述第一邏輯高位準進行位準移位以產生所述第二邏輯高位準。