CN116192144B - 异步逐次逼近式模数转换器 - Google Patents
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Abstract
本申请公开了一种异步逐次逼近式模数转换器，包括：比较器、异步时钟生成器、数字校准模块。比较器包括：一对差分输入晶体管，其栅极分别接收一对差分输入信号；电流注入单元，包括第一至第四晶体管，其源极均连接电源端，漏极均连接一对差分输入晶体管的源极，栅极分别连接第一至第四时钟信号，用于调整注入电流；一对反相器，其输入端和输出端相互交叉连接并且分别输出一对差分输出信号；一对输出端复位晶体管，其漏极分别连接一对反相器的输出端，源极均连接地端，栅极均连接第一时钟信号；一对输入端复位晶体管，其漏极分别连接一对差分输入晶体管的漏极，源极均连接地端，栅极均连接第一时钟信号。本申请可以获得最佳的噪声和功率性能。
Description
技术领域
本发明一般涉及集成电路技术领域，特别涉及一种异步逐次逼近式模数转换器。
背景技术
ADC(Analog-to-Digital Convertor，模数转换器)是一种将模拟信号转换成数字信号的电路。ADC的应用范围非常广泛，包括通信设备、测试仪器、音频设备等都有ADC的应用。随着集成电路工艺的发展，SAR ADC(Successive-Approximation-Register ADC，逐次逼近模数转换器)因其低功耗和受工艺影响较小的优势获得了越来越多的关注。
在高速GHz的SAR ADC设计中，比较器噪声性能至关重要。但由于比较器的工作速度和噪声是一对互相折衷的参数，因此仅仅通过模拟电路设计的手段优化电路性能会存在上限。为了保证电路的良率，设计时需要留有一定的余量来应对工艺制造过程中的各种偏差，这也意味着电路性能并没有得到完全的发挥。
发明内容
本发明的目的在于提供一种异步逐次逼近式模数转换器，可以调整ADC的比较速度，以获得最佳的噪声和功率性能。
本申请公开了一种异步逐次逼近式模数转换器，包括：
比较器，所述比较器的正输入端和负输入端分别接收一对差分输入信号并进行比较后输出；
异步时钟生成器，所述异步时钟生成器分别接收所述比较器的输出并生成时钟信号；
数字校准模块，所述数字校准模块对所述时钟信号进行数字校准；
其中，所述比较器包括：
一对差分输入晶体管，其栅极分别接收所述一对差分输入信号；
电流注入单元，所述电流注入单元包括第一至第四晶体管，所述第一至第四晶体管的源极均连接电源端，漏极均连接所述一对差分输入晶体管的源极，栅极分别连接第一至第四时钟信号，所述电流注入单元根据所述第一至第四时钟信号调整注入所述一对差分输入晶体管的电流；
一对反相器，所述一对反相器分别连接于所述一对差分输入晶体管的漏极和地端之间，所述一对反相器的输入端和输出端相互交叉连接并且其输出端分别输出一对差分输出信号；
一对输出端复位晶体管，其漏极分别连接所述一对反相器的输出端，源极均连接地端，栅极均连接所述第一时钟信号；
一对输入端复位晶体管，其漏极分别连接所述一对差分输入晶体管的漏极，源极均连接地端，栅极均连接所述第一时钟信号。
在一个优选例中，所述异步时钟生成器包括：
第十五和十六晶体管，其栅极分别连接所述一对差分输出信号，源极均连接地端；
第十七晶体管，其源极连接电源端，栅极连接缓冲器的输出端；
第一至第四反相器，所述第一至第四反相器的输入端、所述第十五至第十七晶体管的漏极、所述缓冲器的输入端均相连，所述第一至第四反相器的输出端分别输出所述第一至第四时钟信号，所述数字校准模块输出校准信号控制所述第二至第四反相器的开关。
在一个优选例中，所述第二至第四反相器分别包括第二十一至二十三晶体管，所述第二十一和二十二晶体管的栅极均连接所述第十七晶体管的漏极，所述第二十一晶体管的源极连接电源端，所述第二十二晶体管的源极连接所述第二十三晶体管的漏极，所述第二十三晶体管的栅极连接校准信号，所述第二十三晶体管的源极连接地端，所述第二十一和第二十二晶体管的漏极相连并输出时钟信号。
在一个优选例中，所述比较器的正输入端和负输入端分别连接电容阵列。
本申请还公开了一种异步逐次逼近式模数转换器包括：
比较器，所述比较器的正输入端和负输入端分别接收一对差分输入信号并进行比较后输出；
异步时钟生成器，所述异步时钟生成器分别接收所述比较器的输出并生成时钟信号；
数字校准模块，所述数字校准模块对所述时钟信号进行数字校准；
其中，所述比较器包括：
一对差分输入晶体管，其栅极分别接收所述一对差分输入信号；
电流注入单元，所述电流注入单元包括第一和第二晶体管，所述第一和第二晶体管的源极均连接电源端，漏极均连接所述一对差分输入晶体管的源极，栅极分别连接第一和第二时钟信号，其中，所述第二时钟信号使能所述第二晶体管的时间晚于所述第一时钟信号使能所述第一晶体管，并且同时关闭所述第一和第二晶体管，所述电流注入单元根据所述第二时钟信号晚于使能的时间调整注入所述一对差分输入晶体管的电流；
一对反相器，所述一对反相器分别连接于所述一对差分输入晶体管的漏极和地端之间，所述一对反相器的输入端和输出端相互交叉连接并且其输出端分别输出一对差分输出信号；
一对输出端复位晶体管，其漏极分别连接所述一对反相器的输出端，源极均连接地端，栅极均连接所述第一时钟信号；
一对输入端复位晶体管，其漏极分别连接所述一对差分输入晶体管的漏极，源极均连接地端，栅极均连接所述第一时钟信号。
在一个优选例中，所述异步时钟生成器包括：
第十五和十六晶体管，其栅极分别连接所述一对差分输出信号，源极均连接地端；
第十七晶体管，其源极连接电源端，栅极连接缓冲器的输出端；
第一反相器，所述第一反相器的输入端、所述第十五至十七晶体管的漏极及所述缓冲器的输入端相连，所述第一反相器的输出端输出第一时钟信号；
第十八和十九晶体管，其栅极分别连接所述一对差分输出信号，源极均连接地端；
第二十晶体管，其源极连接电源端，栅极连接延迟控制单元；
第二反相器，所述第二反相器的输入端、所述第十八至二十晶体管的漏极相连，所述第二反相器的输出端输出第二时钟信号，所述数字校准模块输出校准信号到所述延迟控制单元。
本申请还公开了一种异步逐次逼近式模数转换器包括：
比较器，所述比较器的正输入端和负输入端分别接收一对差分输入信号并进行比较后输出；
异步时钟生成器，所述异步时钟生成器分别接收所述比较器的输出并生成时钟信号；
其中，所述比较器包括：
一对差分输入晶体管，其栅极分别接收所述一对差分输入信号；
电流注入单元，所述电流注入单元包括第一晶体管和可编程开关阵列，所述可编程开关阵列连接于电源端与所述第一晶体管的源极之间，所述第一晶体管的漏极连接所述一对差分输入晶体管的源极，栅极连接时钟信号，所述电流注入单元通过调整所述可编程开关阵列调整注入到
所述一对差分输入晶体管的电流；
一对反相器，所述一对反相器分别连接于所述一对差分输入晶体管的漏极和地端之间，所述一对反相器的输入端和输出端相互交叉连接并且其输出端分别输出一对差分输出信号；
一对输出端复位晶体管，其漏极分别连接所述一对反相器的输出端，源极均连接地端，栅极均连接所述时钟信号；
一对输入端复位晶体管，其漏极分别连接所述一对差分输入晶体管的漏极，源极均连接地端，栅极均连接所述时钟信号；
数字校准模块，所述数字校准模块输出校准信号控制所述可编程开关阵列中导通开关的数目。
在一个优选例中，所述异步时钟生成器包括：
第十五和十六晶体管，其栅极分别连接所述一对差分输出信号，源极均连接地端；
第十七晶体管，其源极连接电源端，栅极连接缓冲器的输出端；
第一反相器，所述第一反相器的输入端、所述第十五至第十七晶体管的漏极、缓冲器的输入端均相连，所述第一反相器的输出端输出所述时钟信号。
在一个优选例中，所述可编程开关阵列包括相互并联的若干个开关晶体管，所述开关晶体管的源极连接所述电源端，漏极连接所述第一晶体管的源极，栅极连接所述校准信号。
在一个优选例中，所述比较器的正输入端和负输入端分别连接电容阵列。
相对于现有技术，本申请的异步逐次逼近式模数转换器至少具有以下有益效果：
本申请可以用过数字电路调整比较器的工作速度，可以在速度达到系统要求的同时尽量提高比较器的噪声性能。
本申请只需要在原设计的基础上增加速度可调的电路，设计复杂度低。
本申请调整比较器工作的手段多种多样，列如电流源开关，时钟延时，电源开关管等等，可根据工艺和设计的需要灵活选择。
本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
图1是本申请一个实施例中异步逐次逼近式模数转换器的结构示意图。
图2是本申请一个实施例中比较器的示意图。
图3是本申请一个实施例中异步时钟生成器的示意图。
图4是本申请另一个实施例中比较器的示意图。
图5是本申请另一个实施例中异步时钟生成器的示意图。
图6是本申请另一个实施例中比较器的示意图。
图7是本申请另一个实施例中异步时钟生成器的示意图。
图8是本申请一个实施例中数字校准的流程图。
具体实施方式
在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。
本申请公开了一种异步逐次逼近式模数转换器(SAR ADC)，参考图1所示，该模数转换器包括：比较器101、异步时钟生成器102、数字校准模块103。所述比较器101的正输入端和负输入端分别接收一对差分输入信号INP,INN并进行比较后输出一对差分输出信号OUTP,OUTN。所述异步时钟生成器102分别接收所述比较器的输的一对差分输出信号OUTP,OUTN出并生成时钟信号(例如，时钟信号CK,CK2,CK4,CK8)。所述数字校准模块103对所述时钟信号进行数字校准。图1示出了典型的8位异步SAR ADC结构。在一个实施例中，所述比较器101的正输入端和负输入端分别连接电容阵列104,105。
图2是本申请一个实施例中比较器的示意图。在一个实施例中，所述比较器包括：一对差分输入晶体管(例如，第五晶体管和第六晶体管M5,M6)、电流注入单元201、一对反相器202,203、一对输出端复位晶体管(例如，第十一晶体管和第十二晶体管M11,M12)，一对输入端复位晶体管(例如，第十三晶体管和第十四晶体管M13,M14)。所述电流注入单元201包括第一至第四晶体管M1,M2,M3,M4。反相器202包括第七和第八晶体管M7,M8。反相器203包括第九和第十晶体管M9,M10。应当注意，差分输入晶体管M5,M6、第一至第四晶体管M1,M2,M3,M4均为PMOS晶体管，输出端复位晶体管、输入端复位晶体管为NMOS晶体管。
一对差分输入晶体管M5,M6的栅极分别接收所述一对差分输入信号INP,INN。所述第一至第四晶体管M1,M2,M3,M4的源极均连接电源端，漏极均连接所述一对差分输入晶体管M5,M6的源极，栅极分别连接第一至第四时钟信号CK,CK2,CK4,CK8，所述电流注入单元201根据所述第一至第四时钟信号CK,CK2,CK4,CK8调整注入所述一对差分输入晶体管M5,M6的电流。时钟信号CK,CK2,CK4,CK8为低电平时，第一至第四晶体管M1,M2,M3,M4导通，差分输入晶体管M5,M6开始比较。差分输入晶体管M5,M6的输入电流越大，比较器的比较速度越快。
所述一对反相器202,203分别连接于所述一对差分输入晶体管M5,M6的漏极和地端之间。所述一对反相器的输入端和输出端相互交叉连接并且其输出端分别输出一对差分输出信号OUTP,OUTN。具体的，所述反相器202连接于差分输入晶体管M5的漏极和地端之间，所述反相器203连接于差分输入晶体管M6的漏极和地端之间。晶体管M7的源极连接晶体管M5的漏极，晶体管M10的源极连接晶体管M6的漏极，晶体管M7和晶体管M8的栅极与晶体管M9和晶体管M10的漏极相连并输出差分信号OUTP，晶体管M9和晶体管M10的栅极与晶体管M7和晶体管M8的漏极相连并输出差分信号OUTN，晶体管M8和晶体管M10的源极连接地端。
一对输出端复位晶体管M11,M12的漏极分别连接所述一对反相器202,203的输出端，源极均连接地端，栅极均连接所述第一时钟信号CK。一对输入端复位晶体管的M13,M14漏极分别连接所述一对差分输入晶体管M5,M6的漏极，源极均连接地端，栅极均连接所述第一时钟信号CK。时钟信号CK为高电平时，复位晶体管M11 M12,M13,M14导通，使得差分输入晶体管的漏极和差分输出端均被拉低为低电平从而实现复位。
图3是本申请一个实施例中异步时钟生成器的示意图。所述异步时钟生成器包括：第十五和十七晶体管M15,M16,M17、第一至第四反相器INV1,INV2,INV3,INV4、缓冲器301。
第十五晶体管M15的栅极连接差分输出信号OUTP，第十六晶体管M16的栅极连接差分输出信号OUTN，第十五晶体管M15和第十六晶体管M16的源极均连接地端。第十七晶体管M17的源极连接电源端，栅极连接缓冲器301的输出端。
所述第一至第四反相器INV1,INV2,INV3,INV4的输入端、所述第十五至第十七晶体管M15,M16,M17的漏极、所述缓冲器301的输入端均相连，所述第一至第四反相器的输出端INV1,INV2,INV3,INV4分别输出所述第一至第四时钟信号CK,CK2,CK4,CK8，所述数字校准模块输出校准信号控制所述第二至第四反相器INV2,INV3,INV4的开关。
在一个实施例中，第二至第四反相器INV2,INV3,INV4分别包括PMOS晶体管M21,M22,M23。晶体管M21,M22为PMOS晶体管，晶体管M23为NMOS晶体管。晶体管M21,M22的栅极均连接晶体管M17的漏极，漏极输出时钟信号，晶体管M21的源极连接电源端，晶体管M23的源极连接晶体管M23的漏极，晶体管M23的栅极连接校准信号EN，晶体管M23的源极连接地端。当校准信号EN为高电平时，反相器INV2,INV3,INV4输出的对应时钟信号CK2,CK4,CK8为低电平，使得对应的第二至第四晶体管M2,M3,M4关断。根据第一至第四晶体管M1,M2,M3,M4中导通晶体管的个数，可以调整差分输入晶体管M5,M6的输入电流，从而调整ADC的比较速度。
图4是本申请另一个实施例中比较器的示意图。所述比较器包括：一对差分输入晶体管(例如，第五晶体管和第六晶体管M5,M6)、电流注入单元401、一对反相器402,403、一对输出端复位晶体管(例如，第十一晶体管和第十二晶体管M11,M12)，一对输入端复位晶体管(例如，第十三晶体管和第十四晶体管M13,M14)。本实施例中的比较器与图2的比较器的差别在于电流注入单元401仅包括第一和第二晶体管M1,M2，不包括第三和第四晶体管，而一对差分输入晶体管M5,M6、一对反相器402,403、一对输出端复位晶体管M11,M12，一对输入端复位晶体管M13,M14的结构基本相同。一对差分输入晶体管M5,M6、一对反相器402,403、一对输出端复位晶体管M11,M12，一对输入端复位晶体管M13,M14的结构在此不做赘述。
继续参考图4所示，所述第一晶体管M1和第二晶体管M2的源极均连接电源端，第一晶体管M1的漏极连接差分输入晶体管M5的源极，第一晶体管M2的漏极连接差分输入晶体管M6的源极，第一晶体管M1的栅极连接第一时钟信号CK，第一晶体管M2的栅极连接第二时钟信号CKD，其中，所述第二时钟信号CKD晚于所述第一时钟信号CK使能并同时关闭所述第一晶体管M1和第二晶体管M2。
所述电流注入单元401根据所述第一时钟信号CK和第二时钟信号CKD调整注入所述一对差分输入晶体管M5,M6的电流。
图5是本申请另一个实施例中异步时钟生成器的示意图。所述异步时钟生成器包括：第十五和二十晶体管M15,M16,M17,M18,M19,M20、第一至第二反相器INV1,INV2、缓冲器301、延迟控制单元502。
第十五晶体管M15的栅极连接差分输出信号OUTP，第十六晶体管M16的栅极连接差分输出信号OUTN，第十五晶体管M15和第十六晶体管M16的源极均连接地端。第十七晶体管M17的源极连接电源端，栅极连接缓冲器501的输出端。第十八晶体管M18的栅极连接差分输出信号OUTP，第十九晶体管M19的栅极连接差分输出信号OUTN，第十八晶体管M18和第十九晶体管M19的源极均连接地端。第十七晶体管M17的源极连接电源端，栅极连接延迟控制单元502的输出端。所述迟控制单元502连接缓冲器501的输出端。
所述第一反相器INV1的输入端、所述第十五至十七晶体管M15,M16,M17的漏极及所述缓冲器301的输入端相连，所述第一反相器INV1的输出端输出第一时钟信号CK。所述第二反相器INV2的输入端、所述第十八至二十晶体管M18,M19,M20的漏极相连，所述第二反相器INV2的输出端输出第二时钟信号CKD。
所述数字校准模块输出校准信号(例如，数字信号)到所述延迟控制单元502，使得第二时钟信号CKD延迟使能，使得第二时钟信号CKD和第一时钟信号CK同时由低电平跳变为高电平且第二时钟信号CKD晚于第一时钟信号CK由高电平跳变为低电平，从而使得第二晶体管M2比第一晶体管M1使能晚(即，打开晚)，并且第二晶体管M2和第一晶体管M1同时被关断。此外，根据校准信号调整第二时钟信号CKD的延迟时间，即调整第二时钟信号CKD晚于第一时钟信号CK由高电平跳变为低电平的时间，从而可以调整差分输入晶体管M5,M6的输入电流。
本申请的另一实施例中公开了一种异步逐次逼近式模数转换器包括：比较器、异步时钟生成器、数字校准模块。所述比较器的正输入端和负输入端分别接收一对差分输入信号并进行比较后输出。所述异步时钟生成器分别接收所述比较器的输出并生成时钟信号。
图6是本申请另一个实施例中比较器的示意图。所述比较器包括：一对差分输入晶体管(例如，第五晶体管和第六晶体管M5,M6)、电流注入单元601、一对反相器602,603、一对输出端复位晶体管(例如，第十一晶体管和第十二晶体管M11,M12)，一对输入端复位晶体管(例如，第十三晶体管和第十四晶体管M13,M14)。本实施例中的比较器与图2的比较器的差别在于电流注入单元601包括第一晶体管M1和可编程开关阵列604，而一对差分输入晶体管M5,M6、一对反相器402,403、一对输出端复位晶体管M11,M12，一对输入端复位晶体管M13,M14的结构基本相同。一对差分输入晶体管M5,M6、一对反相器402,403、一对输出端复位晶体管M11,M12，一对输入端复位晶体管M13,M14的结构在此不做赘述。
所述可编程开关阵列604连接于电源端与所述第一晶体管M1的源极之间，所述第一晶体管M1的漏极连接所述一对差分输入晶体管M5,M6的源极，栅极连接时钟信号CK，所述电流注入单元601通过调整所述可编程开关阵列604调整注入到所述一对差分输入晶体管M5,M6的电流。在一个实施例中，所述可编程开关阵列604包括相互并联的若干个开关晶体管M24，所述开关晶体管M24的源极连接所述电源端，漏极连接所述第一晶体管M1的源极，栅极连接所述校准信号。所述数字校准模块输出校准信号控制所述可编程开关阵列604中导通开关的数目。
图7是本申请另一个实施例中异步时钟生成器的示意图。所述异步时钟生成器包括：第十五和十七晶体管M15,M16,M17、第一反相器INV1、缓冲器701。图7中的第十五和十七晶体管M15,M16,M17、第一反相器INV1、缓冲器701与图3的结构基本相同，在此不做赘述。
本实施例中，可以通过数字校准模块调整开关晶体管M24中导通晶体管的个数，调整差分输入晶体管M5,M6的输入电流，从而调整ADC的比较速度。
图8是本申请一个实施例中数字校准的流程图。数字校准单元的数字信号的初始值EN设置为最大数字7。在此条件下，比较器可以获得最快的速度。采用时钟计数器对时钟进行计数，判断时钟的周期数目是否大于阈值(例如，8.5)，若周期数目大于阈值时，将数字校准单元的输出值EN减去1，若周期数目小于等于阈值时，数字校准单元的输出值EN保持不变，校准将结束。
本申请通过引入数字校准的方法，在电路工作之前检测比较器的转换速度，并与系统要求的值进行对比，如果比系统要求的值快，则下调工作速度，从而优化噪声。本本申请的优势在于，模拟电路设计复杂度没有明显增加，数字校准可采用前台校准，一旦完成校准对后续的电路正常工作将不产生任何影响。
需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。
Claims (10)
1.一种异步逐次逼近式模数转换器，其特征在于，包括：
比较器，所述比较器的正输入端和负输入端分别接收一对差分输入信号并进行比较后输出；
异步时钟生成器，所述异步时钟生成器分别接收所述比较器的输出并生成时钟信号；
数字校准模块，所述数字校准模块对所述时钟信号进行数字校准，其中时钟计数器对所述时钟信号进行计数，判断所述时钟信号的周期数目是否大于阈值，如所述时钟信号的周期数目大于阈值，所述数字校准模块输出的校准信号的值减1，如所述时钟信号的周期数目小于等于阈值，所述数字校准模块输出的校准信号的值保持不变，校准结束；
其中，所述比较器包括：
一对差分输入晶体管，其栅极分别接收所述一对差分输入信号；
电流注入单元，所述电流注入单元包括第一至第四晶体管，所述第一至第四晶体管的源极均连接电源端，漏极均连接所述一对差分输入晶体管的源极，栅极分别连接第一至第四时钟信号，所述电流注入单元根据所述第一至第四时钟信号调整注入所述一对差分输入晶体管的电流；
一对反相器，所述一对反相器分别连接于所述一对差分输入晶体管的漏极和地端之间，所述一对反相器的输入端和输出端相互交叉连接并且其输出端分别输出一对差分输出信号；
一对输出端复位晶体管，其漏极分别连接所述一对反相器的输出端，源极均连接地端，栅极均连接所述第一时钟信号；
一对输入端复位晶体管，其漏极分别连接所述一对差分输入晶体管的漏极，源极均连接地端，栅极均连接所述第一时钟信号。
2.如权利要求1所述的异步逐次逼近式模数转换器，其特征在于，所述异步时钟生成器包括：
第十五和十六晶体管，其栅极分别连接所述一对差分输出信号，源极均连接地端；
第十七晶体管，其源极连接电源端，栅极连接缓冲器的输出端；
第一至第四反相器，所述第一至第四反相器的输入端、所述第十五至第十七晶体管的漏极、所述缓冲器的输入端均相连，所述第一至第四反相器的输出端分别输出所述第一至第四时钟信号，所述数字校准模块输出校准信号控制所述第二至第四反相器的开关。
3.如权利要求2所述的异步逐次逼近式模数转换器，其特征在于，所述第二至第四反相器分别包括第二十一至二十三晶体管，所述第二十一和二十二晶体管的栅极均连接所述第十七晶体管的漏极，所述第二十一晶体管的源极连接电源端，所述第二十二晶体管的源极连接所述第二十三晶体管的漏极，所述第二十三晶体管的栅极连接校准信号，所述第二十三晶体管的源极连接地端，所述第二十一和第二十二晶体管的漏极相连并输出时钟信号。
4.如权利要求1所述的异步逐次逼近式模数转换器，其特征在于，所述比较器的正输入端和负输入端分别连接电容阵列。
5.一种异步逐次逼近式模数转换器，其特征在于，包括：
比较器，所述比较器的正输入端和负输入端分别接收一对差分输入信号并进行比较后输出；
异步时钟生成器，所述异步时钟生成器分别接收所述比较器的输出并生成时钟信号；
数字校准模块，所述数字校准模块对所述时钟信号进行数字校准，其中时钟计数器对所述时钟信号进行计数，判断所述时钟信号的周期数目是否大于阈值，如所述时钟信号的周期数目大于阈值，所述数字校准模块输出的校准信号的值减1，如所述时钟信号的周期数目小于等于阈值，所述数字校准模块输出的校准信号的值保持不变，校准结束；
其中，所述比较器包括：
一对差分输入晶体管，其栅极分别接收所述一对差分输入信号；
电流注入单元，所述电流注入单元包括第一和第二晶体管，所述第一和第二晶体管的源极均连接电源端，漏极均连接所述一对差分输入晶体管的源极，栅极分别连接第一和第二时钟信号，其中，所述第二时钟信号使能所述第二晶体管的时间晚于所述第一时钟信号使能所述第一晶体管，并且同时关闭所述第一和第二晶体管，所述电流注入单元根据所述第二时钟信号晚于使能的时间调整注入所述一对差分输入晶体管的电流；
一对反相器，所述一对反相器分别连接于所述一对差分输入晶体管的漏极和地端之间，所述一对反相器的输入端和输出端相互交叉连接并且其输出端分别输出一对差分输出信号；
一对输出端复位晶体管，其漏极分别连接所述一对反相器的输出端，源极均连接地端，栅极均连接所述第一时钟信号；
一对输入端复位晶体管，其漏极分别连接所述一对差分输入晶体管的漏极，源极均连接地端，栅极均连接所述第一时钟信号。
6.如权利要求5所述的异步逐次逼近式模数转换器，其特征在于，所述异步时钟生成器包括：
第十五和十六晶体管，其栅极分别连接所述一对差分输出信号，源极均连接地端；
第十七晶体管，其源极连接电源端，栅极连接缓冲器的输出端；
第一反相器，所述第一反相器的输入端、所述第十五至十七晶体管的漏极及所述缓冲器的输入端相连，所述第一反相器的输出端输出第一时钟信号；
第十八和十九晶体管，其栅极分别连接所述一对差分输出信号，源极均连接地端；
第二十晶体管，其源极连接电源端，栅极连接延迟控制单元；
第二反相器，所述第二反相器的输入端、所述第十八至二十晶体管的漏极相连，所述第二反相器的输出端输出第二时钟信号，所述数字校准模块输出校准信号到所述延迟控制单元。
7.一种异步逐次逼近式模数转换器，其特征在于，包括：
比较器，所述比较器的正输入端和负输入端分别接收一对差分输入信号并进行比较后输出；
异步时钟生成器，所述异步时钟生成器分别接收所述比较器的输出并生成时钟信号；
其中，所述比较器包括：
一对差分输入晶体管，其栅极分别接收所述一对差分输入信号；
电流注入单元，所述电流注入单元包括第一晶体管和可编程开关阵列，所述可编程开关阵列连接于电源端与所述第一晶体管的源极之间，所述第一晶体管的漏极连接所述一对差分输入晶体管的源极，栅极连接时钟信号，所述电流注入单元通过调整所述可编程开关阵列调整注入到所述一对差分输入晶体管的电流；
一对反相器，所述一对反相器分别连接于所述一对差分输入晶体管的漏极和地端之间，所述一对反相器的输入端和输出端相互交叉连接并且其输出端分别输出一对差分输出信号；
一对输出端复位晶体管，其漏极分别连接所述一对反相器的输出端，源极均连接地端，栅极均连接所述时钟信号；
一对输入端复位晶体管，其漏极分别连接所述一对差分输入晶体管的漏极，源极均连接地端，栅极均连接所述时钟信号；
数字校准模块，所述数字校准模块输出校准信号控制所述可编程开关阵列中导通开关的数目，其中时钟计数器对所述时钟信号进行计数，判断所述时钟信号的周期数目是否大于阈值，如所述时钟信号的周期数目大于阈值，所述数字校准模块输出的校准信号的值减1，如所述时钟信号的周期数目小于等于阈值，所述数字校准模块输出的校准信号的值保持不变，校准结束。
8.如权利要求7所述的异步逐次逼近式模数转换器，其特征在于，所述异步时钟生成器包括：
第十五和十六晶体管，其栅极分别连接所述一对差分输出信号，源极均连接地端；
第十七晶体管，其源极连接电源端，栅极连接缓冲器的输出端；
第一反相器，所述第一反相器的输入端、所述第十五至第十七晶体管的漏极、缓冲器的输入端均相连，所述第一反相器的输出端输出所述时钟信号。
9.如权利要求7所述的异步逐次逼近式模数转换器，其特征在于，所述可编程开关阵列包括相互并联的若干个开关晶体管，所述开关晶体管的源极连接所述电源端，漏极连接所述第一晶体管的源极，栅极连接所述校准信号。
10.如权利要求7所述的异步逐次逼近式模数转换器，其特征在于，所述比较器的正输入端和负输入端分别连接电容阵列。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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